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JP6770443B2 - 半導体装置の製造方法および半導体ウェハ - Google Patents

半導体装置の製造方法および半導体ウェハ Download PDF

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Description

本発明は半導体装置の製造方法および半導体ウェハに関し、例えば半導体ウェハの裏面を研削する際、半導体ウェハの外周部を残し、その内側のみを研削して半導体ウェハを薄化する技術（以下、ＴＡＩＫＯプロセスと言う。）を用いる半導体装置の製造に好適に利用できるものである。
ウェハの外周部から数ｍｍの領域にパッシベーション膜を残しつつ、スクライブライン上のパッシベーション膜を除去した後、ウェハの裏面を研削し、さらに、スクライブラインを切断して、個々のチップを切り出す技術が特開２００７−０３６１２９号公報（特許文献１）に記載されている。
また、複数のデバイスが形成されたデバイス領域とデバイス領域を囲繞する外周余剰領域とが表面に形成され、外周余剰領域に対応する裏面にリング状補強部が形成されたウェハが特開２０１５−１４７２３１号公報（特許文献２）に記載されている。
また、ウェハの表面に保護テープを貼着させた状態でウェハの環状凸部と凹部の境界に分割溝を形成し、ウェハの裏面側にダイシングテープを貼着すると共にウェハの表面から保護テープおよび環状凸部を除去し、ウェハのデバイス形成領域を個々のデバイスに分割する技術が特開２０１５−１７７１７０号公報（特許文献３）に記載されている。
特開２００７−０３６１２９号公報 特開２０１５−１４７２３１号公報 特開２０１５−１７７１７０号公報
ＴＡＩＫＯプロセスは、半導体ウェハの厚さを６０μｍ〜１２０μｍ程度に薄くしても、半導体ウェハの反りおよび強度の低下を低減できるという特徴を有している。しかし、半導体ウェハの外周部をリング状に切断した際、残された半導体ウェハの外周に三角チッピングが発生し、この三角チッピングが起点となって、残された半導体ウェハにクラックが発生するという課題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、まず、デバイス領域と、デバイス領域の外側に配置され、かつ、デバイス領域を取り囲むダミー領域と、ダミー領域の外側に配置され、かつ、ダミー領域を取り囲むパターン禁止領域と、を備える半導体ウェハを準備する。そして、半導体ウェハのエッジ部分を残して、半導体ウェハの裏面側から半導体ウェハを構成する半導体基板を研削し、エッジ部分よりも内側の半導体基板の厚さを薄くした後、半導体ウェハをリング状に切断して、エッジ部分を除去する。ここで、ダミー領域では、半導体基板の上面上に導電パターンを覆う保護膜が形成されており、保護膜のパターン禁止領域に対向する端面が導電パターン上に位置し、半導体ウェハの外周から保護膜までの距離が半導体ウェハの外周から導電パターンまでの距離よりも大きい。さらに、平面視において、エッジ部分の内周端はパターン禁止領域に位置し、エッジ部分の内周端とダミー領域との間のパターン禁止領域がリング状に切断される。
一実施の形態によれば、半導体装置の製造歩留りを向上することができる。
実施の形態による半導体装置の製造方法を説明する工程図である。 実施の形態による複数の半導体装置（半導体チップ）が形成された半導体ウェハの上面の状態を示す平面図である。 実施の形態による半導体装置（半導体チップ）を示す平面図である。 実施の形態による半導体装置の一部を示す断面図である。 （ａ）は、図２に示すＡＰ領域を拡大した平面図、（ｂ）は、図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。 図２に示すＡＰ領域を拡大した他の例の平面図である。 実施の形態によるＴＡＩＫＯ研削（半導体ウェハの裏面研削）工程を説明する斜視図である。 実施の形態によるＴＡＩＫＯ研削後の図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。 実施の形態によるテープ剥がし工程を説明する斜視図である。 実施の形態によるスピンエッチ工程を説明する斜視図である。 実施の形態によるウェハ裏面イオン注入工程を説明する斜視図である。 実施の形態によるレーザー処理工程を説明する斜視図である。 実施の形態によるウェハ裏面電極形成工程を説明する斜視図である。 実施の形態による半導体装置の特性テスト工程を説明する斜視図である。 実施の形態によるテープ貼り付け工程を説明する斜視図である。 実施の形態によるリングカット工程を説明する斜視図である。 実施の形態によるテープカット工程を説明する斜視図である。 実施の形態によるテープカット後の図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。 実施の形態による梱包工程を説明する斜視図である。 実施の形態による後工程受け入れ工程を説明する斜視図である。 実施の形態によるテープ貼り付け工程を説明する斜視図である。 実施の形態によるダイシング工程を説明する斜視図である。 半導体ウェハのＴＡＩＫＯ研削後における、比較例１による半導体ウェハのパターン禁止領域と、このパターン禁止領域に隣接する擬似チップの一部を拡大して示す断面図である。 半導体ウェハのＴＡＩＫＯ研削後における、比較例２による半導体ウェハのパターン禁止領域と、このパターン禁止領域に隣接する擬似チップの一部を拡大して示す断面図である。 半導体ウェハのリングカット後における、比較例１および比較例２による半導体ウェハの外周の様子を示す平面図である。 半導体ウェハのＴＡＩＫＯ研削後における、実施の形態による半導体ウェハのパターン禁止領域と、このパターン禁止領域に隣接する擬似チップの一部を拡大して示す断面図である。 （ａ）は、比較例２によるリングカットの様子を模式的に示した断面図であり、（ｂ）は、実施の形態によるリングカットの様子を模式的に示した断面図である。 実施の形態による半導体ウェハのパターン禁止領域に隣接する擬似チップに形成された導電パターンおよび絶縁パターン（保護膜）のレイアウトを説明する断面図である。 実施の形態の変形例による半導体ウェハのリングカットを説明する半導体ウェハの平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態）
＜半導体装置の製造方法＞
本実施の形態による半導体装置の製造方法について、図１に示す各工程に分けて、以下に説明する。図１は、本実施の形態による半導体装置の製造方法を説明する工程図である。なお、本実施の形態では、半導体装置の一例として、ＩＥ（Injection Enhancement）型トレンチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置を挙げるが、これに限定されないことは勿論である。
≪工程Ｐ０１：半導体ウェハの準備≫
まず、複数の半導体装置（半導体チップ）が、その上面に形成された半導体ウェハを準備する（工程Ｐ０１）。
図２は、本実施の形態による複数の半導体装置（半導体チップ）が形成された半導体ウェハの上面の状態を示す平面図である。
図２に示すように、半導体ウェハＳＷの表面（第１主面、上面）には、格子状のスクライブ領域（スクライブライン、スペーシング）ＡＲＳによって区画された複数の半導体チップＳＣが形成されている。スクライブ領域ＡＲＳの幅は、例えば９０μｍ〜１１０μｍ程度である。そして、半導体ウェハＳＷの外周部には、導電膜からなるパターン（以下、導電パターンと言う。）、および導電パターンを覆う絶縁膜からなるパターン（以下、絶縁パターン）が形成されないパターン禁止領域ＰＮＲが設けられている。
後述する半導体ウェハＳＷの裏面（第２主面、下面）を研削する工程（ＴＡＩＫＯ研削工程Ｐ０２）では、半導体ウェハＳＷの表面上に表面保護テープを貼り付けている。しかし、半導体ウェハＳＷの外周部までスクライブ領域ＡＲＳを形成するため、半導体ウェハＳＷの裏面を研削する際に供給する研削水がスクライブ領域ＡＲＳを介して半導体ウェハＳＷの表面上に侵入する虞がある。そこで、研削水の侵入を防止するため、半導体ウェハＳＷの外周部に導電パターンおよび絶縁パターンを形成しないパターン禁止領域ＰＮＲを設けて、表面保護テープを剥がれ難くしている。
パターン禁止領域ＰＮＲの大部分は、ＴＡＩＫＯプロセスにおいて、半導体ウェハＳＷの裏面を研削した後に取り除かれる領域である。上記導電パターンは、後述するＩＥ型トレンチゲートＩＧＢＴのエミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥなどであり（図３および図４参照）、例えばアルミニウムを主要な構成要素とする金属膜からなる。また、上記絶縁パターンとは、後述するＩＥ型トレンチゲートＩＧＢＴの保護膜ＲＦであり（図４参照）、例えばポリイミドを主要な成分とする有機樹脂膜からなる。
なお、半導体チップＳＣには、半導体集積回路装置が形成された製品チップＳＣ１と、製品チップＳＣ１にはならない不完全な擬似チップＳＣ２と、がある。行列状（マトリックス状）に配置された複数の製品チップＳＣ１（デバイス領域）の外側に、複数の製品チップＳＣ１を取り囲むように複数の擬似チップＳＣ２（ダミー領域、外周余剰領域）が配置され、さらに、複数の擬似チップＳＣ２の外側に、複数の擬似チップＳＣ２を取り囲むようにパターン禁止領域ＰＮＲが配置されている。
図３は、本実施の形態による半導体装置（半導体チップ）を示す平面図である。なお、図３では、理解を簡単にするために、保護膜ＲＦ（図４参照）を透視した状態を示している。
図３に示すように、半導体チップＳＣは、半導体基板ＳＳを有し、半導体基板ＳＳは、一方の主面としての上面Ｓａ（図４参照）と、他方の主面としての、上面Ｓａと反対側の下面Ｓｂ（図４参照）と、を有する。
半導体チップＳＣの外周部の上面には、環状のガードリング電極ＧＲＥと、その内側に、単数本または複数本の環状のフィールドプレートＦＰＥと、が設けられている。ガードリング電極ＧＲＥおよびフィールドプレートＦＰＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。図３には、３本の環状のフィールドプレートＦＰＥが形成された例を示しているが、本数はこれに限定されるものではない。
環状のフィールドプレートＦＰＥの内側であって、半導体チップＳＣの活性部の主要部には、セル形成領域ＣＲが設けられている。セル形成領域ＣＲには、エミッタ電極ＥＥが設けられている。エミッタ電極ＥＥの中央部は、ボンディングワイヤなどを接続するためのエミッタパッドＥＰとなっている。エミッタパッドＥＰは、エミッタ電極ＥＥを覆う保護膜ＲＦ（図４参照）に形成された開口部ＯＰ１から露出した部分のエミッタ電極ＥＥからなる。エミッタ電極ＥＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
セル形成領域ＣＲと環状のフィールドプレートＦＰＥとの間には、ゲート配線ＧＬおよびゲート電極ＧＥが設けられている。ゲート配線ＧＬは、ゲート電極ＧＥに接続されており、エミッタ電極ＥＥに対して、例えば半導体チップＳＣの外周側に設けられている。ゲート電極ＧＥの中央部は、ボンディングワイヤなどを接続するためのゲートパッドＧＰとなっている。ゲートパッドＧＰは、ゲート電極ＧＥを覆う保護膜ＲＦ（図４参照）に形成された開口部ＯＰ２から露出した部分のゲート電極ＧＥからなる。ゲート配線ＧＬおよびゲート電極ＧＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
図４は、本実施の形態による半導体装置の一部を示す断面図である。
まず、半導体チップＳＣの活性部について説明する。
本実施の形態による半導体装置のセル形成領域ＣＲには、線状アクティブセル領域ＬＣａと、線状ホールコレクタセル領域ＬＣｃと、これらの間の線状インアクティブセル領域ＬＣｉと、から構成されるＩＥ型トレンチゲートＩＧＢＴが形成されている。そして、線状アクティブセル領域ＬＣａまたは線状ホールコレクタセル領域ＬＣｃと、線状インアクティブセル領域ＬＣｉと、を交互に配列して、線状単位セル領域ＬＣを構成しており、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴは、いわゆる「交互配列方式」である。なお、ＩＥ型トレンチゲートＩＧＢＴの構造に関しては、例えば特開２０１３−１４０８８５号公報などに開示されているので、その詳細な構造および効果についての説明は省略する。
図４に示すように、半導体基板ＳＳの主要部は、ｎ−型ドリフト領域ＮＤが占めている。半導体基板ＳＳの上面Ｓａ側には、そのほぼ全面（セル形成領域ＣＲのほぼ全面）に、ｐ型ボディ領域ＰＢが設けられている。なお、半導体基板ＳＳの厚さは、例えば４５０μｍ〜１,０００μｍ程度であり、代表的な厚さとしては、５５０μｍ程度を例示することができる。
線状アクティブセル領域ＬＣａと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの上面Ｓａ側には、第１トレンチＴ１および第２トレンチＴ２が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２が設けられている。第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２は、ゲート電極ＧＥと電気的に接続されている。
また、線状ホールコレクタセル領域ＬＣｃと線状インアクティブセル領域ＬＣｉとの境界部における半導体基板ＳＳの上面Ｓａ側には、第３トレンチＴ３および第４トレンチＴ４が設けられており、それぞれの内部には、ゲート絶縁膜ＧＩを介して、第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４が設けられている。第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４は、エミッタ電極ＥＥと電気的に接続されている。なお、図４では、第４トレンチＴ４が設けられた境界部の一方の線状インアクティブセル領域ＬＣｉを省略している。
ゲート絶縁膜ＧＩは、例えば酸化シリコンからなり、その厚さは、例えば０．１μｍ〜０．２μｍ程度である。
半導体基板ＳＳの上面Ｓａ上のほぼ全面には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えばＰＳＧ（Phosphsilicate Glass）膜、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜またはこれらの複合膜などからなり、その厚さは、例えば０．６μｍ程度である。
線状アクティブセル領域ＬＣａには、半導体基板ＳＳの上面Ｓａ側の第１トレンチＴ１と第２トレンチＴ２との間の中央部に、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢに達するコンタクト溝ＣＴが形成されている。
また、線状ホールコレクタセル領域ＬＣｃには、半導体基板ＳＳの上面Ｓａ側の第３トレンチＴ３と第４トレンチＴ４との間の中央部に、層間絶縁膜ＩＬを貫通してｐ型ボディ領域ＰＢに達するコンタクト溝ＣＴが形成されている。
線状アクティブセル領域ＬＣａにおいて、半導体基板ＳＳの上面Ｓａ側には、ｎ＋型エミッタ領域ＮＥが設けられており、コンタクト溝ＣＴの下端部のｐ型ボディ領域ＰＢ内には、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ボディコンタクト領域ＰＢＣを囲むようにｐ＋型ラッチアップ防止領域ＰＬＰが設けられている。さらに、ｐ型ボディ領域ＰＢの下には、ｎ型ホールバリア領域ＮＨＢが設けられている。なお、線状ホールコレクタセル領域ＬＣｃにおける不純物ドープ構造は、ｎ＋型エミッタ領域ＮＥが設けられていない以外、線状アクティブセル領域ＬＣａとほぼ同じである。
線状インアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、例えば第１トレンチＴ１、第２トレンチＴ２、第３トレンチＴ３および第４トレンチＴ４よりも深いｐ型フローティング領域ＰＦが設けられている。
本実施の形態では、線状ホールコレクタセル領域ＬＣｃにも、線状アクティブセル領域ＬＣａと同様に、ｐ＋型ボディコンタクト領域ＰＢＣ、ｐ＋型ラッチアップ防止領域ＰＬＰおよびｎ型ホールバリア領域ＮＨＢを設けているが、これらは必須ではない。しかし、これらを設けることによって、全体としての正孔の流れのバランスを保つことができる。
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが設けられており、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。また、図示は省略するが、エミッタ電極ＥＥは第３線状トレンチゲート電極ＴＧ３および第４線状トレンチゲート電極ＴＧ４と電気的に接続されている。さらに、層間絶縁膜ＩＬ上には、ゲート電極ＧＥおよびゲート配線ＧＬ（図３参照）が設けられており、図示は省略するが、ゲート電極ＧＥは第１線状トレンチゲート電極ＴＧ１および第２線状トレンチゲート電極ＴＧ２と電気的に接続している。エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬ（図３参照）は、例えばアルミニウムを主要な構成要素とする金属膜からなり、その厚さは、例えば３．５μｍ程度である。
エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬ（図３参照）を覆うように、保護膜ＲＦが形成されている。保護膜ＲＦは、例えばポリイミドを主要な成分とする有機樹脂膜からなり、その厚さは、例えば１０μｍ程度である。ポリイミドを主要な成分とする有機樹脂膜は、例えば塗布法により形成され、感光性または非感光性のどちらであってもよい。この保護膜ＲＦは、半導体ウェハＳＷの表面側に堆積される膜の最上層の膜であり、ＩＥ型トレンチＩＧＢＴおよび各電極（エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬ（図３参照））などを保護する役割を果たす。
次に、半導体チップの外周部について説明する。
半導体チップＳＣの外周部には、活性部を囲むように単数本または複数本の環状のｐ型フィールドリミッティングリング（Field Limiting Ring）ＦＰが形成され、さらに、環状のｐ型フィールドリミッティングリングＦＰを囲むように環状のｐ型ガードリング（チャネルストッパ）ＧＲが形成されている。
ｐ型フィールドリミッティングリングＦＰは、ｎ−型ドリフト領域ＮＤ内に形成され、例えば活性部のｐ型フローティング領域ＰＦと同一工程において形成される。また、半導体チップＳＣの外周部にも層間絶縁膜ＩＬが形成されており、層間絶縁膜ＩＬに形成された開口部ＯＰ３を通じて、環状のフィールドプレートＦＰＥが環状のｐ型フィールドリミッティングリングＦＰと電気的に接続されている。開口部ＯＰ３の下端部のｐ型フィールドリミッティングリングＦＰには、ｐ＋型領域ＰＬが形成されており、ｐ＋型領域ＰＬは、例えば活性部のｐ＋型ラッチアップ防止領域ＰＬＰと同一工程において形成される。
ｐ型フィールドリミッティングリングＦＰの電圧は、フィールドプレートＦＰＥによって固定される。図４には、３本のｐ型フィールドリミッティングリングＦＰが形成された例を示しているが、本数はこれに限定されるものではない。複数本のｐ型フィールドリミッティングリングＦＰを形成することにより、電界が複数本のｐ型フィールドリミッティングリングＦＰによって分担されるので、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴを高耐圧とすることが可能となる。
ｐ型ガードリングＧＲは、ｎ−型ドリフト領域ＮＤ内に形成され、半導体ウェハＳＷから半導体チップＳＣが個片化された後で、ＩＥ型トレンチゲートＩＧＢＴを保護する機能を有する。層間絶縁膜ＩＬに形成された開口部ＯＰ４を通じて、環状のガードリング電極ＧＲＥが環状のｐ型ガードリングＧＲと電気的に接続されている。ｐ型ガードリングＧＲの電圧は、ガードリング電極ＧＲＥによって固定される。
フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは、例えばアルミニウムを主要な構成要素とする金属膜からなり、その厚さは、例えば３．５μｍ程度である。
活性部と同様に、フィールドプレートＦＰＥおよびｐ型ガードリングＧＲを覆うように、保護膜ＲＦが形成されている。この保護膜ＲＦは、半導体ウェハＳＷの表面側に堆積される膜の最上層の膜であり、各電極（フィールドプレートＦＰＥおよびガードリング電極ＧＲＥ）などを保護する役割を果たす。
図５Ａ（ａ）は、図２に示すＡＰ領域を拡大した平面図である。図５Ａ（ｂ）は、図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。
図５Ａ（ａ）および（ｂ）に示すように、半導体ウェハＳＷは、半導体基板ＳＳを有し、半導体基板ＳＳは、一方の主面としての上面Ｓａと、他方の主面としての、上面Ｓａと反対側の下面Ｓｂと、を有する。
半導体基板ＳＳの上面Ｓａ側には、行列状（マトリクス状に）に配置された複数の半導体チップＳＣのうち、製品チップＳＣ１のそれぞれにおいて、例えば活性部にはＩＥ型トレンチゲートＩＧＢＴ、並びに外周部には複数のｐ型フィールドリミッティングリングおよびｐ型ガードリングなどが形成されており（図４参照）、これらは層間絶縁膜ＩＬにより覆われている。
半導体チップＳＣの活性部では、半導体基板ＳＳの上面Ｓａ側の層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥは、ＩＥ型トレンチゲートＩＧＢＴを構成するｎ＋型エミッタ領域、第３線状トレンチゲート電極および第４線状トレンチゲート電極と電気的に接続している（図４参照）。そして、エミッタ電極ＥＥによってｎ＋型エミッタ領域、第３線状トレンチゲート電極および第４線状トレンチゲート電極にエミッタ電圧が印加される。半導体基板ＳＳの上面Ｓａ側の層間絶縁膜ＩＬ上に形成されたゲート電極ＧＥは、ゲート配線ＧＬを介して、ＩＥ型トレンチゲートＩＧＢＴを構成する第１線状トレンチゲート電極および第２線状トレンチゲート電極と電気的に接続している（図４参照）。そして、ゲート電極ＧＥによって第１線状トレンチゲート電極および第２線状トレンチゲート電極に電圧が印加される。前述したように、エミッタ電極ＥＥ、ゲート電極ＧＥおよびゲート配線ＧＬは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
半導体チップＳＣの外周部では、半導体基板ＳＳの上面Ｓａ側の層間絶縁膜ＩＬ上に形成されたフィールドプレートＦＰＥは、ｐ型フィールドリミッティングリングと電気的に接続しており（図４参照）、フィールドプレートＦＰＥによってｐ型フィールドリミッティングリングに電圧が印加される。半導体基板ＳＳの上面Ｓａ側の層間絶縁膜ＩＬ上に形成されたガードリング電極ＧＲＥは、ｐ型ガードリングと電気的に接続しており（図４参照）、ガードリング電極ＧＲＥによってｐ型ガードリングに電圧が印加される。前述したように、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは、例えばアルミニウムを主要な構成要素とする金属膜からなる。
さらに、半導体チップＳＣの活性部および外周部では、半導体チップＳＣごとに、エミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥなどを覆うように保護膜ＲＦが形成されている。前述したように、保護膜ＲＦは、例えばポリイミドを主要な成分とする有機絶縁膜などからなる。
一方、半導体ウェハＳＷのパターン禁止領域ＰＮＲでは、半導体基板ＳＳの上面Ｓａ上に、層間絶縁膜ＩＬは形成されているが、エミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは形成されておらず、これら各電極などを覆う保護膜ＲＦも形成されていない。なお、図５Ａ（ｂ）では、パターン禁止領域ＰＮＲの半導体基板ＳＳの上面Ｓａ上に層間絶縁膜ＩＬのみを形成しているが、層間絶縁膜ＩＬの下に、例えば層間絶縁膜ＩＬとは異なる層の絶縁膜が形成されている場合もある。
また、製品チップＳＣ１と、製品チップＳＣ１とパターン禁止領域ＰＮＲとの間に位置する擬似チップＳＣ２とでは、保護膜ＲＦのレイアウトが互いに異なる。
製品チップＳＣ１では、製品チップＳＣ１の外周まで半導体基板ＳＳの上面Ｓａ上は保護膜ＲＦで覆われている。言い換えれば、エミッタ電極ＥＥのエミッタパッドを露出する開口部ＯＰ１およびゲート電極ＧＥのゲートパッドを露出する開口部ＯＰ２を除いて、半導体基板ＳＳの上面Ｓａ上に形成されたエミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは、保護膜ＲＦにより覆われている。
これに対して、擬似チップＳＣ２では、擬似チップＳＣ２の外周まで半導体基板ＳＳの上面Ｓａ上は保護膜ＲＦで覆われていない。言い換えれば、エミッタ電極ＥＥのエミッタパッドを露出する開口部ＯＰ１およびゲート電極ＧＥのゲートパッドを露出する開口部ＯＰ２に加えて、エミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥのうち、擬似チップＳＣ２の外周部に位置するそれぞれの一部分は、保護膜ＲＦに覆われずに露出している。
すなわち、図５Ａ（ａ）および（ｂ）に示す擬似チップＳＣ２の場合、パターン禁止領域ＰＮＲに接する辺Ｓ１（パターン禁止領域ＰＮＲと擬似チップＳＣ２との境界）の内側では、保護膜ＲＦの端面は、パターン禁止領域ＰＮＲから距離Ｌ１ａを有して、辺Ｓ１（パターン禁止領域ＰＮＲ）から辺Ｓ１と反対方向に離れている。また、パターン禁止領域ＰＮＲに接しない他の辺Ｓ２，Ｓ３，Ｓ４の内側では、保護膜ＲＦの端面は、擬似チップＳＣ２の外周から距離Ｌ１ｂを有して、辺Ｓ２，Ｓ３，Ｓ４から辺Ｓ２，Ｓ３，Ｓ４と反対方向にそれぞれ離れている。なお、距離Ｌ１ａと距離Ｌ１ｂは同じであってもよい。また、距離Ｌ１ｂは、辺Ｓ２、辺Ｓ３および辺Ｓ４に対してそれぞれ異なっていてもよい。
具体的には、図５Ａ（ａ）および（ｂ）に示す擬似チップＳＣ２の場合、パターン禁止領域ＰＮＲに接する辺Ｓ１の内側では、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは、擬似チップＳＣ２の辺Ｓ１まで形成されている。しかし、パターン禁止領域ＰＮＲに接する辺Ｓ１の内側では、保護膜ＲＦの端面（パターン禁止領域ＰＮＲに対向する端面）は、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥの各電極上に位置し、各電極のパターン禁止領域ＰＮＲ側の端部が保護膜ＲＦから露出している。
また、図５Ａ（ａ）および（ｂ）に示す擬似チップＳＣ２の場合、パターン禁止領域ＰＮＲに接しない辺Ｓ２，Ｓ３，Ｓ４の内側では、ガードリング電極ＧＲＥは、擬似チップＳＣ２の辺Ｓ２，Ｓ３，Ｓ４に沿って形成されている。しかし、パターン禁止領域ＰＮＲに接しない辺Ｓ２，Ｓ３，Ｓ４の内側では、保護膜ＲＦの端面は、ガードリング電極ＧＲＥ上に位置し、ガードリング電極ＧＲＥの一部分が保護膜ＲＦから露出している。
従って、半導体ウェハＳＷの外周から、パターン禁止領域ＰＮＲに隣接する擬似チップＳＣ２に設けられた保護膜ＲＦのパターン禁止領域ＰＮＲに対向する端面までの距離Ｌ１は、半導体ウェハＳＷの外周から、パターン禁止領域ＰＮＲに隣接する擬似チップＳＣ２に設けられた各電極のパターン禁止領域ＰＮＲに対向する端面までの距離Ｌ２よりも大きくなる。距離Ｌ１と距離Ｌ２との差は、例えば０．４ｍｍ以上であり、距離Ｌ１として４．０ｍｍ、距離Ｌ２として３．６ｍｍを例示することができる。
図５Ｂに、擬似チップＳＣ２に形成される保護膜の他のレイアウトを示す。図５Ｂは、図２に示すＡＰ領域を拡大した他の例の平面図である。
図５Ｂに示す擬似チップＳＣ２の場合、パターン禁止領域ＰＮＲに接する辺Ｓ１の内側では、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥは、擬似チップＳＣ２の辺Ｓ１まで形成されている。しかし、図５Ａ（ａ）および（ｂ）と同様に、パターン禁止領域ＰＮＲに接する辺Ｓ１の内側では、保護膜ＲＦの端面（パターン禁止領域ＰＮＲに対向する端面）は、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥの各電極上に位置し、各電極のパターン禁止領域ＰＮＲ側の端部が保護膜ＲＦから露出している。
一方、パターン禁止領域ＰＮＲに接しない辺Ｓ２，Ｓ３，Ｓ４の内側では、ガードリング電極ＧＲＥは、擬似チップＳＣ２の辺Ｓ２，Ｓ３，Ｓ４に沿って形成されているが、そのガードリング電極ＧＲＥを覆うように、保護膜ＲＦが形成されており、ガードリング電極ＧＲＥが保護膜ＲＦから露出していない。
このように、擬似チップＳＣ２の外周部のうち、パターン禁止領域ＰＮＲに接する辺Ｓ１の内側のみ、保護膜ＲＦの端面（パターン禁止領域ＰＮＲに対向する端面）が各電極上に位置し、各電極のパターン禁止領域ＰＮＲ側の端面が、保護膜ＲＦから露出する構成としてもよい。
なお、図５Ａ（ａ）および（ｂ）並びに図５Ｂでは、エミッタ電極ＥＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥが、パターン禁止領域ＰＮＲに接する電極であるが、パターン禁止領域ＰＮＲに接する電極はこれらに限定されるものではなく、半導体ウェハＳＷにおける擬似チップＳＣ２の位置によって異なる。
擬似チップＳＣ２に設けられた保護膜ＲＦのレイアウトについては、後述する＜比較例による半導体ウェハのリングカットにおける課題＞および＜本実施の形態による半導体ウェハの構成、特徴および効果＞において、詳細に説明する。
≪工程Ｐ０２−工程Ｐ０４：半導体ウェハのバックグラインディング≫
半導体ウェハのバックグラインディング工程について、図６〜図９を用いて説明する。図６は、本実施の形態によるＴＡＩＫＯ研削（半導体ウェハの裏面研削）工程を説明する斜視図である。図７は、本実施の形態によるＴＡＩＫＯ研削後の図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。図８は、本実施の形態によるテープ剥がし工程を説明する斜視図である。図９は、本実施の形態によるスピンエッチ工程を説明する斜視図である。
図６に示すように、半導体ウェハＳＷの表面側に表面保護テープＳＰＴを貼り付ける。表面保護テープＳＰＴは、例えば材質をＰＥＴ（ポリエチレンテレフタレート）とする高剛性テープを用いることができる。表面保護テープＳＰＴの厚さは、例えば１００μｍ〜２００μｍ程度である。
次に、表面保護テープＳＰＴにより保護された上面Ｓａ（図４参照）を下側とし、半導体基板ＳＳを下面Ｓｂから研削して、半導体基板ＳＳの厚さを、例えば６０μｍ程度（ここでは、耐圧６００Ｖ程度の例を示す。）にまで薄くする（工程Ｐ０２）。半導体ウェハＳＷの表面側に表面保護テープＳＰＴが貼り付けてあるので、ＩＥ型トレンチゲートＩＧＢＴおよび各電極などが破壊されることはない。なお、半導体基板ＳＳの厚さは求められる耐圧に依存する。従って、半導体基板ＳＳの厚さは、耐圧１,２００Ｖでは、例えば１２０μｍ程度であり、耐圧４００Ｖでは、例えば４０μｍ程度である。
半導体基板ＳＳの上記研削には、ＴＡＩＫＯプロセスを用いる。すなわち、図７に示すように、半導体ウェハＳＷの最外周のエッジ部分ＥＧＰ（補強部、リング状補強部、補強用の環状凸部）を残し、その内側の半導体基板ＳＳの下面Ｓｂのみを研削して薄化する。研削しないエッジ部分ＥＧＰの幅は、例えば２．５ｍｍ〜３ｍｍ程度である。
次に、図８に示すように、表面保護テープＳＰＴを半導体ウェハＳＷから剥離する（工程Ｐ０３）。表面保護テープＳＰＴの表面には半導体基板ＳＳの下面Ｓｂを研削した際に発生した異物、例えばシリコン屑が付着しているが、表面保護テープＳＰＴを剥離すると同時に異物が除去されて、後の工程に異物が持ち込まれるのを防ぐことができる。
例えば中央部に凸部を備え、さらに回転機構を備えたステージＳＴ１に半導体ウェハＳＷを固定した後、ステージＳＴ１の温度を上げることにより、熱発泡性を有する表面保護テープＳＰＴを自己剥離する。または、表面保護テープＳＰＴに紫外線を照射することにより、剥離してもよい。
次に、図９に示すように、フッ酸を含むエッチング液を用いて、半導体基板ＳＳの下面Ｓｂを洗浄し（スピンエッチ）、研削時に生じた半導体基板ＳＳの下面Ｓｂの歪および異物を除去する（工程Ｐ０４）。
例えば回転機構を備えたスピンヘッドに半導体ウェハＳＷを真空吸着または機械的に固定した後、半導体ウェハＳＷを回転させながら、半導体ウェハＳＷの上方に設けられたノズルＮＺから半導体基板ＳＳの下面Ｓｂにエッチング液を流すことにより、半導体基板ＳＳの下面Ｓｂを洗浄する。
≪工程Ｐ０５−工程Ｐ０７：半導体装置の裏面電極などの形成≫
半導体装置の裏面電極などの形成工程について、図１０〜図１２を用いて説明する。図１０は、本実施の形態によるウェハ裏面イオン注入工程を説明する斜視図である。図１１は、本実施の形態によるレーザー処理工程を説明する斜視図である。図１２は、本実施の形態によるウェハ裏面電極形成工程を説明する斜視図である。
図１０に示すように、半導体基板ＳＳの下面Ｓｂに、ｎ型の導電型を有する不純物（例えばリン）をイオン注入し、半導体基板ＳＳの下面Ｓｂから第１深さのｎ型フィールドストップ領域Ｎｓを形成する。リンをイオン注入する際のエネルギーは、例えば３５０ＫｅＶ程度、ドーズ量は、例えば７×１０１２ｃｍ−２程度である。続いて、半導体基板ＳＳの下面Ｓｂに、ｐ型の導電型を有する不純物（例えばボロン）をイオン注入し、半導体基板ＳＳの下面Ｓｂから、第１深さよりも浅い第２深さのｐ＋型コレクタ領域ＰＣを形成する。ボロンをイオン注入する際のエネルギーは、例えば４０ＫｅＶ、ドーズ量は、例えば５×１０１４ｃｍ−２程度である。これにより、半導体基板ＳＳの下面Ｓｂ側に、ｎ−型ドリフト領域ＮＤに近い側から、ｎ型フィールドストップ領域Ｎｓおよびｐ＋型コレクタ領域ＰＣが形成される（工程Ｐ０５）。
次に、図１１に示すように、半導体基板ＳＳの下面Ｓｂ側から、半導体基板ＳＳにレーザー光を照射して、半導体基板ＳＳにイオン注入された不純物イオンを活性化させる（工程Ｐ０６）。
次に、図１２に示すように、フッ酸を含む洗浄液を用いて半導体基板ＳＳを洗浄した後、半導体基板ＳＳの下面Ｓｂ上に、導電膜として、例えば第１ニッケル膜、チタン膜、第２ニッケル膜および金膜をスパッタリング法または真空蒸着法により順次成膜し、これらの積層膜を形成する（工程Ｐ０７）。第１ニッケル膜の厚さは、例えば１００ｎｍ程度、チタン膜の厚さは、例えば１００ｎｍ程度、第２チタン膜の厚さは、例えば６００ｎｍ程度、金膜の厚さは、例えば１００ｎｍ程度である。この積層膜は、ｐ＋型コレクタ領域ＰＣと電気的に接続するコレクタ電極ＣＥとなる。なお、第１ニッケル膜およびチタン膜に代えて、アルミニウム膜を用いてもよい。
≪工程０８：半導体装置の特性テスト≫
半導体ウェハに形成された半導体装置の特性テスト工程について、図１３を用いて説明する。図１３は、本実施の形態による半導体装置の特性テスト工程を説明する斜視図である。
図１３に示すように、例えば中央部に凸部を備えたステージＳＴ２に半導体ウェハＳＷを固定した後、半導体ウェハＳＷに形成された複数の半導体装置のそれぞれについて特性テストを行う（工程Ｐ０８）。
≪工程０９−工程１１：リングカットおよびテープカット≫
半導体ウェハのリングカット工程およびテープカット工程について、図１４〜図１７を用いて説明する。図１４は、本実施の形態によるダイシングテープ貼り付け工程を説明する斜視図である。図１５は、本実施の形態によるリングカット工程を説明する斜視図である。図１６は、本実施の形態によるテープカット工程を説明する斜視図である。図１７は、本実施の形態によるテープカット後の図５Ａ（ａ）のＡ−Ａ´線に沿った断面を示す概略図である。
図１４に示すように、予めダイシングテープＤＴ１を貼り付けた環状のダイシングフレームＤＦ１を用意しておき、このダイシングテープＤＴ１の上面に、半導体基板ＳＳの上面Ｓａ（図４参照）とダイシングテープＤＴ１の上面とが対向するように、半導体ウェハＳＷを貼着する（工程Ｐ０９）。
次に、図１５に示すように、例えばダイヤモンド微粒を貼り付けた極薄のダイシングブレード（円形刃）ＤＢ１を用いて、半導体基板ＳＳの薄く研削した領域と、エッジ部分ＥＧＰとの境界に沿って、半導体基板ＳＳの薄く研削した領域をリング状に切断し（リングカット）、エッジ部分ＥＧＰを取り除く（工程Ｐ１０）。これにより、半導体基板ＳＳを薄化した半導体ウェハＳＷＣを得ることができる。半導体ウェハＳＷＣを構成する半導体基板ＳＳの厚さは、例えば６０μｍ程度である。
次に、図１６に示すように、ダイシングテープＤＴ１を、半導体ウェハＳＷＣの外周に沿って切断する（テープカット）。なお、リングカットの際、半導体ウェハＳＷのノッチが除去されるので、テープカットの際、ダイシングテープＤＴ１に、ノッチを形成する（工程Ｐ１１）。これにより、図１７に示すように、ダイシングテープＤＴ１に貼り付けられた状態で、半導体基板ＳＳを薄化した半導体ウェハＳＷＣを得ることができる。
≪工程１２：半導体ウェハの梱包≫
半導体ウェハの梱包工程について、図１８を用いて説明する。図１８は、本実施の形態による梱包工程を説明する斜視図である。
図１８に示すように、ウェハ搬送ケースＷＣに、複数の半導体ウェハＳＷＣを梱包する（工程Ｐ１２）。複数の半導体ウェハＳＷＣは、ウェハ搬送ケースＷＣの周囲に設けられた壁ＷＡにより固定される。また、半導体ウェハＳＷＣを構成する半導体基板ＳＳの厚さは、例えば６０μｍ程度と薄いが、半導体ウェハＳＷＣの裏面にはダイシングテープＤＴ１が貼り付けてあるので、搬送時の半導体ウェハＳＷＣの割れおよび欠けを防止することができる。
≪工程１３−工程１５：半導体ウェハのダイシング≫
半導体ウェハの搬送工程およびダイシング工程について、図１９〜図２１を用いて説明する。図１９は、本実施の形態による後工程受け入れ工程を説明する斜視図である。図２０は、本実施の形態によるテープ貼り付け工程を説明する斜視図である。図２１は、本実施の形態によるダイシング工程を説明する斜視図である。
図１９に示すように、複数の半導体ウェハＳＷＣは、ウェハ搬送ケースＷＣに収められた状態で搬送され、後工程に受け入れられた後、必要な半導体ウェハＳＷＣがウェハ搬送ケースＷＣから取り出される（工程Ｐ１３）。
次に、図２０に示すように、予めダイシングテープＤＴ２を貼り付けた環状のダイシングフレームＤＦ２を用意しておき、このダイシングテープＤＴ２の上面に、半導体基板ＳＳの下面ＳｂとダイシングテープＤＴ２の上面とが対向するように、半導体ウェハＳＷＣを貼着する（（１）フレーム転写）。続いて、半導体ウェハＳＷの表面側に貼り付けてあったダイシングテープＤＴ１を剥がす（（２）ダイシングテープ剥がし）（工程Ｐ１４）。
次に、図２１に示すように、例えばダイヤモンド微粒を貼り付けた極薄のダイシングブレード（円形刃）ＤＢ２を用いて、半導体ウェハＳＷＣをスクライブＡＲＳ（図２参照）に沿って縦、横に切断する（工程Ｐ１５）。半導体ウェハＳＷＣは半導体チップに個片化されるが、個片化された後も、半導体チップはダイシングテープＤＴ２を介してダイシングフレームＤＦ２に固定されているため、整列した状態を維持している。
次に、ダイシングテープＤＴ２の下面側から紫外線を照射して、ダイシングテープＤＴ２の接着層の接着力を低下させることにより、半導体チップ（半導体装置）をダイシングテープＤＴ２から離れやすくする。その後、半導体チップ（半導体装置）は個々の半導体製品に組み立てられる。
＜比較例による半導体ウェハのリングカットにおける課題＞
本実施の形態による半導体ウェハの特徴がより明確となるため、本発明者によって検討された比較例１および比較例２について、図２２〜図２４を用いて説明する。図２２は、半導体ウェハのＴＡＩＫＯ研削後における、比較例１による半導体ウェハのパターン禁止領域と、このパターン禁止領域に隣接する擬似ウェハの一部を拡大して示す断面図である。図２３は、半導体ウェハのＴＡＩＫＯ研削後における、比較例２による半導体ウェハのパターン禁止領域と、このパターン禁止領域に隣接する擬似ウェハの一部を拡大して示す断面図である。図２４は、半導体ウェハのリングカット後における、比較例１および比較例２による半導体ウェハの外周の様子を示す平面図である。
≪比較例１による半導体ウェハの構成≫
図２２に示すように、比較例１による半導体ウェハＳＷのＴＡＩＫＯ研削後は、半導体ウェハＳＷのパターン禁止領域ＰＮＲに、半導体基板ＳＳを研削しなかった領域ＰＥＲ１と、半導体基板ＳＳを研削した領域ＰＥＲ２と、が形成される。半導体基板ＳＳを研削しなかった領域ＰＥＲ１の半導体基板ＳＳの第１厚さＨ１は、例えば５５０μｍ程度である。
また、領域ＰＥＲ２の半導体基板ＳＳは、第１厚さＨ１よりも薄い第２厚さＨ２を有する第１部分Ｐ１と、第２厚さＨ２よりも薄い第３厚さＨ３を有する第２部分Ｐ２と、から構成される。第１部分Ｐ１は、半導体ウェハＳＷの外側に位置し、第２部分Ｐ２は、半導体ウェハＳＷの内側に位置し、第２部分Ｐ２の半導体基板ＳＳの第３厚さＨ３は、例えば６０μｍ程度であり、製品チップを構成する半導体基板ＳＳの厚さと同じである。
比較例１では、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側において、導電パターンＭＥ上に保護膜ＲＦが形成されており、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面と保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面とは、平面視において重なっている。
すなわち、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｌ１は、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｌ２とは同じである。距離Ｌ１および距離Ｌ２は、例えば３．６ｍｍ程度である。
ここで、絶縁膜ＩＬＴとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおける層間絶縁膜ＩＬ、または層間絶縁膜ＩＬとこの層間絶縁膜ＩＬの下に形成された絶縁膜との積層膜のことを言う。また、導電パターンＭＥとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおけるエミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥのことを言う。導電パターンＭＥは、例えばアルミニウムを主要な構成要素とする金属膜からなり、その厚さは、３．５μｍ程度である。保護膜ＲＦは、例えばポリイミドを主要な成分とする有機樹脂膜からなり、その厚さは、例えば１０μｍ程度である。
リングカットでは、刃幅が、例えば０．１５ｍｍ程度のダイシングブレードが用いられ、半導体ウェハＳＷの外周から、例えば３．０５±０．２５ｍｍの位置が切断される。
≪比較例２による半導体ウェハの構成≫
図２３に示すように、比較例２による半導体ウェハＳＷのＴＡＩＫＯ研削後は、比較例１と同様に、半導体ウェハＳＷのパターン禁止領域ＰＮＲに、半導体基板ＳＳを研削しなかった領域ＰＥＲ１と、半導体基板ＳＳを研削した領域ＰＥＲ２と、が形成される。半導体基板ＳＳを研削しなかった領域ＰＥＲ１の半導体基板ＳＳの第１厚さＨ１は、例えば５５０μｍ程度である。
また、領域ＰＥＲ２の半導体基板ＳＳは、第１厚さＨ１よりも薄い第２厚さＨ２を有する第１部分Ｐ１と、第２厚さＨ２よりも薄い第３厚さＨ３を有する第２部分Ｐ２と、から構成される。第１部分Ｐ１は、半導体ウェハＳＷの外側に位置し、第２部分Ｐ２は、半導体ウェハＳＷの内側に位置し、第２部分Ｐ２の半導体基板ＳＳの第３厚さＨ３は、例えば６０μｍ程度であり、製品チップを構成する半導体基板ＳＳの厚さと同じである。
比較例２では、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側において、導電パターンＭＥ上に、導電パターンＭＥを覆うように、保護膜ＲＦが形成されており、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面が、保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面よりも半導体ウェハＳＷの内側の半導体基板ＳＳの上面Ｓａ上に位置している。
すなわち、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｌ１は、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｌ２より小さい。距離Ｌ１は、例えば３．６ｍｍ程度である。
ここで、絶縁膜ＩＬＴとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおける層間絶縁膜ＩＬ、または層間絶縁膜ＩＬとこの層間絶縁膜ＩＬの下に形成された絶縁膜との積層膜のことを言う。また、導電パターンＭＥとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおけるエミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥのことを言う。導電パターンＭＥは、例えばアルミニウムを主要な構成要素とする金属膜からなり、その厚さは、３．５μｍ程度である。保護膜ＲＦは、例えばポリイミドを主要な成分とする有機樹脂膜からなり、その厚さは、例えば１０μｍ程度である。
リングカットでは、刃幅が、例えば０．１５ｍｍ程度のダイシングブレードが用いられ、半導体ウェハＳＷの外周から、例えば３．０５±０．２５ｍｍの位置が切断される。
≪比較例１および比較例２の問題点≫
しかしながら、本発明者が検討したところ、図２４に示すように、比較例１および比較例２ともに、リングカット後の半導体ウェハＳＷＣの外周に、三角チッピングが多数発生し、この三角チッピングを起点に半導体ウェハＳＷＣが割れる、またはクラックが発生するなどの不良が発生した。
＜本実施の形態による半導体ウェハの構成、特徴および効果＞
本実施の形態による半導体ウェハの構成、特徴および効果について、図２５〜図２７を用いて説明する。図２５は、半導体ウェハのＴＡＩＫＯ研削後における、本実施の形態による半導体ウェハのパターン禁止領域と、この禁止領域に隣接する擬似チップの一部を拡大して示す断面図である。図２６（ａ）は、比較例２によるリングカットの様子を模式的に示した断面図である。図２６（ｂ）は、本実施の形態によるリングカットの様子を模式的に示した断面図である。図２７は、本実施の形態による半導体ウェハのパターン禁止領域に隣接する擬似チップに形成された導電パターンおよび絶縁パターン（保護膜）のレイアウトを説明する断面図である。
≪半導体ウェハの構成および特徴≫
図２５に示すように、本実施の形態による半導体ウェハＳＷのＴＡＩＫＯ研削後は、半導体ウェハＳＷのパターン禁止領域ＰＮＲに、半導体基板ＳＳを研削しなかった領域ＰＥＲ１と、半導体基板ＳＳを研削した領域ＰＥＲ２と、が形成される。半導体基板ＳＳを研削しなかった領域ＰＥＲ１の半導体基板ＳＳの第１厚さＨ１は、例えば５５０μｍ程度である。
また、領域ＰＥＲ２の半導体基板ＳＳは、第１厚さＨ１よりも薄い第２厚さＨ２を有する第１部分Ｐ１と、第２厚さＨ２よりも薄い第３厚さＨ３を有する第２部分Ｐ２と、から構成される。第１部分Ｐ１は、半導体ウェハＳＷの外側に位置し、第２部分Ｐ２は、半導体ウェハＳＷの内側に位置し、第２部分Ｐ２の半導体基板ＳＳの第３厚さＨ３は、例えば６０μｍ程度であり、製品チップを構成する半導体基板ＳＳの厚さと同じである。
ＴＡＩＫＯ研削は、通常、荒削り研磨を行い、その後、仕上げ研磨を行うが、半導体ウェハＳＷのエッジ部分ＥＧＰの強度を持たせるため、ＴＡＩＫＯプロセスでは、意図的に半導体ウェハＳＷのパターン禁止領域ＰＮＲに２段の段差を設ける場合がある。すなわち、パターン禁止領域ＰＮＲは、例えば６０μｍ程度の第３厚さＨ３の半導体基板ＳＳからなる第２部分Ｐ２と、第３厚さＨ３よりも厚い第２厚さＨ２の半導体基板ＳＳからなり、第２部分Ｐ２よりも半導体ウェハＳＷの外周側に設けられた第１部分Ｐ１と、を有する。さらに、パターン禁止領域ＰＮＲは、第２厚さＨ２よりも厚い、例えば５５０μｍ程度の第１厚さＨ１の半導体基板ＳＳからなり、第１部分Ｐ１よりも半導体ウェハＳＷの外周側に設けられた領域ＰＥＲ１の部分を有する。第１部分Ｐ１および領域ＰＥＲ１の部分が、リング状の補強部となるエッジ部分ＥＧＰである。そして、擬似チップＳＣ２とパターン禁止領域ＰＮＲとの境界と、エッジ部分ＥＧＰの内周端との間に、リングカット領域が位置する。
本実施の形態では、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側において、導電パターンＭＥ上に保護膜ＲＦが形成されており、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面が、保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面よりも半導体ウェハＳＷの外側の半導体基板ＳＳの上面Ｓａ上に位置している。
すなわち、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｌ１は、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｌ２より大きい。距離Ｌ１と距離Ｌ２との差は、０．４ｍｍ以上であることが好ましく、一例として、距離Ｌ１は、例えば４．０ｍｍ程度、距離Ｌ２は、例えば３．６ｍｍ程度を挙げることができる。
ここで、絶縁膜ＩＬＴとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおける層間絶縁膜ＩＬ、または層間絶縁膜ＩＬとこの層間絶縁膜ＩＬの下に形成された絶縁膜との積層膜のことを言う。また、導電パターンＭＥとは、例えば前述したＩＥ型トレンチゲートＩＧＢＴにおけるエミッタ電極ＥＥ、ゲート電極ＧＥ、ゲート配線ＧＬ、フィールドプレートＦＰＥおよびガードリング電極ＧＲＥのことを言う。導電パターンＭＥは、例えばアルミニウムを主要な構成要素とする金属膜からなり、その厚さは、３．５μｍ程度である。保護膜ＲＦは、例えばポリイミドを主要な成分とする有機樹脂膜からなり、その厚さは、例えば１０μｍ程度である。
リングカットでは、刃幅が、例えば０．１５ｍｍ程度のダイシングブレードが用いられ、半導体ウェハＳＷの外周から、例えば３．０５±０．２５ｍｍの位置が切断される。
≪半導体ウェハの効果≫
本発明者が検討したところ、本実施の形態では、前述の比較例１および比較例２において発生した、リングカット後の半導体ウェハＳＷＣの外周の三角チッピングは発生せず、この三角チッピングを起点とした半導体ウェハＳＷＣの割れ、またはクラックの発生も無いことが明らかとなった。
以下に、図２６（ａ）および（ｂ）を用いて、本発明者が検討した三角チッピングの発生メカニズムについて説明する。図２６（ａ）は、比較例２によるリングカットの様子を模式的に示した断面図である。図２６（ｂ）は、本実施の形態によるリングカットの様子を模式的に示した断面図である。
図２６（ａ）に示すように、比較例２では、導電パターンＭＥを覆うように保護膜ＲＦが形成されており、さらに、半導体ウェハＳＷの表面側に、ダイシングテープＤＴ１が貼り付けられている。擬似チップＳＣ２とパターン禁止領域ＰＮＲとの境界と、エッジ部分ＥＧＰの内周端との間に、リングカット領域が位置する。導電パターンＭＥの厚さは、例えば３．５μｍ程度、保護膜ＲＦの厚さは、例えば１０μｍ程度、ダイシングテープＤＴ１の厚さは、例えば８０μｍ程度である。
比較例２では、導電パターンＭＥと保護膜ＲＦとの積層による段差（例えば１３．５μ程度）により、保護膜ＲＦの端面において、ダイシングテープＤＴ１と半導体基板ＳＳとの間に隙間ＧＡが生じる。リングカット中に、半導体基板ＳＳの切断により発生したシリコン屑ＳＩＷがこの隙間ＧＡに入り、さらに、ダイシングブレードＤＢ１に挟まり、ダイシングブレードＤＢ１が損傷することによって、リングカット後の半導体ウェハＳＷＣにクラックが誘発されると考えられる（図２４参照）。
図２６（ｂ）に示すように、本実施の形態では、保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面が、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面よりも半導体ウェハＳＷの内側に位置しており、さらに、半導体ウェハＳＷの表面側に、ダイシングテープＤＴ１が貼り付けられている。擬似チップＳＣ２とパターン禁止領域ＰＮＲとの境界と、エッジ部分ＥＧＰの内周端との間に、リングカット領域が位置する。導電パターンＭＥの厚さは、例えば３．５μｍ程度、保護膜ＲＦの厚さは、例えば１０μｍ程度、ダイシングテープＤＴ１の厚さは、例えば８０μｍ程度である。
本実施の形態では、導電パターンＭＥの段差（例えば３．５μｍ程度）はあるが、その高さは、比較例２の段差（例えば１３．５μｍ程度）よりも低いことから、導電パターンＭＥの段差による、ダイシングテープＤＴ１と半導体基板ＳＳとの間の隙間ＧＡは生じ難い。これにより、リングカット中に、半導体基板ＳＳの切断により発生したシリコン屑ＳＩＷがダイシングブレードＤＢ１に挟まり難くなるので、ダイシングブレードＤＢ１の損傷を低減することができる。
ところで、リングカット領域と擬似チップＳＣ２（パターン禁止領域ＰＮＲに対向する導電パターンＭＥの端面）との間の距離として、例えば０．２５μｍ〜０．３５μｍ程度を例示することできるが、リングカット領域の位置は、導電パターンＭＥ、保護膜ＲＦおよびダイシングテープＤＴ１のそれぞれの厚さによっても規定される。
本実施の形態による導電パターンのパターン禁止領域側の端面および保護膜のパターン禁止領域側の端面の擬似チップにおけるそれぞれの位置について、図２７を用いて説明する。図２７は、本実施の形態による半導体ウェハのパターン禁止領域に隣接する擬似チップに形成された導電パターンおよび絶縁パターン（保護膜）のレイアウトを説明する断面図である。
本実施の形態では、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側において、導電パターンＭＥ上に保護膜ＲＦが形成されており、保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面が、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面よりも半導体ウェハＳＷの内側に位置している。
前述したように（図２５参照）、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｌ１は、半導体ウェハＳＷの外周から、擬似チップＳＣ２のパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｌ２より大きい。また、リングカット領域は、擬似チップＳＣ２とパターン禁止領域ＰＮＲとの境界と、エッジ部分ＥＧＰの内周端との間に位置する。従って、リングカット領域からパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｘ１は、リングカット領域からパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｘ２より大きい。ここで、導電パターンＭＥと保護膜ＲＦとの積層膜の厚さをＨとすると、
Ｈ＜Ｘ２＜（Ｘ１−Ｘ２）
の関係が成り立つように、各寸法（距離Ｘ１，Ｘ２、厚さＨ）を設定する。さらに、ダイシングテープＤＴ１の保護膜ＲＦ上の厚さをｈとすると、
（Ｈ＋ｈ）＜Ｘ２＜（Ｘ１−Ｘ２）
の関係が成り立つように、各寸法（距離Ｘ１，Ｘ２、厚さＨ，ｈ）を設定する。このように、各寸法を設定することにより、導電パターンＭＥの端面および保護膜ＲＦの端面に、ダイシングテープＤＴ１との隙間が形成されなくなるので、ダイシングブレードＤＢ１の損傷を回避することができる。
一例として、リングカット領域からパターン禁止領域ＰＮＲ側の保護膜ＲＦの端面までの距離Ｘ１を０．６５μｍ、リングカット領域からパターン禁止領域ＰＮＲ側の導電パターンＭＥの端面までの距離Ｘ２を０．２５μｍ、導電パターンＭＥと保護膜ＲＦとの積層膜の厚さＨを１３．５μｍ、ダイシングテープＤＴ１の厚さｈを８０μｍに設定することができる。
このように、本実施の形態によれば、ＴＡＩＫＯプロセスの半導体ウェハＳＷのリングカットにおいて、リングカット後の半導体ウェハＳＷＣの外周に三角チッピングが発生しなくなるので、この三角チッピングを起点としたリングカット後の半導体ウェハＳＷＣの割れ、またはクラックの発生を防止することができる。
＜変形例＞
本実施の形態の変形例によるＴＡＩＫＯプロセスの半導体ウェハのリングカットについて、図２８を用いて説明する。図２８は、本実施の形態の変形例による半導体ウェハのリングカットを説明する半導体ウェハの平面図である。
本発明者が検討したところ、リングカット後の半導体ウェハにおいて、１時方向のクラックは全て結晶方位（１００）＋４５°オフに沿って発生していることが明らかとなった。
そこで、図２８に示すように、（１００）面に対して４５°傾いた角度から半導体ウェハＳＷのリングカットを開始する。すなわち、リングカットを開始する際には、結晶方向に沿った切断をしないようにする。これにより、リングカット後の半導体ウェハの外周に三角チッピングが発生したとしても、リングカット後の半導体ウェハに発生するクラックの進行を抑えることができる。
前述したように（図２５参照）、保護膜ＲＦのパターン禁止領域ＰＮＲ側の端面が、導電パターンＭＥのパターン禁止領域ＰＮＲ側の端面よりも半導体ウェハＳＷの内側に位置している。これにより、リングカット後の半導体ウェハの外周に三角チッピングが発生しなくなり、さらに、（１００）面に対して４５°傾いた角度から半導体ウェハＳＷのリングカットを開始することによって、よりクラックの発生を抑えることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲＳ スクライブ領域（スクライブライン、スペーシング）
ＣＥ コレクタ電極
ＣＲ セル形成領域
ＣＴ コンタクト溝
ＤＢ１，ＤＢ２ ダイシングブレード（円形刃）
ＤＦ１，ＤＦ２ ダイシングフレーム
ＤＴ１，ＤＴ２ ダイシングテープ
ＥＥ エミッタ電極
ＥＧＰ エッジ部分（補強部、リング状補強部、補強用の環状凸部）
ＥＰ エミッタパッド
ＦＰ ｐ型フィールドリミッティングリング
ＦＰＥ フィールドプレート
ＧＡ 隙間
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＧＲ ｐ型ガードリング（チャネルストッパ）
ＧＲＥ ガードリング電極
ＩＬ 層間絶縁膜
ＩＬＴ 絶縁膜
ＬＣ 線状単位セル領域
ＬＣａ 線状アクティブセル領域
ＬＣｃ 線状ホールコレクタセル領域
ＬＣｉ 線状インアクティブセル領域
ＭＥ 導電パターン
ＮＤ ｎ−型ドリフト領域
ＮＥ ｎ＋型エミッタ領域
ＮＨＢ ｎ型ホールバリア領域
Ｎｓ ｎ型フィールドストップ
ＮＺ ノズル
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４ 開口部
Ｐ１ 第１部分
Ｐ２ 第２部分
ＰＢ ｐ型ボディ領域
ＰＢＣ ｐ＋型ボディコンタクト領域
ＰＣ ｐ＋型コレクタ領域
ＰＥＲ１，ＰＥＲ２ 領域
ＰＦ ｐ型フローティング領域
ＰＬ ｐ＋型領域
ＰＬＰ ｐ＋型ラッチアップ防止領域
ＰＮＲ パターン禁止領域
ＲＦ 保護膜
Ｓ１，Ｓ２，Ｓ３，Ｓ４ 辺
Ｓａ 上面
Ｓｂ 下面
ＳＣ 半導体チップ
ＳＣ１ 製品チップ（デバイス領域）
ＳＣ２ 擬似チップ（ダミー領域、外周余剰領域）
ＳＩＷ シリコン屑
ＳＰＴ 表面保護テープ
ＳＳ 半導体基板
ＳＴ１，ＳＴ２ ステージ
ＳＷ，ＳＷＣ 半導体ウェハ
Ｔ１ 第１トレンチ
Ｔ２ 第２トレンチ
Ｔ３ 第３トレンチ
Ｔ４ 第４トレンチ
ＴＧ１ 第１線状トレンチゲート電極
ＴＧ２ 第２線状トレンチゲート電極
ＴＧ３ 第３線状トレンチゲート電極
ＴＧ４ 第４線状トレンチゲート電極
ＷＡ 壁
ＷＣ ウェハ搬送ケース

Claims (16)

  1. （ａ）表面および前記表面とは反対側の裏面を有し、平面視において、前記表面が、デバイス領域と、前記デバイス領域の外側に配置され、かつ、前記デバイス領域を取り囲むダミー領域と、前記ダミー領域の外側に配置され、かつ、前記ダミー領域を取り囲むパターン禁止領域と、を備える、半導体ウェハを準備する工程、
    （ｂ）前記半導体ウェハの前記表面側に第１保護テープを貼り付けた後、前記半導体ウェハのエッジ部分を残して、前記半導体ウェハの前記裏面側から前記半導体ウェハを構成する半導体基板を研削し、前記エッジ部分の内側の前記半導体基板の厚さを薄くする工程、
    （ｃ）前記第１保護テープを剥離する工程、
    （ｄ）前記半導体ウェハの前記裏面側に第２保護テープを貼り付けた後、平面視において、前記半導体ウェハの前記表面側から前記半導体ウェハをリング状に切断し、前記エッジ部分を除去する工程、
    を有し、
    前記ダミー領域は、前記半導体基板と、前記半導体基板上に形成された第１導電パターンと、前記第１導電パターン上に形成された第１絶縁パターンと、を備え、
    前記第１絶縁パターンの前記パターン禁止領域に対向する端面が、前記第１導電パターン上に位置し、
    前記（ｂ）工程では、平面視において、前記エッジ部分の内周端は前記パターン禁止領域に位置し、
    前記（ｄ）工程では、平面視において、前記エッジ部分の内周端と前記ダミー領域との間の前記パターン禁止領域がリング状に切断される、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１導電パターンと前記第１絶縁パターンとの積層体の厚さがＨ、リング状に切断される領域から、前記第１絶縁パターンの前記パターン禁止領域に対向する端面までの距離がＸ１、前記リング状に切断される領域から、前記第１導電パターンの前記パターン禁止領域に対向する端面までの距離がＸ２の場合、Ｈ＜Ｘ２＜（Ｘ１−Ｘ２）の関係が成立する、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第１導電パターンと前記第１絶縁パターンとの積層体の厚さがＨ１、リング状に切断される領域から、前記第１絶縁パターンの前記パターン禁止領域に対向する端面までの距離がＸ１、前記リング状に切断される領域から、前記第１導電パターンの前記パターン禁止領域に対向する端面までの距離がＸ２、前記第２保護テープの前記第１絶縁パターン上の厚さがＨ２の場合、（Ｈ１＋Ｈ２）＜Ｘ２＜（Ｘ１−Ｘ２）の関係が成立する、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記半導体ウェハの外周から、前記第１絶縁パターンの前記パターン禁止領域に対向する端面までの第１距離は、前記半導体ウェハの外周から、前記第１導電パターンの前記パターン禁止領域に対向する端面までの第２距離よりも大きい、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第１距離と前記第２距離との差は、０．４μｍ以上である、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁パターンは、有機樹脂膜である、半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記デバイス領域は、前記半導体基板と、前記半導体基板上に形成され、前記第１導電パターンと同一層である第２導電パターンと、前記第２導電パターン上に形成され、前記第１絶縁パターンと同一層である第２絶縁パターンと、を備え、
    前記第２導電パターンの端面は前記第２絶縁パターンに覆われている、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程において研削された後の前記半導体基板の厚さは、６０μｍ〜１２０μｍである、半導体装置の製造方法。
  9. 表面および前記表面とは反対側の裏面を有する半導体ウェハであって、
    平面視において、前記表面は、デバイス領域と、前記デバイス領域の外側に配置され、かつ、前記デバイス領域を取り囲むダミー領域と、前記ダミー領域の外側に配置され、かつ、前記ダミー領域を取り囲むパターン禁止領域と、を備え、
    前記ダミー領域は、半導体基板と、前記半導体基板上に形成された第１導電パターンと、前記第１導電パターン上に形成された第１絶縁パターンと、を備え、
    前記第１絶縁パターンの前記パターン禁止領域に対向する端面は、前記第１導電パターン上に位置し、
    平面視において、前記裏面は、第１領域と、前記第１領域の外側に配置され、かつ、前記第１領域を取り囲む第２領域と、を備え、
    断面視において、前記第２領域の前記半導体基板の厚さは前記第１領域の前記半導体基板の厚さよりも厚く、平面視において、前記第１領域と前記第２領域との境界は、前記パターン禁止領域に位置する、半導体ウェハ。
  10. 請求項９記載の半導体ウェハにおいて、
    平面視において、前記境界と前記ダミー領域との間の前記パターン禁止領域に、リングカット領域が位置する、半導体ウェハ。
  11. 請求項１０記載の半導体ウェハにおいて、
    前記第１導電パターンと前記第１絶縁パターンとの積層体の厚さがＨ、前記リングカット領域から、前記第１絶縁パターンの前記パターン禁止領域に対向する端面までの距離がＸ１、前記リングカット領域から、前記第１導電パターンの前記パターン禁止領域に対向する端面までの距離がＸ２の場合、Ｈ＜Ｘ２＜（Ｘ１−Ｘ２）の関係が成立する、半導体ウェハ。
  12. 請求項９記載の半導体ウェハにおいて、
    前記半導体ウェハの外周から、前記第１絶縁パターンの前記パターン禁止領域に対向する端面までの第１距離は、前記半導体ウェハの外周から、前記第１導電パターンの前記パターン禁止領域に対向する端面までの第２距離よりも大きい、半導体ウェハ。
  13. 請求項１２記載の半導体ウェハにおいて、
    前記第１距離と前記第２距離との差は、０．４μｍ以上である、半導体ウェハ。
  14. 請求項９記載の半導体ウェハにおいて、
    前記第１絶縁パターンは、有機樹脂膜である、半導体ウェハ。
  15. 請求項９記載の半導体ウェハにおいて、
    前記デバイス領域は、前記半導体基板と、前記半導体基板上に形成され、前記第１導電パターンと同一層である第２導電パターンと、前記第２導電パターン上に形成され、前記第１絶縁パターンと同一層である第２絶縁パターンと、を備え、
    前記第２導電パターンの端面は前記第２絶縁パターンに覆われている、半導体ウェハ。
  16. 請求項９記載の半導体ウェハにおいて、
    前記半導体ウェハの厚さ方向において、前記第１領域の厚さは、６０μｍ〜１２０μｍである、半導体ウェハ。
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