JP6656019B2

JP6656019B2 - 送信装置、受信装置、通信システム、制御回路およびプログラム

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Publication number: JP6656019B2
Application number: JP2016037627A
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Inventors: 文大長谷川
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Priority date: 2016-02-29
Filing date: 2016-02-29
Publication date: 2020-03-04
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Description

本発明は、シングルキャリア伝送を行う送信装置、受信装置および通信システムに関する。

デジタル通信システムにおいて、送信信号が建物などに反射して起こるマルチパスフェージングまたは端末の移動によって起こるドップラ変動によって、伝送路の周波数選択性および時間変動が発生する。このようなマルチパス環境において、受信信号は送信シンボルと遅延時間が経って届くシンボルとが干渉した信号となる。

このような周波数選択性のある伝送路において、最良の受信特性を得るため、シングルキャリア（Single Carrier：ＳＣ）伝送を用いてＣＰ（Cyclic Prefix）を付加する方式が近年注目を集めている。ＳＣ伝送を用いてＣＰを付加する方式については、例えば、下記非特許文献１を参照されたい。シングルキャリア伝送は、マルチキャリア（Multiple Carrier：ＭＣ）ブロック伝送であるＯＦＤＭ（Orthogonal Frequency Division Multiplexing）伝送に比べピーク電力を低くすることができる。

ＳＣ伝送を行う送信機は、マルチパスフェージング対策として、ＣＰの挿入処理を実施する。ＣＰ挿入処理とは、一定数のシンボルのうち後ろのシンボルをコピーして、一定数のシンボルの前に付加する処理である。送信機は、ＣＰ挿入処理後のデータであるブロックを、フィルタ処理により時間領域波形に変換する。本明細書において、送信処理の出力においてシンボル間隔をＴとし、Ｔの単位は一般的に秒である。

下記非特許文献１に示されているように、ＳＣ伝送を行う送信機から送信された信号を受信する受信機は、フィルタ処理を含む受信処理、サンプリング、ＣＰ除去、ＦＦＴ（Fast Fourier Transform）処理、ＦＤＥ（Frequency Domain Equalization）およびＩＦＦＴ（Inverse ＦＦＴ）処理を行った後に、復調を行う。

David Falconer, Sirikiat Lek Ariyavisitakul, Anader Benyamin-Seeyar, Brian Eidson,，"Frequency Domain Equalization for Single-Carrier Broadband Wireless Systems"，IEEE Communications Magazine， Apr. 2002，pp．58−66．

上記従来のＳＣ伝送の技術によれば、送信ピーク電力を抑圧している。しかしながら、マルチパス伝送路において、分数間隔の遅延時間の遅延波が存在する場合、ブロック間干渉が発生し、周波数等化のみでは干渉を除去できない。このため、受信機における復調精度が劣化する。なお、分数間隔の遅延時間とは、シンボル間隔Ｔの整数倍でない遅延時間のことをいう。

本発明は、上記に鑑みてなされたものであって、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができる送信装置を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる送信装置は、第１の個数のデータシンボルを生成するデータシンボル生成部と、ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように第１のシンボル群を２か所に配置し、ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように第２のシンボル群を２か所に配置し、第１のシンボル群および第２のシンボル群が配置される位置以外の位置に第１の個数のデータシンボルを配置したブロックを生成して出力するシンボル配置部と、シンボル配置部から出力されるブロックの末尾の第２の個数のシンボルを複製し、Cyclic Prefixとしてブロックの先頭に付加するCyclic Prefix生成部と、Cyclic Prefixが付加された後のブロックに対して、受信フィルタ処理後にナイキスト条件を満たすフィルタによるフィルタ処理を行う送信処理部と、を備える。第１の位置は、ブロックの先頭であり、第２の位置は、ブロック内のCyclic Prefixとして複製される第２の個数のシンボルの先頭となる位置であり、第３の位置は、ブロックの末尾であり、第４の位置は第２の位置の１つ前の位置である。

本発明によれば、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができるという効果を奏する。

実施の形態１にかかる送信装置の構成例を示す図実施の形態１の送信処理部へ入力される連続したＣＰブロックの一例を示す図実施の形態１のＣＰが付加される前のｋ番目のブロックの構成例を示す図実施の形態１のｋ番目のブロックにＣＰが付加されたＣＰブロックの構成例を示す図マルチパス伝送路の一例を示す図実施の形態１のシンボル配置部にデータシンボル生成部から入力されるシンボルであり、ｋ番目のブロックを構成するシンボルの一例を示す図実施の形態１のシンボル配置部により固定シンボル系列が配置された後のｋ番目のブロックの一例を示す図図７に示したブロックにＣＰを付加した後のＣＰブロックの一例を示す図実施の形態１の固定シンボル系列を挿入せずにＣＰを付加した場合のＣＰブロックの一例を示す図実施の形態１のＣＰブロックの一例を示す図専用のハードウェアとして実現される実施の形態１の回路の構成例を示す図実施の形態１の制御回路の構成例を示す図固定シンボル系列を用いない場合の既知信号を含むＣＰブロックの一例を示す図実施の形態２の既知信号を含むＣＰブロックの一例を示す図実施の形態２の既知信号を含むＣＰブロックとデータシンボルで構成されるＣＰブロックと送信シーケンスの一例を示す図実施の形態２の送信機の構成例を示す図実施の形態３の受信装置である受信機の構成例を示す図専用のハードウェアとして実現される実施の形態３の回路の構成例を示す図実施の形態３の制御回路の構成例を示す図

以下に、本発明の実施の形態にかかる送信装置、受信装置および通信システムを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明の実施の形態１にかかる送信装置の構成例を示す図である。図１に示すように、本発明にかかる送信装置である送信機１０は、データシンボル生成部１、固定系列生成部２、シンボル配置部３、ＣＰ生成部４および送信処理部５を備える。

本実施の形態では、送信機１０は、後述するように、Ｎ個のシンボルごとに、ＣＰを付加する。Ｎは２以上の整数である。ＣＰとして付加されるシンボルの数をＮ_CPとするとき、ＣＰが付加された後のＮ＋Ｎ_CP個のシンボルをＣＰブロックと呼ぶ。Ｎ_CPは１以上の整数である。また、ＣＰブロックのうちＣＰ部分を除いたもの、すなわちＣＰ挿入前のＮ個のシンボルをブロックと呼ぶ。また、後述するように、本実施の形態では、ブロック内のＮ個のシンボルのうち、２Ｎ_PD個のシンボルは、固定シンボル系列すなわち固定のシンボル系列である。Ｎ_PDは２以上の整数である。送信機１０は、同じ処理を全てのブロックに対して行う。

データシンボル生成部１は、送信対象の情報に基づいて送信するシンボルを生成して出力する。具体的には、データシンボル生成部１は、例えば、ＰＳＫ（Phase Shift Keying）シンボル、ＱＡＭ（Quadrature Amplitude Modulation）シンボル等のシンボルを生成して出力する。なお、データシンボル生成部１が生成するシンボルは、ＰＳＫシンボルおよびＱＡＭシンボルに限定されず、どのようなシンボルであってもよい。また、データシンボル生成部１は符号化されたデータを変調してシンボルを生成してもよい。データシンボル生成部１は、１ブロックあたり（Ｎ−２Ｎ_PD）個のシンボルを生成する。

固定系列生成部２は、あらかじめ定められたＮ_PD個のシンボルである固定シンボル系列を生成して、シンボル配置部３へ出力する。固定シンボル系列としては、どのようなシンボル系列を用いてもよく、一部を０、すなわちゼロシンボルとしてもよく、全てをゼロシンボルとしてもよい。

シンボル配置部３は、制御信号＃１に従って、データシンボル生成部１により生成された（Ｎ−２Ｎ_PD）個のシンボルに、固定系列生成部２から出力されたＮ_PD個の固定シンボルをそれぞれ２か所ずつに挿入してＣＰ生成部４へ出力する。制御信号＃１は、固定シンボル系列をデータシンボル生成部１により生成されたシンボルに挿入するか否かを示すとともに、固定シンボル系列を挿入する場合の挿入位置を示す制御信号である。固定シンボル系列の挿入方法の詳細については後述するが、Ｎ_PD個の固定シンボルのうちＮ₁個のシンボルは、ＣＰ挿入において複製される箇所を先頭として連続して配置される。さらに、このＮ₁個のシンボルは、ブロックの先頭にも配置される。また、Ｎ_PD個の固定シンボルのうち末尾のＮ₂個のシンボルは、ＣＰとして挿入される箇所の１つ前のシンボルがＮ₂個のシンボルの最後のシンボルとなるよう連続して配置される。さらに、このＮ₂個のシンボルは、ブロックの末尾にも配置される。

なお、ここでは、本実施の形態で説明する固定シンボル系列を含むＣＰ挿入を行う方法と、一般的な固定シンボル系列を用いずにＣＰ挿入を行う方法とのうちいずれかを選択可能であり、また、固定シンボル系列の挿入位置も変更可能な構成を説明する。このため、図１に示した構成例では、制御信号＃１を用いているが、固定シンボル系列を用いてＣＰ挿入を行う方法だけを実施し、固定シンボル系列の挿入位置を固定とする場合には、制御信号＃１は不要である。制御信号＃１は、例えば、送信機１０の外部から送信されてもよいし、送信機１０内の図示しない制御回路などから送信されてもよい。例えば、制御回路は図示されない記憶装置に記憶された複数の値を参照し、外部の入力に基づき値を選び、制御信号を生成および送信する。

ＣＰ生成部４は、シンボル配置部３から出力された１ブロックのシンボルのうち、末尾のＮ_CP個をコピーすなわち複製し、複製したＮ_CP個のシンボルをＣＰとしてシンボル配置部３から出力された１ブロックのシンボルの先頭に付加する。

送信処理部５は、ＣＰ生成部４から順次出力されるＣＰブロック、すなわちＣＰが付加された後のブロックに対して送信処理を実施して送信信号を生成し、送信信号を送信する。送信処理部５は、ＣＰ生成部４から順次出力されるＣＰブロックに対して、ＣＰブロック単位の処理ではなく、連続したＣＰブロックに対して送信処理を実施する。図２は、送信処理部５へ入力される連続したＣＰブロックの一例を示す図である。図２に示すように、ＣＰ生成部４からは、ｋ−１番目のＣＰブロック、ｋ番目のＣＰブロック、ｋ＋１番目のＣＰブロック、…というように、ＣＰブロックが連続して入力される。ｋは、１以上の整数である。

送信処理部５により送信される送信信号は、無線信号であってもよいし、有線回線により伝送される信号であってもよい。送信処理部５が実施する送信処理には、例えば、フィルタ処理、デジタルアナログ変換処理、および周波数変換処理などが含まれる。

送信処理部５が実施するフィルタ処理としては、送信および受信フィルタにナイキスト条件を満たすフィルタを用いることができる。フィルタ処理は、「斉藤洋一、「ディジタル無線通信の変復調」、電子情報通信学会、２００７年」（以下、参照文献１という）に記載されているように、数式上では畳み込み処理を用いて表すことができる。また、送信処理部５の送信処理において、「J．B．Anderson，F．Rusek and V．Owall，“Faster-Than-Nyquist Signaling”，Proceedings of the IEEE，vol．101，No．8，Aug. 2013，pp．1817−1830．」に記載されているようなＦｔＮ(Faster than Nyquist)処理を行っても良い。

次に、本実施の形態のＣＰ付加とシンボル挿入について説明する。図３は、ＣＰが付加される前のｋ番目のブロックの構成例を示す図である。図４は、ｋ番目のブロックにＣＰが付加されたＣＰブロックの構成例を示す図である。図３および図４では、Ｎ＝８，Ｎ_CP＝３とした例を示している。また、Ｄ_a,bは、ＣＰ生成部４へ入力されるａ番目のブロックのｂ番目のシンボルを示す。ａ，ｂは０以上の整数である。図３に示した例では、ｋ番目のブロックはＤ_k,0からＤ_k,7の８個のシンボルで構成される。図４に示すように、図３に示した末尾の３個のシンボルが複製されて、ＣＰとしてブロックの先頭に配置される。

送信および受信フィルタにナイキスト条件を満たすフィルタを用いることにより、シンボル間干渉を抑制することができる。しかしながら、シンボル間隔（シンボル時間ともいう）をＴとするとき、１．３Ｔまたは３．９Ｔのように、分数間隔の遅延波、すなわちシンボル間隔の非整数倍の遅延時間の遅延波が存在する場合、ナイキスト条件を満たす送受信フィルタを用いても、シンボル間干渉が発生する。

図５は、マルチパス伝送路の一例を示す図である。図５では、送信信号をインパルス信号と想定している。図５の例では、図５の左図の矢印で示したタイミングで送信された信号が、受信側では、先行波１波、および遅延波３波として受信される。遅延波のうち、最初に受信される遅延波は、先行波に対して遅延時間Ｔ₁だけ遅延し、２番目に受信される遅延波は、先行波に対して遅延時間Ｔ₂だけ遅延し、３番目に受信される遅延波は、先行波に対して遅延時間Ｔ₃だけ遅延している。例えば遅延時間Ｔ₁＝１．３Ｔであったり、Ｔ₃＝３．９Ｔであったりなどのように、複数の遅延波のうち少なくとも１つが分数間隔で到達する環境を想定すると、送信フィルタおよび受信フィルタにナイキスト条件を満たすフィルタを用いたとしても、シンボル間干渉が存在する。このため、ブロック間干渉も生じてしまい、受信側の復調および復号精度の劣化につながる。

本実施の形態の送信機１０は、分数間隔の遅延波が存在する場合にもブロック間干渉を抑制できるように、固定シンボル系列をブロック内に挿入する。具体的には、送信機１０は、固定シンボル系列のうちＮ₁個のシンボルである第１のシンボル群を、ブロックのＣＰとして複製される箇所が第１のシンボル群の先頭となるように配置する。さらに、送信機１０は、第１のシンボル群の先頭がブロックの先頭となるように第１のシンボル群を配置する。また、送信機１０は、固定シンボル系列のうちＮ₁個のシンボルである第１のシンボル群を、ＣＰとして複製される箇所の１つ前のシンボルが第２のシンボル群の最後のシンボルとなるように、第２のシンボル群を配置する。さらに、送信機１０は、第２のシンボル群を、第２のシンボル群の末尾がブロックの末尾となるように第２のシンボル群を配置する。このように、本実施の形態では、第１のシンボル群および第２のシンボル群がそれぞれ２か所ずつに配置されることになる。

図６は、シンボル配置部３にデータシンボル生成部１から入力されるシンボルであり、ｋ番目のブロックを構成するシンボルの一例を示す図である。図７は、シンボル配置部３により固定シンボル系列が配置された後のｋ番目のブロックの一例を示す図である。なお、Ｎ_PD個の固定シンボルで構成される固定シンボル系列をｆ_-N2，ｆ_-N2+1，…，ｆ_-1，ｆ₀，ｆ₁，…，ｆ_N1-1とする。ｆ_-N2などの下付き文字において、Ｎ１，Ｎ２はそれぞれＮ₁，Ｎ₂を表す。ｆ_-N2，ｆ_-N2+1，…，ｆ_-1，ｆ₀，ｆ₁，…，ｆ_N1-1のうちｆ₀からｆ_N1-1までのＮ₁個の固定シンボル、すなわち、ｆ_-1とｆ₀との間で固定シンボル系列を分割したときの右側のＮ₁個の固定シンボルを第１のシンボル群とする。ｆ_-N2，ｆ_-N2+1，…，ｆ_-1，ｆ₀，ｆ₁，…，ｆ_N1-1のうちｆ_-N2からｆ_-1までのＮ₂個の固定シンボル、すなわちｆ_-1とｆ₀との間で固定シンボル系列を分割したときの左側のＮ₂個の固定シンボルを第２のシンボル群とする。なお、Ｎ_PD≦Ｎ_CPを満たすことを前提とする。

また、ｄ_a,bは、シンボル配置部３にデータシンボル生成部１から入力されるａ番目のブロックを構成する（Ｎ−２Ｎ_PD）個のシンボルのうちのｂ番目のシンボルを示す。図６および図７では、Ｎ＝８，Ｎ_CP＝３，Ｎ₁＝１，Ｎ₂＝２としている。図６において、点線で示した部分は、データシンボル生成部１から入力される段階では存在せず、後段のシンボル配置部３により固定シンボル系列が挿入される部分を示している。したがって、実際には、シンボル配置部３には、データシンボル生成部１から１ブロックあたり（Ｎ−２Ｎ_PD）＝２個のシンボルが入力される。例えば、ｋ番目のブロックに対応するシンボルとしては、ｄ_k,0，ｄ_k,1の２個のシンボルがシンボル配置部３へ入力される。

シンボル配置部３は、まず、第１のシンボル群をブロックの先頭に配置し、第２のシンボル群をブロックの末尾に配置する。そして、さらに、ブロックのうち、ＣＰとして複製される部分の先頭の位置が第１のシンボル群の先頭になるように第１のシンボル群を配置し、ＣＰとして複製される部分の先頭の１つ前のシンボルが第２のシンボル群の末尾となるよう第２のシンボル群を配置する。そして、先頭に配した第１のシンボル群の後にデータシンボル生成部１により生成されたシンボルであるデータシンボルを配置する。図７の例では、Ｎ_PD＝Ｎ_CPであるため、ＣＰとして複製される部分にはデータシンボルは配置されない。Ｎ_PD＜Ｎ_CPの場合には、ＣＰとして複製される部分の第１のシンボル群の後にもデータシンボルが配置される。

図６および図７の例でいうと、シンボル配置部３は、第１のシンボル群であるｆ₀をブロックの先頭とＣＰとして複製される部分の先頭とに配置する。また、シンボル配置部３は第２のシンボル群であるｆ_-2，ｆ_-1をブロックの末尾と、ＣＰとして複製される部分の直前に配置する。そして、ブロックの先頭の第１のシンボル群であるｆ₀の後ろにデータシンボルであるｄ_k,0，ｄ_k,1を配置する。

なお、図７に示した、シンボル配置部３により固定シンボル系列が配置された後のブロックを構成する各シンボルを、先頭から順に番号を振りなおしたものが、図２、図３および図４におけるＤ_a,bである。

図８は、図７に示したブロックにＣＰを付加した後のＣＰブロックの一例を示す図である。図８に示すように、図７に示したブロックの末尾のＮ_CP個のシンボルが複製されて、ブロックの先頭にＣＰとして付加される。図７に示した例では、ｆ₀，ｆ_-2，ｆ_-1が複製されてＣＰとしてブロックの先頭に付加される。

ここで、本発明の原理および効果を説明する。ＣＰは、ブロック間干渉を除去するために付加されるものであり、ＣＰを付加することにより受信側での等化処理を簡易化させることができる。ＣＰを用いてブロック間干渉を抑制するためには、ＣＰとＣＰのコピー元となった部分との間で巡回性が保たれる必要がある。しかしながら、前述の様な分数間隔の遅延波が存在する環境において、隣接シンボルからの干渉が起こる場合、単にブロック内の末尾のシンボルをコピーして付加する方法では、ＣＰとＣＰのコピー元となった部分との間で隣接シンボルからの干渉成分が異なる。このため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保たれず、ブロック間干渉が発生する。ブロック間干渉が発生すると、受信側において周波数領域における等化処理のみでは干渉除去が不十分となり、復調精度が劣化する。

図９は、固定シンボル系列を用いずにＣＰを付加した場合のＣＰブロックの一例を示す図である。図１０は、本実施の形態のＣＰブロックの一例を示す図である。図９および図１０では、Ｎ＝８，Ｎ_CP＝３としている。また、図１０の例では、図７の例と同様に、Ｎ₁＝１，Ｎ₂＝２としている。固定シンボル系列を用いない図９の例では、ｋ番目のＣＰブロックの先頭となるｄ_k,5にはｄ_k-1,7からの干渉とｄ_k,6からの干渉とが漏れこむ可能性がある。このように、各シンボルには両側から、隣接シンボルの干渉の影響の可能性がある。図９および図１０では、時間の前側すなわち図中の左側からの干渉を矢印で図示している。一方、ＣＰとして複製される元となった位置のｄ_k,5にはｄ_k,4からの干渉とｄ_k,6からの干渉とが漏れこむ可能性がある。このように、ＣＰとＣＰのコピー元となった部分との間で干渉源となるシンボルが異なるため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保証されない。

一方、図１０に示すように、固定シンボル系列を用いてＣＰを付加する本実施の形態では、ｋ番目のＣＰブロックの先頭となるｆ₀にはｆ_-1からの干渉とｆ_-2からの干渉とが漏れこむ可能性がある。また、ｋ番目のＣＰブロックのＣＰのコピー元となった部分の先頭のｆ₀にも、ｆ_-1からの干渉とｆ_-2からの干渉とが漏れこむ可能性がある。このように、本実施の形態では、ＣＰとＣＰのコピー元となった部分との間で干渉源となるシンボルが同一であるため、ＣＰとＣＰのコピー元となった部分との間で巡回性が保証される。したがって、受信側で周波数領域等化により等化処理が可能となる。

なお、上記の例において、隣接するシンボルから干渉が漏れこむことを想定したが、実際には隣接するシンボルだけでなく複数のシンボルから干渉が漏れこむ。このような場合、Ｎ₁およびＮ₂を増やすことで、ＣＰとＣＰのコピー元となった部分との間で複数のシンボルからの干渉の影響を同一とすることができる。

シンボル配置部３により固定シンボル系列が配置された後のブロックの先頭を０番目として順に番号を振ったｋ番目のブロックにおけるＮ個のシンボルＤ_k,bを用いると、シンボル配置部３による固定シンボル系列の配置は以下の式（１）および式（２）のように示すことができる。ただし、１≦ｉ≦Ｎ₁，１≦ｊ≦Ｎ₂である。

また、Ｎ₁≦ｂ≦（Ｎ−Ｎ_CP−Ｎ₂−１）にはデータシンボルが配置される。また、Ｎ_PD＜Ｎ_CPの場合は、Ｎ−Ｎ_CP＋Ｎ₁≦ｂ≦（Ｎ−Ｎ₂−１）にもデータシンボルが配置される。

したがって、シンボル配置部３は、制御信号＃１により上記の位置に固定シンボル系列が配置されるように指示すればよい。

以上のように、本実施の形態では、データシンボル生成部１は、１ブロックあたり第１の個数のデータシンボルを生成する。第１の個数は（Ｎ−２Ｎ_PD）である。そして、シンボル配置部３は、ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように第１のシンボル群を２か所に配置する。また、シンボル配置部３は、ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように第１のシンボル群を２か所に配置する。また、シンボル配置部３は、ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように第２のシンボル群を２か所に配置し、第１のシンボル群および第２のシンボル群が配置される位置以外の位置に第１の個数のデータシンボルを配置したブロックを生成して出力する。第１の位置は、ブロックの先頭であり、第２の位置は、ブロック内のCyclic Prefixとして複製される第２の個数のシンボルの先頭となる位置であり、第３の位置は、ブロックの末尾であり、第４の位置は第２の位置の１つ前の位置である。また、ＣＰ生成部４は、シンボル配置部３から出力されるブロックの末尾の第２の個数であるＮ_CP個のシンボルを複製し、Cyclic Prefixとしてブロックの先頭に付加する。

次に、本実施の形態の送信機１０のハードウェア構成について説明する。図１に示した送信機１０を構成する各構成要素は、それぞれ回路により構成される。図１に示した送信機１０を構成する各構成要素が、それぞれ専用の回路として実現されてもよいし、プロセッサを用いた回路で実現されてもよい。

図１に示した送信機１０を構成する各構成要素が専用の回路として実現される場合、各構成要素は、例えば、図１１に示す回路である。図１１は、専用のハードウェアとして実現される回路の構成例を示す図である。図１１に示すように回路１００は、外部から入力されたデータを受信する受信器である入力部１０１と、処理回路１０２と、メモリ１０３と、データを外部へ送信する送信器である送信処理回路１０４とを備える。入力部１０１は、外部から入力されたデータを受信して処理回路１０２に与えるインターフェース回路であり、送信処理回路１０４は、処理回路１０２又はメモリ１０３からのデータを外部に送るインターフェース回路である。この場合、処理回路１０２は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、またはこれらを組み合わせたものである。

図１に示した構成要素のうちソフトウェアにより実現されるものがある場合、これらの構成要素は、例えば、図１２に示す制御回路により実現される。図１２は、制御回路２００の構成例を示す図である。図１２に示すように制御回路２００は、外部から入力されたデータを受信する受信器である入力部２０１と、プロセッサ２０２と、メモリ２０３と、データを外部へ送信する送信器である出力部２０４とを備える。入力部２０１は、制御回路２００の外部から入力されたデータを受信してプロセッサに与えるインターフェース回路であり、出力部２０４は、プロセッサ２０２又はメモリ２０３からのデータを制御回路２００の外部に送るインターフェース回路である。図１に示した構成要素のうちソフトウェアにより実現される構成要素は、プロセッサ２０２がメモリ２０３に記憶された、ソフトウェアにより実現される各々の構成要素に対応するプログラムを読み出して実行することにより実現される。また、メモリ２０３は、プロセッサ２０２が実施する各処理における一時メモリとしても使用される。

プロセッサ２０２は、ＣＰＵ（Central Processing Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰ（Digital Signal Processor）ともいう）等である。メモリ２０３は、例えば、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital Versatile Disk）等が該当する。

以上のように、本実施の形態の送信機１０は、固定シンボル系列をＣＰとして複製される部分の先頭を含んで配置し、さらに、固定シンボル系列の左側のＮ₂個のシンボルをブロックの末尾に配置し、固定シンボル系列の右側のＮ₁個のシンボルをブロックの先頭に配置する。このため、シンボル間隔の整数倍でない遅延時間の遅延波が存在する場合でも、ブロック間干渉を抑圧し、復調精度の劣化を抑制することができる。

実施の形態２．
次に、本発明にかかる実施の形態２として、既知信号すなわち既知シンボル系列を含むＣＰブロックの生成方法について説明する。既知信号は一般的に、伝送路推定、およびブロック同期或いはフレーム同期に用いられる。既知信号としては予め定められた任意の信号を用いることができる。ブロック内のシンボルが全て既知信号の場合、ブロック内の末尾の既知信号のシンボルを複製してＣＰとして先頭に付加すればよい。図１３は、固定シンボル系列を配置しない場合の、ブロック内のシンボルが全て既知信号の場合のＣＰブロックの一例を示す図である。図１３では、Ｎ＝８，Ｎ_CP＝３の例であり、ｋ番目のブロックに、既知信号としてｐ_k,0からｐ_k,7の８つのシンボルが生成される例を図示している。

図１３は、固定シンボル系列が挿入されない例を示しているが、本実施の形態では、既知信号を含むＣＰブロックにも、実施の形態１で述べたデータシンボルの場合と同様に、固定シンボル系列が配置される。図１４は、本実施の形態における既知信号を含むＣＰブロックの一例を示す図である。図１４に示すように、既知信号を含む本実施の形態のＣＰブロックでは、既知信号のうちの一部が実施の形態１のデータシンボルが配置される位置と同じ位置に配置され、固定シンボル系列は実施の形態１と同じ位置に配置される。本実施の形態におけるデータシンボルの送信方法は、実施の形態１と同様である。

図１５は、既知信号を含むＣＰブロックとデータシンボルで構成されるＣＰブロックとの送信シーケンスの一例を示す図である。図１５の例では、ｋ番目のＣＰブロック、およびｋ＋２番目のＣＰブロックはデータシンボルで構成されるＣＰブロックである。

図１６は、本実施の形態の送信機１０ａの構成例を示す図である。本実施の形態の送信機１０ａは、実施の形態１の送信機１０に既知信号生成部６を追加し、シンボル配置部３の替わりにシンボル配置部３ａを備える以外は、実施の形態１の送信機と同様である。実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。

既知シンボル生成部である既知信号生成部６は、既知信号、すなわちあらかじめ定められたシンボルである既知シンボルを生成してシンボル配置部３ａへ出力する。シンボル配置部３ａは、制御信号＃２に従って、固定系列生成部２から出力される固定シンボル、または既知信号生成部６から出力される既知信号を、データシンボル生成部１から出力されるシンボルへ挿入する。制御信号＃２は、データシンボルと既知信号のどちらを選択するかを示す情報と、固定シンボル系列の挿入位置とを示す信号である。制御信号＃２は、図１５に例示したようなＣＰブロックの送信シーケンスに従って生成される。制御信号“２は、例えば、送信機１０ａの外部から送信されてもよいし、送信機１０ａ内の図示しない制御回路などから送信されてもよい。

すなわち、本実施の形態のシンボル配置部３ａは、ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように第１のシンボル群を２か所に配置する。また、シンボル配置部３ａは、ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように第１のシンボル群を２か所に配置する。また、シンボル配置部３ａは、ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように第２のシンボル群を２か所に配置し、第１のシンボル群および第２のシンボル群が配置される位置以外の位置に第１の個数の既知シンボルを配置したブロックを既知シンボルブロックとして生成して出力する。ＣＰ生成部４は、実施の形態１と同様にシンボル配置部３ａから出力される既知シンボルブロックの末尾の第２の個数のシンボルを複製し、ＣＰとして既知シンボルブロックの先頭に付加する。

以上のように、本実施の形態の送信機１０ａは、既知シンボルを生成する既知信号生成部６を備える。シンボル配置部３ａは、既知信号を含むＣＰブロックについても、実施の形態１と同様に固定シンボル系列を配置する。

送信機１０ａのハードウェア構成は、実施の形態１の送信機１０のハードウェア構成と同様であり、送信機１０ａを構成する各構成要素は、専用のハードウェアである図１１に示した回路１００、または図１２に示した制御回路２００により実現される。

以上のように、本実施の形態の送信機１０ａは、既知信号を送信する場合にも、実施の形態１と同様に、ＣＰと、ＣＰとしてコピーされる部分との間の巡回性を保つように、固定シンボル系列を配置するようにした。このため、既知信号を用いる場合に実施の形態１と同様の効果を奏することができる。

実施の形態３．
図１７は、本発明にかかる実施の形態３の受信装置である受信機２０の構成例を示す図である。図１７に示すように、受信機２０は、受信処理部２１、ＣＰ除去部２２、ＤＦＴ部２３、ＦＤＥ２４、ＩＤＦＴ部２５、固定系列除去部２６、復調部２７および伝送路推定部２８を備える。受信処理部２１は、周波数変換、サンプリング処理、受信フィルタ処理などの受信処理を行う。本実施の形態の受信機２０は、実施の形態１の送信機１０または実施の形態２の送信機１０ａとともに通信システムを構成し、実施の形態１の送信機１０または実施の形態２の送信機１０ａから送信された信号を受信する。

ＣＰ除去部２２は、受信信号からＣＰを除去する。ＤＦＴ（Discrete Fourier Transform）部２３は、ＣＰ除去後の受信信号をＤＦＴによって周波数領域信号に変換して出力する時間周波数変換処理部である。ＦＤＥ（Frequency Domain Equalizer）２４は、ＤＦＴ部２３から出力される周波数領域信号に対して、伝送路推定部２８から出力される伝送路推定値を用いて、周波数領域において等化処理を実施する。すなわち、ＦＤＥ２４は、周波数領域信号に対して伝送路推定の結果を用いて、周波数領域信号に対して等化処理を行う等化処理部である。ＦＤＥ２４における等化処理は、非特許文献１または「J．A．C．Bingham，“Multicarrier Modulation for Data Transmission：An Idea Whose Time Has Come”，IEEE Commun．Mag．，vol．28，No．5，May 1990，pp．5−14．」に記載されている方法をはじめとした一般的なＦＤＥを用いることができる。

伝送路推定部２８は、ＣＰ除去後の受信信号に基づいて伝送路推定を実施し、伝送路推定値をＦＤＥ２４へ出力する。伝送路推定は任意の一般的な方法を用いて実施することができる。例えば、既知信号を用いて伝送路推定を行っても良い。例えば、非特許文献１に記載されているような伝送路推定手法を用いても良い。又、ＤＦＴ部の出力を用いて、周波数領域において既知信号を用いて伝送路推定を行っても良い。

ＩＤＦＴ（Inverse ＤＦＴ）部２５は、ＦＤＥ２４による等化処理後の信号をＩＤＦＴにより時間領域信号に変換して出力する周波数時間変換処理部である。固定系列除去部２６は、ＩＤＦＴ部２５から出力される信号から、制御信号＃３に基づいて、固定シンボル系列に対応する信号を除去する。制御信号＃３は、固定シンボル系列が挿入されている位置を示す信号である。制御信号＃３は、例えば、受信機２０の外部から送信されてもよいし、受信機２０内の図示しない制御回路などから送信されてもよい。固定シンボル系列が挿入されている位置が固定されている場合には、制御信号＃３を用いなくてもよい。

復調部２７は、固定系列除去部２６により固定シンボル系列が除去された後の信号を復調する。また、送信機１０または送信機１０ａにおいてシンボルが符号化されている場合には、復調部２７は、復調後に誤り訂正復号を行ってもよい。

次に、本実施の形態の受信機２０のハードウェア構成について説明する。図１７に示した受信機２０を構成する各構成要素は、それぞれ回路により構成される。図１７に示した受信機２０を構成する各構成要素が、それぞれ専用の回路として実現されてもよいし、プロセッサを用いた回路で実現されてもよい。

図１７に示した受信機２０を構成する各構成要素が専用の回路として実現される場合、各構成要素は、例えば、図１８に示す回路である。図１８は、専用のハードウェアとして実現される回路の構成例を示す図である。図１８に示すように回路３００は、外部から入力されたデータを受信する受信部である入力部３０１と、処理回路３０２と、メモリ３０３と、データを外部へ送信する送信器である送信処理回路３０４とを備える。入力部３０１は、外部から入力されたデータを受信して処理回路に与えるインターフェース回路であり、送信処理回路３０４は、処理回路３０２又はメモリ３０３からのデータを外部に送るインターフェース回路である。この場合、処理回路３０２は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたものである。

図１７に示した受信機２０の構成要素のうちソフトウェアにより実現されるものがある場合、これらの構成要素は、例えば、図１９に示す制御回路により実現される。図１９は、制御回路４００の構成例を示す図である。図１９に示すように制御回路４００は、外部から入力されたデータを受信する受信器である入力部４０１と、プロセッサ４０２と、メモリ４０３と、データを外部へ送信する送信器である出力部４０４とを備える。入力部４０１は、制御回路４００の外部から入力されたデータを受信してプロセッサ４０２に与えるインターフェース回路であり、出力部４０４は、プロセッサ４０２又はメモリ４０３からのデータを制御回路の外部に送るインターフェース回路である。図１７に示した受信機２０の構成要素のうちソフトウェアにより実現される構成要素は、プロセッサ４０２がメモリ４０３に記憶された、ソフトウェアにより実現される各々の構成要素に対応するプログラムを読み出して実行することにより実現される。また、メモリ４０２は、プロセッサが実施する各処理における一時メモリとしても使用される。

プロセッサ４０２は、ＣＰＵ等である。メモリ４０３は、例えば、ＲＡＭ、フラッシュメモリー、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等が該当する。

以上のように、本実施の形態の受信機２０は、実施の形態１または実施の形態２の送信機から送信された信号を受信して復調することができる。実施の形態１または実施の形態２の送信機では、上述したように、ブロック間干渉を抑制するように固定シンボル系列が挿入されているため、本実施の形態の受信機２０では、高精度な復調を実施することができる。

以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１データシンボル生成部、２固定系列生成部、３，３ａシンボル配置部、４ＣＰ生成部、５送信処理部、６既知信号生成部、１０，１０ａ送信機、２０受信機、２１受信処理部、２２ＣＰ除去部、２３ＤＦＴ部、２４ＦＤＥ、２５ＩＤＦＴ部、２６固定系列除去部、２７復調部、２８伝送路推定部。

Claims

第１の個数のデータシンボルを生成するデータシンボル生成部と、
ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように前記第１のシンボル群を２か所に配置し、前記ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように前記第２のシンボル群を２か所に配置し、前記第１のシンボル群および前記第２のシンボル群が配置される位置以外の位置に前記第１の個数のデータシンボルを配置した前記ブロックを生成して出力するシンボル配置部と、
前記シンボル配置部から出力される前記ブロックの末尾の第２の個数のシンボルを複製し、Cyclic Prefixとして前記ブロックの先頭に付加するCyclic Prefix生成部と、
前記Cyclic Prefixが付加された後の前記ブロックに対して、受信フィルタ処理後にナイキスト条件を満たすフィルタによるフィルタ処理を行う送信処理部と、
を備え、
前記第１の位置は、前記ブロックの先頭であり、前記第２の位置は、前記ブロック内の前記Cyclic Prefixとして複製される前記第２の個数のシンボルの先頭となる位置であり、前記第３の位置は、前記ブロックの末尾であり、前記第４の位置は前記第２の位置の１つ前の位置であることを特徴とする送信装置。
あらかじめ定められたシンボルである既知シンボルを生成する既知信号生成部、
をさらに備え、
前記第１の位置および前記第２の位置がそれぞれ前記第１のシンボル群の先頭となるように前記第１のシンボル群を２か所に配置し、前記第３の位置および前記第４の位置がそれぞれ前記第２のシンボル群の末尾となるように前記第２のシンボル群を２か所に配置し、前記第１のシンボル群および前記第２のシンボル群が配置される位置以外の位置に前記第１の個数の既知シンボルを配置したブロックである既知シンボルブロックを生成して出力し、
前記Cyclic Prefix生成部は、前記シンボル配置部から出力される前記既知シンボルブロックの末尾の前記第２の個数のシンボルを複製し、Cyclic Prefixとして前記既知シンボルブロックの先頭に付加することを特徴とする請求項１に記載の送信装置。
請求項１または２に記載の送信装置から送信された信号であり、ブロック内にあらかじめさだめられた固定シンボル系列である第１のシンボル群および第２のシンボル群が挿入された信号を、受信信号として受信する受信装置であって、
前記受信信号に対して、受信フィルタ処理後にナイキスト条件を満たす受信フィルタより受信フィルタ処理を行う受信処理部と、
前記受信処理部による前記受信フィルタ処理後の前記受信信号からCyclic Prefixを除去するＣＰ除去部と、
前記ＣＰ除去部から出力されるCyclic Prefix除去後の前記受信信号に対して伝送路推定を行う伝送路推定部と、
前記ＣＰ除去部から出力されるCyclic Prefix除去後の前記受信信号を周波数領域信号に変換する時間周波数変換処理部と、
前記周波数領域信号に対して前記伝送路推定の結果を用いて、前記周波数領域信号に対して等化処理を行う等化処理部と、
前記等化処理後の信号を時間領域信号に変換する周波数時間変換処理部と、
前記時間領域信号から固定シンボル系列に対応する信号を除去する固定系列除去部と、
前記固定系列除去部により前記固定シンボル系列が除去された後の信号を復調する復調部と、
を備えることを特徴とする受信装置。
請求項１または２に記載の送信装置と、
前記送信装置から送信された信号を受信する請求項３に記載の受信装置と、
を備えることを特徴とする通信システム。
Cyclic Prefixが付加された後のブロックに対して、受信フィルタ処理後にナイキスト条件を満たすフィルタによるフィルタ処理を行って前記ブロックを送信する送信装置における制御回路であって、
第１の個数のデータシンボルを生成するデータシンボル生成部と、
ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように前記第１のシンボル群を２か所に配置し、前記ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように前記第２のシンボル群を２か所に配置し、前記第１のシンボル群および前記第２のシンボル群が配置される位置以外の位置に前記第１の個数のデータシンボルを配置した前記ブロックを生成して出力するシンボル配置部と、
前記シンボル配置部から出力される前記ブロックの末尾の第２の個数のシンボルを複製し、前記Cyclic Prefixとして前記ブロックの先頭に付加するCyclic Prefix生成部と、
を備え、
前記第１の位置は、前記ブロックの先頭であり、前記第２の位置は、前記ブロック内の前記Cyclic Prefixとして複製される前記第２の個数のシンボルの先頭となる位置であり、前記第３の位置は、前記ブロックの末尾であり、前記第４の位置は前記第２の位置の１つ前の位置であることを特徴とする制御回路。
Cyclic Prefixが付加された後のブロックであるCyclic Prefix付加ブロックに、受信フィルタ処理後にナイキスト条件を満たすフィルタによるフィルタ処理を行って送信する送信装置に、前記Cyclic Prefix付加ブロックを生成する生成処理を実行させるためのプログラムであって、
前記生成処理は、
第１の個数のデータシンボルを生成するデータシンボル生成ステップと、
ブロック内の第１の位置および第２の位置がそれぞれあらかじめ定められたシンボル群である第１のシンボル群の先頭となるように前記第１のシンボル群を２か所に配置し、前記ブロック内の第３の位置および第４の位置がそれぞれあらかじめ定められたシンボル群である第２のシンボル群の末尾となるように前記第２のシンボル群を２か所に配置し、前記第１のシンボル群および前記第２のシンボル群が配置される位置以外の位置に前記第１の個数のデータシンボルを配置した前記ブロックを生成するシンボル配置ステップと、
前記シンボル配置ステップで生成された前記ブロックの末尾の第２の個数のシンボルを複製し、Cyclic Prefixとして前記ブロックの先頭に付加して前記Cyclic Prefix付加ブロックを生成するCyclic Prefix生成ステップと、
を含み、
前記第１の位置は、前記ブロックの先頭であり、前記第２の位置は、前記ブロック内の前記Cyclic Prefixとして複製される前記第２の個数のシンボルの先頭となる位置であり、前記第３の位置は、前記ブロックの末尾であり、前記第４の位置は前記第２の位置の１つ前の位置であることを特徴とするプログラム。