JP6530226B2

JP6530226B2 - 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法

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Publication number: JP6530226B2
Application number: JP2015085661A
Authority: JP
Inventors: 大塚　雅之; 雅之大塚
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-04-20
Filing date: 2015-04-20
Publication date: 2019-06-12
Anticipated expiration: 2035-04-20
Also published as: US20160308446A1; US9602003B2; JP2016206818A

Description

本発明は、電圧レギュレータ、特にアクティブモード又はスタンバイモードにて内部電源電圧を生成する電圧レギュレータ、当該電圧レギュレータが形成されている半導体装置、及び電圧レギュレータの電圧生成方法に関する。

半導体チップには、各種機能を担う内部回路と共に、電源電圧に基づき当該内部回路を動作させる為の内部電源電圧を生成して内部回路に供給する電圧レギュレータが設けられている。当該電圧レギュレータには、内部回路の負荷変動に拘わらず内部電源電圧の電圧値を一定にする為に、内部電源電圧を出力する出力トランジスタのゲート端子に、当該内部電源電圧と基準電圧との差分に対応した電圧値を有する駆動電圧を印加する差動増幅部が設けられている（例えば、特許文献１参照）。また、この電圧レギュレータでは、アクティブモード時には差動増幅部内に流す電流量を増加することにより高速動作を実現し、スタンバイモード時には差動増幅部内に流す電流量を低下させることにより省電力化を図るようにしている。

特開２００８−３１０７０３号公報

ところで、上記したアクティブモード時にはスタンバイモード時に比して内部回路の負荷変動が大となる。この際、差動増幅部は、当該負荷変動に追従させて内部電源電圧を一定に維持させるように動作するが、その動作には遅延が伴う。よって、上記した電圧レギュレータでは、動作モードがスタンバイモードからアクティブモードへ遷移した直後において、一時的に内部電源電圧が低下するという問題が生じる。

そこで、本発明は、スタンバイモードからアクティブモードへの遷移直後における内部電源電圧の低下を抑制することが可能な電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法を提供することを目的とする。

本発明に係る電圧レギュレータは、アクティブモード又はスタンバイモードの動作モードにて電源電圧に基づき内部電源電圧を生成する電圧レギュレータであって、駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、前記駆動ラインの電圧値に応じた電圧を前記内部電源電圧として出力する出力トランジスタと、一端に前記電源電圧を受けるキャパシタ素子と、接地電圧を受けてオン状態となって前記接地電圧を前記キャパシタ素子の他端に印加する第１スイッチ素子と、前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記第１スイッチ素子がオフ状態にされるとともにオン状態となって前記キャパシタ素子の前記他端を前記駆動ラインに接続する第２スイッチ素子と、を含む強制駆動回路と、を有する。

また、本発明に係る半導体装置は、メモリと、アクティブモード又はスタンバイモードの動作モードにて電源電圧に基づき内部電源電圧を生成して前記メモリに供給する電圧レギュレータと、を有する半導体装置であって、前記電圧レギュレータは、駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、前記駆動ラインの電圧値に応じた電圧を前記内部電源電圧として出力する出力トランジスタと、一端に前記電源電圧を受けるキャパシタ素子と、接地電圧を受けてオン状態となって前記接地電圧を前記キャパシタ素子の他端に印加する第１スイッチ素子と、前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記第１スイッチ素子がオフ状態にされるとともにオン状態となって前記キャパシタ素子の前記他端を前記駆動ラインに接続する第２スイッチ素子と、を含む強制駆動回路と、を有する。

また、本発明に係る電圧レギュレータの電圧生成方法は、駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、電源電圧に基づき前記駆動ラインの電圧値に応じた電圧を内部電源電圧として出力する出力トランジスタと、キャパシタ素子とを含み且つスタンバイモード又はアクティブモードの動作モードで動作する電圧レギュレータの電圧生成方法であって、前記キャパシタ素子の一端に前記電源電圧を印加し、接地電圧を前記キャパシタ素子の他端に印加し、前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記キャパシタ素子の前記他端に、前記接地電圧を印加することに代えて前記駆動ラインに接続する。

本発明においては、出力トランジスタを駆動する電圧が供給される駆動ラインに対して、動作モードがスタンバイモードからアクティブモードへ遷移したときにキャパシタ素子を接続する。これにより、スタンバイモードからアクティブモードへの遷移直後、駆動ラインの電圧値を迅速に、当該出力トランジスタが高電流出力可能となる電圧値に到らせることができるようになる。よって、本発明によれば、スタンバイモードからアクティブモードへの遷移直後での内部電源電圧の低下を抑制することが可能となる。

本発明に係る電圧レギュレータ１００を有する半導体メモリ１０の構成を示すブロック図である。電圧レギュレータ１００の構成を示す回路図である。強制駆動回路１８の動作を示すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る電圧レギュレータ１００を含む半導体メモリ１０の概略構成を示すブロック図である。

電圧レギュレータ１００は、バッテリ等から外部供給された直流の電源電圧ＶＤＤに基づき内部電源電圧Ｖ_OUTを生成し、これを内部電源供給ラインＬ_VGを介して内部回路としてのメモリ２００に供給する。尚、電圧レギュレータ１００は、スタンバイモード又はアクティブモードの動作モードで動作する。メモリ２００は、上記した内部電源電圧Ｖ_OUTによって動作する、例えばＮＡＮＤ型又はＮＯＲ型フラッシュメモリ等の不揮発性のメモリである。

図２は、電圧レギュレータ１００の構成を示す回路図である。図２に示すように、電圧レギュレータ１００は、インバータ１１、トランジスタ１２、駆動電圧生成回路１３、出力トランジスタ１４、ノアゲート１５、セレクタ１６、パルス発生部１７、及び強制駆動回路１８を含む。

インバータ１１は、電圧レギュレータ１００の外部から供給されたディスエーブル信号ＤＳの論理レベルを反転させた反転ディスエーブル信号ＤＳＶをトランジスタ１２のゲート端子及び駆動電圧生成回路１３に供給する。尚、ディスエーブル信号ＤＳは、例えば論理レベル１を有する場合には電圧レギュレータ１００の無効化を表し、論理レベル０を有する場合には有効化を表す。

トランジスタ１２は、ｐチャネル型のＭＯＳ（metal-oxide-semiconductor）トランジスタからなり、そのソース端子には電源電圧ＶＤＤが印加されており、ドレイン端子は駆動ラインＬ_Dに接続されている。

駆動電圧生成回路１３は、ｐチャネル型のＭＯＳトランジスタであるトランジスタＰ０〜Ｐ３、及びｎチャネル型のＭＯＳトランジスタであるトランジスタＮ０〜Ｎ４を含む差動増幅部と、抵抗Ｒ０及びＲ１からなる分圧回路とを有する。

トランジスタＮ０のゲート端子には基準電圧Ｖ_REFが供給されており、そのソース端子は、トランジスタＮ１のソース端子及びトランジスタＮ２及びＮ３各々のドレイン端子に接続されている。トランジスタＮ０のドレイン端子はトランジスタＰ０のドレイン端子及び駆動ラインＬ_Dに接続されている。トランジスタＰ０のソース端子には電源電圧ＶＤＤが印加されており、そのゲート端子はトランジスタＰ１のゲート端子及びドレイン端子と、トランジスタＮ１のドレイン端子とに接続されている。トランジスタＰ１のソース端子には電源電圧ＶＤＤが印加されている。トランジスタＮ１のゲート端子は分圧電圧ラインＬ_Bに接続されている。トランジスタＮ２のゲート端子には消費電流制御電圧ＶＢＮが供給されており、そのソース端子には接地電圧ＶＳＳが印加されている。トランジスタＮ３のゲート端子にはノアゲート１５から送出された反転モード指定信号ＭＤＶが供給されており、そのソース端子には接地電圧ＶＳＳが印加されている。

トランジスタＰ２は、自身のドレイン端子及びソース端子が共に駆動ラインＬ_Dに接続されており、そのゲート端子は内部電源供給ラインＬ_VGに接続されている。トランジスタＰ３は、自身のドレイン端子及びソース端子が共に内部電源供給ラインＬ_VGに接続されており、そのゲート端子は分圧電圧ラインＬ_Bに接続されている。すなわち、トランジスタＰ２及びＰ３は、夫々が独立したキャパシタ素子として動作する。

抵抗Ｒ１の一端は内部電源供給ラインＬ_VGに接続されており、その他端は分圧電圧ラインＬ_B及び抵抗Ｒ０の一端に接続されている。抵抗Ｒ０の他端はトランジスタＮ４のドレイン端子に接続されている。分圧回路としての抵抗Ｒ０及びＲ１は、内部電源供給ラインＬ_VGに印加されている内部電源電圧Ｖ_OUTを分圧して得られた以下の分圧電圧ＤＶを分圧電圧ラインＬ_Bを介してトランジスタＮ１のゲート端子に供給する。

ＤＶ＝Ｖ_OUT・［Ｒ０／（Ｒ０＋Ｒ１）］

トランジスタＮ４のゲート端子には上記した反転ディスエーブル信号ＤＳＶが供給されており、そのソース端子には接地電圧ＶＳＳが印加されている。

出力トランジスタ１４のソース端子には電源電圧ＶＤＤが印加されている。出力トランジスタ１４のゲート端子は駆動ラインＬ_Dに接続されており、そのドレイン端子は内部電源供給ラインＬ_VGに接続されている。

上記した構成により、駆動電圧生成回路１３は、出力トランジスタ１４から送出された内部電源電圧Ｖ_OUTを分圧して得た分圧電圧ＤＶと、基準電圧Ｖ_REFとの差分に対応した電圧値を有する駆動電圧ＶＱを生成し、この駆動電圧ＶＱを駆動ラインＬ_Dに印加する。

ノアゲート１５は、ディスエーブル信号ＤＳが論理レベル０、つまり電圧レギュレータ１００を有効化する場合には、モード指定信号ＭＯＤの論理レベルを反転させた信号を上記した反転モード指定信号ＭＤＶとして生成する。尚、モード指定信号ＭＯＤは、動作モードとしてアクティブモードを指定する場合には例えば論理レベル０を有し、スタンバイモードを指定する場合には論理レベル１を有する。つまり、モード指定信号ＭＯＤにより、電圧レギュレータ１００をアクティブモード又はスタンバイモードのいずれの動作モードで動作させるのかが指定されるのである。

また、ノアゲート１５は、ディスエーブル信号ＤＳが論理レベル１、つまり電圧レギュレータ１００を無効化する場合には、論理レベル０を有する反転モード指定信号ＭＤＶを生成する。

ノアゲート１５は、上記のように生成した反転モード指定信号ＭＤＶを、セレクタ１６及び駆動電圧生成回路１３のトランジスタＮ３のゲート端子に夫々供給する。

セレクタ１６は、強制駆動無効化信号ＮＣに基づき、論理レベル０に対応した接地電圧ＶＳＳと、反転モード指定信号ＭＤＶとのうちの一方を選択し、選択した方のレベルを有するモード遷移信号ＭＣをパルス発生部１７に供給する。尚、強制駆動無効化信号ＮＣは、強制駆動回路１８を無効化する場合には例えば論理レベル１を有し、有効化する場合には論理レベル０を有する。

つまり、セレクタ１６は、強制駆動回路１８の有効化を表す強制駆動無効化信号ＮＣが供給された場合には、反転モード指定信号ＭＤＶを選択し、この反転モード指定信号ＭＤＶにて表されるレベルを有するモード遷移信号ＭＣをパルス発生部１７に供給する。一方、強制駆動回路１８の無効化を表す強制駆動無効化信号ＮＣが供給された場合には、セレクタ１６は、論理レベル０のモード遷移信号ＭＣをパルス発生部１７に供給する。

パルス発生部１７は、図３に示すように、外部供給されたモード遷移信号ＭＣが論理レベル０から論理レベル１へ遷移した際に、その遷移時点から所定のパルス幅ＳＴの間だけ論理レベル０、他の期間は論理レベル１となる強制駆動パルス信号ＰＳを生成する。
つまり、パルス発生部１７は、モード指定信号ＭＯＤがスタンバイモードを示している間は論理レベル１を有し、モード指定信号ＭＯＤがスタンバイモードを示す状態からアクティブモードを示す状態に遷移したら、その遷移時点からパルス幅ＳＴの間だけ論理レベル０となる強制駆動パルス信号ＰＳを生成する。パルス発生部１７は、この強制駆動パルス信号ＰＳを強制駆動回路１８に供給する。尚、パルス発生部１７は、外部供給されたパルス幅調整信号ＰＷＣに基づいてパルス幅ＳＴを調整する。

強制駆動回路１８は、ｐチャネル型のＭＯＳトランジスタであるトランジスタＰ６及びＰ７、ｎチャネル型のＭＯＳトランジスタであるトランジスタＮ５を含む。

トランジスタＮ５のソース端子には接地電圧ＶＳＳが印加されており、そのゲート端子には強制駆動パルス信号ＰＳが供給されている。トランジスタＮ５のドレイン端子はラインＬ_Pを介してトランジスタＰ６のドレイン端子及びトランジスタＰ７のゲート端子に接続されている。トランジスタＰ６のゲート端子には強制駆動パルス信号ＰＳが供給されており、そのソース端子は駆動ラインＬ_Dに接続されている。トランジスタＰ７のドレイン端子及びソース端子には共に電源電圧ＶＤＤが印加されており、そのゲート端子はラインＬ_Pに接続されている。かかる接続により、トランジスタＰ７は、互いに接続されたソース端子及びドレイン端子を一端とし、ゲート端子を他端とするキャパシタ素子となる。

以下に、上記した構成からなる電圧レギュレータ１００の動作について説明する。

先ず、電圧レギュレータ１００を無効化する場合には、無効化を表す論理レベル１のディスエーブル信号ＤＳと共に、論理レベル０に対応した電圧値を有する消費電流制御電圧ＶＢＮが電圧レギュレータ１００に供給される。これにより、トランジスタ１２がオン状態となり、当該トランジスタ１２を介して電源電圧ＶＤＤが駆動ラインＬ_Dに印加され、出力トランジスタ１４がオフ状態固定となる。更に、これら論理レベル１のディスエーブル信号ＤＳ及び消費電流制御電圧ＶＢＮにより、駆動電圧生成回路１３のトランジスタＮ２〜Ｎ４がオフ状態固定となり、当該駆動電圧生成回路１３の動作が停止する。

よって、内部電源供給ラインＬ_VGがハイインピーダンス状態となり且つ駆動電圧生成回路１３の動作が停止するので、電圧レギュレータ１００の動作が停止する。

一方、電圧レギュレータ１００を有効化する場合には、有効化を表す論理レベル０のディスエーブル信号ＤＳと共に、論理レベル０の電圧値よりも高い電圧値を有する消費電流制御電圧ＶＢＮが電圧レギュレータ１００に供給される。これにより、出力トランジスタ１４のオフ状態固定が解除されると共に、駆動電圧生成回路１３が動作状態となる。よって、出力トランジスタ１４は、電源電圧ＶＤＤに基づき、駆動電圧生成回路１３で生成された駆動電圧ＶＱに応じた内部電源電圧Ｖ_OUTを生成し、この内部電源電圧Ｖ_OUTを内部電源供給ラインＬ_VGを介して出力する。

この際、アクティブモードを示すモード指定信号ＭＯＤが電圧レギュレータ１００に供給されている場合には、論理レベル１に対応した電圧値を有する反転モード指定信号ＭＤＶに応じて、駆動電圧生成回路１３のトランジスタＮ３がオン状態となる。更に、アクティブモード時には、論理レベル０の電圧値よりも高い電圧値を有する消費電流制御電圧ＶＢＮがトランジスタＮ２に供給され、当該トランジスタＮ２がオン状態となる。よって、トランジスタＮ２及びＮ３の双方を介して差動増幅部（Ｐ０、Ｐ１、Ｎ０〜Ｎ３）内にバイアス電流が流れ、駆動電圧生成回路１３は、以下のように駆動電圧ＶＱを生成する。

すなわち、先ず、駆動電圧生成回路１３に含まれる分圧回路（Ｒ０、Ｒ１）が、内部電源電圧Ｖ_OUTを分圧して得られた分圧電圧ＤＶを差動増幅部（Ｐ０、Ｐ１、Ｎ０〜Ｎ３）に供給する。差動増幅部は、分圧電圧ＤＶと基準電圧Ｖ_REFとの差分に対応した電圧値を有する駆動電圧ＶＱを生成し、当該駆動電圧ＶＱを駆動ラインＬ_Dを介して出力トランジスタ１４のゲート端子に供給する。

よって、上記した駆動電圧生成回路１３による帰還動作によれば、内部回路としてのメモリ２００の負荷変動に伴い内部電源電圧Ｖ_OUTの電圧値が変動しても、当該電圧値を基準電圧Ｖ_REFに対応した一定の電圧値に収束させることが可能となる。この際、アクティブモードでは、トランジスタＮ２及びＮ３によって比較的大なる電流を差動増幅部に流すことができるので、内部電源電圧Ｖ_OUTの電圧値の変動に高速に応答させて当該内部電源電圧Ｖ_OUTの一定化を図ることが可能となる。

一方、スタンバイモードを示すモード指定信号ＭＯＤが電圧レギュレータ１００に供給されている場合には、論理レベル０の反転モード指定信号ＭＤＶに応じてトランジスタＮ３がオフ状態となる。つまり、差動増幅部は、トランジスタＮ２及びＮ３のうちのＮ２のみで電流を流す状態となる。よって、スタンバイモード時においてもアクティブモードと同様に、一定の電圧値を有する内部電源電圧Ｖ_OUTの生成が為されるものの、アクティブモードに比して差動増幅部に流す電流が小さくなるので応答速度が低くなる。しかしながら、スタンバイモードではトランジスタＮ３に電流が流れない分だけ、アクティブモードに比して消費電力を低下させることが可能となる。

ところで、図３に示すように、モード指定信号ＭＯＤがスタンバイモードを示す状態からアクティブモードを示す状態に遷移すると、これに応じて、論理レベル０の状態から論理レベル１の状態に遷移するモード遷移信号ＭＣがパルス発生部１７に供給される。

パルス発生部１７は、図３に示すように、モード遷移信号ＭＣの論理レベル０から論理レベル１への遷移時点からパルス幅ＳＴの間だけ論理レベル０の状態となり、他の期間は論理レベル１となる強制駆動パルス信号ＰＳを生成する。つまり、パルス発生部１７は、動作モードがスタンバイモードからアクティブモードへ遷移した時には、パルス幅ＳＴの間だけ強制駆動処理を実施させる為に、論理レベル０の強制駆動パルス信号ＰＳを生成する。パルス発生部１７は、当該強制駆動パルス信号ＰＳを強制駆動回路１８に供給する。

この際、モード指定信号ＭＯＤがスタンバイモードを示す状態にある間は、図３に示すように、強制駆動回路１８のトランジスタＰ６がオフ状態となり、トランジスタＮ５はオン状態となる。よって、この間、キャパシタ素子としてのトランジスタＰ７のゲート端子には接地電圧ＶＳＳが印加され、トランジスタＰ７が充電される。これにより、トランジスタＰ７内にはチャネルが形成され、トランジスタＰ７のゲート端子に負電荷、ドレイン端子及びソース端子には正電荷が蓄積される。

ここで、スタンバイモード時にはメモリ２００での負荷が小であるが故に電圧変動量も少ないので、駆動電圧生成回路１３で生成される駆動電圧ＶＱは高い電圧値となり、出力トランジスタ１４の出力電流も小である。一方、アクティブモード時には、メモリ２００での負荷変動が大となりその電圧変動量も大きくなるので、駆動電圧生成回路１３では、その電圧変動に応じて駆動電圧ＶＱの電圧値を低下させて、出力トランジスタ１４の出力電流を増加させる必要がある。しかしながら、駆動電圧生成回路１３では、内部電源電圧Ｖ_OUTに応じて駆動電圧ＶＱを生成するまでには遅延が生じる。よって、スタンバイモードからアクティブモードへの遷移直後では、メモリ２００での負荷変動が大きくなるものの、駆動電圧生成回路１３は、この負荷変動に追従させて駆動電圧ＶＱの電圧値を直ちに低下させることができない。従って、スタンバイモードからアクティブモードへの遷移直後に、メモリ２００での負荷変動が大きいと、内部電源電圧Ｖ_OUTの低下が生じる。尚、このような状況での内部電源電圧Ｖ_OUTの低下を抑える為に、出力トランジスタ１４又は差動増幅部内の各トランジスタ（Ｐ０、Ｐ１、Ｎ０〜Ｎ３）のサイズを大きくすると、電力消費量の増加を招くという問題が生じる。

そこで、電圧レギュレータ１００では、強制駆動回路１８を設けることにより、動作モードがスタンバイモードからアクティブモードへ遷移した際には、図３に示すように、この遷移時点からパルス幅ＳＴの間だけ、トランジスタＰ６をオン状態、トランジスタＮ５をオフ状態にする。よって、この間、キャパシタ素子としてのトランジスタＰ７のゲート端子は、トランジスタＰ６を介して駆動ラインＬ_Dに接続される。これにより、トランジスタＰ７が放電し、駆動ラインＬ_DからトランジスタＰ７に向けて電流が流れ込み、当該駆動ラインＬ_Dの電圧が直ちに低下する（強制駆動処理）。かかる強制駆動処理によれば、駆動電圧生成回路１３で生成された駆動電圧ＶＱに拘わらず、瞬時に出力トランジスタ１４を高電流出力が可能な状態に到らせることが可能となる。

よって、上記した強制駆動回路１８の強制駆動処理によれば、トランジスタのサイズを大きくすることなく、つまり消費電力を増加することなく、スタンバイモードからアクティブモードへの遷移時点での内部電源電圧Ｖ_OUTの低下を抑制することが可能となる。

尚、強制駆動回路１８では、スタンバイモードの期間に亘りトランジスタＰ７のゲート端子に接地電圧ＶＳＳを印加しておくことにより、キャパシタ素子としてのトランジスタＰ７内に一定の電荷量を蓄積させている。これにより、スタンバイモードからアクティブモードへの遷移直後に為される強制駆動処理では、常に一定の電圧値を駆動ラインＬ_Dに印加することが可能となり、安定した強制駆動処理が為される。

ところで、電圧レギュレータ１００において、強制駆動回路１８の強制駆動処理による内部電源電圧のオーバーシュートが問題となる場合には、強制駆動無効化信号ＮＣにより、強制駆動回路１８を無効化させることも可能である。この際、論理レベル１の強制駆動無効化信号ＮＣを電圧レギュレータ１００に供給する。これにより、セレクタ１６は、論理レベル０のモード遷移信号ＭＣをパルス発生部１７に供給するので、パルス発生部１７は、論理レベル１固定の強制駆動パルス信号ＰＳを強制駆動回路１８のトランジスタＰ６のゲート端子に印加することになる。これにより、トランジスタＰ６がオフ状態となり、この強制駆動回路１８の出力がハイインピーダンスとなる。よって、モード指定信号ＭＯＤにて指定された動作モードがスタンバイモードからアクティブモードへ遷移しても、トランジスタＰ７が駆動ラインＬ_Dに接続されることはないので、強制駆動回路１８による強制駆動処理は実施されない。

尚、上記実施例では、スタンバイモード又はアクティブモードを切り替えて動作する電圧レギュレータ１００を用いて本発明の動作を説明した。しかしながら、アクティブモード専用及びスタンバイモード専用のレギュレータを夫々用意し、アクティブモード専用のレギュレータだけにセレクタ１６、パルス発生部１７及び強制駆動回路１８を設けるようにしても良い。

また、上記実施例では、電圧レギュレータ１００にて生成された内部電源電圧Ｖ_OUTをメモリ２００のみに供給するようにしているが、当該内部電源電圧Ｖ_OUTをメモリ以外の他のロジック回路に供給するようにしても良い。

また、上記実施例では、出力トランジスタ１４の駆動を行う駆動電圧生成回路１３として、分圧回路（Ｒ０、Ｒ１）及び差動増幅部（Ｐ０、Ｐ１、Ｎ０〜Ｎ３）からなる回路を採用しているが、出力トランジスタ１４のゲート端子に印加する駆動電圧ＶＱを生成するものであれば、どのような回路構成を採用しても良い。

また、上記実施例では、強制駆動回路１８に含まれるキャパシタ素子として、互いにドレイン端子及びソース端子同士を接続したｐチャネルＭＯＳ型のトランジスタＰ７を用いているが、ｎチャネルＭＯＳ型のトランジスタ、或いはその他の構造を有するキャパシタ素子を採用しても良い。

また、上記した強制駆動回路１８では、キャパシタ素子としてのトランジスタＰ７のゲート端子に接地電圧ＶＳＳを印加する第１のスイッチング素子として、ｎチャネルＭＯＳ型のトランジスタＮ５を採用しているが、ｐチャネルＭＯＳ型のトランジスタ、或いはその他の構造を有するスイッチング素子を採用するようにしても良い。また、強制駆動回路１８では、当該トランジスタＰ７のゲート端子と、出力トランジスタ１４のゲート端子とを接続する第２のスイッチング素子として、ｐチャネルＭＯＳ型のトランジスタＰ６を採用しているが、ｎチャネルＭＯＳ型のトランジスタ、或いはその他の構造を有するスイッチング素子を採用するようにしても良い。

また、上記実施例では、出力トランジスタ１４として、ｐチャネルＭＯＳ型のトランジスタを採用しているが、ｎチャネルＭＯＳ型のトランジスタを採用しても良い。

この際、強制駆動回路１８のトランジスタＰ６及びキャパシタ素子としてのトランジスタＰ７を共に、ｎチャネルＭＯＳ型のトランジスタに変更し、トランジスタＮ５をｐチャネルＭＯＳ型のトランジスタに変更する。ここで、接地電圧ＶＳＳに代えて電源電圧ＶＤＤをトランジスタＮ５のソース端子に印加する。更に、キャパシタ素子としてのトランジスタＰ７のゲート端子には接地電圧ＶＳＳを固定印加し、そのドレイン端子及びソース端子を共にラインＬ_Pに接続する。尚、トランジスタＮ５及びＰ６のゲート端子には、強制駆動パルス信号ＰＳの論理レベルを反転させた信号を供給する。かかる構成により、モード指定信号ＭＯＤがスタンバイモードを示す状態にある間は、トランジスタＰ６がオフ状態、トランジスタＮ５がオン状態となり、トランジスタＰ７のゲート端子に一定量の負電荷、ドレイン及びソース端子に正電荷が蓄積される。その後、モード指定信号ＭＯＤがスタンバイモードを示す状態からアクティブモードを示す状態に遷移すると、図３に示すパルス幅ＳＴの間だけトランジスタＰ６がオン状態、トランジスタＮ５がオフ状態となり、キャパシタ素子としてのトランジスタＰ７のドレイン端子及びソース端子がトランジスタＰ６を介して駆動ラインＬ_Dに接続される。これにより、トランジスタＰ７が放電し、トランジスタＰ６を介して駆動ラインＬ_Dに電流が流れ込む。よって、当該駆動ラインＬ_Dの電圧が瞬時に増加する。従って、出力トランジスタ１４は、駆動電圧生成回路１３で生成された駆動電圧ＶＱに拘わらず、高電流を出力することが可能な状態になる。

要するに、電圧レギュレータ１００は、アクティブモード又はスタンバイモードの動作モードにて電源電圧（ＶＤＤ）に基づき内部電源電圧（Ｖ_OUT）を生成するものであり、以下の駆動電圧生成部（１３）、出力トランジスタ（１４）及び強制駆動回路（１８）を有するものであれば良いのである。駆動電圧生成部は、駆動電圧（ＶＱ）を生成して駆動ライン（Ｌ_D）に印加する。出力トランジスタは、駆動ラインの電圧値に応じた電圧を内部電源電圧として出力する。強制駆動回路は、一端（ドレイン端子、ソース端子）に電源電圧を受けるキャパシタ素子（Ｐ７）と、第１スイッチ素子（Ｎ５）及び第２スイッチ素子（Ｐ６）を有する。第１スイッチ素子は、接地電圧を受けて動作モードがスタンバイモードである間に亘りオン状態となって接地電圧をキャパシタ素子の他端（ゲート端子）に印加する。第２スイッチ素子は、動作モードがスタンバイモードからアクティブモードへ遷移したときに所定期間の間だけオン状態となってキャパシタ素子の他端を駆動ラインに接続する。

１３駆動電圧生成回路
１４出力トランジスタ
１７パルス発生部
１８強制駆動回路
１００電圧レギュレータ

Claims

アクティブモード又はスタンバイモードの動作モードにて電源電圧に基づき内部電源電圧を生成する電圧レギュレータであって、
駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、
前記駆動ラインの電圧値に応じた電圧を前記内部電源電圧として出力する出力トランジスタと、
一端に前記電源電圧を受けるキャパシタ素子と、接地電圧を受けてオン状態となって前記接地電圧を前記キャパシタ素子の他端に印加する第１スイッチ素子と、前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記第１スイッチ素子がオフ状態にされるとともにオン状態となって前記キャパシタ素子の前記他端を前記駆動ラインに接続する第２スイッチ素子と、を含む強制駆動回路と、を有することを特徴とする電圧レギュレータ。
前記出力トランジスタは前記電源電圧を受けるソース端子と、前記駆動ラインに接続されているゲート端子と、前記内部電源電圧を出力するドレイン端子とを有するｐチャネルＭＯＳ形のトランジスタからなることを特徴とする請求項１記載の電圧レギュレータ。
前記キャパシタ素子は、ゲート端子を前記他端とし、互いに接続されたドレイン端子及びソース端子を前記一端とするｐチャネルＭＯＳ型のトランジスタであることを特徴とする請求項２記載の電圧レギュレータ。
前記駆動電圧生成部は、前記内部電源電圧の電圧値を分圧して分圧電圧を得る分圧回路と、
前記分圧電圧と基準電圧との差分に対応した電圧値を有する前記駆動電圧を生成する差動増幅部と、を有することを特徴とする請求項１〜３のいずれか１に記載の電圧レギュレータ。
前記動作モードが前記スタンバイモードにある間は第１の論理レベルを有し、前記スタンバイモードから前記アクティブモードへ遷移した時点から前記所定期間の間だけ第２の論理レベルを有する駆動パルス信号を生成するパルス発生部を有し、
前記第１スイッチ素子は、前記駆動パルス信号が前記第１の論理レベルを有する場合にオン状態となる一方、前記駆動パルス信号が前記第２の論理レベルを有する場合にはオフ状態となり、
前記第２スイッチ素子は、前記駆動パルス信号が前記第１の論理レベルを有する場合にオフ状態となる一方、前記駆動パルス信号が前記第２の論理レベルを有する場合にオン状態となることを特徴とする請求項１〜４のいずれか１に記載の電圧レギュレータ。
強制駆動無効化信号に応じて前記強制駆動回路の出力をハイインピーダンスにする回路を含むことを特徴とする請求項５に記載の電圧レギュレータ。
メモリと、アクティブモード又はスタンバイモードの動作モードにて電源電圧に基づき内部電源電圧を生成して前記メモリに供給する電圧レギュレータと、を有する半導体装置であって、
前記電圧レギュレータは、
駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、
前記駆動ラインの電圧値に応じた電圧を前記内部電源電圧として出力する出力トランジスタと、
一端に前記電源電圧を受けるキャパシタ素子と、接地電圧を受けてオン状態となって前記接地電圧を前記キャパシタ素子の他端に印加する第１スイッチ素子と、前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記第１スイッチ素子がオフ状態にされるとともにオン状態となって前記キャパシタ素子の前記他端を前記駆動ラインに接続する第２スイッチ素子と、を含む強制駆動回路と、を有することを特徴とする半導体装置。
駆動電圧を生成して駆動ラインに印加する駆動電圧生成部と、電源電圧に基づき前記駆動ラインの電圧値に応じた電圧を内部電源電圧として出力する出力トランジスタと、キャパシタ素子とを含み且つスタンバイモード又はアクティブモードの動作モードで動作する電圧レギュレータの電圧生成方法であって、
前記キャパシタ素子の一端に前記電源電圧を印加し、
接地電圧を前記キャパシタ素子の他端に印加し、
前記動作モードが前記スタンバイモードから前記アクティブモードへ遷移したときに所定期間の間だけ、前記キャパシタ素子の前記他端に、前記接地電圧を印加することに代えて前記駆動ラインに接続することを特徴とする電圧レギュレータの電圧生成方法。