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JP6524888B2 - Compound semiconductor device and method of manufacturing the same - Google Patents

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JP6524888B2 JP2015215108A JP2015215108A JP6524888B2 JP 6524888 B2 JP6524888 B2 JP 6524888B2 JP 2015215108 A JP2015215108 A JP 2015215108A JP 2015215108 A JP2015215108 A JP 2015215108A JP 6524888 B2 JP6524888 B2 JP 6524888B2
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Description

本発明は、化合物半導体装置及びその製造方法に関する。   The present invention relates to a compound semiconductor device and a method of manufacturing the same.

化合物半導体装置、特に窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)についての報告が数多くなされている。特に、GaNを主材料として用い、耐圧及び高出力が実現できるGaN系HEMTが注目されている。   Compound semiconductor devices, in particular nitride semiconductor devices, have been actively developed as high breakdown voltage and high output semiconductor devices by utilizing features such as high saturation electron velocity and wide band gap. As nitride semiconductor devices, many reports have been made on field effect transistors, in particular, high electron mobility transistors (HEMTs). In particular, GaN-based HEMTs that can use GaN as a main material and can realize breakdown voltage and high output have attracted attention.

特開2014−11167号公報JP, 2014-11167, A 特開2012−119638号公報JP 2012-119638 A

HEMTにおいて、オーミック電極であるソース電極及びドレイン電極を形成する際には、ソース電極及びドレイン電極を形成した後に化合物半導体層とのオーミック接触を得るために熱処理を行う必要がある。ところが、この熱処理に起因して、オーミック電極表面の外気(所定の雰囲気)との反応等による表面モフォロジーの劣化が生じ、電極として用いた際に電界集中の発生を招くという問題がある。   In forming a source electrode and a drain electrode which are ohmic electrodes in the HEMT, after forming the source electrode and the drain electrode, it is necessary to perform a heat treatment to obtain an ohmic contact with the compound semiconductor layer. However, due to the heat treatment, the surface morphology is deteriorated due to reaction with the outside air (predetermined atmosphere) on the surface of the ohmic electrode, which causes a problem of electric field concentration when used as an electrode.

上記の問題に対処すべく、オーミック電極上にMo,Pt,Ta等の高融点金属をキャップ膜として形成し、電極表面を保護する技術がある。また、GaN系HEMTでは、オーミック電極にアルミニウム(Al)が材料の一部として用いられ、これと接続される配線の材料に金(Au)が用いられている。オーミック電極と配線とは直接的に接触すると、動作時に容易にAu−Al化合物が生成し、高抵抗化を招く。高融点金属のキャップ膜の形成は、このAu−Al化合物の生成を抑止することも目的としている。   In order to cope with the above problems, there is a technique of forming a high melting point metal such as Mo, Pt, Ta or the like as a cap film on the ohmic electrode to protect the electrode surface. In the GaN-based HEMT, aluminum (Al) is used as a part of the material for the ohmic electrode, and gold (Au) is used as the material of the wiring connected thereto. When the ohmic electrode and the wiring are in direct contact with each other, an Au-Al compound is easily generated during operation, resulting in high resistance. The formation of the high melting point metal cap film is also intended to suppress the formation of the Au-Al compound.

しかしながら、高融点金属のキャップ膜を形成しても、オーミック接触を得るための熱処理の温度によっては、キャップ膜の高融点金属が凝集したり、オーミック電極のAlと合金化してしまい、それがオーミック電極の表面荒れに繋がるケースも報告されている。   However, even if a cap film of high melting point metal is formed, the high melting point metal of the cap film may be aggregated or alloyed with Al of the ohmic electrode depending on the temperature of heat treatment for obtaining ohmic contact. There are also reports of cases leading to surface roughness of the electrode.

本発明は、上記の課題に鑑みてなされたものであり、熱処理による、Alを含有する電極の表面荒れの発生を確実に抑制する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and it is an object of the present invention to provide a highly reliable compound semiconductor device which reliably suppresses the occurrence of surface roughness of an electrode containing Al due to heat treatment, and a method of manufacturing the same. To aim.

化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層上に形成されて前記化合物半導体層とオーミック接触する、アルミニウムを含有する第1の電極と、前記化合物半導体層の上方に形成された第2の電極と、前記第1の電極の上面から側面に架けて覆う、アルミニウム化合物を含有する保護膜とを含み、前記保護膜は、前記第1の電極に形成され、前記化合物半導体層上で非形成の部位があり、前記第2の電極から離れているOne embodiment of a compound semiconductor device includes a compound semiconductor layer, a first electrode containing aluminum formed on the compound semiconductor layer and in ohmic contact with the compound semiconductor layer, and formed above the compound semiconductor layer and a second electrode, covering over the side surface from the upper surface of the first electrode, seen including a protective layer containing aluminum compound, wherein the protective layer is formed on the first electrode, the compound semiconductor There is a non-forming site on the layer, which is remote from the second electrode .

化合物半導体装置の製造方法の一態様は、化合物半導体層上に、アルミニウムを含有する第1の電極を形成する工程と、前記第1の電極を覆う、アルミニウム化合物を含有する保護膜を形成する工程と、前記第1の電極が前記保護膜で覆われた状態で、前記第1の電極を熱処理して、前記第1の電極と前記化合物半導体層とをオーミック接触させる工程と、前記保護膜を前記第1の電極に対応して島状に加工する工程と、前記化合物半導体層の上方に第2の電極を形成する工程とを含み、前記保護膜は、前記化合物半導体層上で非形成の部位があり、前記第2の電極から離れているOne aspect of the production method of a compound semiconductor device has, on a compound semiconductor layer, forming a step of forming a first electrode containing aluminum, covering the first electrode, a protective film containing aluminum compound When the state in which the first electrode was covered with the protective film, the first electrode by heat-treating, the first a step of electrodes and the said compound semiconductor layer Ru is ohmic contact, said protective film a step of processing the island shape corresponding to the first electrode, seen including a step of forming a second electrode above the compound semiconductor layer, wherein the protective film is not in the compound semiconductor layer There is a site of formation, which is remote from the second electrode .

上記の諸態様によれば、熱処理による、Alを含有する電極の表面荒れの発生を確実に抑制する信頼性の高い化合物半導体装置が実現する。   According to the above aspects, a highly reliable compound semiconductor device is realized which reliably suppresses the occurrence of surface roughness of the Al-containing electrode due to the heat treatment.

第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing the method of manufacturing the Schottky type AlGaN / GaN.HEMT according to the first embodiment in the order of steps. 図1に引き続き、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing the method of manufacturing the Schottky type AlGaN / GaN.HEMT according to the first embodiment in order of processes subsequent to FIG. 1; 図2に引き続き、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the Schottky type AlGaN / GaN.HEMT according to the first embodiment in order of processes subsequent to FIG. 2; 図3に引き続き、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing the method of manufacturing the Schottky type AlGaN / GaN.HEMT according to the first embodiment in order of steps, following FIG. 3; 第1の実施形態におけるオーミック接触を得るための熱処理を行った後におけるオーミック電極(ソース電極及びドレイン電極)の表面の様子を、諸比較例との比較に基づいて示す写真の図である。It is a figure of the photograph which shows the appearance of the surface of an ohmic electrode (a source electrode and a drain electrode) after performing heat treatment for obtaining ohmic contact in a 1st embodiment based on comparison with various comparative examples. 第1の実施形態におけるオーミック接触を得るための熱処理を行った後におけるオーミック特性について、諸比較例との比較に基づいて示す特性図である。It is a characteristic view shown based on comparison with various comparative examples about ohmic characteristics after performing heat treatment for obtaining ohmic contact in a 1st embodiment. 第2の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the Schottky type | mold AlGaN / GaN HEMT by 2nd Embodiment. 図7に引き続き、第2の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。7 is a schematic cross-sectional view showing the main steps of a method of manufacturing a Schottky-type AlGaN / GaN HEMT according to the second embodiment, following FIG. 7; 第3の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the Schottky-type AlGaN / GaN HEMT by 3rd Embodiment. 図9に引き続き、第3の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing main steps of a method of manufacturing a Schottky-type AlGaN / GaN.HEMT according to the third embodiment, following FIG. 9; 第4の実施形態による電源装置の概略構成を示す結線図である。It is a wiring diagram which shows schematic structure of the power supply device by 4th Embodiment. 第5の実施形態による高周波増幅器の概略構成を示す結線図である。It is a wiring diagram which shows schematic structure of the high frequency amplifier by 5th Embodiment.

以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
Hereinafter, various embodiments will be described in detail with reference to the drawings. In the following embodiments, the configuration of a compound semiconductor device will be described together with a method of manufacturing the same.
In the following drawings, for convenience of illustration, there are components which are not shown in relatively accurate sizes and thicknesses.

(第1の実施形態)
本実施形態では、化合物半導体装置としてショットキー型のAlGaN/GaN・HEMTを開示する。
図1〜図4は、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
First Embodiment
In the present embodiment, a Schottky-type AlGaN / GaN HEMT is disclosed as a compound semiconductor device.
1 to 4 are schematic cross-sectional views showing the method of manufacturing the Schottky type AlGaN / GaN.HEMT according to the first embodiment in the order of steps.

先ず、図1(a)に示すように、成長用基板として例えば半絶縁性のSiC基板1上に、化合物半導体の積層構造である化合物半導体層2を形成する。
成長用基板としては、SiC基板の代わりに、Si基板、サファイア基板、GaAs基板、GaN基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体層2は、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを有して構成される。AlGaN/GaN・HEMTでは、電子走行層2bの電子供給層2d(正確には中間層2c)との界面近傍に2次元電子ガス(2DEG)が生成される。
First, as shown in FIG. 1A, a compound semiconductor layer 2 having a layered structure of compound semiconductors is formed on, for example, a semi-insulating SiC substrate 1 as a growth substrate.
As a growth substrate, an Si substrate, a sapphire substrate, a GaAs substrate, a GaN substrate or the like may be used instead of the SiC substrate. The conductivity of the substrate may be either semi-insulating or conductive.
The compound semiconductor layer 2 includes a buffer layer 2a, an electron transit layer 2b, an intermediate layer 2c, an electron supply layer 2d, and a cap layer 2e. In the AlGaN / GaN HEMT, a two-dimensional electron gas (2DEG) is generated in the vicinity of the interface between the electron transit layer 2b and the electron supply layer 2d (precisely, the intermediate layer 2c).

詳細には、SiC基板1上に、例えば有機金属気相成長(MOVPE:Metal Organic Vapor Phase Epitaxy)法により、以下の各化合物半導体を成長する。MOVPE法の代わりに、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法等を用いても良い。   Specifically, the following compound semiconductors are grown on the SiC substrate 1 by, for example, metal organic vapor phase epitaxy (MOVPE). Molecular beam epitaxy (MBE) method or the like may be used instead of the MOVPE method.

SiC基板1上に、AlN、i(インテンショナリ・アンドープ)−GaN、i−AlGaN、n−AlGaN,及びn−GaNを順次堆積し、バッファ層2a、電子走行層2b、中間層2c、電子供給層2d、及びキャップ層2eを積層形成する。AlN、GaN、AlGaN、及びGaNの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Al源であるトリメチルアルミニウムガス、Ga源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、100sccm〜10LM程度とする。また、成長圧力は50Torr〜300Torr程度、成長温度は1000℃〜1200℃程度とする。   AlN, i (intentionally undoped) -GaN, i-AlGaN, n-AlGaN, and n-GaN are sequentially deposited on the SiC substrate 1 to form a buffer layer 2a, an electron transit layer 2b, an intermediate layer 2c, electrons The supply layer 2d and the cap layer 2e are laminated. As growth conditions of AlN, GaN, AlGaN, and GaN, a mixed gas of trimethylaluminum gas, trimethylgallium gas, and ammonia gas is used as a source gas. Depending on the compound semiconductor layer to be grown, the presence or absence and supply flow rate of trimethylaluminum gas as an Al source and trimethylgallium gas as a Ga source are appropriately set. The flow rate of ammonia gas, which is a common source, is about 100 sccm to 10 LM. The growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 1000 ° C. to 1200 ° C.

GaN、AlGaNをn型として成長する際には、n型不純物として例えばSiを含む例えばSiH4ガスを所定の流量で原料ガスに添加し、GaN及びAlGaNにSiをドーピングする。Siのドーピング濃度は、1×1018/cm3程度〜1×1020/cm3程度、例えば5×1018/cm3程度とする。
ここで、バッファ層2aは膜厚0.1μm程度、電子走行層2bは膜厚3μm程度、中間層2cは膜厚5nm程度、電子供給層2dは膜厚20nm程度で例えばAl比率0.2〜0.3程度、表面層2eは膜厚10nm程度に形成する。
When growing GaN and AlGaN as n-type, for example, SiH 4 gas containing Si as an n-type impurity is added to the source gas at a predetermined flow rate, and Si is doped to GaN and AlGaN. The doping concentration of Si is about 1 × 10 18 / cm 3 to about 1 × 10 20 / cm 3 , for example, about 5 × 10 18 / cm 3 .
Here, the buffer layer 2a has a film thickness of about 0.1 μm, the electron transit layer 2b has a film thickness of about 3 μm, the intermediate layer 2c has a film thickness of about 5 nm, and the electron supply layer 2d has a film thickness of about 20 nm. The surface layer 2e is formed to a film thickness of about 10 nm.

続いて、図1(b)に示すように、素子分離構造3を形成する。
詳細には、化合物半導体層2の素子分離領域に例えばアルゴン(Ar)を注入する。これにより、化合物半導体層2及びSiC基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体層2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。
Subsequently, as shown in FIG. 1B, the element isolation structure 3 is formed.
Specifically, for example, argon (Ar) is injected into the element isolation region of the compound semiconductor layer 2. Thereby, the element isolation structure 3 is formed in the surface layer portion of the compound semiconductor layer 2 and the SiC substrate 1. The element isolation structure 3 defines an active region on the compound semiconductor layer 2.
Note that element isolation may be performed using, for example, STI (Shallow Trench Isolation) method instead of the above-described implantation method.

続いて、図1(c)に示すように、ソース電極4及びドレイン電極5を形成する。
詳細には、先ず、化合物半導体層2の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層2eに、電極溝2A,2Bを形成する。
化合物半導体層2の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層2eをドライエッチングして除去する。これにより、電極溝2A,2Bが形成される。ドライエッチングには、Ar等の不活性ガス及びCl2等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層2eを貫通して電子供給層2dの表層部分までドライエッチングして電極溝を形成しても良い。
Subsequently, as shown in FIG. 1C, the source electrode 4 and the drain electrode 5 are formed.
Specifically, first, the electrode grooves 2A and 2B are formed in the cap layer 2e at the planned formation positions of the source electrode and the drain electrode on the surface of the compound semiconductor layer 2.
A resist mask is formed to open the planned formation positions of the source electrode and the drain electrode on the surface of the compound semiconductor layer 2. The cap layer 2e is removed by dry etching using this resist mask. Thereby, the electrode grooves 2A and 2B are formed. In dry etching, an inert gas such as Ar and a chlorine-based gas such as Cl 2 are used as an etching gas. Here, the electrode groove may be formed by dry etching through the cap layer 2e to the surface layer portion of the electron supply layer 2d.

電極材料として例えばTi/Alを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体層2上に塗布し、電極溝2A,2Bを開口するレジストマスクを形成する。このレジストマスクを用いて、Ti/Alを堆積する。Tiの厚みは20nm程度、Alの厚みは200nm程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したTi/Alを除去する。以上により、電極溝2A,2BをTi/Alの下部で埋め込むソース電極4及びドレイン電極5が形成される。   For example, Ti / Al is used as an electrode material. For the electrode formation, for example, a double-layered resist having a wedge structure suitable for a vapor deposition method and a lift-off method is used. This resist is applied on the compound semiconductor layer 2 to form a resist mask which opens the electrode grooves 2A and 2B. Ti / Al is deposited using this resist mask. The thickness of Ti is about 20 nm, and the thickness of Al is about 200 nm. The liftoff method is used to remove the resist mask of the crucible structure and Ti / Al deposited thereon. As described above, the source electrode 4 and the drain electrode 5 are formed to embed the electrode grooves 2A and 2B in the lower part of Ti / Al.

ソース電極4は、高融点金属であるTiの第1の電極層4aを下層、Alの第2の電極層4bを上層として形成されており、第1の電極層4aの上部分が化合物半導体層2の表面から突出している。ドレイン電極5は、高融点金属であるTiの第1の電極層5aを下層、Alの第2の電極層5bを上層として形成されており、第1の電極層4aの上部分が化合物半導体層2の表面から上方に突出している。   The source electrode 4 is formed with the first electrode layer 4a of high melting point metal Ti as a lower layer and the second electrode layer 4b of Al as an upper layer, and the upper portion of the first electrode layer 4a is a compound semiconductor layer It protrudes from the surface of 2. The drain electrode 5 is formed with the first electrode layer 5a of high melting point metal Ti as a lower layer and the second electrode layer 5b of Al as an upper layer, and the upper portion of the first electrode layer 4a is a compound semiconductor layer Projecting upward from the surface of 2.

続いて、図2(a)に示すように、全面にAl化合物膜6を形成する。
詳細には、ソース電極4及びドレイン電極5を覆うように、化合物半導体層2の全面にソース電極4及びドレイン電極5の含有する材料、ここでは第2の電極層4b,5bの材料であるAlの化合物であるAl化合物膜6を保護膜として形成する。Al化合物膜6として、酸化アルミニウム(AlO)、窒化アルミニウム(AlN)、酸窒化アルミニウム(AlON)、及び炭化アルミニウム(AlC)のうちから選ばれた少なくとも1種を用いる。Al化合物膜6の電極保護機能を考慮して、酸化アルミニウムの場合には、O/Al比を1.5以上とすることが好ましい。窒化アルミニウムの場合には、N/Al比を1以上とすることが好ましい。ここでは、Al化合物膜6として酸化アルミニウムを選択する。酸化アルミニウムを、例えば原子堆積法により2nm程度〜50nm程度、例えば5nm程度の厚みに堆積する。これにより、Al化合物膜6が形成される。Al化合物膜6は、ソース電極4の上面及び側面(第1の電極層4aと第2の電極層4bとの境界部位を含む)の全面と、ドレイン電極5の上面及び側面(第1の電極層5aと第2の電極層5bとの境界部位を含む)の全面とを覆っている。
Subsequently, as shown in FIG. 2A, an Al compound film 6 is formed on the entire surface.
In detail, the material contained by the source electrode 4 and the drain electrode 5 on the entire surface of the compound semiconductor layer 2 so as to cover the source electrode 4 and the drain electrode 5, in this case, Al which is the material of the second electrode layers 4b and 5b. The Al compound film 6 which is a compound of the above is formed as a protective film. As the Al compound film 6, at least one selected from aluminum oxide (AlO), aluminum nitride (AlN), aluminum oxynitride (AlON), and aluminum carbide (AlC) is used. In the case of aluminum oxide, in view of the electrode protection function of the Al compound film 6, it is preferable to set the O / Al ratio to 1.5 or more. In the case of aluminum nitride, the N / Al ratio is preferably 1 or more. Here, aluminum oxide is selected as the Al compound film 6. Aluminum oxide is deposited to a thickness of about 2 nm to about 50 nm, for example, about 5 nm, by atomic deposition, for example. Thereby, the Al compound film 6 is formed. The Al compound film 6 has the entire top and side surfaces (including the boundary between the first electrode layer 4 a and the second electrode layer 4 b) of the source electrode 4 and the top and side surfaces (first electrode) of the drain electrode 5. Covering the entire surface of the layer 5a and the boundary portion between the second electrode layer 5b).

その後、ソース電極4及びドレイン電極5がAl化合物膜6で覆われた状態で、SiC基板1を、例えば窒素雰囲気中において400℃程度〜1000℃程度、例えば600℃程度で熱処理する。これにより、ソース電極4及びドレイン電極5を化合物半導体層2とのオーミック接触し、オーミック特性が確立される。   Thereafter, in a state where the source electrode 4 and the drain electrode 5 are covered with the Al compound film 6, the SiC substrate 1 is heat-treated at, for example, about 400 ° C. to about 1000 ° C., for example, about 600 ° C. in a nitrogen atmosphere. As a result, the source electrode 4 and the drain electrode 5 are in ohmic contact with the compound semiconductor layer 2 to establish ohmic characteristics.

本実施形態では、ソース電極4及びドレイン電極5がAl化合物膜6で覆われた状態で、オーミック接触を得るための熱処理を行う。Al化合物膜6は、電極材料(Al)自身の化合物であり、高融点(AlOで2072℃、AlNで2200℃)である。そのため、ソース電極4の表面及びドレイン電極5の表面の外気(所定の雰囲気)との反応等による表面荒れが抑制され、高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化を防ぐことができる。この熱処理は、第1の電極層4a,5aと第2の電極層4b,5bとの境界部位もAl化合物膜6で覆われた状態で行われるため、当該境界部位における高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化も抑止される。第1の電極層4a,5aと第2の電極層4b,5bとの境界部位(TiとAl)が保護されていない状態で熱が加わると、外気と触れているTiとAlとの界面において合金化が進む。TiとAlとの界面で合金化が進むとTiとAlとの界面が荒れて(界面に凹凸が形成されて)、荒れた(凹凸の)領域に電界が集中してソース電極4及びドレイン電極5が破壊される。本実施形態においては、当該境界部位(TiとAl)が高融点のAl化合物で保護されているため、TiとAlとの界面荒れを抑制することができ、ソース電極4及びドレイン電極5が破壊されることがない。   In the present embodiment, in a state where the source electrode 4 and the drain electrode 5 are covered with the Al compound film 6, heat treatment for obtaining ohmic contact is performed. The Al compound film 6 is a compound of the electrode material (Al) itself, and has a high melting point (2072 ° C. for AlO, 2200 ° C. for AlN). Therefore, surface roughening due to reaction with external air (predetermined atmosphere) of the surface of source electrode 4 and the surface of drain electrode 5 is suppressed, and aggregation of high melting point metal (Ti) or high melting point metal (Ti) and electrode material ( It is possible to prevent alloying with Al). The heat treatment is performed in a state where the boundary between the first electrode layers 4a and 5a and the second electrode layers 4b and 5b is also covered with the Al compound film 6, and therefore, the refractory metal (Ti) at the boundary And the alloying of the high melting point metal (Ti) and the electrode material (Al) are also suppressed. If heat is applied in a state where the boundary portions (Ti and Al) between the first electrode layers 4a and 5a and the second electrode layers 4b and 5b are not protected, the interface between Ti and Al in contact with the outside air is Alloying progresses. When alloying progresses at the interface between Ti and Al, the interface between Ti and Al is roughened (concavities and convexities are formed at the interface), and an electric field is concentrated in the roughened (concave and convex) region, and the source electrode 4 and drain electrode 5 is destroyed. In this embodiment, since the boundary portion (Ti and Al) is protected by an Al compound having a high melting point, interface roughening between Ti and Al can be suppressed, and the source electrode 4 and the drain electrode 5 are broken. It will not be done.

続いて、図2(b)に示すように、Al化合物膜6をソース電極4及びドレイン電極5を覆う部分のみに残す。
詳細には、Al化合物膜6をリソグラフィー及びウェットエッチングにより加工し、ソース電極4及びドレイン電極5を覆う部分のみに残す。ウェットエッチングには、例えば水酸化テトラメチルアンモニウム(TMAH)を用いる。これにより、Al化合物膜6は、ソース電極4及びドレイン電極5に対応して分離して島状に残存する。化合物半導体層2の表面のソース電極4とドレイン電極5との間には、Al化合物膜6の非形成部位が存在することになる。
Subsequently, as shown in FIG. 2B, the Al compound film 6 is left only in the portion covering the source electrode 4 and the drain electrode 5.
In detail, the Al compound film 6 is processed by lithography and wet etching and left only in a portion covering the source electrode 4 and the drain electrode 5. For wet etching, for example, tetramethyl ammonium hydroxide (TMAH) is used. Thereby, the Al compound film 6 is separated corresponding to the source electrode 4 and the drain electrode 5 and remains in an island shape. Between the source electrode 4 and the drain electrode 5 on the surface of the compound semiconductor layer 2, a non-formation site of the Al compound film 6 is present.

続いて、図2(c)に示すように、全面に絶縁保護膜7を形成する。
詳細には、化合物半導体層2のAl化合物膜6上を含む全面に絶縁物、例えばシリコン窒化物(SiN)を、プラズマCVD法等を用いて、10nm程度〜100nm程度、例えば50nm程度の厚みに堆積する。これにより、保護絶縁膜7が形成される。保護絶縁膜7は、化合物半導体層2の表面の保護機能を有する。保護絶縁膜7としては、単層のSiNの代わりに、単層の酸化ケイ素(SiO)、単層の酸窒化珪素(SiON)、単層の窒化アルミニウム(AlN)又は単層の酸化アルミニウム(AlO)を形成しても良い。また、SiN、SiON、AlN及びAlOから選ばれたいずれか2層以上の積層膜を形成しても好適である。
Subsequently, as shown in FIG. 2C, the insulating protective film 7 is formed on the entire surface.
Specifically, an insulator such as silicon nitride (SiN) is applied to the entire surface including the upper surface of the Al compound film 6 of the compound semiconductor layer 2 by plasma CVD or the like to a thickness of about 10 nm to about 100 nm, for example, about 50 nm. accumulate. Thereby, the protective insulating film 7 is formed. The protective insulating film 7 has a function of protecting the surface of the compound semiconductor layer 2. As the protective insulating film 7, instead of single-layer SiN, single-layer silicon oxide (SiO), single-layer silicon oxynitride (SiON), single-layer aluminum nitride (AlN) or single-layer aluminum oxide (AlO) ) May be formed. Further, it is preferable to form a laminated film of any two or more layers selected from SiN, SiON, AlN and AlO.

続いて、図3(a)に示すように、ゲート電極8を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、保護絶縁膜7のゲート電極形成予定部位に、保護絶縁膜7を貫通して化合物半導体層2の表面を露出させる電極溝7aを形成する、ドライエッチングには、例えばフッ素系ガスを用いる。
リソグラフィーに用いたレジストは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
Subsequently, as shown in FIG. 3A, the gate electrode 8 is formed.
Specifically, dry etching is first performed to form an electrode groove 7a penetrating the protective insulating film 7 and exposing the surface of the compound semiconductor layer 2 on the gate electrode formation planned portion of the protective insulating film 7 by lithography and dry etching. For example, a fluorine-based gas is used.
The resist used for lithography is removed by ashing treatment or wet treatment using a predetermined chemical solution.

次に、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを保護絶縁膜6上に塗布し、保護絶縁膜7の電極溝7aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。   Next, a resist mask for forming a gate electrode is formed. Here, for example, a two-layered resist having a wedge structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 6 to form an opening for exposing the portion of the electrode groove 7 a of the protective insulating film 7. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、保護絶縁膜7の電極溝7aの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極溝7a内を電極材料の一部で埋め込み、保護絶縁膜7上に乗り上げる形状のゲート電極8が形成される。   Using this resist mask, for example, Ni / Au as an electrode material is deposited on the resist mask including the inside of the opening for exposing the portion of the electrode groove 7a of the protective insulating film 7 by, for example, a vapor deposition method. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. Thus, the inside of the electrode groove 7a is filled with a part of the electrode material, and the gate electrode 8 having a shape that rides on the protective insulating film 7 is formed.

続いて、図3(b)に示すように、層間絶縁膜9を形成する。
詳細には、ソース電極4上及びドレイン電極5上、ゲート電極8上を含む全面に絶縁材料、例えばメチルシルセスキオキサンをスピンコート法により塗布する。以上により、層間絶縁膜9が形成される。
Subsequently, as shown in FIG. 3B, an interlayer insulating film 9 is formed.
In detail, an insulating material such as methylsilsesquioxane is applied by spin coating on the entire surface including the source electrode 4 and the drain electrode 5 and the gate electrode 8. Thus, the interlayer insulating film 9 is formed.

続いて、図4(a)に示すように、Al化合物膜6、保護絶縁膜7、及び層間絶縁膜9に開口10を形成する。
詳細には、リソグラフィー及びドライエッチングにより、Al化合物膜6、保護絶縁膜7、及び層間絶縁膜9を加工する。以上により、Al化合物膜6、保護絶縁膜7、及び層間絶縁膜9を貫通してソース電極4(ドレイン電極5)の表面を露出させる開口10が形成される。このとき、層間絶縁膜9に、ゲート電極8の表面を露出させる開口も形成する。
Subsequently, as shown in FIG. 4A, an opening 10 is formed in the Al compound film 6, the protective insulating film 7, and the interlayer insulating film 9.
Specifically, the Al compound film 6, the protective insulating film 7, and the interlayer insulating film 9 are processed by lithography and dry etching. Thus, an opening 10 is formed to penetrate the Al compound film 6, the protective insulating film 7, and the interlayer insulating film 9 to expose the surface of the source electrode 4 (drain electrode 5). At this time, an opening for exposing the surface of the gate electrode 8 is also formed in the interlayer insulating film 9.

続いて、図4(b)に示すように、バリアメタル層11及び配線層12を形成する。
詳細には、先ず、開口10の内壁面を覆うように、層間絶縁膜9の全面にスパッタ法等によりバリアメタル層11及び不図示のシードメタル層を形成する。バリアメタル層11としては、例えばTi/Ptの2層構造に形成される。シードメタル層としては、配線金属であるAuが形成される。
Subsequently, as shown in FIG. 4B, the barrier metal layer 11 and the wiring layer 12 are formed.
Specifically, first, the barrier metal layer 11 and a not-shown seed metal layer are formed on the entire surface of the interlayer insulating film 9 by sputtering or the like so as to cover the inner wall surface of the opening 10. The barrier metal layer 11 is formed, for example, in a two-layer structure of Ti / Pt. As a seed metal layer, Au which is a wiring metal is formed.

次に、シードメタル層上に配線形成予定部位を開口するレジストマスクを形成し、Auメッキ法により開口内にAuを堆積し、配線層12を形成する。
レジストマスクを除去した後、余分なバリアメタル層11及びシードメタル層を除去する。
以上により、本実施形態によるAlGaN/GaN・HEMTが形成される。
Next, a resist mask is opened on the seed metal layer to open the wiring formation planned site, and Au is deposited in the opening by Au plating to form a wiring layer 12.
After removing the resist mask, the excess barrier metal layer 11 and the seed metal layer are removed.
Thus, the AlGaN / GaN.HEMT according to the present embodiment is formed.

以下、本実施形態によるAlGaN/GaN・HEMTの奏する作用効果について、諸比較例との比較に基づいて説明する。   Hereinafter, the operation and effect of the AlGaN / GaN HEMT according to the present embodiment will be described based on comparison with various comparative examples.

図5は、本実施形態におけるオーミック接触を得るための熱処理を行った後におけるオーミック電極(ソース電極及びドレイン電極)の表面の様子を、諸比較例との比較に基づいて示す写真の図である。図5には、本実施形態の結果、比較例1の結果、及び比較例2の結果を並べて示している。なお、後述する第2及び第3の実施形態についても、図5の本実施形態と同様の結果が得られている。   FIG. 5 is a photograph showing the appearance of the surface of the ohmic electrode (source electrode and drain electrode) after heat treatment for obtaining ohmic contact in the present embodiment, based on comparison with various comparative examples. . FIG. 5 shows the results of the present embodiment, the results of Comparative Example 1, and the results of Comparative Example 2 side by side. Also in the second and third embodiments described later, the same results as in the present embodiment of FIG. 5 are obtained.

比較例1では、本実施形態におけるAl化合物膜を形成することなく、その代わりにソース電極上及びドレイン電極上にPtのキャップ膜(厚み5nm程度)をし、このキャップ膜が形成された状態でオーミック接触を得るための熱処理(600℃程度)を行った。その他については本実施形態と同じである。   In Comparative Example 1, a cap film of Pt (about 5 nm thick) is formed on the source electrode and the drain electrode instead of forming the Al compound film in the present embodiment, and the cap film is formed. Heat treatment (about 600 ° C.) was performed to obtain ohmic contact. Others are the same as in this embodiment.

比較例2では、本実施形態におけるAl化合物膜を形成することなく、その代わりにソース電極上及びドレイン電極上にTaのキャップ膜(厚み5nm程度)をし、このキャップ膜が形成された状態でオーミック接触を得るための熱処理(600℃程度)を行った。その他については本実施形態と同じである。   In Comparative Example 2, without forming the Al compound film in the present embodiment, a cap film of Ta (approximately 5 nm thick) is formed on the source electrode and the drain electrode instead, and the cap film is formed. Heat treatment (about 600 ° C.) was performed to obtain ohmic contact. Others are the same as in this embodiment.

図5に示す結果より、酸化アルミニウム(AlO)をキャップ膜として用いることにより、オーミック接触を得るための熱処理に起因するソース電極及びドレイン電極の表面荒れの発生が抑制されることが確認された。   From the results shown in FIG. 5, it was confirmed that the occurrence of surface roughness of the source electrode and the drain electrode due to the heat treatment for obtaining the ohmic contact is suppressed by using aluminum oxide (AlO) as the cap film.

図6は、本実施形態におけるオーミック接触を得るための熱処理を行った後におけるオーミック特性について、諸比較例との比較に基づいて示す特性図である。(a)は本実施形態の結果を、(b)は比較例3の結果をそれぞれ示している。なお、後述する第2及び第3の実施形態についても、図6(a)と同様の結果が得られている。   FIG. 6 is a characteristic diagram showing ohmic characteristics after heat treatment for obtaining ohmic contact in the present embodiment based on comparison with various comparative examples. (A) shows the result of the present embodiment, and (b) shows the result of Comparative Example 3. Also in the second and third embodiments described later, the same result as that shown in FIG. 6A is obtained.

比較例3では、本実施形態におけるAl化合物膜を形成することなく、ソース電極の表面及びドレイン電極の表面が露出した状態でオーミック接触を得るための熱処理(600℃程度)を酸素雰囲気中で行った。この熱処理により、ソース電極の表面及びドレイン電極の表面を覆う酸化アルミニウム(AlO)のキャップ膜が形成されると共に、オーミック接触が得られた。その他については本実施形態と同じである。   In Comparative Example 3, heat treatment (about 600 ° C.) for obtaining ohmic contact in a state where the surface of the source electrode and the surface of the drain electrode are exposed is performed in an oxygen atmosphere without forming the Al compound film in this embodiment. The By this heat treatment, an aluminum oxide (AlO) cap film was formed covering the surface of the source electrode and the surface of the drain electrode, and an ohmic contact was obtained. Others are the same as in this embodiment.

図6に示す結果より、本実施形態では、良好なオーミック特性が確保されることが確認される。一方、比較例3のように熱処理によってAlOのキャップ膜を形成した場合には、本実施形態のように熱処理の前にAlOのキャップ膜を形成した場合に比して、コンタクト抵抗が2倍程度高いことが判る。これは、熱処理でAlOのキャップ膜を形成した場合には、Alの粒界を通して酸化が進むため、AlOの厚みを制御することが困難であり、ソース電極及びドレイン電極のTi/Alの抵抗が上昇した影響であると考えられる。   From the results shown in FIG. 6, it is confirmed in the present embodiment that good ohmic characteristics are secured. On the other hand, when the cap film of AlO is formed by heat treatment as in Comparative Example 3, the contact resistance is about twice that of the case where the cap film of AlO is formed before heat treatment as in this embodiment. It is understood that it is high. This is because when the cap film of AlO is formed by heat treatment, oxidation proceeds through the grain boundaries of Al, so it is difficult to control the thickness of AlO, and the resistance of Ti / Al of the source electrode and the drain electrode It is considered to be a rising effect.

以上説明したように、本実施形態によれば、熱処理による、Alを含有する電極であるソース電極4及びドレイン電極5の表面荒れの発生が確実に抑制された信頼性の高いAlGaN/GaN・HEMTが実現する。   As described above, according to the present embodiment, highly reliable AlGaN / GaN.HEMT in which the occurrence of surface roughness of the source electrode 4 and the drain electrode 5 which are electrodes containing Al due to heat treatment is reliably suppressed. Is realized.

(第2の実施形態)
本実施形態では、第1の実施形態と同様に、ショットキー型のAlGaN/GaN・HEMTを開示するが、Al化合物膜の形成態様が異なる点で第1の実施形態と相違する。
図7〜図8は、第2の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。第2の実施形態において、第1の実施形態に対応する構成部材等については、同符号を付して詳しい説明を省略する。
Second Embodiment
In the present embodiment, as in the first embodiment, a Schottky-type AlGaN / GaN.HEMT is disclosed, but it is different from the first embodiment in that the formation mode of the Al compound film is different.
7 to 8 are schematic cross-sectional views showing main steps of a method of manufacturing a Schottky-type AlGaN / GaN.HEMT according to the second embodiment. In the second embodiment, the components corresponding to the first embodiment are denoted by the same reference numerals, and the detailed description thereof is omitted.

先ず、第1の実施形態と同様に、図1(a)〜図2(a)の諸工程を行う。図2(a)に対応する状態を図7(a)に示す。そして、第1の実施形態と同様に、ソース電極4及びドレイン電極5がAl化合物膜6で覆われた状態で、オーミック接触を得るための熱処理を行う。   First, as in the first embodiment, the steps of FIG. 1A to FIG. 2A are performed. The state corresponding to FIG. 2 (a) is shown in FIG. 7 (a). Then, in a state where the source electrode 4 and the drain electrode 5 are covered with the Al compound film 6 as in the first embodiment, a heat treatment for obtaining an ohmic contact is performed.

Al化合物膜6は、電極材料(Al)自身の化合物であり、高融点(AlOで2072℃、AlNで2200℃)である。そのため、ソース電極4の表面及びドレイン電極5の表面の外気(所定の雰囲気)との反応等による表面荒れが抑制され、高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化を防ぐことができる。この熱処理は、第1の電極層4a,5aと第2の電極層4b,5bとの境界部位もAl化合物膜6で覆われた状態で行われるため、当該境界部位における高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化も抑止される。   The Al compound film 6 is a compound of the electrode material (Al) itself, and has a high melting point (2072 ° C. for AlO, 2200 ° C. for AlN). Therefore, surface roughening due to reaction with external air (predetermined atmosphere) of the surface of source electrode 4 and the surface of drain electrode 5 is suppressed, and aggregation of high melting point metal (Ti) or high melting point metal (Ti) and electrode material ( It is possible to prevent alloying with Al). The heat treatment is performed in a state where the boundary between the first electrode layers 4a and 5a and the second electrode layers 4b and 5b is also covered with the Al compound film 6, and therefore, the refractory metal (Ti) at the boundary And the alloying of the high melting point metal (Ti) and the electrode material (Al) are also suppressed.

続いて、図7(b)に示すように、Al化合物膜6をエッチングせずに全面に残した状態で、Al化合物膜6の全面に絶縁保護膜7を形成する。
詳細には、Al化合物膜6上の全面に絶縁物、例えばシリコン窒化物(SiN)を、プラズマCVD法等を用いて、10nm程度〜100nm程度、例えば50nm程度の厚みに堆積する。これにより、保護絶縁膜7が形成される。保護絶縁膜7は、化合物半導体層2の表面の保護機能を有する。
Subsequently, as shown in FIG. 7B, the insulating protective film 7 is formed on the entire surface of the Al compound film 6 with the Al compound film 6 left on the entire surface without being etched.
Specifically, an insulator such as silicon nitride (SiN) is deposited on the entire surface of the Al compound film 6 to a thickness of about 10 nm to about 100 nm, for example, about 50 nm, using plasma CVD or the like. Thereby, the protective insulating film 7 is formed. The protective insulating film 7 has a function of protecting the surface of the compound semiconductor layer 2.

続いて、図7(c)に示すように、ゲート電極8を形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより、Al化合物膜6及び保護絶縁膜7のゲート電極形成予定部位に、Al化合物膜6及び保護絶縁膜7を貫通して化合物半導体層2の表面を露出させる電極溝13を形成する、ドライエッチングには、例えばフッ素系ガスを用いる。
リソグラフィーに用いたレジストは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
Subsequently, as shown in FIG. 7C, the gate electrode 8 is formed.
Specifically, first, the Al compound film 6 and the protective insulating film 7 are penetrated to expose the surface of the compound semiconductor layer 2 at the planned gate electrode formation portions of the Al compound film 6 and the protective insulating film 7 by lithography and dry etching. For example, a fluorine-based gas is used for dry etching for forming the electrode groove 13 to be formed.
The resist used for lithography is removed by ashing treatment or wet treatment using a predetermined chemical solution.

次に、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを保護絶縁膜6上に塗布し、保護絶縁膜6及び保護絶縁膜7の電極溝13の部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。   Next, a resist mask for forming a gate electrode is formed. Here, for example, a two-layered resist having a wedge structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 6 to form an opening for exposing the portions of the protective insulating film 6 and the electrode groove 13 of the protective insulating film 7. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、保護絶縁膜6及び保護絶縁膜7の電極溝13の部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極溝13内を電極材料の一部で埋め込み、保護絶縁膜7上に乗り上げる形状のゲート電極8が形成される。   Using this resist mask, for example, Ni / Au as an electrode material is deposited on the resist mask including the inside of the opening that exposes the portions of the electrode grooves 13 of the protective insulating film 6 and the protective insulating film 7 by evaporation, for example. . The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the inside of the electrode groove 13 is filled with a part of the electrode material, and the gate electrode 8 having a shape that rides on the protective insulating film 7 is formed.

続いて、図8(a)〜(b)に示すように、第1の実施形態の図3(b)、図4(a)〜(b)と同様の工程を行う。
以上により、本実施形態によるAlGaN/GaN・HEMTが形成される。
Subsequently, as shown in FIGS. 8 (a) and 8 (b), the same steps as those in FIGS. 3 (b) and 4 (a) and 4 (b) of the first embodiment are performed.
Thus, the AlGaN / GaN.HEMT according to the present embodiment is formed.

以上説明したように、本実施形態によれば、熱処理による、Alを含有する電極であるソース電極4及びドレイン電極5の表面荒れの発生が確実に抑制された信頼性の高いAlGaN/GaN・HEMTが実現する。   As described above, according to the present embodiment, highly reliable AlGaN / GaN.HEMT in which the occurrence of surface roughness of the source electrode 4 and the drain electrode 5 which are electrodes containing Al due to heat treatment is reliably suppressed. Is realized.

(第3の実施形態)
本実施形態では、第1の実施形態と同様に、ショットキー型のAlGaN/GaN・HEMTを開示するが、Al化合物膜の形成態様が異なる点で第1の実施形態と相違する。
図9〜図10は、第3の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。第2の実施形態において、第1の実施形態に対応する構成部材等については、同符号を付して詳しい説明を省略する。
Third Embodiment
In the present embodiment, as in the first embodiment, a Schottky-type AlGaN / GaN.HEMT is disclosed, but it is different from the first embodiment in that the formation mode of the Al compound film is different.
9 to 10 are schematic cross-sectional views showing the main steps of a method of manufacturing a Schottky-type AlGaN / GaN.HEMT according to the third embodiment. In the second embodiment, the components corresponding to the first embodiment are denoted by the same reference numerals, and the detailed description thereof is omitted.

先ず、第1の実施形態と同様に、図1(a)〜図2(a)の諸工程を行う。図2(a)に対応する状態を図9(a)に示す。そして、第1の実施形態と同様に、ソース電極4及びドレイン電極5がAl化合物膜6で覆われた状態で、オーミック接触を得るための熱処理を行う。   First, as in the first embodiment, the steps of FIG. 1A to FIG. 2A are performed. A state corresponding to FIG. 2 (a) is shown in FIG. 9 (a). Then, in a state where the source electrode 4 and the drain electrode 5 are covered with the Al compound film 6 as in the first embodiment, a heat treatment for obtaining an ohmic contact is performed.

Al化合物膜6は、電極材料(Al)自身の化合物であり、高融点(AlOで2072℃、AlNで2200℃)である。そのため、ソース電極4の表面及びドレイン電極5の表面の外気(所定の雰囲気)との反応等による表面荒れが抑制され、高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化を防ぐことができる。この熱処理は、第1の電極層4a,5aと第2の電極層4b,5bとの境界部位もAl化合物膜6で覆われた状態で行われるため、当該境界部位における高融点金属(Ti)の凝集や高融点金属(Ti)と電極材料(Al)との合金化も抑止される。   The Al compound film 6 is a compound of the electrode material (Al) itself, and has a high melting point (2072 ° C. for AlO, 2200 ° C. for AlN). Therefore, surface roughening due to reaction with external air (predetermined atmosphere) of the surface of source electrode 4 and the surface of drain electrode 5 is suppressed, and aggregation of high melting point metal (Ti) or high melting point metal (Ti) and electrode material ( It is possible to prevent alloying with Al). The heat treatment is performed in a state where the boundary between the first electrode layers 4a and 5a and the second electrode layers 4b and 5b is also covered with the Al compound film 6, and therefore, the refractory metal (Ti) at the boundary And the alloying of the high melting point metal (Ti) and the electrode material (Al) are also suppressed.

続いて、図9(b)に示すように、ゲート電極8を形成する。
本実施形態では、第1の実施形態の絶縁保護膜7を形成することなく、化合物半導体層2の表面の保護機能をAl化合物膜6が兼用する。これにより、工程が削減される。
Subsequently, as shown in FIG. 9B, the gate electrode 8 is formed.
In the present embodiment, the Al compound film 6 doubles as a protective function of the surface of the compound semiconductor layer 2 without forming the insulating protective film 7 of the first embodiment. This reduces the number of processes.

詳細には、先ず、リソグラフィー及びドライエッチングにより、Al化合物膜6のゲート電極形成予定部位に、Al化合物膜6を貫通して化合物半導体層2の表面を露出させる電極溝6aを形成する、ドライエッチングには、例えばフッ素系ガスを用いる。
リソグラフィーに用いたレジストは、アッシング処理又は所定の薬液を用いたウェット処理により除去される。
Specifically, dry etching is first performed to form an electrode groove 6 a penetrating the Al compound film 6 to expose the surface of the compound semiconductor layer 2 at the gate electrode formation planned portion of the Al compound film 6 by lithography and dry etching. For example, a fluorine-based gas is used.
The resist used for lithography is removed by ashing treatment or wet treatment using a predetermined chemical solution.

次に、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを保護絶縁膜6上に塗布し、保護絶縁膜6の電極溝6aの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。   Next, a resist mask for forming a gate electrode is formed. Here, for example, a two-layered resist having a wedge structure suitable for the vapor deposition method and the lift-off method is used. This resist is applied on the protective insulating film 6 to form an opening for exposing the portion of the electrode groove 6 a of the protective insulating film 6. Thus, a resist mask having the opening is formed.

このレジストマスクを用いて、電極材料として、例えばNi/Auを、例えば蒸着法により、保護絶縁膜6の電極溝6aの部分を露出させる開口内を含むレジストマスク上に堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。リフトオフ法により、レジストマスク及びその上に堆積したNi/Auを除去する。以上により、電極溝6a内を電極材料の一部で埋め込み、保護絶縁膜7上に乗り上げる形状のゲート電極8が形成される。   Using this resist mask, for example, Ni / Au as an electrode material is deposited on the resist mask including the inside of the opening for exposing the portion of the electrode groove 6 a of the protective insulating film 6 by, for example, a vapor deposition method. The thickness of Ni is about 30 nm, and the thickness of Au is about 400 nm. The resist mask and Ni / Au deposited thereon are removed by a lift-off method. As described above, the gate electrode 8 is formed in such a shape that the inside of the electrode groove 6a is embedded with a part of the electrode material, and the protective insulating film 7 rides on it.

続いて、図10(a)〜(b)に示すように、第1の実施形態の図3(b)、図4(a)〜(b)と同様の工程を行う。
以上により、本実施形態によるAlGaN/GaN・HEMTが形成される。
Subsequently, as shown in FIGS. 10A and 10B, the same steps as those in FIGS. 3B and 4A in the first embodiment are performed.
Thus, the AlGaN / GaN.HEMT according to the present embodiment is formed.

以上説明したように、本実施形態によれば、熱処理による、Alを含有する電極であるソース電極4及びドレイン電極5の表面荒れの発生が確実に抑制された信頼性の高いAlGaN/GaN・HEMTが実現する。   As described above, according to the present embodiment, highly reliable AlGaN / GaN.HEMT in which the occurrence of surface roughness of the source electrode 4 and the drain electrode 5 which are electrodes containing Al due to heat treatment is reliably suppressed. Is realized.

なお、第1〜第3の実施形態では、ゲート電極8が化合物半導体層2の表面と接触するショットキー型のInAlGaN/InAlN/GaN・HEMTについて説明したが、MIS型のInAlGaN/InAlN/GaN・HEMTに適用することも可能である。MIS型の場合には、例えば第1の実施形態において、例えば保護絶縁膜7をゲート絶縁膜として用いる。保護絶縁膜7に電極溝7aを形成することなく、化合物半導体層2上に保護絶縁膜7を介してゲート電極8を形成すれば良い。   In the first to third embodiments, the Schottky type InAlGaN / InAlN / GaN HEMT in which the gate electrode 8 is in contact with the surface of the compound semiconductor layer 2 has been described. However, MIS type InAlGaN / InAlN / GaN · It is also possible to apply to HEMT. In the case of the MIS type, for example, in the first embodiment, for example, the protective insulating film 7 is used as a gate insulating film. The gate electrode 8 may be formed on the compound semiconductor layer 2 via the protective insulating film 7 without forming the electrode groove 7 a in the protective insulating film 7.

(第4の実施形態)
本実施形態では、第1〜第3の実施形態から選ばれた1種のAlGaN/GaN・HEMTを適用した電源装置を開示する。
図11は、第4の実施形態による電源装置の概略構成を示す結線図である。
Fourth Embodiment
The present embodiment discloses a power supply apparatus to which one type of AlGaN / GaN HEMT selected from the first to third embodiments is applied.
FIG. 11 is a connection diagram showing a schematic configuration of the power supply device according to the fourth embodiment.

本実施形態による電源装置は、高圧の一次側回路21及び低圧の二次側回路22と、一次側回路21と二次側回路22との間に配設されるトランス23とを備えて構成される。
一次側回路21は、交流電源24と、いわゆるブリッジ整流回路25と、複数(ここでは4つ)のスイッチング素子26a,26b,26c,26dとを備えて構成される。また、ブリッジ整流回路25は、スイッチング素子26eを有している。
二次側回路22は、複数(ここでは3つ)のスイッチング素子27a,27b,27cを備えて構成される。
The power supply device according to the present embodiment includes a high voltage primary side circuit 21 and a low voltage secondary side circuit 22, and a transformer 23 disposed between the primary side circuit 21 and the secondary side circuit 22. Ru.
The primary side circuit 21 is configured to include an AC power supply 24, a so-called bridge rectifier circuit 25, and a plurality of (here, four) switching elements 26a, 26b, 26c and 26d. The bridge rectifier circuit 25 also has a switching element 26e.
The secondary side circuit 22 is configured to include a plurality of (here, three) switching elements 27a, 27b, and 27c.

本実施形態では、一次側回路21のスイッチング素子26a,26b,26c,26d,26eが、第1〜第3の実施形態から選ばれた1種のAlGaN/GaN・HEMTとされている。一方、二次側回路22のスイッチング素子27a,27b,27cは、シリコンを用いた通常のMIS・FETとされている。   In the present embodiment, the switching elements 26a, 26b, 26c, 26d, 26e of the primary side circuit 21 are one type of AlGaN / GaN HEMT selected from the first to third embodiments. On the other hand, the switching elements 27a, 27b and 27c of the secondary side circuit 22 are assumed to be ordinary MIS-FETs using silicon.

本実施形態では、熱処理による、Alを含有する電極であるソース電極及びドレイン電極の表面荒れの発生が確実に抑制されたAlGaN/GaN・HEMTを、電源回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。   In the present embodiment, an AlGaN / GaN.HEMT in which the occurrence of surface roughness of the source electrode and the drain electrode which are electrodes containing Al due to the heat treatment is surely suppressed is applied to the power supply circuit. Thereby, a highly reliable power supply circuit of high power is realized.

(第5の実施形態)
本実施形態では、第1〜第3の実施形態から選ばれた1種のAlGaN/GaN・HEMTを適用した高周波増幅器を開示する。
図12は、第5の実施形態による高周波増幅器の概略構成を示す結線図である。
Fifth Embodiment
The present embodiment discloses a high frequency amplifier to which one type of AlGaN / GaN HEMT selected from the first to third embodiments is applied.
FIG. 12 is a connection diagram showing a schematic configuration of the high frequency amplifier according to the fifth embodiment.

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路31と、ミキサー32a,32bと、パワーアンプ33とを備えて構成される。
ディジタル・プレディストーション回路31は、入力信号の非線形歪みを補償するものである。ミキサー32aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ33は、交流信号とミキシングされた入力信号を増幅するものであり、第1〜第3の実施形態から選ばれた1種のAlGaN/GaN・HEMTを有している。なお図12では、例えばスイッチの切り替えにより、出力側の信号をミキサー32bで交流信号とミキシングしてディジタル・プレディストーション回路31に送出できる構成とされている。
The high frequency amplifier according to the present embodiment is configured to include a digital predistortion circuit 31, mixers 32a and 32b, and a power amplifier 33.
The digital predistortion circuit 31 compensates for non-linear distortion of the input signal. The mixer 32a mixes an AC signal with an input signal whose nonlinear distortion has been compensated. The power amplifier 33 amplifies an input signal mixed with an alternating current signal, and includes one type of AlGaN / GaN HEMT selected from the first to third embodiments. In FIG. 12, for example, by switching the switch, the signal on the output side can be mixed with an AC signal by the mixer 32b and sent to the digital predistortion circuit 31.

本実施形態では、熱処理による、Alを含有する電極であるソース電極及びドレイン電極の表面荒れの発生が確実に抑制されたAlGaN/GaN・HEMTを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。   In the present embodiment, an AlGaN / GaN.HEMT in which the occurrence of surface roughness of the source electrode and the drain electrode which are electrodes containing Al due to heat treatment is reliably suppressed is applied to a high frequency amplifier. As a result, a highly reliable high voltage high frequency amplifier is realized.

(他の実施形態)
第1〜第5の実施形態では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
(Other embodiments)
In the first to fifth embodiments, an AlGaN / GaN HEMT is illustrated as a compound semiconductor device. The compound semiconductor device can be applied to the following HEMT as well as the AlGaN / GaN.HEMT.

・その他のHEMT例1
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第5の実施形態では、電子走行層がi−GaN、中間層がi−InAlN、電子供給層がn−InAlN、キャップ層がn−GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
・ Other HEMT example 1
In this example, an InAlN / GaN HEMT is disclosed as a compound semiconductor device.
InAlN and GaN are compound semiconductors whose lattice constants can be made close to each other depending on the composition. In this case, in the first to fifth embodiments described above, the electron transit layer is formed of i-GaN, the intermediate layer is formed of i-InAlN, the electron supply layer is formed of n-InAlN, and the cap layer is formed of n-GaN. Further, since the piezoelectric polarization in this case hardly occurs, the two-dimensional electron gas is mainly generated by the spontaneous polarization of InAlN.

本例によれば、上述したAlGaN/GaN・HEMTと同様に、熱処理による、Alを含有する電極であるソース電極及びドレイン電極の表面荒れの発生が確実に抑制された信頼性の高いInAlN/GaN・HEMTが実現する。   According to this example, similarly to the above-described AlGaN / GaN HEMT, highly reliable InAlN / GaN in which the occurrence of surface roughness of the source electrode and the drain electrode which are electrodes containing Al by heat treatment is reliably suppressed.・ HEMT is realized.

・その他のHEMT例2
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1〜第5の実施形態では、電子走行層がi−GaN、中間層がi−InAlGaN、電子供給層がn−InAlGaN、キャップ層がn−GaNで形成される。
・ Other HEMT example 2
In this example, an InAlGaN / GaN HEMT is disclosed as a compound semiconductor device.
GaN and InAlGaN are compound semiconductors whose lattice constant can be made smaller by the composition than the former. In this case, in the first to fifth embodiments described above, the electron transit layer is formed of i-GaN, the intermediate layer is formed of i-InAlGaN, the electron supply layer is formed of n-InAlGaN, and the cap layer is formed of n-GaN.

本例によれば、上述したAlGaN/GaN・HEMTと同様に、熱処理による、Alを含有する電極であるソース電極及びドレイン電極の表面荒れの発生が確実に抑制された信頼性の高いInAlGaN/GaN・HEMTが実現する。   According to this example, similarly to the above-described AlGaN / GaN HEMT, highly reliable InAlGaN / GaN in which the occurrence of surface roughness of the source electrode and the drain electrode which are electrodes containing Al by heat treatment is reliably suppressed.・ HEMT is realized.

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of a compound semiconductor device and a method of manufacturing the same, and a power supply device and a high frequency amplifier will be collectively described as a note.

(付記1)化合物半導体層と、
アルミニウムを含有する電極と、
前記電極の上面から側面に架けて覆う、アルミニウム化合物を含有する保護膜と
を含むことを特徴とする化合物半導体装置。
(Supplementary Note 1) Compound Semiconductor Layer
An electrode containing aluminum,
What is claimed is: 1. A compound semiconductor device comprising: a protective film containing an aluminum compound, which covers and covers the upper surface and the side surface of the electrode.

(付記2)前記保護膜は、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、及び炭化アルミニウムのうちから選ばれた少なくとも1種を含有することを特徴とする付記1に記載の化合物半導体装置。   (Supplementary Note 2) The compound semiconductor device according to Supplementary Note 1, wherein the protective film contains at least one selected from aluminum oxide, aluminum nitride, aluminum oxynitride, and aluminum carbide.

(付記3)前記電極は、第1の電極層と、前記第1の電極層上に形成された第2の電極層とを有しており、
前記保護膜は、前記第1の電極層と前記第2の電極層との境界部位を覆うことを特徴とする付記1又は2に記載の化合物半導体装置。
(Supplementary Note 3) The electrode includes a first electrode layer and a second electrode layer formed on the first electrode layer,
The compound semiconductor device according to claim 1 or 2, wherein the protective film covers a boundary portion between the first electrode layer and the second electrode layer.

(付記4)前記保護膜は、前記電極に対応して分離して形成されており、前記化合物半導体層上で非形成の部位があることを特徴とする付記1〜3のいずれか1項に記載の化合物半導体装置。   (Supplementary Note 4) The protective film is separately formed corresponding to the electrode, and there is a non-formed portion on the compound semiconductor layer. The compound semiconductor device of description.

(付記5)前記保護膜上を覆う上部保護膜を更に含むことを特徴とする付記1〜4のいずれか1項に記載の化合物半導体装置。   (Supplementary Note 5) The compound semiconductor device according to any one of supplementary notes 1 to 4, further including an upper protective film covering the protective film.

(付記6)化合物半導体層上に、アルミニウムを含有する電極を形成する工程と、
前記電極を覆う、アルミニウム化合物を含有する保護膜を形成する工程と、
前記電極が前記保護膜で覆われた状態で、前記電極を熱処理する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
(Supplementary Note 6) A step of forming an electrode containing aluminum on the compound semiconductor layer
Forming a protective film containing an aluminum compound covering the electrode;
Heat treating the electrode in a state in which the electrode is covered with the protective film.

(付記7)前記保護膜は、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、及び炭化アルミニウムのうちから選ばれた少なくとも1種を含有することを特徴とする付記6に記載の化合物半導体装置の製造方法。   (Supplementary Note 7) The method for producing a compound semiconductor device according to Supplementary Note 6, wherein the protective film contains at least one selected from aluminum oxide, aluminum nitride, aluminum oxynitride, and aluminum carbide. .

(付記8)前記電極は、第1の電極層と、前記第1の電極層上に形成された第2の電極層とを有しており、
前記保護膜は、前記第1の電極層と前記第2の電極層との境界部位を覆うことを特徴とする付記6又は7に記載の化合物半導体装置の製造方法。
(Supplementary Note 8) The electrode includes a first electrode layer and a second electrode layer formed on the first electrode layer,
The method of manufacturing a compound semiconductor device according to claim 6 or 7, wherein the protective film covers a boundary between the first electrode layer and the second electrode layer.

(付記9)前記保護膜を前記電極に対応して分離する工程を更に含み、
前記化合物半導体層上で前記保護膜の非形成部位があることを特徴とする付記6〜8のいずれか1項に記載の化合物半導体装置の製造方法。
(Supplementary Note 9) The method further includes the step of separating the protective film corresponding to the electrode,
The method for manufacturing a compound semiconductor device according to any one of appendices 6 to 8, wherein there is a non-formation part of the protective film on the compound semiconductor layer.

(付記10)前記保護膜上を覆う上部保護膜を形成する工程を更に含むことを特徴とする付記6〜9のいずれか1項に記載の化合物半導体装置の製造方法。   (Supplementary Note 10) A method of manufacturing a compound semiconductor device according to any one of Supplementary notes 6 to 9, further comprising the step of forming an upper protective film covering the protective film.

(付記11)変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
アルミニウムを含有する電極と、
前記電極の上面から側面に架けて覆う、アルミニウム化合物を含有する保護膜と
を含むことを特徴とする電源回路。
(Supplementary note 11) A power supply circuit including a transformer and a high voltage circuit and a low voltage circuit sandwiching the transformer,
The high voltage circuit comprises a transistor,
The transistor is
A compound semiconductor layer,
An electrode containing aluminum,
A protective film containing an aluminum compound, which covers and covers the upper surface and the side surface of the electrode.

(付記12)入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
アルミニウムを含有する電極と、
前記電極の上面から側面に架けて覆う、アルミニウム化合物を含有する保護膜と
を含むことを特徴とする高周波増幅器。
(Supplementary Note 12) A high frequency amplifier that amplifies and outputs an input high frequency voltage, and
Have a transistor,
The transistor is
A compound semiconductor layer,
An electrode containing aluminum,
And a protective film containing an aluminum compound, which covers and covers the upper surface and the side surface of the electrode.

1 SiC基板
2 化合物半導体層
2a バッファ層
2b 電子走行層
2c 中間層
2d 電子供給層
2e キャップ層
3 素子分離構造
4 ソース電極
4a,5a 第1の電極層
4b,5b 第2の電極層
5 ドレイン電極
6 Al化合物膜
6a,7a,13 電極溝
7 保護絶縁膜
10 開口
8 ゲート電極
9 層間絶縁膜
11 バリアメタル層
12 配線層
21 一次側回路
22 二次側回路
23 トランス
24 交流電源
25 ブリッジ整流回路
26a,26b,26c,26d,26e,27a,27b,27c スイッチング素子
31 ディジタル・プレディストーション回路
32a,32b ミキサー
33 パワーアンプ
Reference Signs List 1 SiC substrate 2 compound semiconductor layer 2a buffer layer 2b electron traveling layer 2c intermediate layer 2d electron supply layer 2e cap layer 3 element isolation structure 4 source electrode 4a, 5a first electrode layer 4b, 5b second electrode layer 5 drain electrode 6 Al compound film 6a, 7a, 13 electrode groove 7 protective insulating film 10 opening 8 gate electrode 9 interlayer insulating film 11 barrier metal layer 12 wiring layer 21 primary side circuit 22 secondary side circuit 23 transformer 24 AC power supply 25 bridge rectification circuit 26a , 26b, 26c, 26d, 26e, 27a, 27b, 27c switching element 31 digital predistortion circuit 32a, 32b mixer 33 power amplifier

Claims (8)

化合物半導体層と、
前記化合物半導体層上に形成されて前記化合物半導体層とオーミック接触する、アルミニウムを含有する第1の電極と、
前記化合物半導体層の上方に形成された第2の電極と、
前記第1の電極の上面から側面に架けて覆う、アルミニウム化合物を含有する保護膜と
を含み、
前記保護膜は、前記第1の電極に形成され、前記化合物半導体層上で非形成の部位があり、前記第2の電極から離れていることを特徴とする化合物半導体装置。
A compound semiconductor layer,
An aluminum-containing first electrode formed on the compound semiconductor layer and in ohmic contact with the compound semiconductor layer ;
A second electrode formed above the compound semiconductor layer;
Covering over the side surface from the upper surface of the first electrode, seen including a protective layer containing aluminum compound,
The compound semiconductor device, wherein the protective film is formed on the first electrode, has a non-formed portion on the compound semiconductor layer, and is separated from the second electrode .
前記保護膜は、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、及び炭化アルミニウムのうちから選ばれた少なくとも1種を含有することを特徴とする請求項1に記載の化合物半導体装置。   The compound semiconductor device according to claim 1, wherein the protective film contains at least one selected from aluminum oxide, aluminum nitride, aluminum oxynitride, and aluminum carbide. 前記第1の電極は、第1の電極層と、前記第1の電極層上に形成された第2の電極層とを有しており、
前記保護膜は、前記第1の電極層と前記第2の電極層との境界部位を覆うことを特徴とする請求項1又は2に記載の化合物半導体装置。
The first electrode has a first electrode layer and a second electrode layer formed on the first electrode layer,
The compound semiconductor device according to claim 1, wherein the protective film covers a boundary portion between the first electrode layer and the second electrode layer.
前記保護膜上を覆う上部保護膜を更に含むことを特徴とする請求項1〜のいずれか1項に記載の化合物半導体装置。 The compound semiconductor device according to any one of claims 1 to 3 , further comprising an upper protective film covering the protective film. 化合物半導体層上に、アルミニウムを含有する第1の電極を形成する工程と、
前記第1の電極を覆う、アルミニウム化合物を含有する保護膜を形成する工程と、
前記第1の電極が前記保護膜で覆われた状態で、前記第1の電極を熱処理して、前記第1の電極と前記化合物半導体層とをオーミック接触させる工程と
前記保護膜を前記第1の電極に対応して島状に加工する工程と、
前記化合物半導体層の上方に第2の電極を形成する工程と
を含み、
前記保護膜は、前記化合物半導体層上で非形成の部位があり、前記第2の電極から離れていることを特徴とする化合物半導体装置の製造方法。
Forming a first electrode containing aluminum on the compound semiconductor layer;
Forming an aluminum compound-containing protective film covering the first electrode;
In a state where the first electrode is covered with the protective film, and then heat treating the first electrode, and said first electrode said compound semiconductor layer Ru is ohmic contact process,
Processing the protective film into an island corresponding to the first electrode;
Look including a step of forming a second electrode above the compound semiconductor layer,
The method for manufacturing a compound semiconductor device, wherein the protective film has a non-formed portion on the compound semiconductor layer and is separated from the second electrode .
前記保護膜は、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、及び炭化アルミニウムのうちから選ばれた少なくとも1種を含有することを特徴とする請求項に記載の化合物半導体装置の製造方法。 6. The method of manufacturing a compound semiconductor device according to claim 5 , wherein the protective film contains at least one selected from aluminum oxide, aluminum nitride, aluminum oxynitride, and aluminum carbide. 前記第1の電極は、第1の電極層と、前記第1の電極層上に形成された第2の電極層とを有しており、
前記保護膜は、前記第1の電極層と前記第2の電極層との境界部位を覆うことを特徴とする請求項又はに記載の化合物半導体装置の製造方法。
The first electrode has a first electrode layer and a second electrode layer formed on the first electrode layer,
The protective film manufacturing method of a compound semiconductor device according to claim 5 or 6, characterized in that covering the boundary portion between the second electrode layer and the first electrode layer.
前記保護膜上を覆う上部保護膜を形成する工程を更に含むことを特徴とする請求項のいずれか1項に記載の化合物半導体装置の製造方法。 The method of manufacturing a compound semiconductor device according to any one of claims 5 to 7 , further comprising the step of forming an upper protective film covering the protective film.
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JP2008103705A (en) * 2006-09-20 2008-05-01 Matsushita Electric Ind Co Ltd Semiconductor device
JP2009152353A (en) * 2007-12-20 2009-07-09 Mitsubishi Electric Corp Hetero-junction field effect transistor and method of producing the same
JP2009272530A (en) * 2008-05-09 2009-11-19 Sharp Corp Semiconductor device and method for manufacturing same
JP5562211B2 (en) * 2010-11-05 2014-07-30 三菱電機株式会社 Method for manufacturing silicon carbide semiconductor device
JP5724339B2 (en) * 2010-12-03 2015-05-27 富士通株式会社 Compound semiconductor device and manufacturing method thereof
JP5765171B2 (en) * 2011-09-29 2015-08-19 富士通株式会社 Method for manufacturing compound semiconductor device

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