JP6502623B2

JP6502623B2 - High frequency amplifier

Info

Publication number: JP6502623B2
Application number: JP2014119751A
Authority: JP
Inventors: 信朗菅
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2014-06-10
Filing date: 2014-06-10
Publication date: 2019-04-17
Anticipated expiration: 2034-06-10
Also published as: JP2015233237A

Description

本発明は、無線通信端末用の高周波増幅器に係り、特に、モノリシックマイクロ波集積回路を用いた高周波増幅器の動作特性のばらつきの低減等を図ったものに関する。 The present invention relates to a high frequency amplifier for a wireless communication terminal, and more particularly to a device for reducing the variation in operating characteristics of a high frequency amplifier using a monolithic microwave integrated circuit.

近年の無線通信技術の発達に伴い、高周波増幅器は、携帯電話、無線ＬＡＮ、衛星測位システム等々、その用途は益々広がっている。同時に、これらの無線通信システムを搭載した端末機器は、その生産数量が爆発的に増加しており、無線通信部品のコストダウンと製造能力拡大が、より強く求められつつある。 With the development of wireless communication technology in recent years, high frequency amplifiers are widely used in mobile phones, wireless LANs, satellite positioning systems, and so on. At the same time, terminal devices equipped with these wireless communication systems have explosively increased production quantities, and there is a strong demand for cost reduction of wireless communication parts and expansion of manufacturing capabilities.

従来、無線通信端末のＲＦ(Radio Frequency:無線周波数)フロントエンド部は、高周波特性、線形性の優れたGaAs pHEMT(Pseudomorphic High Electron Mobility Transistor)やGaAs HBT(Heterojunction Bipolar Transistor)等の化合物半導体集積回路が使用されてきた。
ところで、最近、より低コストであるSi半導体集積回路の高周波特性向上がめざましく、一部のＲＦフロントエンド部品では、Si半導体の採用が進んでいるものの、線形性が要求される状況での化合物半導体の需要は未だ根強く存在している。 Conventionally, a radio frequency (RF) front end portion of a radio communication terminal is a compound semiconductor integrated circuit such as a GaAs pHEMT (Pseudomorphic High Electron Mobility Transistor) or GaAs HBT (Heterojunction Bipolar Transistor) having excellent high frequency characteristics and linearity. Has been used.
By the way, recently, the high frequency characteristics of Si semiconductor integrated circuits, which are lower in cost, have been remarkably improved, and for some RF front end parts, while the adoption of Si semiconductors is progressing, compound semiconductors in the situation where linearity is required Demand still remains strong.

また、一般に、GaAs半導体プロセスの製品歩留まりは、GaAs HBTプロセスのほうが、GaAs pHEMTプロセスよりも高いと言われており、GaAs pHEMTプロセスの製品歩留まりがGaAs HBTプロセスに劣る理由として、ＦＥＴのしきい値電圧の製造ばらつきが大きいため、製品歩留まりが低下することが挙げられている。言い換えれば、GaAs pHEMT集積回路には、現状、ＦＥＴしきい値電圧の製造ばらつきの問題が存在するため、製品歩留まり改善によるコストダウンの余地が残されている。 Also, in general, the product yield of the GaAs semiconductor process is said to be higher in the GaAs HBT process than in the GaAs pHEMT process, and the product yield of the GaAs pHEMT process is inferior to that of the GaAs HBT process as a threshold of FET. It is mentioned that the product yield is lowered because the production variation of the voltage is large. In other words, in the GaAs pHEMT integrated circuit, there is a problem of manufacturing variation of the FET threshold voltage at present, so there is room for cost reduction due to improvement in product yield.

図８には、ＲＦフロントエンド受信部のＬＮＡ(Low Noise Amplifier:低雑音増幅器)回路として使用されているＦＥＴ増幅器の従来の回路構成例が示されており、以下、同図を参照しつつ、かかる従来回路について説明する。
ＬＮＡ回路は、微弱な受信信号を低雑音で増幅する回路であるが、受信電力は、受信状況により大きく変動し、加えて、受信信号以外の隣接周波数の信号が強入力されることもあるため、耐入力性能も要求される部品である（例えば非特許文献１等参照）。 FIG. 8 shows an example of a conventional circuit configuration of an FET amplifier used as an LNA (Low Noise Amplifier) circuit of an RF front end receiving unit, and the following will be described with reference to the same figure. Such a conventional circuit will be described.
The LNA circuit is a circuit that amplifies a weak reception signal with low noise, but the reception power fluctuates greatly depending on the reception situation, and in addition, signals of adjacent frequencies other than the reception signal may be strongly input. The parts are also required to have input resistance performance (see, for example, Non-Patent Document 1).

図８に示されたＬＮＡ回路は、ミラートランジスタ１０１Ａとソース接地アンプトランジスタ１０２Ａとで構成されたカレントミラー回路と、このカレントミラー回路による電流制御を受けるアンプトランジスタ１０２Ａ，１０３Ａとで構成されたカスコード接続アンプとに大別されて構成されたものとなっている The LNA circuit shown in FIG. 8 is a cascode connection composed of a current mirror circuit composed of a mirror transistor 101A and a source-grounded amplifier transistor 102A, and amplifier transistors 102A and 103A receiving current control by this current mirror circuit. It has been broadly divided into amplifiers and

かかる構成のＬＮＡ回路の動作について説明する。
最初に、基本的なＤＣ動作について説明する。
まず、一般的なＬＮＡ回路のアンプ動作は、Ａ級バイアスとなっている。
カスコード接続アンプを構成するアンプトランジスタ１０２Ａ，１０３Ａのドレイン電流ＩDDは、ミラートランジスタ１０１Ａのドレイン電流である基準電流ＩREFに比例した電流となる。より具体的には、基準電流ＩREFが負荷抵抗ＲＬにおいて電圧降下ＶL＝ＲＬ×ＩREFを発生させる結果、ミラートランジスタ１０１Ａのドレインには、電源電圧ＶDDからＶLだけ減じた電圧Ｖd1が印加される。このとき、ミラートランジスタ１０１Ａのゲート電圧Ｖg1は、Ｖd1と等しい。 The operation of such an LNA circuit will be described.
First, basic DC operation will be described.
First, the amplifier operation of a general LNA circuit is a class A bias.
The drain current IDD of the amplifier transistors 102A and 103A constituting the cascode connection amplifier is a current proportional to the reference current IREF which is the drain current of the mirror transistor 101A. More specifically, as a result of the reference current IREF generating a voltage drop VL = RL × IREF in the load resistor RL, a voltage Vd1 obtained by subtracting the power supply voltage VDD by VL is applied to the drain of the mirror transistor 101A. At this time, the gate voltage Vg1 of the mirror transistor 101A is equal to Vd1.

また、ミラートランジスタ１０１Ａのゲート電圧Ｖg1は、ミラートランジスタ１０１Ａのドレイン電流がＩREFとなるバイアス点で均衡し、このゲート電圧Ｖg1は、抵抗器３０１Ａを介してソース接地トランジスタ１０２Ａのゲートへ印加される。
ここで、ミラートランジスタ１０１Ａの総ゲート幅をＷgt1、ソース接地アンプトランジスタ１０２Ａの総ゲート幅をＷgt2とし、ソース接地アンプトランジスタ１０２Ａのドレイン電圧及びゲート電圧が、ミラートランジスタ１０１Ａのドレイン電圧Ｖd1及びゲート電圧Ｖg1とほぼ等しいと仮定したとき、ソース接地アンプトランジスタ１０２Ａのドレイン電流ＩDDは、（Ｗgt2／Ｗgt1）×ＩREFだけ流れる。 Further, the gate voltage Vg1 of the mirror transistor 101A is balanced at a bias point at which the drain current of the mirror transistor 101A becomes IREF, and this gate voltage Vg1 is applied to the gate of the source-grounded transistor 102A via the resistor 301A.
Here, the total gate width of the mirror transistor 101A is Wgt1, the total gate width of the source-grounded amplifier transistor 102A is Wgt2, and the drain voltage and the gate voltage of the source-grounded amplifier transistor 102A are the drain voltage Vd1 and the gate voltage Vg1 of the mirror transistor 101A. Assuming that the drain current IDD of the source-grounded amplifier transistor 102A flows by (Wgt2 / Wgt1) × IREF.

なお、ゲート接地アンプトランジスタ１０３Ａのバイアス点は、ソース接地アンプトランジスタ１０２Ａの動作を妨げない範囲に設定される。より具体的には、負荷抵抗器ＲＬを抵抗分割することで生成される、ＶDDからＶd1の範囲で任意の電圧がゲート接地アンプトランジスタ１０３Ａのゲートに印加される。
しかして、カスコード接続アンプのアンプトランジスタ間接続ノードの電圧は、ゲート接地アンプトランジスタ１０３Ａのドレイン電流がＩDDとなるソース電圧で均衡する。このとき、ゲート接地アンプトランジスタ１０３Ａのドレインには、インダクタ５０１Ａを介して電源電圧ＶDDが印加されている。
また、分割抵抗器３０４Ａと分割抵抗器３０５Ａの接続ノードにシャント接続されている３段直列ダイオード２０１Ａ〜２０３Ａは、電源電圧ＶDDが定格値より高いときに、ＩDD増加を抑制するために設けられているものである。 The bias point of the gate-grounded amplifier transistor 103A is set in a range that does not disturb the operation of the source-grounded amplifier transistor 102A. More specifically, an arbitrary voltage in the range of VDD to Vd1 generated by resistance division of the load resistor RL is applied to the gate of the gate-grounded amplifier transistor 103A.
Thus, the voltage at the connection node between the amplifier transistors of the cascode connection amplifier is balanced at the source voltage at which the drain current of the gate-grounded amplifier transistor 103A becomes IDD. At this time, the power supply voltage VDD is applied to the drain of the gate-grounded amplifier transistor 103A via the inductor 501A.
In addition, three-stage series diodes 201A to 203A shunt-connected to the connection node of dividing resistor 304A and dividing resistor 305A are provided to suppress an increase in IDD when power supply voltage VDD is higher than the rated value. It is

次に、従来のＬＮＡ回路のＲＦ動作について説明する。
図８に示された構成において、カスコード接続アンプは、前段がソース接地アンプ、後段がゲート接地アンプからなる２段アンプ構成と見なすことができる。
このため、高周波入力端子ＲＦＩＮは、前段アンプの入力側にＤＣカットキャパシタ４０１Ａを、高周波出力端子ＲＦＯＵＴは、後段アンプの出力側にＤＣカットキャパシタ４０２Ａを介して接続されている。 Next, the RF operation of the conventional LNA circuit will be described.
In the configuration shown in FIG. 8, the cascode connection amplifier can be regarded as a two-stage amplifier configuration in which the former stage is a source grounded amplifier and the latter stage is a gate grounded amplifier.
Therefore, the high frequency input terminal RFIN is connected to the input side of the front stage amplifier with the DC cut capacitor 401A, and the high frequency output terminal RFOUT is connected to the output side of the rear stage amplifier with the DC cut capacitor 402A.

先に述べたように、ゲート接地アンプトランジスタ１０３Ａのゲートは、ＶDDからＶd1の範囲で任意の電圧が印加されているためＤＣ接地されておらず、代わりにバイパスキャパシタ４０３Ａを接続することにより、ＡＣ接地されている。
抵抗器３０１Ａは、ミラートランジスタ１０１Ａのゲートに、高周波信号が侵入して、アンプ回路のバイアスが変動するのを防ぐと共に、ソース接地アンプのＮＦ(Noise Figure：雑音指数)劣化を防ぐよう機能するものである。 As described above, the gate of the gate-grounded amplifier transistor 103A is not DC grounded since an arbitrary voltage is applied in the range from VDD to Vd1, and AC is connected by connecting the bypass capacitor 403A instead. It is grounded.
The resistor 301A functions to prevent the bias of the amplifier circuit from fluctuating due to a high frequency signal entering the gate of the mirror transistor 101A and to prevent the NF (Noise Figure: noise figure) deterioration of the source-grounded amplifier It is.

一般的に、ＬＮＡ回路に使用されるソース接地アンプトランジスタは、総ゲート幅が小さく、入力インピーダンスが高い。上述の抵抗器３０１Ａの抵抗値は、ソース接地アンプトランジスタの入力インピーダンスと比べて十分大きくする必要があり、数十キロオームの高抵抗が用いられる。
抵抗器３０１Ａの代わりに、同等の高周波インピーダンスを有するチョークインダクタを接続することも可能であるが、インダクタンス値が大きいために集積回路化には不向きである。 Generally, source-grounded amplifier transistors used in LNA circuits have a small overall gate width and high input impedance. The resistance value of the resistor 301A described above needs to be sufficiently large compared to the input impedance of the source-grounded amplifier transistor, and a high resistance of several tens of kilohms is used.
Although it is possible to connect a choke inductor having an equivalent high frequency impedance instead of the resistor 301A, it is not suitable for integration because of a large inductance value.

同様に、抵抗器３０６Ａも高周波信号遮断のために接続される。
また、このＬＮＡ回路を使用する際には、高周波入力端子ＲＦＩＮ、高周波出力端子ＲＦＯＵＴの外側に、受動素子からなるインピーダンス整合回路が接続される。
さらに、ソース接地アンプトランジスタ１０２Ａのソースとグランドとの間にインダクタを接続して直列帰還をかけることで、インピーダンス整合とＮＦ整合を両立させることが一般的に行われている。 Similarly, resistor 306A is also connected for high frequency signal blocking.
When this LNA circuit is used, an impedance matching circuit consisting of passive elements is connected to the outside of the high frequency input terminal RFIN and the high frequency output terminal RFOUT.
Furthermore, it is a common practice to achieve both impedance matching and NF matching by connecting an inductor between the source of the source-grounded amplifier transistor 102A and the ground to apply series feedback.

ここで、上述の従来回路の製品歩留まりについて考える。
先に述べたように、GaAs pHEMTプロセスでは、ＦＥＴしきい値電圧の製造ばらつきが、製品歩留まりに大きく影響すると言われている。ＬＮＡ回路は、カスコード接続アンプのドレイン電流ＩDDの増減により、その特性が大きく変動するため、製品歩留まり確保のためには、ドレイン電流ＩDDを一定に保つ必要がある。 Here, the product yield of the above-mentioned conventional circuit is considered.
As mentioned above, in the GaAs pHEMT process, it is said that the manufacturing variation of the FET threshold voltage greatly affects the product yield. The characteristics of the LNA circuit largely fluctuate due to the increase and decrease of the drain current IDD of the cascode connection amplifier, and therefore the drain current IDD needs to be kept constant in order to secure the product yield.

ＦＥＴしきい値電圧がΔＶth変動する場合、ミラートランジスタ１０１Ａのゲート電圧Ｖg1とソース接地アンプトランジスタ１０２Ａのゲート電圧Ｖg2が共にΔＶth分だけ変動すれば、ドレイン電流ＩDDを一定に保つことが可能であるが、実際には、ドレイン電流ＩDDのばらつきが発生する。
このドレイン電流ＩDDのばらつきの第１の原因は、抵抗器３０１Ａが高抵抗であり、かつ、ソース接地アンプトランジスタ１０２Ａの順方向ゲート電流が流れることで、抵抗器３０１Ａに電圧降下が生じてしまうことにある。結果として、ゲート電圧Ｖg1とＶg2が一致せず、Ｖg2の変動量ΔＶg2は、ＦＥＴしきい値電圧の変動量ΔＶthよりも小さくなる。 When the FET threshold voltage fluctuates by ΔVth, if both the gate voltage Vg1 of the mirror transistor 101A and the gate voltage Vg2 of the source-grounded amplifier transistor 102A fluctuate by ΔVth, it is possible to keep the drain current IDD constant. In fact, variations in drain current IDD occur.
The first cause of the variation of the drain current IDD is that a voltage drop occurs in the resistor 301A due to the high resistance of the resistor 301A and the forward gate current of the source-grounded amplifier transistor 102A. It is in. As a result, the gate voltages Vg1 and Vg2 do not match, and the variation ΔVg2 of Vg2 is smaller than the variation ΔVth of the FET threshold voltage.

GaAs pHEMTプロセスのＦＥＴ構造として、ゲート電極がショットキー接合であるMESFET(MEtal-Semiconductor FET)や、ｐｎ接合であるJFET(Junction FET)が使用されている。これらのＦＥＴは、いずれもゲート・ドレイン間、ゲート・ソース間にダイオードを有しており、ソース接地トランジスタの場合、ゲート・ソース間ダイオードが導通することによりゲート順方向電流が流れる。 As FET structure of a GaAs pHEMT process, MESFET (MEtal-Semiconductor FET) whose gate electrode is a Schottky junction and JFET (junction FET) which is a pn junction are used. Each of these FETs has a diode between the gate and the drain, and between the gate and the source. In the case of a source-grounded transistor, a gate forward current flows due to the gate-to-source diode becoming conductive.

このゲート順方向電流の大きさは、ダイオード立ち上がり電圧Ｖｆとダイオード接合面積によって定まり、ダイオード接合面積は、トランジスタの総ゲート幅に比例する。
一方、ダイオード立ち上がり電圧Ｖｆは、接合の種類によって異なり、GaAsの場合、ショットキー接合で０．６Ｖ程度、ｐｎ接合で１．０Ｖ程度である。ソース接地アンプトランジスタ１０２Ａがエンハンスメント型MESFETの場合は、ゲート順方向電流が多く流れるが、これは、図８に示された従来のＬＮＡ回路でも同様である。 The magnitude of the gate forward current is determined by the diode rise voltage Vf and the diode junction area, and the diode junction area is proportional to the total gate width of the transistor.
On the other hand, the diode rise voltage Vf differs depending on the type of junction, and in the case of GaAs, it is about 0.6 V for a Schottky junction and about 1.0 V for a pn junction. When the source-grounded amplifier transistor 102A is an enhancement type MESFET, a large amount of gate forward current flows, which is the same as in the conventional LNA circuit shown in FIG.

また、ドレイン電流ＩDDのばらつきの第２の原因は、ミラートランジスタ１０１Ａの負荷が純抵抗であるため、基準電流ＩREFを一定に保てないことにある。
ＦＥＴしきい値電圧が変動すると、ミラートランジスタ１０１Ａのゲート電圧Ｖg1と共にドレイン電圧Ｖd1も変動するため、負荷抵抗ＲＬにかかる電圧差が変動し、その結果、基準電流ＩREFも変動する。
以上のことから、ゲート電圧Ｖg1とＶg2が一致しないことに加えて、基準電流ＩREFも変動することで、カレントミラー回路が理想動作から外れ、ドレイン電流ＩDDのばらつきが発生するということが言える。 The second cause of the variation of the drain current IDD is that the reference current IREF can not be kept constant because the load of the mirror transistor 101A is a pure resistance.
When the FET threshold voltage changes, the drain voltage Vd1 also changes with the gate voltage Vg1 of the mirror transistor 101A, so that the voltage difference applied to the load resistor RL changes, and as a result, the reference current IREF also changes.
From the above, it can be said that, in addition to the gate voltages Vg1 and Vg2 not matching, the current mirror circuit also deviates from the ideal operation and the variation of the drain current IDD occurs due to the variation of the reference current IREF.

この場合、各トランジスタのゲート電圧の関係は、Ｖg1＞Ｖg2、ΔＶg1＜ΔＶth、ΔＶg2＜ΔＶthとなっている。加えて、カレントミラー回路以外の付加回路、特に、抵抗器３０４Ａ，３０５Ａの接続ノードにシャント接続されている３段直列ダイオード２０１Ａ〜２０３Ａは、ドレイン電流ＩDDのばらつきをさらに拡大させている。 In this case, the relationship of the gate voltage of each transistor is Vg1> Vg2, ΔVg1 <ΔVth, and ΔVg2 <ΔVth. In addition, additional circuits other than the current mirror circuit, in particular, three-stage series diodes 201A to 201A shunt-connected to the connection node of the resistors 304A and 305A further increase the variation of the drain current IDD.

図９には、従来回路におけるドレイン電流ＩDDとソース接地アンプトランジスタ１０２Ａのゲート電圧Ｖg2の、電源電圧ＶDDとＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が示されており、以下、同図を参照しつつ、その内容について説明する。 FIG. 9 shows simulation results of the dependency of the drain current IDD and the gate voltage Vg2 of the source-grounded amplifier transistor 102A in the conventional circuit on the power supply voltage VDD and the FET threshold voltage Vth. The contents will be described with reference to the drawings.

まず、図９（Ａ）において、横軸は電源電圧ＶDDを、縦軸はドレイン電流ＩDDとゲート電圧Ｖg2を、それぞれ表している。
同図において、電源電圧ＶDDの変化に対するドレイン電流ＩDDの変化が実線の特性線で、電源電圧ＶDDの変化に対するゲート電圧Ｖg2の変化が破線の特性線で、それぞれ示されている。 First, in FIG. 9A, the horizontal axis represents the power supply voltage VDD, and the vertical axis represents the drain current IDD and the gate voltage Vg2.
In the same drawing, the change of the drain current IDD with respect to the change of the power supply voltage VDD is shown by a solid characteristic line, and the change of the gate voltage Vg2 with respect to the change of the power supply voltage VDD is shown by a broken characteristic line.

また、図９（Ｂ）において、横軸はＦＥＴしきい値電圧Ｖthを、縦軸はドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差を、それぞれ表している。
同図において、ＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDの変化が実線の特性線で示されている。
また、同図において、ＦＥＴしきい値電圧Ｖthの変化に対するゲート電圧Ｖg2の変化は、ゲート電圧Ｖg2の変化そのものをプロットするのではなく、（Ｖg2−Ｖth）をプロットしたものが破線によりゲート電圧Ｖg2の変化特性として示されている。 Further, in FIG. 9B, the horizontal axis represents the FET threshold voltage Vth, and the vertical axis represents the difference between the drain current IDD and the gate voltage Vg2 and the FET threshold voltage Vth.
In the figure, the change of the drain current IDD with respect to the change of the FET threshold voltage Vth is indicated by a solid characteristic line.
Further, in the figure, the change of the gate voltage Vg2 with respect to the change of the FET threshold voltage Vth does not plot the change of the gate voltage Vg2 itself, but the plot of (Vg2-Vth) shows the gate voltage Vg2 by a broken line. Is shown as a change characteristic of

シミュレーションの前提として、カレントミラー回路に関する具体的な回路定数は、ミラートランジスタ１０１Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt1＝６μｍ、ソース接地アンプトランジスタ１０２Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt2＝200μｍ、ゲート接地アンプトランジスタ１０３Ａがエンハンスメント型ＦＥＴで総ゲート幅Ｗgt3＝200μｍ、抵抗器３０１Ａの抵抗値Ｒ１＝２０ｋΩ、抵抗器３０４Ａの抵抗値Ｒ４＝６．５ｋΩ、抵抗器３０５Ａの抵抗値Ｒ５＝４．６ｋΩ、抵抗器３０６Ａの抵抗値Ｒ６＝１５ｋΩである。なお、本回路は、電源電圧ＶDD＝３．３Ｖ時にドレイン電流ＩDD＝８ｍＡとなるように設定されている。 As a premise of the simulation, specific circuit constants related to the current mirror circuit are: mirror transistor 101A is an enhancement type FET, total gate width Wgt1 = 6 μm, source grounded amplifier transistor 102A is an enhancement type FET, total gate width Wgt2 = 200 μm, gate grounded The amplifier transistor 103A is an enhancement type FET, the total gate width Wgt3 = 200 μm, the resistance value R1 of the resistor 301A = 20 kΩ, the resistance value R4 of the resistor 304A = 6.5 kΩ, the resistance value R5 of the resistor 305A = 4.6 kΩ, Resistance value R6 of the unit 306A is 15 kΩ. The circuit is set so that the drain current IDD = 8 mA when the power supply voltage VDD = 3.3V.

同図によれば、電源電圧ＶDDの変化に対してゲート電圧Ｖg2は殆ど大きな変化は無いにもかかわらず、ドレイン電流ＩDDは電源電圧ＶDDの上昇と共に大きく増加することが理解できる（図９（Ａ）参照）。
一方、ＦＥＴしきい値電圧の変動に対してゲート電圧Ｖg2は追従しておらず、特に、ＦＥＴしきい値電圧が上昇した際にドレイン電流ＩDDが減少することが理解できる（図９（Ｂ）参照）。 According to the figure, it can be understood that the drain current IDD largely increases with the rise of the power supply voltage VDD although the gate voltage Vg2 hardly changes much with the change of the power supply voltage VDD (FIG. 9 (A )reference).
On the other hand, it can be understood that the gate voltage Vg2 does not follow the fluctuation of the FET threshold voltage, and in particular, the drain current IDD decreases when the FET threshold voltage rises (FIG. 9B). reference).

このようなＦＥＴしきい値電圧の製造ばらつきを原因とするドレイン電流ＩDDのばらつきを抑制する方法としては、例えば、カレントミラー回路の負荷抵抗ＲＬに、非線形素子である電流飽和抵抗を使用する方法などが提案されている（例えば、特許文献１等参照）。 As a method of suppressing the variation of the drain current IDD caused by the manufacturing variation of the FET threshold voltage, for example, a method of using a current saturation resistor which is a non-linear element for the load resistor RL of the current mirror circuit, etc. Has been proposed (see, for example, Patent Document 1 etc.).

「携帯電話キーデバイスの開発と最新動向」、シーエムシー出版、２００７年９月、ｐ．６２"Development and Latest Trends of Mobile Phone Key Devices", CMC Publishing, September 2007, p. 62 特開平９−２４６８８２号公報（第４−９頁、図１−図２３）JP-A-9-246882 (page 4-9, FIGS. 1 to 23)

これは、特に、先に述べたミラートランジスタ１０１Ａの負荷が純抵抗であることに起因して、基準電流ＩREFが一定に保てず、そのため、ドレイン電流ＩDDのばらつきを招くことを回避するために有効な方法であるが、電流飽和抵抗が一般的な素子でないため、適用範囲が限定され、汎用性に欠けるという問題がある。
また、上述の特許公報においては、ソース接地アンプトランジスタ１０２Ａの順方向ゲート電流が微少で抵抗器３０１Ａに電圧降下が生じないことを前提条件としたものであるため、先に述べたドレイン電流ＩDDのばらつきの第１の原因について何ら解決策を提案するものではない。 This is particularly because the reference current IREF can not be kept constant due to the load of the mirror transistor 101A described above being a pure resistance, and, therefore, to avoid causing variations in the drain current IDD. Although this is an effective method, there is a problem that the application range is limited and the versatility is lacking since the current saturation resistance is not a general device.
Further, in the above-mentioned patent publication, since the forward gate current of the source-grounded amplifier transistor 102A is small and no voltage drop occurs in the resistor 301A, the drain current IDD described above is No solution is proposed for the first cause of the variation.

本発明は、上記実状に鑑みてなされたもので、ソース接地ＦＥＴを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上を可能とする高周波増幅器を提供するものである。 The present invention has been made in view of the above-mentioned circumstances, and provides a high frequency amplifier capable of reducing the variation in drain current of an amplifier using a source-grounded FET and improving the manufacturing yield.

上記本発明の目的を達成するため、本発明に係る高周波増幅器は、
ソース接地された第１及び第２の電界効果トランジスタを有し、前記第１及び第２の電界効果トランジスタの各々のゲートが相互に接続され、前記第１の電界効果トランジスタの電流を基準電流として前記第１及び第２の電界効果トランジスタによりカレントミラー回路を構成することにより、高周波信号の増幅を行う前記第２の電界効果トランジスタのドレイン電流を制御可能としてなる高周波増幅器において、
前記第１及び第２の電界効果トランジスタのゲート間にゲート抵抗器が接続されると共に、前記第１の電界効果トランジスタのゲートとグランドとの間にシャント抵抗器が接続され、前記第１の電界効果トランジスタのドレインと前記第２の電界トランジスタのゲート間にドレイン・ゲート間抵抗器が接続され、前記第１の電界効果トランジスタのドレインには、負荷を介して基準電圧が印加可能に構成されると共に、
前記第１の電界効果トランジスタのゲートとグランドとの間の前記シャント抵抗器により前記第１の電界効果トランジスタのドレイン電流が調整され、前記第１の電界効果トランジスタのゲート電圧Ｖg1及び前記第２の電界効果トランジスタゲート電圧Ｖg2の関係がＶg1＜Ｖg2であって、かつ、前記第２の電界効果トランジスタのゲート電圧の変動量ΔＶg2とＦＥＴしきい値電圧の変動量ΔＶthとの関係がΔＶg2＝ΔＶthとされるよう構成されてなるものである。 In order to achieve the above object of the present invention, a high frequency amplifier according to the present invention is
It has a source-grounded first and second field effect transistor, the gates of each of the first and second field effect transistors are connected to each other, and the current of the first field effect transistor is used as a reference current A high frequency amplifier which can control a drain current of the second field effect transistor which amplifies a high frequency signal by configuring a current mirror circuit with the first and second field effect transistors.
A gate resistor is connected between the gates of the first and second field effect transistors, and a shunt resistor is connected between the gate of the first field effect transistor and the ground, the first electric field A drain-gate resistor is connected between the drain of the effect transistor and the gate of the second electric field transistor, and a reference voltage can be applied to the drain of the first field effect transistor through a load. Together with
The drain current of the first field effect transistor is adjusted by the shunt resistor between the gate of the first field effect transistor and the ground, and the gate voltage Vg1 of the first field effect transistor and the second voltage of the first field effect transistor are adjusted. The relationship between the field effect transistor gate voltage Vg2 is Vg1 <Vg2 , and the relationship between the variation amount ΔVg2 of the gate voltage of the second field effect transistor and the variation amount ΔVth of the FET threshold voltage is ΔVg2 = ΔVth it is those that formed by so that configuration.

本発明によれば、第１の電界効果トランジスタのゲートをシャント抵抗器を介してグランドに接続することで、ゲート電圧が半固定化される結果、ＦＥＴしきい値電圧変動時に第１の電界効果トランジスタに流れる基準電流を意図的に変化させて、第１の電界効果トランジスタのドレイン電圧の変動量をＦＥＴしきい値電圧変動量に近づけることが可能となり、それによって得られた電圧を、ソース接地の第２の電界効果トランジスタのゲートに印加することで、第２の電界効果トランジスタのゲート電圧をＦＥＴしきい値電圧変動に追従させ、ドレイン電流のばらつき低減を図ることができるという効果を奏するものである。
また、本発明によれば、ソース接地の第２の電界効果トランジスタのソースに、例えば、抵抗器やインダクタを挿入することで、カレントミラー回路のトランジスタ対の回路対称性を崩したとしてもシャント抵抗器の抵抗値や、第１の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。
さらに、本発明によれば、ソース接地の第２の電界効果トランジスタがエンハンスメント型MESFETのようなゲート順方向電流が流れるトランジスタである場合であっても、ゲート順方向電流が第１の電界効果トランジスタのドレインと第２の電界効果トランジスタのゲート間のドレイン・ゲート間抵抗器に流れることで生ずる電圧降下を見込んだ上で、シャント抵抗器の抵抗値や、第１の電界効果トランジスタの総ゲート幅を適宜調整することで、ドレイン電流のばらつき低減を図ることができる。 According to the present invention, by connecting the gate of the first field effect transistor to the ground via the shunt resistor, the gate voltage is semi-fixed, and as a result, the first field effect is obtained when the FET threshold voltage fluctuates. By intentionally changing the reference current flowing through the transistor, it is possible to make the variation of the drain voltage of the first field effect transistor close to the variation of the FET threshold voltage, and the voltage obtained thereby can be source-grounded. By applying the voltage to the gate of the second field effect transistor, the gate voltage of the second field effect transistor can be made to follow the FET threshold voltage fluctuation, and the variation of the drain current can be reduced. It is.
Further, according to the present invention, by inserting a resistor or an inductor, for example, into the source of the source-grounded second field effect transistor, even if the circuit symmetry of the transistor pair of the current mirror circuit is broken, the shunt resistor By appropriately adjusting the resistance value of the device and the total gate width of the first field effect transistor, variation in drain current can be reduced.
Furthermore, according to the present invention, even when the source-grounded second field effect transistor is a transistor through which gate forward current flows such as an enhancement type MESFET, the gate forward current is the first field effect transistor. Of the resistance value of the shunt resistor and the total gate width of the first field effect transistor in anticipation of a voltage drop caused by flowing in the drain-gate resistor between the drain of the second field effect transistor and the drain of the second field effect transistor. By appropriately adjusting the above, variation in drain current can be reduced.

本発明の実施の形態における高周波増幅器の基本回路構成例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a basic circuit configuration of a high frequency amplifier according to an embodiment of the present invention. 本発明の実施の形態における高周波増幅器の第１の実施例の具体的回路構成例を示す回路図である。FIG. 3 is a circuit diagram showing a specific circuit configuration example of a first example of the high frequency amplifier in the embodiment of the present invention. 図２に示された第１の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図３（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図３（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。FIG. 6 is a characteristic diagram showing simulation results of dependency of drain current IDD and gate voltage Vg2 on changes in power supply voltage VDD and FET threshold voltage Vth in the first embodiment shown in FIG. 2; 3 is a characteristic diagram showing changes in drain current IDD and gate voltage Vg2 with respect to changes in power supply voltage VDD, and FIG. 3B shows drain current IDD with changes in FET threshold voltage Vth, gate voltage Vg2 and FET threshold FIG. 7 is a characteristic diagram showing changes in the difference in value voltage Vth. 本発明の実施の形態における高周波増幅器の第２の実施例の具体的回路構成例を示す回路図である。It is a circuit diagram which shows the example of a concrete circuit configuration of the 2nd Example of the high frequency amplifier in embodiment of this invention. 図４に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図５（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図５（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。FIG. 6 is a characteristic diagram showing simulation results of dependency of drain current IDD and gate voltage Vg2 on changes in power supply voltage VDD and FET threshold voltage Vth in the second embodiment shown in FIG. 4; Is a characteristic diagram showing changes in drain current IDD and gate voltage Vg2 with respect to changes in power supply voltage VDD, and FIG. 5B shows drain current IDD with respect to changes in FET threshold voltage Vth, gate voltage Vg2 and FET threshold FIG. 7 is a characteristic diagram showing changes in the difference in value voltage Vth. 本発明の実施の形態における高周波増幅器の第３の実施例の具体的回路構成例を示す回路図である。It is a circuit diagram which shows the example of a concrete circuit configuration of the 3rd Example of the high frequency amplifier in embodiment of this invention. 図６に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図７（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図７（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。FIG. 9 is a characteristic diagram showing simulation results of dependency of drain current IDD and gate voltage Vg2 on changes in power supply voltage VDD and FET threshold voltage Vth in the second embodiment shown in FIG. 6; 7 is a characteristic diagram showing changes in drain current IDD and gate voltage Vg2 with respect to changes in power supply voltage VDD, and FIG. 7B shows drain current IDD with changes in FET threshold voltage Vth, gate voltage Vg2 and FET threshold FIG. 7 is a characteristic diagram showing changes in the difference in value voltage Vth. 従来の高周波増幅器の回路構成例を示す回路図である。It is a circuit diagram showing an example of circuit composition of the conventional high frequency amplifier. 図８に示された第２の実施例における電源電圧ＶDDとＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の依存性のシミュレーション結果を示す特性線図であり、図９（Ａ）は電源電圧ＶDDの変化に対するドレイン電流ＩDDとゲート電圧Ｖg2の変化を示す特性線図、図９（Ｂ）はＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthの差の変化を示す特性線図である。FIG. 10 is a characteristic diagram showing simulation results of dependency of drain current IDD and gate voltage Vg2 on changes in power supply voltage VDD and FET threshold voltage Vth in the second embodiment shown in FIG. 8; 9 is a characteristic diagram showing changes in drain current IDD and gate voltage Vg2 with respect to changes in power supply voltage VDD, and FIG. 9B shows drain current IDD with changes in FET threshold voltage Vth, gate voltage Vg2 and FET threshold FIG. 7 is a characteristic diagram showing changes in the difference in value voltage Vth.

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、高周波信号の増幅を行うアンプトランジスタ（第２の電界効果トランジスタ）１０２と、このアンプトランジスタ１０２とカレントミラー回路を構成するミラートランジスタ（第１の電界効果トランジスタ）１０１とを主たる構成要素として構成されたものとなっている。
本発明の実施の形態において、ミラートランジスタ１０１とアンプトランジスタ１０２には、共に、エンハンスメント型ＦＥＴが用いられている。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 7.
The members, arrangements, and the like described below do not limit the present invention, and various modifications can be made within the scope of the present invention.
First, a basic circuit configuration example of a high frequency amplifier according to an embodiment of the present invention will be described with reference to FIG.
The high frequency amplifier according to the embodiment of the present invention includes an amplifier transistor (second field effect transistor) 102 for amplifying a high frequency signal, and a mirror transistor (first field effect transistor) forming a current mirror circuit with the amplifier transistor 102. And 101) as the main components.
In the embodiment of the present invention, enhancement type FETs are used for both the mirror transistor 101 and the amplifier transistor 102.

以下、具体的な回路構成について説明すれば、まず、ミラートランジスタ１０１とアンプトランジスタ１０２は、共にソース接地されると共に、各々のゲートがゲート抵抗器３０１を介して相互に接続されている。
さらに、ミラートランジスタ１０１とアンプトランジスタ１０２の各々のゲートは、シャント抵抗器３０２を介してグランドに接続される一方、ゲート用ＤＣカットキャパシタ４０１及び高周波入力端子１１を介して外部から高周波信号が入力可能となっている。 Hereinafter, the specific circuit configuration will be described. First, the mirror transistor 101 and the amplifier transistor 102 are both grounded to the source, and the gates thereof are mutually connected via the gate resistor 301.
Furthermore, while the gate of each of mirror transistor 101 and amplifier transistor 102 is connected to the ground through shunt resistor 302, a high frequency signal can be input from the outside through gate DC cut capacitor 401 and high frequency input terminal 11. It has become.

また、ミラートランジスタ１０１のドレインは負荷（図１においては「ＬＯＡＤ」と表記）６０１及び基準電圧端子１３を介して外部から基準電圧が印加可能となっていると共に、ドレイン・ゲート間抵抗器３０３を介してアンプトランジスタ１０２のゲートと接続されている。
一方、アンプトランジスタ１０２のドレインは、インダクタ５０１及び電源電圧端子１４を介して外部から電源電圧が印加可能とされると共に、ドレイン用ＤＣカットキャパシタ４０２及び高周波出力端子１２を介して増幅された高周波信号を外部へ出力可能となっている。 The drain of the mirror transistor 101 can be externally applied with a reference voltage via a load (represented as “LOAD” in FIG. 1) 601 and the reference voltage terminal 13, and the drain-gate resistor 303 It is connected to the gate of the amplifier transistor 102 through the same.
On the other hand, the drain of the amplifier transistor 102 can be externally applied with a power supply voltage through the inductor 501 and the power supply voltage terminal 14, and is a high frequency signal amplified through the drain DC cut capacitor 402 and the high frequency output terminal 12. Can be output to the outside.

次に、かかる構成における回路動作について説明する。
最初に、基本的なＤＣ動作について説明する。
この高周波増幅器におけるカレントミラー回路は、従来と異なり、ミラートランジスタ１０１のドレインとゲートの接続がない構成となっている。
ミラートランジスタ１０１のゲート電圧Ｖg1は、ミラートランジスタ１０１のドレイン電圧Ｖd1が、ゲート抵抗器３０１、ドレイン・ゲート間抵抗器３０３、及び、シャント抵抗器３０２での電圧降下で分圧されることによって設定され、ゲート抵抗器３０１とシャント抵抗器３０２の接続ノードの電圧が印加されるようになっている。 Next, the circuit operation in such a configuration will be described.
First, basic DC operation will be described.
Unlike the prior art, the current mirror circuit in the high frequency amplifier has a configuration in which there is no connection between the drain and the gate of the mirror transistor 101.
The gate voltage Vg1 of the mirror transistor 101 is set by dividing the drain voltage Vd1 of the mirror transistor 101 by the voltage drop at the gate resistor 301, the drain-gate resistor 303, and the shunt resistor 302. The voltage at the connection node of the gate resistor 301 and the shunt resistor 302 is applied.

また、アンプトランジスタ１０２のゲート電圧Ｖg2も同様であり、ドレイン・ゲート間抵抗器３０３とゲート抵抗器３０１の接続ノードの電圧が印加されるようになっている。
アンプトランジスタ１０２のゲート順方向電流が無視できない場合、ドレイン・ゲート間抵抗器３０３にはシャント抵抗器３０２を流れる電流に加えて、アンプトランジスタ１０２のゲート順方向電流も流れるため、ドレイン・ゲート間抵抗器３０３での電圧降下量が増加する。 Further, the gate voltage Vg2 of the amplifier transistor 102 is also the same, and the voltage of the connection node of the drain-gate resistor 303 and the gate resistor 301 is applied.
When the gate forward current of the amplifier transistor 102 can not be ignored, in addition to the current flowing through the shunt resistor 302, the gate forward current of the amplifier transistor 102 also flows through the drain-gate resistor 303. The amount of voltage drop in the transformer 303 is increased.

他方、ミラートランジスタ１０１の総ゲート幅は、通常、十分小さいため、ミラートランジスタ１０１のゲート順方向電流は無視できる。
ミラートランジスタ１０１のドレインには、負荷６０１を介して基準電圧ＶＲＥＦが印加されており、ミラートランジスタ１０１のドレイン電圧Ｖd1は、負荷６０１の電流特性がミラートランジスタ１０１のドレインを流れる基準電流ＩREF及びドレイン・ゲート間抵抗器３０３を流れる電流の和と一致するバイアス点で均衡する。 On the other hand, since the total gate width of mirror transistor 101 is usually sufficiently small, the gate forward current of mirror transistor 101 can be ignored.
The reference voltage VREF is applied to the drain of the mirror transistor 101 via the load 601, and the drain voltage Vd1 of the mirror transistor 101 is equal to the reference current IREF flowing through the drain of the mirror transistor 101. It balances at a bias point that matches the sum of the currents flowing through the gate-to-gate resistor 303.

また、アンプトランジスタ１０２のドレインには、インダクタ５０１を介して電源電圧ＶDDが印加されている。
以上のようにして、アンプトランジスタ１０２のゲート電圧Ｖg2は、カレントミラー回路型バイアス回路と抵抗バイアス回路の合成回路によって設定され、それに応じたドレイン電流ＩDDが流れるようになっている。 Further, the power supply voltage VDD is applied to the drain of the amplifier transistor 102 via the inductor 501.
As described above, the gate voltage Vg2 of the amplifier transistor 102 is set by the combination circuit of the current mirror circuit type bias circuit and the resistance bias circuit, and the drain current IDD corresponding thereto flows.

次に、ＦＥＴしきい値電圧変動時のドレイン電流ＩDDばらつきについて説明する。
ミラートランジスタ１０１とアンプトランジスタ１０２から構成されるカレントミラー回路は、ミラートランジスタ１０１のドレイン電流が基準電流ＩREFとなるように、ミラートランジスタ１０１のゲート電圧Ｖg1を可変させる回路もあるが、本発明の実施の形態においては、ミラートランジスタ１０１のゲートにシャント抵抗器３０２が接続されることで逆に固定化されるものとなっている。
ミラートランジスタ１０１のゲート電圧Ｖg1の可変量は、シャント抵抗器３０２の大きさに比例する。 Next, variations in drain current IDD at the time of FET threshold voltage variation will be described.
The current mirror circuit composed of the mirror transistor 101 and the amplifier transistor 102 includes a circuit for varying the gate voltage Vg1 of the mirror transistor 101 so that the drain current of the mirror transistor 101 becomes the reference current IREF. In the embodiment, the shunt resistor 302 is connected to the gate of the mirror transistor 101 to be fixed reversely.
The variable amount of the gate voltage Vg 1 of the mirror transistor 101 is proportional to the size of the shunt resistor 302.

ここで、ＦＥＴしきい値電圧が変動すると、ミラートランジスタ１０１のゲート電圧Ｖg1が固定化されているために、ミラートランジスタ１０１のドレイン電流ＩREFが変動する。具体的には、ＦＥＴしきい値電圧増加時に電流ＩREFは減少し、ＦＥＴしきい値電圧減少時に電流ＩREFは増加する。
また、同時に、アンプトランジスタ１０２のゲート順方向電流Ｉg2は、ＦＥＴしきい値電圧増加時に増加し、ＦＥＴしきい値電圧減少時に減少する。
一方、シャント抵抗器３０２を流れる電流は、ゲート電圧Ｖg1が固定されているため変動は少ない。 Here, when the FET threshold voltage fluctuates, since the gate voltage Vg1 of the mirror transistor 101 is fixed, the drain current IREF of the mirror transistor 101 fluctuates. Specifically, current IREF decreases when the FET threshold voltage increases, and current IREF increases when the FET threshold voltage decreases.
At the same time, the gate forward current Ig2 of the amplifier transistor 102 increases when the FET threshold voltage increases and decreases when the FET threshold voltage decreases.
On the other hand, the current flowing through the shunt resistor 302 fluctuates little because the gate voltage Vg1 is fixed.

ＦＥＴしきい値電圧がΔＶth変動した時の基準電流ＩREFの変動量をΔＩREF、アンプトランジスタ１０２のゲート電流Ｉg2の変動量をΔＩg2とし、簡単化のため、シャント抵抗器３０２を流れる電流は変動しないと仮定すると、負荷６０１を流れる電流Ｉloadの変動量ΔＩloadは、ΔＩg2−ΔＩREFとなる。ここで、ΔＩREFは、調整可能なパラメータである。
また、ドレイン・ゲート間抵抗器３０３の抵抗値をＲ３とし、負荷６０１が抵抗性負荷である場合、負荷６０１での電圧降下の変動量がΔＶth＋Ｒ３×ΔＩg2となるようなΔＩloadとすべくΔＩREFを適宜調整した場合、アンプトランジスタ１０２のゲート電圧変動量ΔＶg2はΔＶthと一致し、ドレイン電流ＩDDのばらつきは発生しない。 Assuming that the variation of the reference current IREF when the FET threshold voltage varies by ΔVth is ΔIREF, the variation of the gate current Ig2 of the amplifier transistor 102 is ΔIg2, and the current flowing through the shunt resistor 302 does not vary for simplification. Assuming that the variation amount ΔIload of the current Iload flowing through the load 601 is ΔIg2−ΔIREF. Here, ΔIREF is an adjustable parameter.
Further, when the resistance value of the drain-gate resistor 303 is R3 and the load 601 is a resistive load, ΔIREF is appropriately set to ΔIload such that the variation of the voltage drop at the load 601 is ΔVth + R3 × ΔIg2. When adjustment is made, the gate voltage fluctuation amount ΔVg2 of the amplifier transistor 102 matches ΔVth, and the fluctuation of the drain current IDD does not occur.

このとき、各トランジスタのゲート電圧の関係は、Ｖg1＜Ｖg2、ΔＶg1＜ΔＶth、ΔＶg2＝ΔＶthとなっている。
また、負荷６０１が定電流特性を有している場合であっても、ミラートランジスタ１０１のドレイン電圧の変動量ΔＶd1が、ΔＶth＋Ｒ３×ΔＩg2となるようΔＩREFを適宜調整することで、同様の作用、効果を得ることが可能である。 At this time, the relationship of the gate voltage of each transistor is Vg1 <Vg2, ΔVg1 <ΔVth, and ΔVg2 = ΔVth.
Further, even when the load 601 has a constant current characteristic, the same operation and effect can be achieved by appropriately adjusting ΔIREF so that the variation amount ΔVd1 of the drain voltage of the mirror transistor 101 becomes ΔVth + R3 × ΔIg2. It is possible to get

次に、上述の基本回路の具体的回路構成例の第１の実施例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の実施例は、図１における負荷６０１を抵抗負荷で構成したものである。 Next, a first embodiment of a specific circuit configuration example of the above-described basic circuit will be described with reference to FIG.
In addition, about the component same as the component shown by FIG. 1, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and below, it demonstrates focusing on a different point.
In this first embodiment, the load 601 in FIG. 1 is configured by a resistive load.

すなわち、負荷抵抗器３０４が負荷としてミラートランジスタ１０１のドレインと電源電圧端子１４との間に直列接続されて設けられたものとなっている。
各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、アンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、ゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝２００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、負荷抵抗器３０４の抵抗値Ｒ４＝１７ｋΩである。なお、本回路は、電源電圧ＶDD＝３．３Ｖ時にドレイン電流ＩDD＝８ｍＡとなるように設定されている。 That is, the load resistor 304 is connected in series between the drain of the mirror transistor 101 and the power supply voltage terminal 14 as a load.
Specific circuit constants of each element are: mirror transistor 101 is an enhancement type FET, total gate width Wgt1 = 12 μm, amplifier transistor 102 is an enhancement type FET, total gate width Wgt2 = 200 μm, resistance value R1 of gate resistor 301 The resistance value R2 of the shunt resistor 302 is 200 kΩ, the resistance value R3 of the drain-gate resistor 303 is 15 kΩ, and the resistance value R4 of the load resistor 304 is 17 kΩ. The circuit is set so that the drain current IDD = 8 mA when the power supply voltage VDD = 3.3V.

この第１の実施例においては、図１に示された基本回路と異なり、図１における基準電圧端子１３が、電源電圧端子１４と共通化されているが、電源電圧ＶDDの増加と同時に基準電圧ＶＲＥＦも増加する条件下で、電源電圧依存性シミュレーションを実施するためであり、ＤＣ特性上は、図１に示された基本回路との違いは無い。 In the first embodiment, unlike the basic circuit shown in FIG. 1, the reference voltage terminal 13 in FIG. 1 is shared with the power supply voltage terminal 14, but the reference voltage is simultaneously increased with the increase of the power supply voltage VDD. This is to perform power supply voltage dependency simulation under the condition that VREF also increases, and there is no difference in DC characteristics from the basic circuit shown in FIG.

図３（Ａ）には、この第１の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図３（Ｂ）には、この第１の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。 The simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the amplifier transistor 102 on the power supply voltage VDD in FIG. 3A is shown in FIG. The simulation result of the dependency of the drain current IDD on the FET threshold voltage Vth in the embodiment of the present invention, and the dependency on the FET threshold voltage Vth of the difference between the gate voltage Vg2 of the amplifier transistor 102 and the FET threshold voltage Vth. The simulation results of are shown, and the contents thereof will be described below with reference to the same figure.

まず、図３（Ａ）において、横軸は電源電圧ＶDDを、縦軸はドレイン電流ＩDDとゲート電圧Ｖg2を、それぞれ表している。
図３（Ａ）において、電源電圧ＶDDの変化に対するドレイン電流ＩDDの変化が実線の特性線で、電源電圧ＶDDの変化に対するゲート電圧Ｖg2の変化が破線の特性線で、それぞれ示されている。 First, in FIG. 3A, the horizontal axis represents the power supply voltage VDD, and the vertical axis represents the drain current IDD and the gate voltage Vg2.
In FIG. 3A, the change of the drain current IDD with respect to the change of the power supply voltage VDD is shown by a solid characteristic line, and the change of the gate voltage Vg2 with respect to the change of the power supply voltage VDD is shown by a broken characteristic line.

また、図３（Ｂ）において、横軸はＦＥＴしきい値電圧Ｖthを、縦軸はドレイン電流ＩDDと、ゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差を、それぞれ表している。
図３（Ｂ）において、ＦＥＴしきい値電圧Ｖthの変化に対するドレイン電流ＩDDの変化が実線の特性線で示されている。
また、図３（Ｂ）において、ＦＥＴしきい値電圧Ｖthの変化に対するゲート電圧Ｖg2の変化は、ゲート電圧Ｖg2の変化そのものをプロットするのではなく、（Ｖg2−Ｖth）をプロットしたものを破線によりゲート電圧Ｖg2の変化特性として示している。 In FIG. 3B, the horizontal axis represents the FET threshold voltage Vth, and the vertical axis represents the difference between the drain current IDD and the gate voltage Vg2 and the FET threshold voltage Vth.
In FIG. 3B, the change of the drain current IDD with respect to the change of the FET threshold voltage Vth is shown by a solid characteristic line.
Further, in FIG. 3B, the change of the gate voltage Vg2 with respect to the change of the FET threshold voltage Vth does not plot the change of the gate voltage Vg2 itself, but plots (Vg2-Vth) by a broken line. It is shown as a change characteristic of the gate voltage Vg2.

同図によれば、抵抗負荷の電源電圧依存性を反映して、ゲート電圧Ｖg2及びドレイン電流ＩDDは、電源電圧依存性が大きいことが理解できる（図３（Ａ）参照）。
一方、ＦＥＴしきい値電圧の変動に対してゲート電圧Ｖg2は、従来回路と異なり、追従しており、ドレイン電流ＩDDのばらつきが非常に少ないことが理解できる（図３（Ｂ）参照）。 According to the figure, it can be understood that the gate voltage Vg2 and the drain current IDD have large power supply voltage dependence, reflecting the power supply voltage dependence of the resistive load (see FIG. 3A).
On the other hand, it can be understood that the gate voltage Vg2 follows the fluctuation of the FET threshold voltage unlike the conventional circuit, and the fluctuation of the drain current IDD is very small (see FIG. 3B).

次に、上述の基本回路の具体的回路構成例の第２の実施例について、図４を参照しつつ説明する。
なお、図１、又は、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、図１における負荷６０１を、負荷とアクティブロードトランジスタとを有する定電流負荷で構成したものである。 Next, a second example of the specific circuit configuration of the basic circuit described above will be described with reference to FIG.
In addition, about the component same as the component shown by FIG. 1 or FIG. 2, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and below, it demonstrates focusing on a different point.
In this second embodiment, the load 601 in FIG. 1 is configured by a constant current load having a load and an active load transistor.

すなわち、デプレッション型ＦＥＴを用いたアクティブロードトランジスタ１０４のソースは、抵抗器３０４を介してミラートランジスタ１０１のドレインに接続されると共に、ミラートランジスタ１０１のドレインにはアクティブロードトランジスタ１０４のゲートが接続されている。
そして、アクティブロードトランジスタ１０４のドレインは、電源電圧端子１４に接続されている。 That is, the source of the active load transistor 104 using a depletion type FET is connected to the drain of the mirror transistor 101 via the resistor 304, and the drain of the mirror transistor 101 is connected to the gate of the active load transistor 104. There is.
The drain of the active load transistor 104 is connected to the power supply voltage terminal 14.

各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、アンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、アクティブロードトランジスタ１０４がデプレッション型ＦＥＴで、総ゲート幅Ｗgt4＝２００μｍ、ゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝３００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、抵抗器３０４の抵抗値Ｒ４＝１．６ｋΩである。
図２に示された第１の実施例と比べると、シャント抵抗器３０２の抵抗値が大きく、ＦＥＴしきい値電圧変動時の基準電流ＩREFの変動量ΔＩREFを減少させる構成となっている。 The specific circuit constant of each element is that the mirror transistor 101 is an enhancement type FET, the total gate width Wgt1 = 12 μm, the amplifier transistor 102 is an enhancement type FET, the total gate width Wgt2 = 200 μm, and the active load transistor 104 is a depletion type FET The total gate width Wgt4 = 200 μm, the resistance R1 of the gate resistor 301 = 15 kΩ, the resistance R2 of the shunt resistor 302 = 300 kΩ, the resistance R3 of the drain-gate resistor 303 = 15 kΩ, the resistance of the resistor 304 The value R4 is 1.6 kΩ.
Compared to the first embodiment shown in FIG. 2, the resistance value of the shunt resistor 302 is large, and the variation amount ΔIREF of the reference current IREF at the time of the FET threshold voltage variation is reduced.

図５（Ａ）には、この第２の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図５（Ｂ）には、この第２の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図５（Ａ）は、先の図３（Ａ）に、図５（Ｂ）は、先の図３（Ｂ）に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。 The simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the amplifier transistor 102 on the power supply voltage VDD in FIG. 5A is shown in FIG. The simulation result of the dependency of the drain current IDD on the FET threshold voltage Vth in the embodiment of the present invention, and the dependency on the FET threshold voltage Vth of the difference between the gate voltage Vg2 of the amplifier transistor 102 and the FET threshold voltage Vth. The simulation results of are shown, and the contents thereof will be described below with reference to the same figure.
5A is a characteristic diagram according to FIG. 3A, and FIG. 5B is a characteristic diagram according to FIG. 3B. Detailed description of the second time is omitted.

図５（Ｂ）によれば、定電流負荷であってもドレイン電流ＩDDのばらつき低減が可能であることが理解できる。
なお、このシミュレーションでは、デプレッション型ＦＥＴのしきい値電圧は固定されており、アクティブロードトランジスタのしきい値電圧Ｖthのばらつきは考慮されていない。
また、定電流負荷のため、ドレイン電流ＩDDの電源電圧依存性は、図３（Ａ）に比べて小さいが、完全には無くなっていないことが理解できる（図５（Ａ）参照）。これは、アンプトランジスタ１０２のドレイン電圧増加が原因である。 According to FIG. 5B, it can be understood that variation in drain current IDD can be reduced even with a constant current load.
In this simulation, the threshold voltage of the depletion FET is fixed, and the variation of the threshold voltage Vth of the active load transistor is not taken into consideration.
Further, it can be understood that although the power supply voltage dependency of the drain current IDD is smaller than that of FIG. 3A because of the constant current load, it is not completely eliminated (see FIG. 5A). This is because the drain voltage of the amplifier transistor 102 is increased.

次に、上述の基本回路の具体的回路構成例の第３の実施例について、図６を参照しつつ説明する。
なお、図１、図２、又は、図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、図８に示された従来回路に本発明を適用した場合の構成例である。
なお、図６においては、図８における構成要素の符号に代えて、図２に示された構成と同一構成部分の構成要素については、図２に示された構成要素と同一の符号を付し、また、図２の構成と異なる構成要素については、新たな符号を付して、以下、図２に示された構成と異なる部分を中心に説明することとする。 Next, a third example of the specific circuit configuration of the basic circuit described above will be described with reference to FIG.
In addition, about the component same as the component shown by FIG.1, FIG.2, or FIG.4, the same code | symbol is attached | subjected, the detailed description is abbreviate | omitted, and, below, it demonstrates focusing on a different point Do.
The third embodiment is a configuration example in which the present invention is applied to the conventional circuit shown in FIG.
6, in place of the reference numerals of the constituent elements in FIG. 8, the constituent elements of the same components as those shown in FIG. 2 are designated by the same reference numerals as the constituent elements shown in FIG. Also, components different from the configuration of FIG. 2 are given new reference numerals, and in the following, description will be made focusing on portions different from the configuration shown in FIG.

まず、ミラートランジスタ１０１のドレインと電源電圧端子１４との間には、ミラートランジスタ１０１のドレイン側から、第１の負荷抵抗器３０４、第２の負荷抵抗器３０５が順に直列接続されて設けられている。
第１のアンプトランジスタ１０２のドレインとインダクタ５０１の一端との間には、第２のアンプトラジスタ１０３が直列接続されて設けられている。すなわち、第１のアンプトランジスタ１０２のドレインには、第２のアンプトランジスタ１０３のソースが接続され、第２のアンプトランジスタ１０３のドレインは、インダクタ５０１の一端とドレイン用ＤＣカットキャパシタ４０２の接続点に接続されている。 First, between the drain of the mirror transistor 101 and the power supply voltage terminal 14, a first load resistor 304 and a second load resistor 305 are sequentially connected in series from the drain side of the mirror transistor 101. There is.
A second amplifier transistor 103 is connected in series between the drain of the first amplifier transistor 102 and one end of the inductor 501. That is, the source of the second amplifier transistor 103 is connected to the drain of the first amplifier transistor 102, and the drain of the second amplifier transistor 103 is connected to the connection point between one end of the inductor 501 and the DC cut capacitor 402 for drain. It is connected.

そして、第２のアンプトランジスタ１０３のゲートは、第２のゲート抵抗器３０６を介して、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点に接続されると共に、バイパスキャパシタ４０３を介してグランドに接続されている。
また、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点とグランドとの間には、第１乃至第３のダイオード２０１〜２０３が直列接続されて設けられている。 The gate of the second amplifier transistor 103 is connected to the mutual connection point of the first and second load resistors 304 and 305 via the second gate resistor 306, and the bypass capacitor 403 is It is connected to the ground via.
In addition, first to third diodes 201 to 203 are connected in series between the connection point of the first and second load resistors 304 and 305 and the ground.

すなわち、第１のダイオード２０１のアノードは、第１及び第２の負荷抵抗器３０４，３０５の相互の接続点に接続される一方、カソードは、第２のダイオード２０２のアノードに接続されている。
そして、第２のダイオード２０２のカソードは、第３のダイオード２０３のアノードに接続され、第３のダイオード２０３のカソードは、グランドに接続されたものとなっている。 That is, the anode of the first diode 201 is connected to the mutual connection point of the first and second load resistors 304 and 305, while the cathode is connected to the anode of the second diode 202.
The cathode of the second diode 202 is connected to the anode of the third diode 203, and the cathode of the third diode 203 is connected to the ground.

各素子の具体的な回路定数は、ミラートランジスタ１０１がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt1＝１２μｍ、第１のアンプトランジスタ１０２がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt2＝２００μｍ、第２のアンプトランジスタ１０３がエンハンスメント型ＦＥＴで、総ゲート幅Ｗgt3＝２００μｍ、第１のゲート抵抗器３０１の抵抗値Ｒ１＝１５ｋΩ、シャント抵抗器３０２の抵抗値Ｒ２＝１００ｋΩ、ドレイン・ゲート間抵抗器３０３の抵抗値Ｒ３＝１５ｋΩ、第１の負荷抵抗器３０４の抵抗値Ｒ４＝７ｋΩ、第２の負荷抵抗器３０５の抵抗値Ｒ５＝４．５ｋΩ、第２のゲート抵抗器３０６の抵抗値Ｒ６＝１５ｋΩである。
図２に示された第１の実施例と比べると、シャント抵抗器３０２の抵抗値が小さく、ＦＥＴしきい値電圧変動時の基準電流ＩREFの変動量ΔＩREFを増加させる構成となっている。 The specific circuit constant of each element is that the mirror transistor 101 is an enhancement type FET, the total gate width Wgt1 = 12 μm, the first amplifier transistor 102 is an enhancement type FET, the total gate width Wgt2 = 200 μm, and the second amplifier transistor 103 is an enhancement type FET, the total gate width Wgt3 = 200 μm, the resistance R1 of the first gate resistor 301 = 15 kΩ, the resistance R2 of the shunt resistor 302 = 100 kΩ, the resistance R3 of the drain-gate resistor 303 The resistance value R4 of the first load resistor 304 is 7 kΩ, the resistance value R5 of the second load resistor 305 is 4.5 kΩ, and the resistance value R6 of the second gate resistor 306 is 15 kΩ.
Compared to the first embodiment shown in FIG. 2, the resistance value of the shunt resistor 302 is smaller, and the variation amount ΔIREF of the reference current IREF at the time of the FET threshold voltage variation is increased.

図７（Ａ）には、この第３の実施例におけるドレイン電流ＩDDとアンプトランジスタ１０２のゲート電圧Ｖg2の、電源電圧ＶDDに対する依存性のシミュレーション結果が、図７（Ｂ）には、この第３の実施例におけるドレイン電流ＩDDのＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果、及び、アンプトランジスタ１０２のゲート電圧Ｖg2とＦＥＴしきい値電圧Ｖthとの差のＦＥＴしきい値電圧Ｖthに対する依存性のシミュレーション結果が、それぞれ示されており、以下、同図を参照しつつ、その内容について説明する。
なお、図７（Ａ）は、先の図３（Ａ）に、図７（Ｂ）は、先の図３（Ｂ）に、それぞれ準じた特性線図であるので、その具体的な構成についての再度の詳細な説明は省略する。 The simulation result of the dependency of the drain current IDD and the gate voltage Vg2 of the amplifier transistor 102 on the power supply voltage VDD in FIG. 7A is shown in FIG. The simulation result of the dependency of the drain current IDD on the FET threshold voltage Vth in the embodiment of the present invention, and the dependency on the FET threshold voltage Vth of the difference between the gate voltage Vg2 of the amplifier transistor 102 and the FET threshold voltage Vth. The simulation results of are shown, and the contents thereof will be described below with reference to the same figure.
FIG. 7A is a characteristic diagram according to FIG. 3A, and FIG. 7B is a characteristic diagram according to FIG. 3B. Detailed description of the second time is omitted.

図７（Ｂ）によれば、従来回路のような複雑なアンプ回路の構成であっても、ドレイン電流ＩDDのばらつき低減が可能であることが理解できる。
また、ドレイン電流ＩDDの電源電圧依存性は、定電流負荷である図４の回路に比べて遜色なく（図５（Ａ）及び図７（Ａ）参照））、十分実用に耐えるものである。これは、カスコード接続アンプ構成のため、第１のアンプトランジスタ１０２のドレイン電圧増加が少ないことによるものである。 According to FIG. 7B, it can be understood that the variation of the drain current IDD can be reduced even with the configuration of a complicated amplifier circuit such as the conventional circuit.
Further, the power supply voltage dependency of the drain current IDD is sufficiently comparable to that of the circuit of FIG. 4 which is a constant current load (see FIGS. 5A and 7A) and sufficiently withstands practical use. This is because the increase in drain voltage of the first amplifier transistor 102 is small because of the cascode connection amplifier configuration.

なお、本発明の実施の形態における回路は、例えば、図示はしないが、アンプトランジスタ１０２のソースに抵抗器等を挿入するなどして、カレントミラー回路のトランジスタ対の回路対称性を崩したとしても、シャント抵抗器３０２及びミラートランジスタ１０１の総ゲート幅を適宜調整することで、ドレイン電流ＩDDのばらつきを低減させることが可能である。
以上、説明したように、本発明に係る高周波増幅器は、カレントミラー回路の理想動作を妨げる原因であった、ソース接地のアンプトランジスタのゲート順方向電流の存在と基準電流の変動に対して、抵抗バイアスにより意図的にカレントミラー動作を妨げるようにすることで、最終的なドレイン電流ＩDDのばらつき低減が得られるよう調整可能である。
また、本発明に係る高周波増幅器は、カレントミラー回路の負荷の種類やアンプ回路の複雑さに関わらず、ＦＥＴしきい値電圧変動時のドレイン電流ＩDDのばらつきを低減可能としており、製造歩留まりの向上に資するものである。 Although the circuit in the embodiment of the present invention is not illustrated, for example, even if a resistor or the like is inserted into the source of amplifier transistor 102, the circuit symmetry of the transistor pair of the current mirror circuit is broken. By appropriately adjusting the total gate widths of the shunt resistor 302 and the mirror transistor 101, it is possible to reduce the variation of the drain current IDD.
As described above, the high frequency amplifier according to the present invention has resistance against the presence of the forward current of the gate of the source-grounded amplifier transistor and the fluctuation of the reference current, which is the cause for preventing the ideal operation of the current mirror circuit. By intentionally interfering with the current mirror operation by the bias, it is possible to adjust so as to obtain the final variation reduction of the drain current IDD.
Further, the high frequency amplifier according to the present invention can reduce variations in drain current IDD when the FET threshold voltage fluctuates regardless of the type of load of the current mirror circuit and the complexity of the amplifier circuit, thereby improving the manufacturing yield. It contributes to

ソース接地ＦＥＴを用いた増幅器のドレイン電流のばらつき低減と製造歩留まりの向上が所望される高周波増幅器に適用できる。 The present invention can be applied to a high frequency amplifier where it is desired to reduce the variation in drain current of an amplifier using a source-grounded FET and to improve the manufacturing yield.

３０２…シャント抵抗器
３０３…ドレイン・ゲート間抵抗器
１０１…ミラートランジスタ
１０２，１０３…アンプトランジスタ 302: Shunt resistor 303: drain-gate resistor 101: mirror transistor 102, 103: amplifier transistor

Claims

It has a source-grounded first and second field effect transistor, the gates of each of the first and second field effect transistors are connected to each other, and the current of the first field effect transistor is used as a reference current A high frequency amplifier which can control a drain current of the second field effect transistor which amplifies a high frequency signal by configuring a current mirror circuit with the first and second field effect transistors.
A gate resistor is connected between the gates of the first and second field effect transistors, and a shunt resistor is connected between the gate of the first field effect transistor and the ground, the first electric field A drain-gate resistor is connected between the drain of the effect transistor and the gate of the second electric field transistor, and a reference voltage can be applied to the drain of the first field effect transistor through a load. Together with
The drain current of the first field effect transistor is adjusted by the shunt resistor between the gate of the first field effect transistor and the ground, and the gate voltage Vg1 of the first field effect transistor and the second voltage of the first field effect transistor are adjusted. The relationship between the field effect transistor gate voltage Vg2 is Vg1 <Vg2 , and the relationship between the variation amount ΔVg2 of the gate voltage of the second field effect transistor and the variation amount ΔVth of the FET threshold voltage is ΔVg2 = ΔVth by high-frequency amplifier according to claim Rukoto.

The high frequency amplifier according to claim 1, wherein a source of the first or second field effect transistor is connected to the ground via a resistor or an inductor.

The first or second field effect transistor is an enhancement type field effect transistor in which the gate is formed of a Schottky junction or a pn junction, and a gate forward current flows. The high frequency amplifier according to claim 1 or claim 2.