JP6500203B2 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Description

本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関し、より詳しくは、酸化物半導体を利用した薄膜トランジスタ及びその製造方法に関する。

一般に、液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式のディスプレイは、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を複数備える。

近年、薄膜トランジスタの半導体層（チャネル層）の材料として酸化物半導体を用いることが提案されている。酸化物半導体は、移動度が高く、低温で大面積基板への成膜が可能であるなど、優れた特性を有することが知られている。このため、酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が盛んに行われている。酸化物半導体の一例として、ＩｎＧａＺｎＯ（非特許文献１）、又は、ＩｎＳｉＯ（非特許文献２）などがある。

H.Omura,H.Kumomi,K.Nomura,T.Kamiya,M.Hirano and H.Hosono, J.Appl.Phys., 105, 93712(2009) N.Mitoma,S.Aikawa,X.Gao,T.Kizu,M.Shimizu,M.-F.Lin,T.Nabatame and K.Tsukagozhi, Appl.Phys.Lett., 104,102103(2014)

酸化物半導体としてＩｎＳｉＯを用いたＴＦＴは、酸素との結合エネルギーが大きい珪素（Ｓｉ）を酸化インジウム（ＩｎＯ）中に添加させて特性の安定化を図ったものであるが、発明者らによる追実験により、ＩｎＳｉＯを用いたＴＦＴであっても、水素に対する耐性（水素耐性）はＩＧＺＯを用いたＴＦＴと同程度であることが明らかとなった。したがって、ＩｎＳｉＯを用いたＴＦＴであっても、水素の影響を抑制するような対策を講じることが必要となる。

本発明は、このような課題を解決するためになされたものであり、特性が安定した高い信頼性を有する薄膜トランジスタ及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様に係る薄膜トランジスタは、ゲート電極と、前記ゲート電極と対向する酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配されたゲート絶縁層と、前記酸化物半導体層に電気的に接続されたソース電極及びドレイン電極と、を備え、前記酸化物半導体層は、少なくともインジウムと珪素を含む酸化物で構成され、第１領域と当該第１領域よりも前記ゲート絶縁層に近い領域である第２領域とを有し、前記第１領域は、前記第２領域よりも珪素濃度が高いことを特徴とする。

本発明によれば、優れたＴＦＴ特性を維持しつつ優れた水素耐性を有するので、特性が安定した高い信頼性を有する薄膜トランジスタを実現することができる。

実施の形態に係る薄膜トランジスタの構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法における基板準備工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法におけるアンダーコート層形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁層形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法における保護層形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法におけるコンタクトホール形成工程の構成を模式的に示す断面図である。 実施の形態に係る薄膜トランジスタの製造方法におけるソース・ドレイン電極形成工程の構成を模式的に示す断面図である。 珪素濃度が３．３ａｔ％のＩｎＳｉＯ膜をチャネル層に用いたＴＦＴの電流−電圧特性を示す図である。 珪素濃度が５．５ａｔ％のＩｎＳｉＯ膜をチャネル層に用いたＴＦＴの電流−電圧特性を示す図である。 珪素濃度が６．８ａｔ％のＩｎＳｉＯ膜をチャネル層に用いたＴＦＴの電流−電圧特性を示す図である。 珪素濃度が８．６ａｔ％のＩｎＳｉＯ膜をチャネル層に用いたＴＦＴの電流−電圧特性を示す図である。 珪素濃度が９．６ａｔ％のＩｎＳｉＯ膜をチャネル層に用いたＴＦＴの電流−電圧特性を示す図である。 ＩｎＳｉＯ膜の珪素濃度とキャリア移動度と関係（珪素濃度依存）を示す図である。 ＩｎＳｉＯ膜の珪素濃度とＩｎＳｉＯ膜のシート抵抗との関係を示す図である。 水素によって酸化物半導体膜にキャリアが発生するメカニズムを説明するための図である。 酸化物半導体膜に水素が侵入しても酸化物半導体膜に含有する珪素によってキャリアが発生しないメカニズムを説明するための図である。 実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図７に示す有機ＥＬ表示装置における画素回路の電気回路図である。 変形例１に係る薄膜トランジスタの構成を模式的に示す断面図である。 変形例２に係る薄膜トランジスタの構成を模式的に示す断面図である。 変形例３に係る薄膜トランジスタの構成を模式的に示す断面図である。 変形例４に係る薄膜トランジスタの構成を模式的に示す断面図である。

＜本発明の一態様の概要＞
詳細は後述するが、発明者らの追実験により、ＩｎＳｉＯ膜の珪素濃度とＴＦＴ特性又は水素耐性との関係を調査した結果、ＩｎＳｉＯを用いたＴＦＴには、ＩｎＳｉＯにおける珪素濃度を高くすると、ＯＮ電流の低下がみられるものの、水素に対する耐性が向上するという特徴があることを突き止めた。

本発明の一態様に係る薄膜トランジスタは、このような特徴を利用したものであり、ゲート電極と、前記ゲート電極と対向する酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に配されたゲート絶縁層と、前記酸化物半導体層に電気的に接続されたソース電極及びドレイン電極と、を備え、前記酸化物半導体層は、少なくともインジウムと珪素を含む酸化物で構成され、第１領域と当該第１領域よりも前記ゲート絶縁層に近い領域である第２領域とを有し、前記第１領域は、前記第２領域よりも珪素濃度が高い。

上記構成によれば、ＩｎＳｉＯからなる酸化物半導体層におけるバックチャネル側の領域（ゲート絶縁層から離間した第１領域）の方が酸化物半導体層におけるフロントチャネル側の領域（ゲート絶縁層に近い第２領域）よりも珪素濃度が高い。

これにより、酸化物半導体層のバックチャネル側の領域での水素耐性が向上するので、バックチャネル側からの水素の影響を抑制することができる。

さらに、珪素濃度の高いＩｎＳｉＯ膜は高いシート抵抗を有する。したがって、酸化物半導体層のバックチャネル側の領域の珪素濃度を高くすることで抵抗値を大きくすることができる。これにより、バックチャネルにおけるＯＦＦリーク電流を低減することができ、優れたオフ特性を得ることができる。

一方、酸化物半導体層のフロントチャネル側の領域ではバックチャネル側の領域と比べて珪素濃度が低く保たれているため、ＯＮ電流が低下せずに優れたオン特性を維持することができる。

このように、ＩｎＳｉＯからなる酸化物半導体層において、バックチャネル側の領域をフロントチャネル側の領域よりも珪素濃度を高くすることで、優れたＴＦＴ特性を維持させつつ優れた水素耐性を確保することができるので、特定が安定した高い信頼性を有するＴＦＴを実現することができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層は、前記第１領域として形成された第１半導体層と、前記第２領域として形成された第２半導体層とを有する積層構造であるとよい。

この構成により、珪素濃度が相対的に高い第１半導体層によって水素耐性を確保することができる。また、酸化物半導体層を積層構造とすることによって、スパッタなどによる連続成膜によって第２半導体層と第１半導体層とを形成することができる。これにより、液晶ディスプレイ用途等のシリコンＴＦＴの製造ライン設備（既存設備）を利用することができ、製造コスト及び製造タクトを抑えることができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記第１半導体層の珪素濃度は、６．５ａｔ％以上であるとよい。

これにより、第１半導体層において、実効的な水素耐性を確保することができる。したがって、バックチャネル側からの水素の進入を効果的に抑制できる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記第１半導体層の珪素濃度は、１１．７ａｔ％以上であるとよい。

これにより、第１半導体層における水素耐性が劇的に向上する。したがって、バックチャネル側からの水素の進入を一層抑制できる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記第２半導体層の珪素濃度は、６．５ａｔ％未満であるとよい。

これにより、フロントチャネル側に位置する第２半導体層の抵抗値を小さくできるので、ＯＮ電流を容易に維持することができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層の珪素濃度は、前記酸化物半導体層に含有される水素濃度よりも高いとよい。

これにより、さらに水素の影響を抑制することができるので、安定した特性を有するＴＦＴが得られる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記１半導体層の膜厚は、５ｎｍ以上であるとよい。

これにより、水素の進入を抑制できる効果を十分に発揮させることができる。したがって、安定した特性を有するＴＦＴを得ることができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記第２半導体層の膜厚は、１５ｎｍ以上であるとよい。

これにより、フロントチャネル側に位置する抵抗値の小さい第２半導体層を十分確保できるので、ＯＮ電流を一層容易に維持することができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層の膜厚は、２０ｎｍ以上であるとよい。

これにより、十分なチャネル領域を確保できるので、優れた特性を有するＴＦＴを実現できる。また、酸化物半導体層の加工プロセス（パターニング）が十分可能になる。さらに、酸化物半導体層の膜厚を２０ｎｍ以上にすることで、第１半導体層の膜厚を２０ｎｍ以上にすることが可能となるので、アニール処理等によって水素が拡散する場合であっても、珪素濃度が高い第１半導体層によって、酸化物半導体層に水素が混入することを効果的にブロックできる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層における珪素濃度は、前記ゲート絶縁層側とは反対側の界面に近づくにつれて連続的に増加しているとよい。

これにより、酸化物半導体層の組成が連続的に変化するので、酸化物半導体層のバルク中の欠陥を抑制することができる。また、酸化物半導体層におけるゲート絶縁層側とは反対側の界面における欠陥（界面準位）を低減することができる。したがって、さらに優れた特性を有するＴＦＴが得られる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記ゲート電極、前記ゲート絶縁層及び前記酸化物半導体層が、この順番で基板上に積層されており、前記ソース電極及び前記ドレイン電極は、前記酸化物半導体層の上方に形成されるとよい。

この構成により、シリコンＴＦＴの製造ライン設備（既存設備）との整合性が高くなるので、製造コストを抑えることができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、さらに、前記酸化物半導体層上に保護層を備えるとよい。

これにより、酸化物半導体層のバックチャネル側の領域におけるプロセスダメージを低減することができる。例えば、酸化物半導体層のバックチャネル側の表面がエッチング工程で曝されなくなる。このため、面内で均一な特性を有するＴＦＴを得ることができる。

また、本発明の一態様に係る薄膜トランジスタにおいて、前記酸化物半導体層、前記ゲート絶縁層及び前記ゲート電極が、この順番で基板上に積層されており、前記ソース電極及び前記ドレイン電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層に接続されているとよい。

この構成により、ＴＦＴサイズを小さくすることができるので高精細化が可能となる。

また、本発明の一態様に係る薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、前記ゲート電極と対向する酸化物半導体層を形成する工程と、前記ゲート電極と前記酸化物半導体層との間にゲート絶縁層を形成する工程と、前記酸化物半導体層に電気的に接続されたソース電極及びドレイン電極を形成する工程とを含み、前記酸化物半導体層は、少なくともインジウムと珪素を含む酸化物で構成され、第１領域と当該第１領域よりも前記ゲート絶縁層に近い領域である第２領域とを有し、前記第１領域は、前記第２領域よりも珪素濃度が高い。

これにより、バックチャネル側からの水素の影響を抑制でき、かつ、ＯＮ電流の低下を抑制して優れたＴＦＴ特性を維持することができる。したがって、安定した特性を有するＴＦＴを歩留まりよく製造することができる。

＜実施の形態＞
以下、本発明の一実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成部材については同一の符号を付しており、重複する説明は省略又は簡略化する。

（薄膜トランジスタの構造）
まず、実施の形態に係る薄膜トランジスタ１について、図１を用いて説明する。図１は、実施の形態に係る薄膜トランジスタの構成を模式的に示す断面図である。なお、図１は、ＴＦＴアレイ基板を示しており、図１には２つの薄膜トランジスタ１が図示されている。

図１に示すように、薄膜トランジスタ１は、酸化物半導体層をチャネル層とするボトムゲート型の酸化物半導体ＴＦＴである。また、本実施の形態における薄膜トランジスタ１は、チャネル保護型であって、トップコンタクト構造が採用されている。

薄膜トランジスタ１は、基板１０と、アンダーコート層２０と、ゲート電極３０と、ゲート絶縁層４０と、酸化物半導体層５０と、保護層６０と、ソース電極７０Ｓ及びドレイン電極７０Ｄとを備える。

以下、本実施の形態に係る薄膜トランジスタ１の各構成部材について詳述する。

基板１０は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料からなるガラス基板である。基板１０は、ガラス基板に限るものではなく、例えば、ポリイミド、ポリアミド、ポリアミドイミド、ポリエステル、ポリカーボネート、ポリメチルメタクリレート、ポリウレア、ポリアセタール、ポリエーテルケトン、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリアリレート等のプラスチック材料からなるプラスチック基板（樹脂基板）等であってもよい。

なお、基板１０は、リジッド基板ではなく、可撓性を有するフレキシブル基板（フィルム基板）であってもよい。また、ガラス基板を支持基板として、その上にポリイミドなどのプラスチック材料を形成した形態であってもよい。

アンダーコート層２０は、基板１０上に形成されている。アンダーコート層２０を形成することによって、基板１０（ガラス基板）の中に含まれるナトリウム及びリン等の不純物又は大気中から透過される水分等が、酸化物半導体層５０に進入することを抑制することができる。また、アンダーコート層２０は、レーザアニール等の高温熱処理プロセスにおいて、基板１０への熱の影響を緩和させる役割も担う。

アンダーコート層２０は、酸化物絶縁層又は窒化物絶縁層を用いた単層絶縁層又は積層絶縁層である。一例として、アンダーコート層２０としては、窒化シリコン（ＳｉＮ_ｘ）、酸化シリコン（ＳｉＯ_ｙ）、酸窒化シリコン（ＳｉＯ_ｙＮ_ｘ）又は酸化アルミニウム（ＡｌＯ_ｘ）等の単層膜、あるいは、これらの積層膜を用いることができる。アンダーコート層２０の膜厚は、例えば、１００ｎｍ〜２０００ｎｍ程度である。なお、アンダーコート層２０は、必ずしも形成する必要はない。

ゲート電極３０は、基板１０の上方に位置し、例えば、基板１０の上方に形成される。本実施の形態において、ゲート電極３０は、アンダーコート層２０上に所定形状でパターン形成される。ゲート電極３０は、導電性材料によって構成され、単層構造又は多層構造からなる。導電性材料としては、例えば、金属又は合金を用いることができる。金属又は合金としては、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極２の膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度である。

ゲート絶縁層４０は、ゲート電極３０と酸化物半導体層５０との間に配される。本実施の形態において、ゲート絶縁層４０は、少なくともゲート電極３０の上方に形成される。具体的には、ゲート絶縁層４０は、ゲート電極３０を覆うようにアンダーコート層２０上の全面に形成されている。

ゲート絶縁層４０は、電気絶縁性材料によって構成され、単層構造又は多層構造からなる。電気絶縁性材料としては、例えば、酸化シリコン（ＳｉＯ_ｙ）、窒化シリコン（ＳｉＮ_ｘ）、酸窒化シリコン（ＳｉＯ_ｙＮ_ｘ）、酸化アルミニウム（ＡｌＯ_ｚ）、酸化タンタル（ＴａＯ_ｗ）を用いることができる。本実施の形態において、ゲート絶縁層４０は、例えば、シリコン酸化膜とシリコン窒化膜との積層膜である。ゲート絶縁層４０の膜厚は、ＴＦＴの耐圧等を考慮して設計することができ、例えば、５０ｎｍ〜５００ｎｍ程度である。

酸化物半導体層５０は、ゲート絶縁層４０上に所定形状で形成される。酸化物半導体層５０は、チャネル層として用いられ、ゲート電極と対向している。つまり、酸化物半導体層５０は、ゲート絶縁層４０を挟んでゲート電極３０と対向する領域（チャネル領域）を含む半導体層である。

酸化物半導体層５０の材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）が用いられる。具体的には、少なくともインジウム（Ｉｎ）と珪素（Ｓｉ）を含む酸化物で構成される。本実施の形態において、酸化物半導体層５０は、インジウム（Ｉｎ）、珪素（Ｓｉ）及び酸素（Ｏ）を含有し、ＩｎＳｉＯ（ＩＳＯ）によって構成されている。透明アモルファス酸化物半導体は、移動度が大きいという特質を有するだけではなく、低温成膜が可能であるため、基板１０の材料としてプラスチック材料を利用する場合に有用である。

酸化物半導体層５０は、第１領域と当該第１領域よりもゲート絶縁層４０に近い領域である第２領域とを有し、第１領域は、第２領域よりも珪素濃度が高くなっている。つまり、酸化物半導体層５０は、ゲート絶縁層４０側の領域よりも、ゲート絶縁層４０側とは反対側（保護層６０側）の領域の方が、珪素濃度が高くなっている。具体的には、酸化物半導体層５０におけるゲート絶縁層４０から離間した領域（第１領域）が、酸化物半導体層５０におけるゲート絶縁層４０に近い領域（第２領域）よりも珪素濃度が高くなっている。

本実施の形態において、酸化物半導体層５０は、積層構造であり、例えば、酸化物半導体層５０におけるゲート絶縁層４０から遠い方の第１領域として形成された第１半導体層５１と、酸化物半導体層５０におけるゲート絶縁層４０に近い方の第２領域として形成された第２半導体層５２との２積層構造である。具体的には、酸化物半導体層５０は、第２半導体層５２と、第２半導体層５２の上に形成された第１半導体層５１とからなる。

第１半導体層５１は、第２半導体層５２よりも珪素濃度（Ｓｉ濃度）が高い高珪素濃度層である。第１半導体層５１は、酸化物半導体層５０における保護層６０側（相対的にゲート絶縁層４０から遠い方）の層であって、本実施の形態では、酸化物半導体層５０の上層（上部領域）である。

一方、第２半導体層５２は、第１半導体層５１よりも珪素濃度（Ｓｉ濃度）が低い低珪素濃度層である。第２半導体層５２は、酸化物半導体層５０におけるゲート絶縁層４０側（相対的にゲート絶縁層４０に近い方）の層であって、本実施の形態では、酸化物半導体層５０の下層（下部領域）である。

このように、酸化物半導体層５０では、第１半導体層５１の珪素濃度が第２半導体層５２の珪素濃度よりも高くなっている。詳細は後述するが、珪素濃度の高い第１半導体層５１を用いることで、上層の第１半導体層５１において優れた水素耐性を実現することができる。これにより、バックチャネル側（保護層６０側）からの水素の影響を抑制することができる。さらに、珪素濃度の高いＩｎＳｉＯ膜は高いシート抵抗を有するので、バックチャネルにおけるＯＦＦリーク電流を低減することもできる。

第１半導体層５１の珪素濃度は、６．５ａｔ％以上であるとよく、好ましくは、１１．７ａｔ％以上である。これにより、第１半導体層５１における水素耐性が劇的に向上するので、バックチャネル側からの水素の影響を一層抑制できる。

また、第２半導体層５２の珪素濃度は、６．５ａｔ％未満であるとよい。これにより、フロントチャネル側に位置する第２半導体層５２の抵抗値を小さくできるので、ＯＮ電流を容易に維持することができる。

一例として、第１半導体層５１の珪素濃度は、１１．７ａｔ％であり、第２半導体層５２の珪素濃度は、６．５ａｔ％であるが、これに限るものではない。

第１半導体層５１と第２半導体層５２とは同一元素で構成されており、いずれもＩｎＳｉＯ（ＩｎＳｉＯ膜）からなる。なお、第１半導体層５１及び第２半導体層５２において、珪素は化学的に結合した状態で混入されている。

第１半導体層５１の膜厚は５ｎｍ以上であるとよい。これにより、第１半導体層５１によって酸化物半導体層５０における水素耐性を十分に発揮させることができる。したがって、水素の進入を効果的に抑制することができる。

第２半導体層５２の膜厚は、１５ｎｍ以上であるとよい。これにより、フロントチャネル側に位置する抵抗値の小さい第２半導体層５２を十分確保できるので、ＯＮ電流を一層容易に維持することができる。

また、酸化物半導体層５０のトータル膜厚は２０ｎｍ以上であるとよい。これにより、十分なチャネル領域を確保できるので、優れた特性を有するＴＦＴを実現できる。また、酸化物半導体層５０の膜厚を２０ｎｍ以上にすることで、酸化物半導体層５０の加工プロセスが十分可能になる。つまり、酸化物半導体層５０のスパッタ等による成膜とフォトリソグラフィ法及びエッチング法等によるパターニングとを容易に行うことができる。

さらに、第１半導体層５１の膜厚を２０ｎｍ以上にすることによって、アニール処理等によって水素が拡散する場合であっても、珪素濃度が高い第１半導体層５１によって、酸化物半導体層５０に水素が混入することを効果的にブロックできる。例えば、保護層６０側から拡散してくる水素によるダメージを抑制することができる。

また、酸化物半導体層５０全体の珪素濃度は、少なくとも酸化物半導体層５０全体に含有される水素濃度よりも高くなっているとよい。これにより、水素の影響を一層抑制することができる。

保護層６０は、酸化物半導体層５０の上に形成される。保護層６０は、ソース電極７０Ｓ及びドレイン電極７０Ｄを形成するときのエッチング処理において、酸化物半導体層５０のチャネル領域がエッチングされてしまうことを防止するためにチャネル領域を保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層５０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、保護層６０は、基板１０上の全面に形成された層間絶縁層である。

保護層６０は、絶縁性を有する絶縁材料によって構成される。保護層６０の材料としては、例えば、酸化物又は酸窒化物を主成分とする材料を用いることができる。酸化物又は酸窒化物を主成分とする材料としては、例えば、酸化シリコン、酸窒化シリコン、酸化アルミニウム、又は、酸化イットリウムなどの無機物を用いることができる。なお、酸化シリコンは窒化シリコンと比べて水素含有量が少ない。したがって、保護層６０として酸化シリコンを用いることによって、水素による酸化物半導体層５０の特性低下を抑制できる。また、保護層６０は、単層構造であってもよいし、積層構造であってもよい。積層構造とする場合、酸化アルミニウムは水素や酸素をブロックする作用を有するため、例えば、酸化シリコン、酸化アルミニウム、酸化シリコンの３層積層構造とするのがよい。

なお、保護層６０の材料は、無機物に限るものではなく、有機物を主成分とする材料であってもよい。

また、保護層６０には、当該保護層６０の一部を貫通するように開口部（コンタクトホール）が形成されている。この保護層６０の開口部を介して、酸化物半導体層５０とソース電極７０Ｓ及びドレイン電極７０Ｄとが接続されている。

ソース電極７０Ｓ及びドレイン電極７０Ｄは、保護層６０上に所定形状で形成されている。ソース電極７０Ｓ及びドレイン電極７０Ｄは、間隔をあけて基板水平方向に対向するように配置され、それぞれ保護層６０に形成された開口部を介して酸化物半導体層５０に電気的に接続されている。

ソース電極７０Ｓ及びドレイン電極７０Ｄは、それぞれ導電性材料によって構成されており、単層構造又は多層構造からなる。導電性材料としては、例えば、金属又は合金を用いることができる。金属又は合金としては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いることができる。本実施の形態では、ソース電極７０Ｓ及びドレイン電極７０Ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極７０Ｓ及びドレイン電極７０Ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。

また、ソース電極７０Ｓ及びドレイン電極７０Ｄの配置位置は、図１に示す位置に限るものではなく、ソース電極７０Ｓ及びドレイン電極７０Ｄと酸化物半導体層５０とが電気的に接続される位置であればよい。

なお、図示しないが、ソース電極７０Ｓ及びドレイン電極７０Ｄを覆うように保護層６０状にパッシベーション層が形成されていてもよい。パッシベーション層９の膜厚は、例えば、２０ｎｍ以上１０００ｎｍ以下とすることができる。パッシベーション層９は、例えば、酸化シリコン又は窒化シリコン等の無機材料からなる絶縁膜であり、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって成膜することができる。

（薄膜トランジスタの製造方法）
次に、実施の形態に係る薄膜トランジスタ１の製造方法について、図２Ａ〜図２Ｈを用いて説明する。図２Ａ〜図２Ｈは、実施の形態に係る薄膜トランジスタの製造方法における各工程の構成を模式的に示す断面図である。

本実施の形態に係る薄膜トランジスタ１の製造方法は、基板１０を準備する基板準備工程と、アンダーコート層２０を形成するアンダーコート層形成工程と、ゲート電極３０を形成するゲート電極形成工程と、ゲート絶縁層４０を形成するゲート絶縁層形成工程と、第１半導体層５１と第２半導体層５２とを含む酸化物半導体層５０を形成する酸化物半導体層形成工程と、保護層６０を形成する保護層形成工程と、保護層６０にコンタクトホールを形成するコンタクトホール形成工程と、ソース電極７０Ｓ及びドレイン電極７０Ｄを形成するソース・ドレイン電極形成工程とを含む。なお、その後、必要に応じて、パッシベーション層を形成するパッシベーション層形成工程を含んでいてもよい。

以下、本実施の形態における薄膜トランジスタ１の製造方法の各工程について詳細に説明する。

まず、図２Ａに示すように、基板１０を準備する。例えば、基板１０としてガラス基板を準備する。

次に、図２Ｂに示すように、基板１０上にアンダーコート層２０を形成する。プラズマＣＶＤ等によって、基板１０上に、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜又は酸化アルミニウム膜等で構成されるアンダーコート層２０を形成する。

次に、図２Ｃに示すように、基板１０の上方に所定形状のゲート電極３０を形成する。本実施の形態では、アンダーコート層２０上に金属膜（ゲート金属膜）をスパッタによって成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状にパターニングされたゲート電極３０を形成した。

次に、図２Ｄに示すように、ゲート電極３０を覆うようにゲート絶縁層４０を形成する。ゲート絶縁層４０の形成方法としては、例えば、プラズマＣＶＤ法などを用いることができる。一例として、ゲート絶縁層４０としてシリコン窒化膜をプラズマＣＶＤ法によって成膜する場合、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いることでシリコン窒化膜を成膜することができる。

次に、図２Ｅに示すように、少なくともゲート電極３０と対向するように、ゲート絶縁層４０の上方に所定形状の酸化物半導体層５０を形成する。本実施の形態では、ゲート絶縁層４０上に、第１半導体層５１と第２半導体層５２とを含む酸化物半導体層５０を島状に形成する。

具体的には、ゲート絶縁層４０上に、珪素濃度の低いＩｎＳｉＯ膜を成膜し、続いて珪素濃度の高いＩｎＳｉＯ膜を成膜し、その後、所定形状の酸化物半導体層５０となるように、珪素濃度の低いＩｎＳｉＯ膜と珪素濃度の高いＩｎＳｉＯ膜との積層膜を加工する。

ＩｎＳｉＯ膜の成膜方法としては、例えば、スパッタリング法を用いることができる。例えば、インジウム、珪素及び酸素を含むターゲット材を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ_２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加することによって、ＩｎＳｉＯ膜を成膜することができる。この場合、組成の異なるＩｎＳｉＯ膜（Ｓｉ濃度の異なるＩｎＳｉＯ膜）を成膜する方法としては、例えば、組成の異なるＩｎＳｉＯ（Ｓｉ濃度の異なるＩｎＳｉＯ）からなるターゲットを用いて同一チャンバー内で順次成膜する方法、又は、Ｉｎ_２Ｏ_３とＳｉＯ_２のターゲットを用いて、それぞれのターゲットに印加する電力比率を変化させて同時にスパッタ成膜することで組成を制御する方法等が考えられる。

また、積層膜の加工方法としては、例えば、フォトリソグラフィ法及びエッチング法を用いることができる。具体的には、まず、組成の異なるＩｎＳｉＯ膜の積層膜上に所定形状のレジストを形成し、レジストが形成されていない領域の積層膜をウェットエッチングによって除去することで、第２半導体層５２と第１半導体層５１とからなる島状の酸化物半導体層５０を形成することができる。

次に、図２Ｆに示すように、酸化物半導体層５０を覆うように保護層６０を形成する。保護層６０は、例えば、酸化物又は酸窒化物を主成分とする材料からなり、プラズマＣＶＤ法を用いて形成することができる。なお、保護層６０として、酸化アルミニウム又は酸化イットリウムを形成する場合、スパッタリング法を用いて形成してもよい。

その後、必要に応じて熱処理（アニール処理）を施すことによって、酸化物半導体層５０内に存在する酸素欠陥を補完することができ、ＴＦＴ特性を安定化させることができる。例えば、大気中（酸素雰囲気中）で、３００℃〜３５０℃の温度で１時間の熱処理を行えばよい。

熱処理の方法としては、例えば、ホットプレート、炉、レーザー照射又は赤外線照射を用いることができる。また、上記の熱処理は、エネルギーを付与することによる酸化物半導体層の安定化処理を兼ねている。安定化処理の方法としては、熱処理に限らず、例えば、紫外線照射又はＸ線照射でも同様の効果を得ることができる。なお、酸化物半導体層５０の酸素欠陥を補完するための熱処理（酸化物半導体層５０を安定化させるための工程）は、ソース電極７０Ｓ及びドレイン電極７０Ｄを形成した後、又は、その後のパッシベーション層を形成した後に行ってもよい。

次に、図２Ｇに示すように、酸化物半導体層５０の一部を露出させるように、保護層６０にコンタクトホールＣＨ（開口部）を形成する。具体的には、フォトリソグラフィ法及びエッチング法によって保護層６０の一部をエッチング除去することによって、酸化物半導体層５０におけるソース電極７０Ｓ及びドレイン電極７０Ｄとの接続部分上に開口部を形成する。例えば、保護層６０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールＣＨを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。

次に、図２Ｈに示すように、保護層６０に形成したコンタクトホールＣＨを介して酸化物半導体層５０に接続するソース電極７０Ｓ及びドレイン電極７０Ｄを形成する。本実施の形態では、例えば、保護層６０に形成したコンタクトホールＣＨを埋めるようにして保護層６０上に金属膜（ソースドレイン金属膜）を成膜した後に、フォトリソグラフィ法及びウェットエッチング法により金属膜を加工することにより、所定形状にパターニングされたソース電極７０Ｓ及びドレイン電極７０Ｄを形成した。このウェットエッチングの際に、保護層６０がエッチング保護層として機能する。

なお、図示しないが、全体を覆うようにパッシベーション層を形成してもよい。例えば、保護層６０、ソース電極７０Ｓ及びドレイン電極７０Ｄの上に、プラズマＣＶＤ等によって窒化シリコン又は酸化シリコン等からなるパッシベーション層を形成してもよい。

（作用効果）
次に、本実施の形態に係る薄膜トランジスタ１の作用効果について、本発明の一態様に至った経緯も含めて説明する。

代表的な酸化物半導体であるＩｎＧａＺｎＯ（ＩＧＺＯ）を用いたＴＦＴでは、水素の影響を受けやすく、ＴＦＴ作製時のプロセス中又はＴＦＴ作製後の駆動中において、ＴＦＴ特性が変動してしまうという課題がある。

一方、酸化物半導体としてＩｎＳｉＯを用いたＴＦＴは、酸素との結合エネルギーが大きい珪素（Ｓｉ）を酸化インジウム中に添加させて特性の安定化を図ったものである。

発明者らは、ＩｎＳｉＯを用いたＴＦＴを実現するにあたり、ＩｎＳｉＯ膜の珪素濃度とＴＦＴ特性との関係、及び、ＩｎＳｉＯ膜の珪素濃度と水素耐性との関係についての追実験を行った。

具体的には、発明者らは、まず、珪素濃度が３．３ａｔ％、５．５ａｔ％、６．８ａｔ％、８．６ａｔ％、９．６ａｔ％の組成の異なる５種類のＩｎＳｉＯ膜（単層膜）をチャネル層とするＴＦＴを作製し、ＴＦＴ特性を評価した。その結果を図３Ａ〜図３Ｅ及び図４に示す。図３Ａ〜図３Ｅは、ＩｎＳｉＯ膜の珪素濃度とＴＦＴの電流−電圧特性との関係（珪素濃度依存）を示す図である。また、図４は、ＩｎＳｉＯ膜の珪素濃度とキャリア移動度と関係（珪素濃度依存）を示す図である。

図３Ａ〜図３Ｅに示すように、ＩｎＳｉＯ膜中の珪素濃度が増加するにしたがって、ＯＮ電流が低下することが分かった。また、図３Ａ〜図３Ｅに示すように、ＩｎＳｉＯ膜中の珪素濃度が低い場合はオンオフ比が高くなっているが、ＩｎＳｉＯ膜中の珪素濃度が増加するにつれてオンオフ比が低下することも分かる。

また、図４に示すように、ＩｎＳｉＯ膜中の珪素濃度が増加するにしたがって、キャリア移動度も低下するという傾向がみられた。特に、珪素濃度が５．５ａｔ％以下のＴＦＴにおいては、キャリア移動度が１７ｃｍ^２／Ｖｓ以上という優れた性能を示すことが分かり、非特許文献２で示されているＴＦＴ特性とほぼ同等の性能を再現することができた。

さらに、本発明者らは、酸化物半導体膜として珪素濃度が０．１ａｔ％、３．３ａｔ％、６．５ａｔ％、１１．７％の組成の異なる４種類のＩｎＳｉＯ膜（３０ｎｍ）をガラス基板（６インチウェハ）に成膜し、これらのＩｎＳｉＯ膜に対して、酸化シリコン膜（ＳｉＯ膜）を介して水素を含有する窒化シリコン膜（ＳｉＮ：Ｈ）を成膜し、水素に対する耐性を評価した。その結果を図５に示す。

図５は、ＩｎＳｉＯ膜の珪素濃度とＩｎＳｉＯ膜のシート抵抗との関係（珪素濃度依存）を示す図であり、ＩｎＳｉＯ膜の珪素濃度と水素耐性との関係を示している。つまり、図５では、窒化シリコン膜の水素の影響を受けて低抵抗化した後のＩｎＳｉＯ膜のシート抵抗を示している。なお、図５では、比較のために、酸化物半導体層としてＩＧＺＯ膜を用いた場合についても図示している。また、図５における各ＩｎＳｉＯ膜のシート抵抗は、いずれもウェハ上の９点のシート抵抗の平均値である。

図５に示すように、珪素濃度が０．１ａｔ％、３．３ａｔ％のＩｎＳｉＯ膜については、いずれも、窒化シリコン成膜後に、シート抵抗が１ｋΩ前後まで下がることが分かった。また、珪素濃度が３．３ａｔ％のＩｎＳｉＯ膜は、ＩＧＺＯ膜と同程度の水素ダメージを受けることが分かった。

これに対して、ＩｎＳｉＯ膜における珪素濃度が６．５ａｔ％以上になると、窒化シリコン成膜後にシート抵抗が２ｋΩ前後までしか下がらず、シート抵抗の低下が抑制されて水素耐性が向上することが分かった。

さらに、珪素濃度が１１．７ａｔ％以上になると、窒化シリコン成膜後でもシート抵抗が２６ｋΩ前後までしか下がらず、シート抵抗の低下が著しく抑制されて水素耐性が劇的に向上することが分かった。

ここで、酸化物半導体膜における水素の影響と珪素による水素耐性向上作用とについて、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、水素によって酸化物半導体膜にキャリアが発生するメカニズムを説明するための図であり、図６Ｂは、酸化物半導体膜に水素が侵入しても酸化物半導体膜に含有する珪素によってキャリアが発生しないメカニズムを説明するための図である。

図６Ａに示すように、水素が拡散して酸化物半導体膜中に水素が侵入すると、水素は酸化物半導体膜においてドナーとして作用する。つまり、酸化物半導体膜を構成する金属と酸素とが結合している状態のものに、侵入した水素が結合（Ｍｅｔａｌ−Ｏ−Ｈ（ｉ））し、水素から電子が放出する。その結果、酸化物半導体膜のシート抵抗が低下すると考えられる。

一方、珪素濃度が高いＩｎＳｉＯ膜で水素耐性が向上したのは、図６Ｂに示すように、酸化物半導体膜中に珪素を含有させることで、水素の終端サイトが酸素から珪素へと変化（Ｍｅｔａｌ−Ｏ−Ｓｉ−Ｈ）したからであると推察される。ここで、一般的に、Ｓｉ−Ｈ結合は、電気的に不活性であることが知られている。このため、珪素を含むＩｎＳｉＯ膜では珪素が水素を補足することになるので水素からキャリアが放出されない。その結果、酸化物半導体膜のシート抵抗が低下しなくなると推察される。

このようなメカニズムから、図５において、ＩｎＳｉＯ膜における珪素濃度が０．１ａｔ％、３．３ａｔ％の場合にシート抵抗が大きく低下するのは、窒化シリコンから拡散する水素の量よりもＩｎＳｉＯ膜中に存在する珪素の量が少なかったからであると考えられる。

一方、ＩｎＳｉＯ膜における珪素濃度が６．５ａｔ％になるとシート抵抗の低下が抑制されるのは、ＩｎＳｉＯ膜中に存在する珪素が多く存在するからであると考えられる。特に、１１．７ａｔ％になると、シート抵抗の低下が劇的に抑制されるのは、窒化シリコンから拡散する水素の量に対してＩｎＳｉＯ膜中に存在する珪素の量が十分足りているからであると考えられる。

以上の追実験により、本発明者らは、ＩｎＳｉＯを用いたＴＦＴには、ＩｎＳｉＯ膜の珪素濃度が高くなるにつれてＯＮ電流が低下する一方で水素耐性が向上することを突き止めた。特に、ＩｎＳｉＯ膜における珪素濃度が１１．７ａｔ％以上になると、水素耐性が劇的に向上することを見出した。

そこで、本実施の形態に係る薄膜トランジスタ１では、酸化物半導体層５０をＩｎＳｉＯによって構成し、酸化物半導体層５０の珪素濃度を、ゲート絶縁層４０から離間した領域（第１領域）の方がゲート絶縁層４０に近い領域（第２領域）よりも高くなるようにしている。

これにより、酸化物半導体層５０のバックチャネル側の領域（第１半導体層５１）における水素耐性が向上するので、バックチャネル側（保護層６０側）から酸化物半導体層５０に進入してくる水素の影響を抑制することができる。例えば、保護層６０側から拡散してくる水素によるダメージを抑制することができる。

さらに、酸化物半導体層５０のバックチャネル側の領域（第１半導体層５１）の珪素濃度を高くすることで、酸化物半導体層５０のバックチャネル側の領域における抵抗率を大きくすることができる。これにより、バックチャネルにおけるＯＦＦリーク電流を低減することができ、優れたオフ特性を得ることができる。

一方、酸化物半導体層５０のフロントチャネル側の領域（第２半導体層５２）ではバックチャネル側の領域と比べて珪素濃度が低く保たれている。このため、ＯＮ電流は低下しないので、優れたオン特性を維持することができる。

このように、ＩｎＳｉＯからなる酸化物半導体層５０において、バックチャネル側の領域をフロントチャネル側の領域よりも珪素濃度を高くすることで、優れたＴＦＴ特性を維持させしつつ、優れた水素耐性を確保することができるので、特性が安定した高い信頼性を有するＴＦＴを実現することが可能となり、高い歩留まりでＴＦＴを得ることができる。

また、本実施の形態に係る薄膜トランジスタ１において、酸化物半導体層５０（第１半導体層５１）に接する絶縁層は、酸化珪素膜（ＳｉＯ）等の珪素化合物であるとよい。

これにより、酸化物半導体層５０と絶縁層との格子整合が高くなるので、酸化物半導体層５０と絶縁層との界面準位を良化することができる。したがって、高ロバスト性を有し、さらに信頼性の高い薄膜トランジスタを実現することができる。

＜表示装置＞
次に、上記の実施の形態に係る薄膜トランジスタ１を表示装置に適用した例について、図７及び図８を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。

図７は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図８は、図７に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、画素回路は、図８に示す構成に限定されるものではない。

上述の薄膜トランジスタ１は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして用いることができる。

図７に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。

本実施の形態におけるＴＦＴ基板１１０には、上記の薄膜トランジスタ１が用いられている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。

有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。

また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。

各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図７では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。

ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、スイッチングトランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動トランジスタのドレイン電極と列毎に接続されている。

図８に示すように、画素回路は、スイッチングトランジスタＳｗＴｒと、駆動トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、スイッチングトランジスタＳｗＴｒは、画素１２０を選択するためのＴＦＴであり、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴである。

スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。

駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。

なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。

以上、本実施の形態における有機ＥＬ表示装置１００では、スイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒとして特性が安定した高い信頼性を有する薄膜トランジスタ１を用いているので、信頼性に優れた有機ＥＬ表示装置を実現できる。

＜変形例＞
以上、本発明に係る薄膜トランジスタについて、実施の形態に基づいて説明したが、本発明は上記の実施の形態に限定されるものではない。

例えば、上記実施の形態において、酸化物半導体層５０は、第２半導体層５２と第１半導体層５１との２層構造としたが、これに限るものではなく、図９に示すように、例えば、３層構造にしてもよい。この場合、珪素濃度が低い第２半導体層５２の下に、第２半導体層５２よりも珪素濃度が高い第３半導体層５３を形成することができる。これにより、珪素濃度が高い第３半導体層５３によって、ゲート絶縁層４０側からの水素の影響も抑制することができる。

また、酸化物半導体層５０は、明確に複数層に分かれた積層構造でなくてもよく、厚み方向に珪素の濃度勾配を有するものであってもよい。この場合、例えば、酸化物半導体層５０における珪素濃度は、ゲート絶縁層４０側とは反対側の界面（酸化物半導体層５０と保護層６０との界面）に近づくにつれて連続的に増加するように構成することができる。これにより、酸化物半導体層５０と保護層６０との界面における欠陥を低減することができるので、さらに優れた特性を有するＴＦＴを実現することができる。

また、上記実施の形態では、ゲート電極３０、ゲート絶縁層４０及び酸化物半導体層５０が下から上にこの順で基板１０上に積層されたボトムゲート型の薄膜トランジスタについて説明したが、これに限らない。例えば、図１０に示すように、酸化物半導体層５０、ゲート絶縁層４０及びゲート電極３０が下から上にこの順で基板１０上に積層されたトップゲート型の薄膜トランジスタであってもよい。この場合、ソース電極７０Ｓは、ゲート絶縁層４０に形成されたコンタクトホールを介して酸化物半導体層５０のソース領域（低抵抗化領域）に接続される。また、ドレイン電極７０Ｄは、ゲート絶縁層４０に形成されたコンタクトホールを介して酸化物半導体層５０のドレイン領域（低抵抗化領域）に接続される。このように、トップゲート型の薄膜トランジスタにすることによって、ＴＦＴサイズを小さくすることができるので高精細化が可能となる。

また、上記の実施の形態では、チャネル保護型の薄膜トランジスタとしたが、図１１に示すように、本発明は、チャネルエッチ型の薄膜トランジスタに適用してもよい。あるいは、図１２に示すように、本発明は、寄生容量を低減した低容量型ボトムゲート構造の薄膜トランジスタに適用してもよい。図１２における薄膜トランジスタでは、保護層６０及び酸化物半導体層５０を覆うように絶縁層８０が形成されており、ソース電極７０Ｓ及びドレイン電極７０Ｄは、絶縁層８０に形成されたコンタクトホールを介して酸化物半導体層５０に接続されている。

なお、図９、図１０、図１１及び図１２において、基板１０上にアンダーコート層２０を形成してもよいし、全体を覆うようにパッシベーション層を形成してもよい。

また、上記の実施の形態では、ｎ型チャネルの薄膜トランジスタとしたが、ｐ型チャネルの薄膜トランジスタであってもよい。

また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、これに限らない。例えば、上記実施の形態における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。

その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。

本発明に係る薄膜トランジスタは、有機ＥＬ表示装置等のディスプレイ等、また、ディスプレイを用いた、テレビジョンセット、パーソナルコンピュータ、タブレット端末、携帯電話及びスマートフォン等、薄膜トランジスタを有する様々な電気機器に広く利用することができる。なお、ディスプレイは、複数のピクセルを含み、各ピクセルは複数のサブピクセルを含む。サブピクセルは、表示素子（有機ＥＬディスプレイの場合は、有機ＥＬ素子）と、表示素子を駆動する駆動回路とを含む。一般に、各駆動回路は、少なくとも、選択トランジスタと駆動トランジスタを含む。この選択トランジスタ及び駆動トランジスタとして、上記の薄膜トランジスタを利用することができる。

１ 薄膜トランジスタ
１０ 基板
２０ アンダーコート層
３０、Ｇ１、Ｇ２ ゲート電極
４０ ゲート絶縁層
５０ 酸化物半導体層
５１ 第１半導体層
５２ 第２半導体層
６０ 保護層
７０Ｓ、Ｓ１、Ｓ２ ソース電極
７０Ｄ、Ｄ１、Ｄ２ ドレイン電極
８０ 絶縁層
１００ 有機ＥＬ表示装置
１１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
ＳｗＴｒ スイッチングトランジスタ
ＤｒＴｒ 駆動トランジスタ
Ｃ キャパシタ

Claims (11)

1. ゲート電極と、
   前記ゲート電極と対向する酸化物半導体層と、
   前記ゲート電極と前記酸化物半導体層との間に配されたゲート絶縁層と、
   前記酸化物半導体層に電気的に接続されたソース電極及びドレイン電極と、を備え、
   前記酸化物半導体層は、少なくともインジウムと珪素を含む酸化物で構成され、第１領域と当該第１領域よりも前記ゲート絶縁層に近い領域である第２領域とを有し、
   前記第１領域と前記第２領域とは、同じ組成であり、
   前記第１領域は、前記第２領域よりも珪素濃度が高く、
   前記酸化物半導体層は、前記第１領域として形成された第１半導体層と、前記第２領域として形成された第２半導体層とを有する積層構造であり、
   前記第１半導体層の珪素濃度は、６．５ａｔ％以上であり、
   前記第２半導体層の珪素濃度は、６．５ａｔ％未満であり、
   前記１半導体層の膜厚は、５ｎｍ以上である、
   薄膜トランジスタ。
2. 前記第１領域と前記第２領域とは、ＩｎＳｉＯによって構成されている、
   請求項１に記載の薄膜トランジスタ。
3. 前記第１半導体層の珪素濃度は、１１．７ａｔ％以上である、
   請求項１又は２に記載の薄膜トランジスタ。
4. 前記酸化物半導体層の珪素濃度は、前記酸化物半導体層に含有される水素濃度よりも高い、
   請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
5. 前記第２半導体層の膜厚は、１５ｎｍ以上である、
   請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
6. 前記酸化物半導体層の膜厚は、２０ｎｍ以上である、
   請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
7. 前記ゲート電極、前記ゲート絶縁層及び前記酸化物半導体層が、この順番で基板上に積層されており、
   前記ソース電極及び前記ドレイン電極は、前記酸化物半導体層の上方に形成される、
   請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
8. さらに、前記酸化物半導体層上に保護層を備える、
   請求項７に記載の薄膜トランジスタ。
9. 前記酸化物半導体層、前記ゲート絶縁層及び前記ゲート電極が、この順番で基板上に積
   層されており、
   前記ソース電極及び前記ドレイン電極は、前記ゲート絶縁層に形成されたコンタクトホールを介して前記酸化物半導体層に接続されている、
   請求項１〜６のいずれか１項に記載の薄膜トランジスタ。
10. ゲート電極を形成する工程と、
    前記ゲート電極と対向する酸化物半導体層を形成する工程と、
    前記ゲート電極と前記酸化物半導体層との間にゲート絶縁層を形成する工程と、
    前記酸化物半導体層に電気的に接続されたソース電極及びドレイン電極を形成する工程とを含み、
    前記酸化物半導体層は、少なくともインジウムと珪素を含む酸化物で構成され、第１領域と当該第１領域よりも前記ゲート絶縁層に近い領域である第２領域とを有し、
    前記第１領域と前記第２領域とは、同じ組成であり、
    前記第１領域は、前記第２領域よりも珪素濃度が高く、
    前記酸化物半導体層は、前記第１領域として形成された第１半導体層と、前記第２領域として形成された第２半導体層とを有する積層構造であり、
    前記第１半導体層の珪素濃度は、６．５ａｔ％以上であり、
    前記第２半導体層の珪素濃度は、６．５ａｔ％未満であり、
    前記１半導体層の膜厚は、５ｎｍ以上である、
    薄膜トランジスタの製造方法。
11. 前記第１領域と前記第２領域とは、ＩｎＳｉＯによって構成されている、
    請求項１０に記載の薄膜トランジスタの製造方法。

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