JP6584157B2 - 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法 - Google Patents

Description

この発明は、液晶表示装置を構成する薄膜トランジスタ、薄膜トランジスタ基板及び薄膜トランジスタの製造方法に関する。

従来の一般的な薄型パネルの一つである液晶表示装置(Liquid Crystal Display:ＬＣＤ)は、低消費電力や小型軽量といったメリットを生かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。

一般的に、ＬＣＤの表示モードを大別すると、Twisted Nematic (ＴＮ)方式、In-Plane Switching方式及びFringe Field Switching(ＦＦＳ)方式に代表される横電界方式が存在する。横電界方式の液晶表示装置は、広視野角及び高コントラストが得られるという特徴がある。

In-Plane Switching方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。

一方、ＦＦＳ方式では、共通電極と画素電極とが、層間絶縁膜を挟んで配設されるため、斜め電界（フリンジ電界）が発生し、画素電極の真上の液晶分子に対しても横方向の電界を印加することができ、十分に駆動することができる。よって、広視野角で、In-Plane Switching方式よりも高い透過率を得ることができる。さらに、ＦＦＳ方式の液晶表示装置は、上層に設けられた液晶制御用スリット電極と、層間絶縁膜を介して液晶制御用スリット電極の下層に配設される画素電極との間に発生するフリンジ電界で液晶を駆動する。この構成においては、画素電極及び液晶制御用スリット電極を、酸化インジウム及び酸化スズを含むＩＴＯ（Indium Tin Oxide）、酸化インジウムと酸化亜鉛を含むＩｎＺｎＯなどの酸化物系の透明導電膜で形成することで、画素開口率を低下させないようにすることができる。また、画素電極と液晶制御用スリット電極とで保持容量を形成するため、ＴＮモードの液晶表示装置と異なり、必ずしも画素内に保持容量のパターンを別途形成する必要がない。このため、画素開口率を高い状態で実現することができる。

従来、ＬＣＤ用のＴＦＴ基板（薄膜トランジスタ基板）のスイッチングデバイスにおいては、一般的にアモルファスシリコン（ａ−Ｓｉ）が半導体のチャネル層として用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性のよい膜が形成できること、また、比較的低温で成膜できることから耐熱性に劣る安価なガラス基板上でも製造できるために一般的なＴＶ用の液晶表示装置用ディスプレイとの整合性がよいことがあげられる。

ところが近年になって、酸化物半導体を構成材料としたチャネル層に用いたＴＦＴ（薄膜トランジスタ）の開発が盛んに行われている。酸化物半導体は、組成を適正化することによって均一性のよいアモルファス状態の膜が安定的に得られ、かつ従来のａ−Ｓｉよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。したがって、このような酸化物半導体膜を画素のＴＦＴに適用することで、画素開口率の高いＴＦＴ基板を実現できるという利点がある。

さらに、ａ−Ｓｉでは移動度が低いため画素ＴＦＴに駆動電圧を印加する駆動回路は比較的大きな回路面積を必要とするため、ＴＦＴ基板に取り付ける必要があった。しかし、移動度の高い酸化物半導体ＴＦＴを駆動回路に用いれば、比較的小さな回路面積で実現できるため画素ＴＦＴと同一基板上に駆動回路を作製することが可能となる。これにより駆動回路を取り付ける必要がなくなるため、低コストで液晶表示装置を作製できると共に、駆動回路に必要とされたＬＣＤの額縁領域を狭くすることができる。

ａ−Ｓｉでは半導体層のチャネル領域がソース電極、ドレイン電極の形成時にウエットエッチングに晒されるバックチャネルエッチング（ＢＣＥ）構造が主流である。しかし、このＢＣＥ構造のＴＦＴに酸化物半導体を適用すると、ソース電極、ドレイン電極のウエットエッチングの際に酸化物半導体もエッチングされてしまい、信頼性の高いチャネル領域を形成できない。

この問題を解決するために、例えば特許文献１では技術では、ソース電極、ドレイン電極のウエットエッチングに耐性のある酸化物半導体を構成材料としたチャネル用半導体層を用いている。このようなチャネル用半導体層を用いることにより、ソース電極、ドレイン電極の形成時にチャネル用半導体層も併せてエッチングされることなく、チャネル領域を形成することができる。

また、特許文献２で開示された技術では、ソース電極、ドレイン電極形成後に酸化物半導体層を形成することによりコプレーナ構造のＴＦＴを実現することによって、酸化物半導体層から構成されるチャネル用半導体層がソース電極、ドレイン電極形成時のウエットエッチングに晒されることなくチャネルを形成することができる。

また、特許文献３で開示された技術では、酸化物半導体で構成されるチャネル用半導体層のチャネル領域上に保護用半導体層を形成したエッチストッパ構造（ＥＳ構造）を用いている。この構造では保護膜用半導体層の形成後におけるソース電極、ドレイン電極のウエットエッチング処理の実行時にチャネル用半導体層が晒されないため、酸化物半導体を構成材料としたチャネル領域を形成することができる。したがって、酸化物半導体をチャネルに用いたＴＦＴを作製できる。

特開２０１０−１１８４０７号公報 特開２０１０−９３２３８号公報 特開２０１０−２１２６７２号公報

特許文献１で開示された技術（ＢＣＥ構造の採用）では、ソース電極、ドレイン電極のウエットエッチング処理時に耐性のある酸化物半導体を構成材料としたチャネル用半導体層を用いることによってＢＣＥ構造を形成しているが、チャネル用半導体層の構成材料となる酸化物半導体がソース電極、ドレイン電極の成膜時にウエットエッチング処理に晒される。この時、チャネル用半導体層の酸化物半導体にダメージが導入され特性劣化の要因となる問題点があった。

特許文献２の技術で用いたコプレーナ構造では酸化物半導体を構成材料としたチャネル用半導体層がソース電極、ドレイン電極の成膜時にウエットエッチングに晒されないが、ゲート電界がソース電極、ドレイン電極に遮蔽され、ソース電極、ドレイン電極上に形成されるチャネル用半導体層に印加されない。したがって、ソース電極及びドレイン電極とチャネル用半導体層との接触抵抗が高いという問題点があった。

また、特許文献２の技術で用いたコプレーナ構造において、ソース電極、ドレイン電極にアルミニウム(Ａｌ)とモリブデン(Ｍｏ)の２層構造を用いる場合はエッチングレートの高いＡｌを上層、エッチングレートの低いＭｏを下層とすることが望ましい。この場合、チャネル用半導体層とソース電極及びドレイン電極とが接触する領域は接触抵抗の高いＡｌが支配的となり、接触抵抗が高くなるという問題点があった。

特許文献３で開示された技術（ＥＳ構造）では、保護用半導体層とソース電極及びドレイン電極とのオーバーラップ領域が必要となる。このオーバーラップ領域の分、チャネル長が長くなりＴＦＴのサイズが大きくなるという問題点があった。さらに、オーバーラップ領域におけるソース電極、ドレイン電極とゲート電極との間の寄生容量が発生し、表示ムラの原因となる問題点もあった。

この発明は上記問題点を解決するためになされたもので、ソース電極及びドレイン電極とチャネル領域との接触抵抗の低減化を少なくとも図った薄膜トランジスタを得ることを目的とする。

この発明に係る請求項１記載の薄膜トランジスタは、基板上に形成されるゲート電極と、前記ゲート電極を覆って形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極に対向する領域のみに形成される第１の半導体層と、前記ゲート絶縁膜上に選択的に形成されるソース電極及びドレイン電極とを備え、前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜上の領域が前記ゲート電極に対向する領域となり、前記ソース電極及び前記ドレイン電極のうち少なくとも一方の電極は前記第１の半導体層上にさらに形成され、前記ゲート絶縁膜上の前記ソース電極及びドレイン電極間の領域に少なくとも形成される第２の半導体層をさらに備え、前記第２の半導体層は、前記ソース電極、前記ドレイン電極及び前記第１の半導体層それぞれと接触し、前記第２の半導体層のうち前記ゲート絶縁膜上の前記ソース電極及びドレイン電極間の領域に形成されるチャネル主要領域と、前記少なくとも一つの電極下の前記第１の半導体層の一部とによりチャネル領域が規定される。

請求項１記載の本願発明の薄膜トランジスタは、ソース電極及びドレイン電極のうち少なくとも一方の電極下の第１の半導体層にゲート電極からゲート電界が印加されるため、少なくとも一方の電極と第１の半導体層とが平面視して重なった領域にもチャネル領域を流れる電流パスを形成することができるため、少なくとも一方の電極とチャネル領域との接触抵抗の低減化を図ることができる。

ＴＦＴ基板の全体構成を模式的に説明する平面図である。 実施の形態１の画素ＴＦＴの平面構造を示す平面図である。 実施の形態１の画素ＴＦＴの断面構造を示す断面図である。 図１で示したＴＦＴ基板を備えた液晶表示装置の概略構成を示す説明図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの製造工程を示す断面図である。 実施の形態１の画素ＴＦＴの変形例の断面構造を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態２の画素ＴＦＴの製造工程を示す断面図である。 実施の形態３の画素ＴＦＴの断面構造を示す断面図である。 実施の形態３の画素ＴＦＴの製造工程を示す断面図である。 実施の形態３の画素ＴＦＴの製造工程を示す断面図である。 実施の形態３の画素ＴＦＴの製造工程を示す断面図である。 実施の形態３の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの平面構造を示す断面図である。 実施の形態４の画素ＴＦＴの断面構造を示す平面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 実施の形態４の画素ＴＦＴの製造工程を示す断面図である。 Ｍｏ上に酸化物半導体層を成膜したとき反射率分光特性を示すグラフである。 実施の形態５の画素ＴＦＴの平面構造を示す断面図である。 実施の形態５の画素ＴＦＴの断面構造を示す平面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。 実施の形態５の画素ＴＦＴの製造工程を示す断面図である。

以下に説明する実施の形態１〜実施の形態５による半導体装置内に設けられる薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、スイッチングデバイスとして用いられる。なお、ＴＦＴは液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられ、画素用、駆動回路用に適用することができる。

＜実施の形態１＞
図１はＴＦＴ基板１００の全体構成を模式的に説明する平面図である。同図に示すように、ＴＦＴ基板１００は、画素ＴＦＴ３０を含む画素（領域）がマトリクス状に配列されてなる表示領域２４と、表示領域２４を囲むように表示領域２４の周辺に設けられた額縁領域２３とに大きく分けられる。

表示領域２４には、複数のゲート配線１３と複数のソース配線１２が互いに直交するように交差して配置され、ソース配線１２とゲート配線１３との各交差部に対応して画素ＴＦＴ３０及び画素電極を含む画素領域が設けられる。

ゲート配線１３に駆動電圧を与える走査信号駆動回路２５及びソース配線１２に駆動電圧を与える表示信号駆動回路２６が額縁領域２３に配置されている。走査信号駆動回路２５により選択的に１本のゲート配線１３に電流が流れ、表示信号駆動回路２６により選択的に１本のソース配線１２に電流が流れた時に、それらの配線の交点に存在する画素の画素ＴＦＴ３０がオン状態となり、この画素ＴＦＴ３０に接続された画素電極に電荷が蓄積される。

酸化物半導体を構成材料としたチャネル層を有する画素ＴＦＴ３０を用いる場合、酸化物半導体は移動度が高く小型化できるので、当該画素ＴＦＴ３０と同じ酸化物半導体を構成材料としたチャネル層に用いた駆動用ＴＦＴ２０を用いて走査信号駆動回路２５及び表示信号駆動回路２６を作製することにより、走査信号駆動回路２５及び表示信号駆動回路２６の小型化が図れる。その結果、ＴＦＴ基板１００において額縁領域２３に走査信号駆動回路２５及び表示信号駆動回路２６を収めることが可能となるため、上述した駆動回路２５，２６を低コスト化できると共に額縁領域２３を狭くすることができる。

走査信号駆動回路２５は、図１の注目領域Ａ２５に示すように、駆動用ＴＦＴ２０（Ｔ１，Ｔ２，Ｔ３）を有した駆動電圧発生回路ＳＣを複数個備えている。表示信号駆動回路２６も同様に複数の駆動電圧発生回路ＳＣを有して構成される。ここで、駆動用ＴＦＴ２０に流れる電流はドレイン電極からソース電極に流れるものとする。なお、ＮＭＯＳトランジスタＴ１〜Ｔ３はそれぞれＴＦＴ構成で形成される。

駆動電圧発生回路ＳＣは、クロック信号ＣＬＫがドレインに与えられるＮＭＯＳトランジスタＴ１と、接地電位ＶＳＳがソースに与えられ、ドレインがＮＭＯＳトランジスタＴ１のソースに接続されたＮＭＯＳトランジスタＴ２と、電源電位ＶＤＤがドレインに与えられ、ソースがＮＭＯＳトランジスタＴ１のゲートに接続されたＮＭＯＳトランジスタＴ３とを備えている。なお、ＮＭＯＳトランジスタＴ３のソースは、ＮＭＯＳトランジスタＴ１，Ｔ２間の接続ノードＮ１にキャパシタＣ１を介して接続され、ＮＭＯＳトランジスタＴ１、Ｔ２間の接続ノードＮ１が駆動電圧発生回路ＳＣの出力ノードとなって、対応するゲート配線１３及びソース配線１２に駆動電圧を与える構成となっている。

ＮＭＯＳトランジスタＴ３のゲートに与えられる信号によってＮＭＯＳトランジスタＴ３がオンすることにより、ＮＭＯＳトランジスタＴ１がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力され、ＮＭＯＳトランジスタＴ２のゲートに与えられる信号によってＮＭＯＳトランジスタＴ２がオンすることで、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。

本発明は実施の形態１〜実施の形態５におけるＴＦＴを画素用及び駆動回路用のＴＦＴのうち、少なくとも一方に用いる。以下では画素に用いた場合の画素ＴＦＴ３０を代表して説明する。

図２はこの発明の実施の形態１である画素ＴＦＴ３０の平面構造を示す平面図であり、図３は図２のＡ−Ａ断面構造を示す断面図である。なお、図２及び図３にはそれぞれＸＹＺ直交座標系を併せて示している。以下、画素ＴＦＴ３０に関し、図２及び図３を参照して説明する。

図３に示すように、画素ＴＦＴ３０は、例えば、ガラス等の透明性絶縁性基板１（基板）上に形成され、透明性絶縁性基板１上に、金属で構成されるゲート電極２が選択的に形成されている。なお、透明性絶縁性基板１上にはゲート配線１３（図１参照）も形成され、ゲート電極２はゲート配線１３（図１参照）と電気的に接続されている。

そして、ゲート電極２を被覆するように透明性絶縁性基板１上全面にゲート絶縁膜３が形成されている。このゲート絶縁膜３上において、平面視して（上方から見て）ゲート電極２と重なる領域の一部に酸化物半導体層４（第１の半導体層）が選択的に形成される。ここで、酸化物半導体層４は平面視してゲート電極２からはみ出した領域があっても良い。図３示す構造では、酸化物半導体層４は互いに距離を隔てて分離形成された２つの酸化物半導体層４ａ及び４ｂ（一方及び他方部分半導体層）で構成される。すなわち、平面視してゲート電極２に対向する態様で、ゲート電極２の中心を基準として左側（−Ｘ方向側）に酸化物半導体層４ａが設けられ、右側（＋Ｘ方向側）に酸化物半導体層４ｂが設けられる。

そして、ゲート絶縁膜３の一部領域を覆うようにソース電極１６及びドレイン電極１７が選択的に形成される。ソース電極１６はソース配線１２（図１参照）と電気的に接続され、ドレイン電極１７は画素電極１５（図１参照）と電気的に接続される。なお、ソース電極１６及びドレイン電極１７はそれぞれモリブデン層２１及びアルミニウム層２２による積層構造で形成される。ソース電極１６及びドレイン電極１７間のゲート絶縁膜３上の領域がゲート電極２に対向する領域となる。

ここで、ソース電極１６は酸化物半導体層４ａ上にも形成され、ドレイン電極１７は酸化物半導体層４ｂ上にも形成される。酸化物半導体層４ａ及び４ｂは、ソース電極１６及びドレイン電極１７と平面視して同一の形状をしていても良く、ソース電極１６及びドレイン電極１７からはみ出した領域があっても良い。

そして、ソース電極１６，ドレイン電極１７間のゲート絶縁膜３上から、ソース電極１６及びドレイン電極１７それぞれ上に延びて酸化物半導体層５（第２の半導体層）が形成され、ソース電極１６及びドレイン電極１７はそれぞれ酸化物半導体層５を介して接続される。

酸化物半導体層４がソース電極１６及びドレイン電極１７から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層５が形成される。ここで、酸化物半導体層５はソース電極１６及びドレイン電極１７の側面及び上面と接触するとともに、酸化物半導体層４ａ及び酸化物半導体層４ｂそれぞれと隣接して接触する態様で、酸化物半導体層４と接続される。

すなわち、ソース電極１６下の酸化物半導体層４ａとドレイン電極１７下の酸化物半導体層４ｂは酸化物半導体層４ａ及び４ｂ間のゲート絶縁膜３上に形成される酸化物半導体層５を介して接続される。

そして、酸化物半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域（ゲート電極２に対向する領域）がチャネル主要領域ＲＣ５となる。

さらに、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に保護絶縁膜１８が形成される。なお、保護絶縁膜１８がゲート絶縁膜３上に形成される箇所は図３では示されていない。

図４は図１で示したＴＦＴ基板１００を備えた液晶表示装置２００の概略構成を示す説明図である。ＴＦＴ基板１００は図２及び図３で示した画素ＴＦＴ３０を有している。

図４に示すように、液晶表示装置２００は、バックライト１０４上に、偏光板１０１、ＴＦＴ基板１００、カラーフィルター１０２及び偏光板１０１が、この順で配置された構成を採り、２つの偏光板１０１の偏光方向は、互いに直交するように配置されている。

画素ＴＦＴ３０を用いたＴＦＴ基板１００の表面に配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。

一方、カラーフィルター１０２は、実際にはＴＦＴ基板１００に対向配置される対向基板に設けられる。ＴＦＴ基板１００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。

すなわち、ＴＦＴ基板１００と対向基板との間に、図４で図示しない液晶層が挟持される。このようにして貼り合わされたＴＦＴ基板１００及び対向基板（カラーフィルター１０２）の外側の面に、図４に示した２つの偏光板１０１及びバックライト１０４が配置されることにより液晶表示装置２００を得ることができる。

（製造方法）
図５〜図１９は実施の形態１の画素ＴＦＴ３０の製造工程の処理手順を示す断面図である。以下、図５〜図１９を参照して、実施の形態１の画素ＴＦＴ３０の製造方法の処理内容を説明する。なお、最終工程を示す断面図は、図３に相当する。

まず、図５に示すように、ガラス等の透明性絶縁性基板１を準備する。そして、図６に示すように、透明性絶縁性基板１上全面に、例えば、アルミニウム（Ａｌ）系合金膜、より具体的にはＡｌに３ｍｏｌ％のＮｉを添加した合金膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）で金属膜１９（第１の金属膜）を形成する。なお、「Ａｌ−３ｍｏｌ％Ｎｉ膜」とは、Ａｌに対し、Ｎｉを３％のモル分率で合金した膜を意味する。

Ａｌ−３ｍｏｌ％Ｎｉ膜は、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法により成膜できる。ここでは、厚さ１００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ膜を成膜して金属膜１９を形成した。なお、スパッタリングガスとしてはＡｒガス、Ｋｒガスなどを用いることができる。

次に、図７に示すように、金属膜１９上に塗布形成したフォトレジストを、フォトリソグラフィー（写真製版）工程によりパターニングしてレジストパターンＲＭ１を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて金属膜１９上に塗布し、厚さ約１．５μｍとする。

そして、図８に示すように、レジストパターンＲＭ１をエッチングマスクとして、リン酸（Phosphoric acid）、酢酸（Acetic acid）、硝酸（Nitric acid）を含むＰＡＮ系の溶液を用いたウエットエッチング法により金属膜１９に対するパターニング処理（第１のパターニング処理）を実行することにより、透明性絶縁性基板１上にゲート電極２を形成する。

次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ１を剥離除去した後、図９に示すように、ゲート電極２を覆うように、透明性絶縁性基板１上に、ゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば、シラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法で、例えば約５０〜５００ｎｍの厚さに形成される。

次に、図１０にように、ゲート絶縁膜３上に、製造用酸化物半導体層４１（第１の製造用半導体層）を形成する。本実施の形態では、製造用酸化物半導体層４１の構成材料として、酸化インジウム（Ｉｎ_２Ｏ_３）に酸化ガリウム（Ｇａ_２Ｏ_３）及び酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。

ここでは、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ_２Ｏ_３・（Ｇａ_２Ｏ_３）・（ＺｎＯ）_２］を用いたＤＣスパッタリング法により製造用酸化物半導体層４１を形成する。このとき、スパッタリングガスとしては、公知のアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたＩｎＧａＺｎＯ膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態（上記の例ではＯの組成比が４未満）の酸化膜となる。したがって、Ａｒガスに酸素（Ｏ_２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば４０ｎｍの厚さでＩｎＧａＺｎＯ系の製造用酸化物半導体層４１を形成する。なお、ＩｎＧａＺｎＯ膜は非晶質構造であっても良い。

次に、図１１に示すように、製造用酸化物半導体層４１上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ２を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層４１上に塗布し、厚さ約１．５μｍとする。

そして、図１２に示すように、レジストパターンＲＭ２をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層４１に対するパターニング処理（第２のパターニング処理）を実行することにより平面視してゲート電極２と重なる領域にパターニング済半導体層４１Ｐ（パターニング済第１の製造用半導体層）を形成する。ここで、パターニング済半導体層４１Ｐは平面視してゲート電極２はみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ２を剥離除去する。なお、図３で示す完成された酸化物半導体層４（４ａ及び４ｂ）の形状を、ソース電極１６及びドレイン電極１７と平面して同形状とする場合は、上述した図１１、図１２に示したす工程を省略することができる。

次に、後にソース電極１６、ドレイン電極１７となる金属膜を成膜する。本実施の形態ではソース電極１６、ドレイン電極１７の金属膜として例えばモリブデン（Ｍｏ）とアルミニウム（Ａｌ）の２層構造とする。

まず、図１３に示すように、パターニング済半導体層４１Ｐ、ゲート絶縁膜３を覆うように、全面にモリブデン（Ｍｏ）層２１を成膜する。モリブデン層２１の成膜には例えば、Ｍｏターゲットを用いたＤＣスパッタリング法により形成する。

次に、図１４に示すように、モリブデン層２１上にアルミニウム（Ａｌ）層２２を成膜する。アルミニウム層２２の成膜には例えばＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法によってＡｌ−３ｍｏｌ％Ｎｉ膜を成膜する。モリブデン層２１とアルミニウム層２２の膜厚はそれぞれ例えば１０〜１００ｎｍとする。これらＭＯ及びＡｌによる積層金属層２１及び２２がソース電極１６及びドレイン電極１７形成用の第２の金属膜となる。

次に、図１５に示すように、アルミニウム層２２上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極１６及びドレイン電極１７を形成するためのレジストパターンＲＭ３を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層２２上に塗布し、厚さ約１．５μｍとする。

そして、図１６に示すように、レジストパターンＲＭ３をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法によりモリブデン層２１及びアルミニウム層２２に対するパターニング処理（第３のパターニング処理）を実行することにより、ソース電極１６及びドレイン電極１７を得る。

この第３のパターニング処理により、パターニング済半導体層４１Ｐも併せてパターニングされる。すなわち、上記第３のパターニング処理の対象は、モリブデン層２１、アルミニウム層２２及びパターニング済半導体層４１Ｐとなる。その結果、ソース電極１６及びドレイン電極１７下に酸化物半導体層４ａ及び４ｂが得られる。すなわち、酸化物半導体層４（第１の半導体層）として、ソース電極１６側の酸化物半導体層４ａ（一方部分半導体層）と、ドレイン電極１７側の酸化物半導体層４ｂ（他方部分半導体層）とが分離して得られる。

このように、上記第３のパターニング処理により、ソース電極１６及びドレイン電極１７と共に酸化物半導体層４（第１の半導体層）を同時に形成することができる。

上記第３のパターニング処理後にソース電極１６とドレイン電極１７との間にゲート絶縁膜３の表面が露出した開口部２８が形成される。開口部２８は平面視してゲート電極２と完全重複する。すなわち、上記第３のパターニング処理後において、ソース電極１６及びドレイン電極１７間のゲート絶縁膜３上の領域がゲート電極２と対向する領域となる。

次に、図１７に示すように、ソース電極１６、ドレイン電極１７、及び酸化物半導体層４上、並びに及び開口部２８内におけるゲート絶縁膜３上に製造用酸化物半導体層５１（第２の製造用半導体層）を成膜する。製造用酸化物半導体層５１として、例えばＩｎＧａＺｎＯ系の酸化物半導体を用いる。ここでは、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ_２Ｏ_３・（Ｇａ_２Ｏ_３）・（ＺｎＯ）_２］を用いたＤＣスパッタリング法により製造用酸化物半導体層５１を成膜する。例えばＡｒガスに対して分圧比で１０％のＯ_２ガスを添加した混合ガスを用いて、スパッタリングを行い、４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体層を成膜する。なお、ＩｎＧａＺｎＯ膜は非晶質構造であっても良い。

次に、図１８に示すように、開口部２８を埋めつつ、製造用酸化物半導体層５１上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ４を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層５１上に塗布し、厚さ約１．５μｍとする。

そして、図１９に示すように、レジストパターンＲＭ４をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層５１に対するパターニング処理（第４のパターニング処理）を実行することにより、酸化物半導体層５（第２の半導体層）を得る。

ここで、酸化物半導体層５は平面視してゲート電極２からはみ出した領域があっても良い。また、酸化物半導体層５よりも酸化物半導体層４のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ４を剥離除去する。

酸化物半導体層５は、ゲート絶縁膜３上のソース電極１６及びドレイン電極１７間において、ゲート電極２と対向する領域に形成されるチャネル主要領域ＲＣ５を有し、ソース電極１６及びドレイン電極１７それぞれと側面及び上面の一部で接触し、チャネル主要領域ＲＣ５が酸化物半導体層４ａ及び４ｂ間に挟まれることにより、酸化物半導体層４ａ及び４ｂに接触する。

次に、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に保護絶縁膜１８を成膜する。保護絶縁膜１８は、例えば、シラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスとを用いたプラズマＣＶＤ法で、例えば約５０〜５００ｎｍの厚さに形成される。そして、図３に示した画素ＴＦＴ３０を完成する。

すなわち、ソース電極１６及びドレイン電極１７下の酸化物半導体層４ａ及び４ｂの一部、酸化物半導体層５のチャネル主要領域ＲＣ５をチャネル領域として、ソース電極１６、ドレイン電極１７、ゲート電極２及びゲート絶縁膜３からなるトランジスタ構造を有する画素ＴＦＴ３０が完成する。

このように、実施の形態１の画素ＴＦＴ３０を４回の第１〜第４のパターニング処理により製造することができる。

（効果）
実施の形態１の画素ＴＦＴ３０は、酸化物半導体層４及び５の構成材料を酸化物半導体としているため、移動度の高いチャネルパスを有するトランジスタ構造を得ることができる。その結果、画素ＴＦＴ３０を有するＴＦＴ基板１００及び液晶表示装置２００の省エネルギー化を図ることができる。

さらに、酸化物半導体層４及び５に移動度の高い酸化物半導体を用いることにより、画素ＴＦＴ３０のオン電流が高くすることができ、製造工程における特性にばらつきが発生しても、良好な特性を示す一定以上のオン電流を有する画素ＴＦＴ３０の割合を通常のコプレーナ型構造のＴＦＴよりも多く製造することが期待できるため、歩留り向上を図ることができる。

なお、上述した効果は、酸化物半導体層４及び５のうち一方のみの構成材料を酸化物半導体にすることによっても、程度は下がるものの達成することができる。

実施の形態１の画素ＴＦＴ３０によれば、ソース電極１６及びドレイン電極１７の下層の酸化物半導体層４ａ及び４ｂにゲート電極２からゲート電界が印加されるため、ソース電極１６及びドレイン電極１７と酸化物半導体層４ａ及び４ｂとが平面視して重なった領域に電流パスが形成される。すなわち、図３に示すように、ソース電極１６，ドレイン電極１７間において電流パスＩ５が形成される。

したがって、酸化物半導体層５のチャネル主要領域ＲＣ５に加え、電流パスＩ５が流れる酸化物半導体層４ａ及び４ｂの一部が、画素ＴＦＴ３０のチャネル領域として機能する。

このように、実施の形態１の画素ＴＦＴ３０は、図３で示す電流パスＩ５を流すチャネル領域（酸化物半導体層４ａ及び４ｂのうち電流パスＩ５を形成する領域と酸化物半導体層５のチャネル主要領域ＲＣ５）を有することにより、ソース電極１６及びドレイン電極１７とチャネル領域との接触抵抗を低減したコプレーナ構造の画素ＴＦＴ３０を実現できる。

また、酸化物半導体層４ａ及び４ｂ（一方及び他方部分半導体層）は、積層金属層２１及び２２（第２の金属膜）に対する第３のパターニング処理時に、ソース電極１６及びドレイン電極１７と共に同時に形成することができる。

さらに、画素ＴＦＴ３０は、ＥＳ構造と比べて、保護膜用半導体層とソース電極、ドレイン電極とのオーバーラップ領域が生じない構造であるため、ＴＦＴのサイズ及び寄生容量をそれぞれ小さくできる効果を奏する。

加えて、ソース電極１６及びドレイン電極１７の形成後にチャネル主要領域ＲＣ５を有する酸化物半導体層５を形成するため、信頼性の高いチャネル領域を有する画素ＴＦＴ３０を得ることができる。

すなわち、バックチャネルエッチング構造と比べて、酸化物半導体層５のチャネル主要領域ＲＣ５がソース電極１６及びドレイン電極１７形成時の第３のパターニング処理として実施されるウエットエッチングに晒されないためチャネル領域表面の欠陥密度を抑制することができる。その結果、欠陥に起因した劣化を抑制し、長寿命な画素ＴＦＴ３０を得ることができる。

また、実施の形態１の画素ＴＦＴ３０のソース電極１６及びドレイン電極１７にＡｌとＭｏの２層構造を用いた場合について考える。約４０℃のＰＡＮ系の溶液でＡｌ及びＭｏに対するエッチングを実行した場合のエッチングレートはそれぞれ３２４ｎｍ／ｍｉｎ及び２７７ｎｍ／ｍｉｎであった。

ここで、Ｍｏを上層にした場合、エッチングレートの低い上層のＭｏよりも下層のＡｌが速くエッチングされ、ソース電極１６及びドレイン電極１７それぞれの断面形状がひさし形状となってしまう。このように、ソース電極１６及びドレイン電極１７の断面形状がひさし形状になるとＴＦＴ特性が劣化する。

そこで、実施の形態１の画素ＴＦＴ３０のように、モリブデン層２１上にアルミニウム層２２を形成して、エッチングレートの高いＡｌを上層にすることが望ましい。また、ソース電極１６及びドレイン電極１７にＡｌを用いて酸化物半導体をチャネル領域に用いるＴＦＴである酸化物ＴＦＴを作製した場合の接触抵抗は１０１ｋΩであった。

一方、ソース電極１６及びドレイン電極１７にＭｏを用いて酸化物半導体ＴＦＴを作製した場合の接触抵抗は１５ｋΩであった。ここからＭｏの方がＡｌよりも酸化物半導体を構成材料とする領域との接触抵抗が小さいことが分かる。したがって、酸化物半導体を構成材料とした酸化物半導体層４ａ及び４ｂがソース電極１６及びドレイン電極１７の下層となるモリブデン層２１と接触する本実施の形態の画素ＴＦＴ３０によって酸化物半導体層４ａ及び４ｂとの接触抵抗を低減することができる。

さらに、酸化物半導体層５（第２の半導体層）よりも酸化物半導体層４（第１の半導体層）のキャリア密度を高くすることによって、ソース電極１６及びドレイン電極１７と酸化物半導体層４ａ及び４ｂとの接触抵抗を小さくできる。さらに、コプレーナ構造においてキャリア密度の高い領域（酸化物半導体層４）からキャリア密度の低いチャネル領域（酸化物半導体層５のチャネル主要領域ＲＣ５）にキャリアが拡散することによって正バイアス印加時の閾値電圧のシフトが抑制される効果が期待できる。

上記効果については、例えば、文献[S. H. Ha, D. H. Kang, I. Kang, J. U. Han, M. Mativenga, and J. Jang, “Channel Length Dependent Bias-Stability of Self-Aligned Coplanar a-IGZO TFTs,” IEEE/OSA J. Disp. Technol., vol. 9, no. 12, pp. 985-988, 2013.]に示唆されている。つまり、酸化物半導体層５に酸化物半導体層４（４ａ，４ｂ）からキャリアが拡散することによって画素ＴＦＴ３０の信頼性を向上することができる。

このように、酸化物半導体層５より酸化物半導体層４のキャリア密度を高くすることによって、酸化物半導体層４ａ及び４ｂとソース電極１６及びドレイン電極１７との接触抵抗を小さくすることができる。

さらに、コプレーナ構造となる画素ＴＦＴ３０のトランジスタ構造においてキャリア密度の高い領域（酸化物半導体層４）からキャリア密度の低いチャネル領域（酸化物半導体層５）にキャリアが拡散することによって正バイアス印加時の閾値電圧のシフトを抑制することができる。その結果、酸化物半導体層５に酸化物半導体層４からキャリアが拡散することによってトランジスタ構造の信頼性を向上することができる。

また、画素ＴＦＴ３０の縮小化によって画素電極の領域を大きくすることができ、ソース電極１６及びドレイン電極１７，チャネル領域間の接触抵抗の低減化によって、ソース配線１２及びゲート配線１３の配線密度を高めることができる。

したがって、実施の形態１の画素ＴＦＴ３０を有するＴＦＴ基板１００を用いて構成され、ＴＦＴ基板１００、対向基板（カラーフィルター１０２を有する）及びＴＦＴ基板１００と対向基板内に挟持される液晶層を含んで構成される液晶表示装置２００（図４参照）は、開口率が高く、高精細（高解像度）、高フレームレート、かつ、長寿命で、信頼性が高いという効果を奏する。

（変形例）
図２０は画素ＴＦＴの変形例である画素ＴＦＴ３０Ｂの断面構造を示す断面図である。同図に示すように、ドレイン電極１７の下方にのみ酸化物半導体層４（４ｂ）が形成されている。

このようなコプレーナ型の画素ＴＦＴ３０Ｂにおいても、ドレイン電極１７と酸化物半導体層４とが平面視重複しているため、ドレイン電極１７とチャネル領域との接触抵抗の低減化を図ることができる効果を奏する。

すなわち、ソース電極１６及びドレイン電極１７のうち少なくとも一方の電極（図３で示す構造ではソース電極１６及びドレイン電極１７、図２０で示す変形例の構造ではドレイン電極１７）が酸化物半導体層４上に形成されることにより、ソース電極１６及びドレイン電極１７の少なくとも一方の電極下の酸化物半導体層４にゲート電極２からゲート電界が印加される。

その結果、少なくとも一方の電極と酸化物半導体層４とが平面視して重なった領域にも電流パスを形成することができるため、少なくとも一方の電極とチャネル領域の接触抵抗を抑制することができる効果を奏する。

＜実施の形態２＞
本実施の形態は実施の形態１と同様、ＴＦＴを画素、駆動回路の少なくとも一方に用いる。実施の形態１の画素ＴＦＴ３０と同じ構造を有し、製造用酸化物半導体層４１に代えて製造用酸化物半導体層４２を用い、製造用酸化物半導体層４２の構成材料としてソース電極１６及びドレイン電極１７に対する第３のパターニング処理時に実行されるウエットエッチングに耐性のある酸化物半導体を用いる点が異なる。

（製造方法）
図２１〜図３０は、実施の形態２の画素ＴＦＴ３０の製造工程の処理手順を示す断面図である。以下、図２１〜図３０を参照して、実施の形態２の画素ＴＦＴ３０の製造方法について説明する。なお、最終工程を示す断面図は図３に示す、実施の形態１の画素ＴＦＴ３０と同一構造となる。

実施の形態１の製造方法と同様、図５〜図９で示した工程を経た後、図２１に示すように、ゲート絶縁膜３上に、製造用酸化物半導体層４２（第１の製造用酸化物半導体層）を形成する。本実施の形態では、製造用酸化物半導体層４２として、ソース電極１６及びドレイン電極１７に対する第３のパターニング処理として実施されるウエットエッチング処理に関しウエットエッチング耐性のある酸化物半導体を構成材料としている。ＰＡＮ耐性を示す酸化物半導体として、例えば特開２０１０−１１８４０７号公報で示されているＩｎ、Ｇａ，Ｚｎ、と錫元素（Ｓｎ）を含む酸化物半導体を用いる。

ここでは、例えばＩｎ、Ｇａ，Ｚｎ、Ｓｎが含まれるターゲットを用いたＤＣスパッタリング法により製造用酸化物半導体層４２を例えば膜厚４０ｎｍ成膜する。なお、製造用酸化物半導体層４２は非晶質構造であっても良い。

次に、図２２に示すように、製造用酸化物半導体層４２上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ１２を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層４２上に塗布し、厚さ約１．５μｍとする。

そして、図２３に示すように、レジストパターンＲＭ１２をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層４２に対するパターニング処理（第２のパターニング処理）を実行することによって、平面視してゲート電極２と重なるように酸化物半導体層４（４ａ及び４ｂ）を形成する。ここで、酸化物半導体層４は平面視してゲート電極２からはみ出した領域があっても良い。

このように、上記第２のパターニング処理時に酸化物半導体層４（第１の半導体層）として、後に製造するソース電極１６側の酸化物半導体層４ａ（一方部分半導体層）と、後に製造するドレイン電極１７側の酸化物半導体層４ｂ（他方部分半導体層）とが分離して得られる。すなわち、実施の形態２においては、実施の形態１のパターニング済半導体層４１Ｐに対応する構造として、上記第２のパターニング処理後おいて完成された酸化物半導体層４を得ている。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ１２を剥離除去する。

次に、後にソース電極１６及びドレイン電極１７形成用の金属膜を成膜する。本実施の形態ではソース電極１６及びドレイン電極１７の金属膜（第２の金属膜）として例えばＭｏとＡｌの２層構造とする。

まず、図２４に示すように、酸化物半導体層４及びゲート絶縁膜３を覆うように、モリブデン層２１を成膜する。モリブデン層２１の成膜には例えば、Ｍｏターゲットを用いたＤＣスパッタリング法により形成する。

次に、図２５に示すように、モリブデン層２１上にアルミニウム層２２を成膜する。Ａｌの成膜には例えばＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法によってＡｌ−３ｍｏｌ％Ｎｉ膜を成膜する。モリブデン層２１とアルミニウム層２２の膜厚はそれぞれ例えば１０〜１００ｎｍとする。

次に、図２６に示すように、アルミニウム層２２上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極１６及びドレイン電極１７を形成するためのレジストパターンＲＭ１３を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層２２上に塗布し、厚さ約１．５μｍとする。

そして、図２７に示すように、レジストパターンＲＭ１３をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法によりモリブデン層２１及びアルミニウム層２２に対するパターニング処理（第３のパターニング処理）を実行することにより、ソース電極１６及びドレイン電極１７を得る。この際、ソース電極１６とドレイン電極１７との間にゲート絶縁膜３の表面が露出した開口部２８が形成される。

ここで、レジストパターンＲＭ１３の下方に存在する酸化物半導体層４はパターニングされることはない。すなわち、上記第３のパターニング処理の対象は、モリブデン層２１及びアルミニウム層２２となり、上記第２のパターニング処理後のパターニング済半導体層に相当する酸化物半導体層４は含まれない。

次に、図２８に示すように、ソース電極１６、ドレイン電極１７、及び酸化物半導体層４上、並びに開口部２８内におけるゲート絶縁膜３上に製造用酸化物半導体層５１（第２の製造用酸化物半導体層）を成膜する。製造用酸化物半導体層５１として、上記第３のパターニング処理におけるウエットエッチングに耐性のある酸化物半導体を用いなくてもよい。ここでは、実施の形態１と同様、例えばＩｎＧａＺｎＯ系の酸化物半導体を用いる。

次に、図２９に示すように、開口部２８を埋めつつ、製造用酸化物半導体層５１上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ１４を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層５１上に塗布し、厚さ約１．５μｍとする。

そして、図３０に示すように、レジストパターンＲＭ１４をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層５１に対するパターニング処理（第４のパターニング処理）を実行することにより酸化物半導体層５を得る。ここで、酸化物半導体層５は平面視してゲート電極２からはみ出した領域があっても良い。また、酸化物半導体層５よりも酸化物半導体層４のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ１４を剥離除去する。

次に、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に実施の形態１と同様に保護絶縁膜１８を成膜する。そして、図３に示した画素ＴＦＴ３０と同一構造の実施の形態２の画素ＴＦＴとして得る。

（効果）
酸化物半導体層４を製造するための製造用酸化物半導体層４２の構成材料としてソース電極１６及びドレイン電極１７に対する第３のパターニング処理として実行されるウエットエッチングに耐性のある酸化物半導体を用いることによって、上記第３のパターニング処理に先がけて実行される上記第２のパターニング処理時に酸化物半導体層４を精度良く形成できる。

このように、実施の形態２の画素ＴＦＴ３０の製造方法は、製造用酸化物半導体層４２（第１の製造用半導体層）の構成材料として、積層金属層２１及び２２（第２の金属膜）に対する第３のパターニング処理の実行時にパターニングされない構成材料を用いることにより、図２３に示す工程における第２のパターニング処理時に酸化物半導体層４（４ａ及び４ｂ）を精度良く形成することができる。

さらに、酸化物半導体層４を図２３に示す工程における上記第２のパターニング処理の実行により得た後、ソース電極１６及びドレイン電極１７を、図２７に示す工程の第３のパターニング処理の実行により得ることができるため、平面視して酸化物半導体層４ａ及び４ｂをソース電極１６及びドレイン電極１７からはみ出した構造を容易に形成することできる。その結果、酸化物半導体層４と酸化物半導体層５とが隣接して接触する構造を比較的簡単に得ることができる効果を奏する。

＜実施の形態３＞
本実施の形態は実施の形態１及び実施の形態２と同様、ＴＦＴを画素、駆動回路の少なくとも一方に用いる。以下では画素に用いた場合として説明する。

図３１は実施の形態３の画素ＴＦＴ３０Ｃの断面構造を示す断面図である。なお、図３１で示す画素ＴＦＴ３０Ｃは図２のＡ−Ａ断面に相当する。以下、図３１を参照して実施の形態３の画素ＴＦＴ３０Ｃについて説明する。

同図に示すように、実施の形態３の画素ＴＦＴ３０Ｃは、酸化物半導体層５上にチャネル保護層６がさらに形成されている点が、図２及び図３で示した実施の形態１の画素ＴＦＴ３０と異なる。したがって、画素ＴＦＴ３０Ｃにおける透明性絶縁性基板１、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４（４ａ，４ｂ）、酸化物半導体層５、ソース電極１６（２１，２２）及びドレイン電極１７（２１，２２）からなる構造は、画素ＴＦＴ３０と同様である。

なお、酸化物半導体層５上に形成されるチャネル保護層６は、平面視して酸化物半導体層５がチャネル保護層６からはみ出した領域があっても良い。

そして、チャネル保護層６、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に保護絶縁膜１８が形成される。

（製造方法）
図３２〜図３５は、実施の形態３の画素ＴＦＴ３０Ｃの製造工程の処理手順を示す断面図である。以下、図３２〜図３５を参照して、実施の形態３の画素ＴＦＴ３０Ｃの製造方法について説明する。なお、最終工程を示す断面図は図３１に示す構造となる。

まず、図５〜図１７で示した実施の形態１の製造方法、あるいは図２１〜図２８で示した実施の形態２の製造方法を経て製造用酸化物半導体層５１（第２の製造用酸化物半導体層）を成膜後、図３２に示すように、全面に保護用絶縁膜６１（保護膜用中間層）を成膜する。保護用絶縁膜６１は、例えば、シラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスとを用いたプラズマＣＶＤ法で、例えば約５０〜５００ｎｍの厚さに形成される。

次に、図３３に示すように、保護用絶縁膜６１上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、チャネル保護層６を形成するためのレジストパターンＲＭ２４を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて保護用絶縁膜６１上に塗布し、厚さ約１．５μｍとする。

次に、図３４に示すように、レジストパターンＲＭ２４をマスクとしてＣＨＦ_３、ＣＦ_４、ＳＦ_６などのフッ素を含むガスと酸素（Ｏ_２）ガスとを用いたドライエッチング法により保護用絶縁膜６１に対するパターニング処理（第５のパターニング処理）を実行することによりチャネル保護層６を形成する。

次に、図３５に示すように、チャネル保護層６をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層５１に対するパターニング処理（第４のパターニング処理）を実行することにより酸化物半導体層５を得る。ここで、酸化物半導体層５は平面視してゲート電極２からはみ出した領域があっても良い。また、酸化物半導体層５よりも酸化物半導体層４のキャリア密度が高くても良い。

その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ２４を剥離除去する。この際、酸化物半導体層５上にはチャネル保護層６が形成されているため、レジストパターンＲＭ２４の剥離除去によって酸化物半導体層５がダメージを受けることはない。

次に、実施の形態１及び実施の形態２と同様、チャネル保護層６、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に保護絶縁膜１８を成膜することにより、図３１で示す画素ＴＦＴ３０Ｃを得る。

上述した製造工程を経て、チャネル保護層６を有する実施の形態３の画素ＴＦＴ３０Ｃを製造することができる。

（効果）
製造用酸化物半導体層５１に対する第４のパターニング処理（ウエットエッチング）後のレジストパターンＲＭ２４の剥離除去の際、酸化物半導体層５上にチャネル保護層６が形成されているため、酸化物半導体層５へのダメージ導入を抑制することができる。したがって、酸化物半導体層５内に欠陥の少ないチャネル主要領域ＲＣ５を形成することができ、実施の形態３の画素ＴＦＴ３０Ｃは良好なＴＦＴ特性を得て歩留り向上を図ることができる。

このように、実施の形態３の画素ＴＦＴ３０Ｃは、酸化物半導体層５（第２の半導体層）上にチャネル保護層６を設けることにより、上記第４のパターニング処理によって酸化物半導体層５を形成した後もチャネル保護層６を残存させることができるため、上記第４パターニング処理後においても、酸化物半導体層５が受けるダメージを受けることを防ぐことができる。その結果、上記第４のパターニング処理後における酸化物半導体層５へのへのダメージを抑制し、画素ＴＦＴ３０Ｃの特性劣化を防ぐことができる。

なお、上記ダメージとして、例えば、実施の形態１の画素ＴＦＴ３０の場合、図１８，図１９で示すレジストパターンＲＭ１４の剥離処理時に酸化物半導体層５が受けるダメージが該当するが、実施の形態３の画素ＴＦＴ３０Ｃは酸化物半導体層５上にチャネル保護層６が設けられているため、実施の形態１の上記ダメージを受けることはない。

＜実施の形態４＞
本実施の形態は実施の形態１〜実施の形態３と同様、ＴＦＴを画素、駆動回路の少なくとも一方に用いる。以下では画素に用いた場合として説明する。

図３６は実施の形態４の画素ＴＦＴ３０Ｄの平面構造を示す平面図であり、図３７は図３６のＢ−Ｂ断面構造を示す断面図である。なお、図３６及び図３７にはそれぞれＸＹＺ直交座標系を併せて示している。以下、画素ＴＦＴ３０Ｄに関し、図３６及び図３７を参照して説明する。

図３７に示すように、実施の形態４の画素ＴＦＴ３０Ｄは、図２及び図３で示した実施の形態１の画素ＴＦＴ３０と同様の構造の透明性絶縁性基板１、ゲート電極２及びゲート絶縁膜３を有している。なお、実施の形態４の画素ＴＦＴ３０Ｄは、後に詳述する酸化物半導体層８（８ａ及び８ｂ）が形成されている点を除き、図２及び図３で示した実施の形態１の画素ＴＦＴ３０と同様な構造を呈している。

このゲート絶縁膜３上に酸化物半導体層４及び酸化物半導体層８が形成される。ここで、同一構成材料で形成される４つの酸化物半導体層４ａ及び４ｂ並びに酸化物半導体層８ａ及び８ｂが互いに距離を隔てて形成される。酸化物半導体層４ａ及び４ｂは酸化物半導体層４を構成し、実施の形態１〜実施の形態３と同様、ソース電極１６及びドレイン電極１７下に形成され、酸化物半導体層５のチャネル主要領域ＲＣ５と隣接して接触する態様で、酸化物半導体層５と接続される。

実施の形態４の画素ＴＦＴ３０Ｄは、さらに酸化物半導体層８ａ及び８ｂから構成され、酸化物半導体層４と同一構成材料で形成される酸化物半導体層８（第３の半導体層）を有している点を特徴としている。酸化物半導体層８ａは、ソース電極１６下において、酸化物半導体層４ａより左側（−Ｘ方向側）のゲート絶縁膜３，ソース電極１６間に設けられ、酸化物半導体層８ｂは、ドレイン電極１７下において、酸化物半導体層４ｂより右側（＋Ｘ方向側）のゲート絶縁膜３，ソース電極１６間に設けられる。

酸化物半導体層８ａ及び８ｂは、ソース電極１６及びドレイン電極１７下に形成され、さらに、それぞれの一部が平面視してゲート電極２と重なる領域があることが望ましい。

そして、酸化物半導体層４、酸化物半導体層８、ゲート絶縁膜３の一部領域を覆うようにソース電極１６及びドレイン電極１７が形成される。前述したように、ソース電極１６は酸化物半導体層４ａ及び酸化物半導体層８ａ上に形成され、ドレイン電極１７は酸化物半導体層４ｂ及び酸化物半導体層８ｂ上に形成される。ここで、酸化物半導体層４ａ及び４ｂ並びに酸化物半導体層８ａ及び８ｂは平面視してソース電極１６及びドレイン電極１７からはみ出した領域があっても良い。

そして、ソース電極１６及びドレイン電極１７上、並びにソース電極１６，ドレイン電極１７間のゲート絶縁膜３上に酸化物半導体層５（第２の半導体層）が形成され、ソース電極１６及びドレイン電極１７はそれぞれ酸化物半導体層５を介して接続される。

酸化物半導体層４ａ及び４ｂがソース電極１６及びドレイン電極１７から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層５が形成される。ここで、酸化物半導体層５は酸化物半導体層４ａ及び酸化物半導体層４ｂと接触する態様で設けられる。一方、酸化物半導体層５は酸化物半導体層８ａ及び８ｂとは接続されない。

すなわち、ソース電極１６下の酸化物半導体層４ａとドレイン電極１７下の酸化物半導体層４ｂは酸化物半導体層４ａ及び４ｂ間のゲート絶縁膜３上に形成される酸化物半導体層５を介して接続される。一方、酸化物半導体層８ａ及び８ｂは、酸化物半導体層４と同一構成材料で形成され、ゲート絶縁膜３上に酸化物半導体層４と独立して設けられ、かつ酸化物半導体層５とは接触しない。

そして、酸化物半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域がチャネル主要領域ＲＣ５となる。

さらに、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に保護絶縁膜１８が形成される。

（製造方法）
図３８〜図４４は、実施の形態４の画素ＴＦＴ３０Ｄの製造工程の処理手順を示す断面図である。以下、図３８〜図４４を参照して、実施の形態４の画素ＴＦＴ３０Ｄの製造方法について説明する。なお、最終工程を示す断面図は図３７に示す構造となる。

まず、図５〜図９で示した実施の形態１の製造工程を経て、図３８に示すように、ゲート絶縁膜３上に製造用酸化物半導体層４４を形成する。

ここで、製造用酸化物半導体層４４の構成材料として、実施の形態１の製造用酸化物半導体層４１と同様に、ソース電極１６及びドレイン電極１７に対する第３のパターニング処理として実行されるウエットエッチングに耐性のない酸化物半導体を用いても、実施の形態２の製造用酸化物半導体層４２と同様に、上記ウエットエッチングに耐性のある酸化物半導体を用いても良い。

本実施の形態では、製造用酸化物半導体層４４として、実施の形態１の製造用酸化物半導体層４１と同様に、酸化インジウム（Ｉｎ_２Ｏ_３）に酸化ガリウム（Ｇａ_２Ｏ_３）及び酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。

次に、図３９に示すように、製造用酸化物半導体層４４上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ３２を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層４４上に塗布し、厚さ約１．５μｍとする。

そして、図４０に示すように、レジストパターンＲＭ３２をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層４４に対するパターニング処理（第２のパターニング処理）を実行することにより、平面視してゲート電極２と重なるように中央残存酸化物半導体層４４ｘを形成するともに、平面視してゲート電極２を挟むように酸化物半導体層８ａ及び８ｂを形成する。

このように、中央残存酸化物半導体層４４ｘ、酸化物半導体層８ａ及び８ｂが上記第２のパターニング処理によって得られるパターニング済第１の製造用半導体層となり、パターニング済第１の製造用半導体層に酸化物半導体層８ａ及び８ｂが含まれる。

中央残存酸化物半導体層４４ｘ、酸化物半導体層８ａ及び８ｂは、互いに離散して形成され、中央残存酸化物半導体層４４ｘは後に製造される酸化物半導体層５との接続対象となる。一方、酸化物半導体層８ａ及び８ｂは酸化物半導体層５との接続対象とされない。

中央残存酸化物半導体層４４ｘは平面視してゲート電極２からはみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ３２を剥離除去する。

次に、図４１に示すように、中央残存酸化物半導体層４４ｘ、酸化物半導体層８ａ及び８ｂ、ゲート絶縁膜３を覆うように、全面にモリブデン層２１を成膜する。モリブデン層２１の成膜には例えば、Ｍｏターゲットを用いたＤＣスパッタリング法により形成する。

次に、図４２に示すように、実施の形態１と同様、モリブデン層２１上にアルミニウム層２２を成膜する。これら積層金属層２１及び２２がソース電極１６及びドレイン電極１７形成用の第２の金属膜となる。

次に、図４３に示すように、アルミニウム層２２上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極１６及びドレイン電極１７を形成するためのレジストパターンＲＭ３３を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層２２上に塗布し、厚さ約１．５μｍとする。

そして、図４４に示すように、レジストパターンＲＭ３３をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法によりモリブデン層２１及びアルミニウム層２２に対するパターニング処理（第３のパターニング処理）を実行することにより、ソース電極１６及びドレイン電極１７を得る。

上記第３のパターニング処理により、中央残存酸化物半導体層４４ｘも併せてパターニングされる。すなわち、上記第３のパターニング処理の対象は、モリブデン層２１、アルミニウム層２２及び中央残存酸化物半導体層４４ｘ（パターニング済第１の製造用半導体層の一部）となる。その結果、ソース電極１６及びドレイン電極１７下に酸化物半導体層４ａ及び４ｂが得られる。

さらに、上記第２のパターニング処理時に既に形成された酸化物半導体層８ａ及び８ｂは、ソース電極１６及びドレイン電極１７下に酸化物半導体層４ａ及び４ｂとは分離する態様で設けられる。

すなわち、ソース電極１６側の酸化物半導体層４ａ（一方部分半導体層）と、ドレイン電極１７側の酸化物半導体層４ｂ（他方部分半導体層）とが分離して得られた結果、互いに分離形成された酸化物半導体層４ａ及び４ｂ並びに酸化物半導体層８ａ及び８ｂが得られる。

その後、実施の形態１と同様の工程（図１７〜図２０参照）を実行することにより、図３７及び図３８で示す画素ＴＦＴ３０Ｄを完成することができる。

したがって、第４のパターニング処理による酸化物半導体層５の形成後において、酸化物半導体層８ａ及び８ｂは、酸化物半導体層５と接触しない態様で設けられることになる。

また、実施の形態４においても、実施の形態３と同様に酸化物半導体層５上にチャネル保護層６を設ける工程を追加して、酸化物半導体層５上にチャネル保護層６を有する構造を実現しても好い。

上述した製造工程を経て、酸化物半導体層８ａ及び８ｂを有する実施の形態４の画素ＴＦＴ３０Ｄを製造することができる。

（効果）
酸化物半導体ＴＦＴでは光が酸化物半導体層４及び５に入射することによって閾値電圧がシフトし、信頼性が劣化する。しかし、ソース電極１６及びドレイン電極１７の下に、酸化物半導体層５と接続されない酸化物半導体層８ａ及び８ｂを有することによって、バックライトの光がソース電極１６、ドレイン電極１７に反射され、酸化物半導体層４、酸化物半導体層５に入射されることを抑制することができる。

図４５はＭｏ上に酸化物半導体層を成膜したとき反射率分光特性を示すグラフである。同図において、膜厚依存曲線Ｌ１〜Ｌ６は、酸化物半導体層の膜厚が０ｎｍ、２３ｎｍ、４８ｎｍ、７２ｎｍ、９６ｎｍ及び１４８ｎｍの場合の波長（ｎｍ）に対する反射率（％）を示している。

図４５から、酸化物半導体層８（８ａ及び８ｂ）の膜厚を変化させることにより、モリブデン層２１と酸化物半導体層８との界面において、所望の波長の反射率を抑制できることが分かる。例えば、酸化物半導体層８の膜厚を４８ｎｍにすることで波長２００−１０００ｎｍの光の反射率を比較的低く抑えることができる。

上述したように、画素ＴＦＴ３０Ｄを構成する酸化物半導体層４及び５のうち一方に光が入射することによって閾値電圧がシフトし、画素ＴＦＴ３０Ｄの信頼性が悪くなる恐れがある。

実施の形態４の画素ＴＦＴ３０Ｄは、酸化物半導体層８（第３の半導体層）の膜厚を変化させることにより、酸化物半導体層８ａ及び８ｂとソース電極１６及びドレイン電極１７（のモリブデン層２１）との界面において、入射する光に所望の波長の反射率を抑制できることができる。

したがって、ソース電極１６及びドレイン電極１７下方に酸化物半導体層８ａ及び８ｂを有することによって、バックライトの光がソース電極１６及びドレイン電極１７に反射され、酸化物半導体層４あるいは酸化物半導体層５に入射されることを効果的に抑制する抑制することができる。その結果、実施の形態４の画素ＴＦＴ３０Ｄの信頼性を向上させることができる。

なお、上述した信頼性向上効果は、酸化物半導体層８ａ及び８ｂのうち一方のみ形成しても達成することができる。すなわち、酸化物半導体層８は酸化物半導体層５に接続されず、ソース電極１６及びドレイン電極１７のうち少なくとも一つの電極下に設けられることにより、上述した信頼性向上効果を達成することができる。

＜実施の形態５＞
図４６は、実施の形態５に係る画素ＴＦＴ３０Ｅを有するＴＦＴ基板１００の画素部分の構成を示す平面図であり、図４７は、図４６におけるＣ−Ｃ線での断面構成(ソース配線部、ＴＦＴ部及び透過画素部の断面構成)を示す断面図である。

なお、以下においてＴＦＴ基板１００は、ＴＮ方式の液晶表示装置に用いるものとして説明するが、In-Plane Switching方式及びＦＦＳ方式の液晶表示装置に用いても良い。

同図に示すように、図示しない画素用基板上にマトリクス状に複数のソース配線１２及び複数のゲート配線１３（図４６では２本のソース配線１２及び２本のゲート配線１３のみ示す）が設けられる。

そして、複数のゲート配線１３及び複数のソース配線１２の交差部に対応して複数の画素ＴＦＴ３０Ｅが設けられ、複数の画素ＴＦＴ３０Ｅに対応して複数の画素電極１５が設けられる。すなわち、２本のゲート配線１３と２本のソース配線１２との間に設けられる各画素形成領域に一単位の画素ＴＦＴ３０Ｅ及び画素電極１５が形成される。

そして、対応するゲート配線１３と画素ＴＦＴ３０Ｅのゲート電極２とが電気的に接続され、対応するソース配線１２と画素ＴＦＴ３０Ｅのソース電極１６とが電気的に接続され、各画素ＴＦＴ３０Ｅのドレイン電極１７と対応する画素電極１５とが電気的に接続される。

なお、実施の形態５の画素ＴＦＴ３０Ｅは、酸化物半導体層８ａ及び８ｂが酸化物半導体層９ｘ及び９ｙに置き換わった点を除き、実施の形態４の画素ＴＦＴ３０Ｄと実質同様な構造を呈している。したがって、以下では、実施の形態５の画素ＴＦＴ３０Ｅの特徴部分を中心に説明する。

図４７に示すように、画素ＴＦＴ３０Ｅは、例えばガラス等で形成され、上記画素用基板として機能する透明性絶縁性基板１上に形成され、透明性絶縁性基板１上に、金属膜１９からゲート電極２が形成されている。

そして、ゲート電極２を被覆するように透明性絶縁性基板１上全面にゲート絶縁膜３が形成されている。このゲート絶縁膜３上に、同一構成材料とした酸化物半導体層４（第１の半導体層）及び酸化物半導体層９（第３の半導体層）が形成されている。

酸化物半導体層４は酸化物半導体層４ａ及び４ｂで構成され、酸化物半導体層９は各々が導電性を有する酸化物半導体層９ｘ及び９ｙで構成され、酸化物半導体層４ａ及び４ｂ並びに酸化物半導体層９ｘ及び９ｙは、互いに距離を隔てて分離形成される。

酸化物半導体層４ａ及び４ｂは実施の形態１の画素ＴＦＴ３０と同様に酸化物半導体層５と接続され、酸化物半導体層９ｘ及び９ｙ（ドレイン電極下半導体層及びソース電極下半導体層）は、実施の形態４の酸化物半導体層８ａ及び８ｂと同様に酸化物半導体層５とは接続されずに、それぞれドレイン電極１７及びソース電極１６下に形成される。

なお、ソース電極１６はソース配線１２と機能するソース配線領域Ｒ１２まで延在して形成しており、酸化物半導体層９ｙはソース配線領域Ｒ１２下に延びて形成されている。

そして、酸化物半導体層９ｘの一部の画素電極領域Ｒ１５は画素電極１５として機能する。すなわち、実施の形態５の画素ＴＦＴ３０Ｅの画素電極１５（画素電極領域Ｒ１５）は酸化物半導体層４及び９と同一構成材料により、酸化物半導体層９ｘ（ドレイン電極下半導体層）と一体的に形成されることを特徴としている。

言い換えれば、酸化物半導体層９ｘは画素電極１５として機能する画素電極領域Ｒ１５を有することを特徴としている。

ここで、In-Plane Switching方式の液晶表示装置に画素ＴＦＴ３０Ｅを有するＴＦＴ基板１００を用いる場合、画素電極１５はくし歯状の形状が望ましい。酸化物半導体層９ｘ及び９ｙは平面視してゲート電極２と重なる領域があることが望ましい。

そして、酸化物半導体層４、酸化物半導体層９（酸化物半導体層９ｘの画素電極領域Ｒ１５を除く）、ゲート絶縁膜３の上にソース電極１６及びドレイン電極１７が形成さる。

ソース電極１６は酸化物半導体層４ａ及び酸化物半導体層９ｙ上に形成され、ドレイン電極１７は酸化物半導体層４ｂ及び酸化物半導体層９ｘ上に形成される。ここで、酸化物半導体層４及び酸化物半導体層９（画素電極領域Ｒ１５を除く）は平面視してソース電極１６及びドレイン電極１７からはみでる領域があっても良い。なお、酸化物半導体層９ｘの画素電極領域Ｒ１５は画素電極１５として機能する必要があるため、ドレイン電極１７から平面視してはみ出している。

酸化物半導体層９ｘの一部である画素電極１５（画素電極領域Ｒ１５）はドレイン電極１７を介して酸化物半導体層５及び酸化物半導体層４と電気的に接続される。

そして、ソース電極１６及びドレイン電極１７上、並びにソース電極１６，ドレイン電極１７間のゲート絶縁膜３上に酸化物半導体層５（第２の半導体層）が形成され、ソース電極１６及びドレイン電極１７はそれぞれ酸化物半導体層５を介して接続される。

酸化物半導体層４がソース電極１６及びドレイン電極１７から平面視してはみ出した領域がある場合は、はみ出した領域上にも酸化物半導体層５が形成される。ここで、酸化物半導体層５はチャネル主要領域ＲＣ５が酸化物半導体層４ａ及び酸化物半導体層４ｂに挟まれて隣接形成されることにより、酸化物半導体層４と接触する態様で設けられる。

すなわち、ソース電極１６下の酸化物半導体層４ａとドレイン電極１７下の酸化物半導体層４ｂは酸化物半導体層４ａ及び４ｂ間のゲート絶縁膜３上に形成される酸化物半導体層５を介して接続される。そして、酸化物半導体層５のうち、ゲート絶縁膜３上においてソース電極１６及びドレイン電極１７に挟まれた領域がチャネル主要領域ＲＣ５となる。

さらに、酸化物半導体層５、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３及び酸化物半導体層９ｘの画素電極領域Ｒ１５上に保護絶縁膜１８が形成される。

（製造方法）
図４８〜図６２は実施の形態５の画素ＴＦＴ３０Ｅの製造工程の処理手順を示す断面図である。以下、図４８〜図６２を参照して、実施の形態５の画素ＴＦＴ３０Ｅの製造方法の処理内容を説明する。なお、最終工程を示す断面図は、図４７に相当する。

まず、図４８に示すように、ガラス等の透明性絶縁性基板１（画素用基板）を準備する。そして、図４９に示すように、実施の形態１と同様に、透明性絶縁性基板１上全面に、金属膜１９（第１の金属膜）を形成する。

次に、図５０に示すように、金属膜１９上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして実施の形態１のレジストパターンＲＭ１と同様にレジストパターンＲＭ４１を形成する。

そして、図５１に示すように、レジストパターンＲＭ１をエッチングマスクとして、リン酸、酢酸、硝酸を含むＰＡＮ系の溶液を用いたウエットエッチング法により金属膜１９に対するパターニング処理（第１のパターニング処理）を実行することにより、透明性絶縁性基板１上にゲート電極２を形成する。

次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ１を剥離除去した後、図５２に示すように、実施の形態１と同様、ゲート電極２を覆うように、透明性絶縁性基板１上全面に、ゲート絶縁膜３を形成する。

その後、図５３に示すように、ゲート絶縁膜３上に、製造用酸化物半導体層４５（第１の製造用酸化物半導体層）を形成する。本実施の形態では、製造用酸化物半導体層４５として、実施の形態２の製造用酸化物半導体層４２と同様、ソース電極１６及びドレイン電極１７形成時の第３のパターニング処理時のウエットエッチング耐性のある酸化物半導体を構成材料として用いる。

さらに、製造用酸化物半導体層４５は、キャリア密度を意図的に高くすることによって導体化させる。酸化物半導体層４及び５を導体化させる方法として例えば、ＤＣスパッタリング中の酸素分圧を低くする方法、成膜後に紫外線を照射する方法などがある。

次に、図５４に示すように、製造用酸化物半導体層４５上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ４２を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層４５上に塗布し、厚さ約１．５μｍとする。

そして、図５５に示すように、レジストパターンＲＭ４２をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより、製造用酸化物半導体層４５に対するパターニング処理（第２のパターニング処理）を実行することにより、平面視してゲート電極２と重なるように酸化物半導体層４ａ及び４ｂを形成するとともに、平面視してゲート電極２を挟むように酸化物半導体層９ｘ及び９ｙを形成する。

ここで、酸化物半導体層４（４ａ，４ｂ）は平面視してゲート電極２からはみ出した領域があっても良い。このように、上記第２のパターニング処理時に酸化物半導体層４（第１の半導体層）として、後に製造するソース電極１６側の酸化物半導体層４ａ（一方部分半導体層）と、後に製造するドレイン電極１７側の酸化物半導体層４ｂ（他方部分半導体層）とが分離して得られる。すなわち、実施の形態５においては、実施の形態１のパターニング済半導体層４１Ｐに対応する構造（パターニング済第１の製造用半導体層）として、上記第２のパターニング処理後おいて完成された酸化物半導体層４及び酸化物半導体層９を得ている。

酸化物半導体層４ａ及び４ｂ並びに酸化物半導体層９ｘ及び９ｙは、互いに離散して形成され、酸化物半導体層４ａ及び４ｂは後に製造される酸化物半導体層５との接続対象となる。一方、酸化物半導体層９ｘ及び９ｙは酸化物半導体層５との接続対象とされない。また、酸化物半導体層９ｘは一部が画素電極１５として機能するように、画素電極領域Ｒ１５（図４６，図４７参照）に延在して形成され、酸化物半導体層９ｙはソース配線領域Ｒ１２（図４７参照）下に位置するように延在して形成される。

その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ４２を剥離除去する。

次に、ソース電極１６及びドレイン電極１７形成用の金属膜を成膜する。本実施の形態ではソース電極１６及びドレイン電極１７形成用の金属膜として例えばモリブデン（Ｍｏ）とアルミニウム（Ａｌ）の２層構造とする。

まず、図５６に示すように、酸化物半導体層４、酸化物半導体層９、及びゲート絶縁膜３を覆うように、モリブデン層２１を成膜する。モリブデン層２１の成膜には例えば、Ｍｏターゲットを用いたＤＣスパッタリング法により形成する。

次に、図５７に示すように、モリブデン層２１上にアルミニウム層２２を成膜する。Ａｌの成膜には例えばＡｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法によってＡｌ−３ｍｏｌ％Ｎｉ膜を成膜する。モリブデン層２１とアルミニウム層２２の膜厚はそれぞれ例えば１０〜１００ｎｍとする。これら積層金属層２１及び２２がソース電極１６及びドレイン電極１７形成用の第２の金属膜となる。

次に、図５８に示すように、アルミニウム層２２上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングして、ソース電極１６及びドレイン電極１７を形成するためのレジストパターンＲＭ４３を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いてアルミニウム層２２上に塗布し、厚さ約１．５μｍとする。

そして、図５９に示すように、レジストパターンＲＭ４３をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法によりモリブデン層２１及びアルミニウム層２２に対するパターニング処理（第３のパターニング処理）を実行することにより、ソース電極１６及びドレイン電極１７を得る。この際、ソース電極１６とドレイン電極１７との間にゲート絶縁膜３の表面が露出した開口部２８が形成される。なお、ソース電極１６の一部領域となるソース配線領域Ｒ１２はソース配線１２として機能する領域である。

ここで、酸化物半導体層４及び酸化物半導体層９はパターニングされない。すなわち、上記第３のパターニング処理の対象は、モリブデン層２１及びアルミニウム層２２となり、パターニング済第１の製造用半導体層に相当する酸化物半導体層４や酸化物半導体層９は上記第３のパターニング処理の対象とならない。

次に、図６０に示すように、ソース電極１６、ドレイン電極１７、酸化物半導体層４、酸化物半導体層９、及び開口部２８内におけるゲート絶縁膜３上に製造用酸化物半導体層５１（第２の製造用酸化物半導体層）を成膜する。なお、製造用酸化物半導体層５１の構成材料は実施の形態１と同様である。

次に、図６１に示すように、開口部２８を埋めつつ、製造用酸化物半導体層５１上に塗布形成したフォトレジストを、フォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ４４を得る。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて製造用酸化物半導体層５１上に塗布し、厚さ約１．５μｍとする。

そして、図６２に示すように、レジストパターンＲＭ４４をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより製造用酸化物半導体層５１に対するパターニング処理（第４のパターニング処理）を実行することにより酸化物半導体層５を得る。ここで、酸化物半導体層５は平面視してゲート電極２からはみ出した領域があっても良い。また、酸化物半導体層５よりも酸化物半導体層４のキャリア密度が高くても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ４４を剥離除去する。

次に、酸化物半導体層５、酸化物半導体層９（画素電極領域Ｒ１５）、ソース電極１６、ドレイン電極１７、ゲート絶縁膜３上に実施の形態１と同様に保護絶縁膜１８を成膜する。そして、図４７に示した実施の形態５の画素ＴＦＴ３０Ｅを得る。

なお、実施の形態５においても、実施の形態３と同様に酸化物半導体層５上にチャネル保護層６を設ける工程を追加して、酸化物半導体層５上にチャネル保護層６を有する構造を実現しても好い。

上述した製造工程を経て、導電性を有する酸化物半導体層９ｘ及び９ｙを具備する実施の形態５の画素ＴＦＴ３０Ｅを製造することができる。

（効果）
このように、酸化物半導体層４（４ａ及び４ｂ）及び酸化物半導体層９（９ｘ及び９ｙ）を形成する工程で同時に、酸化物半導体層９ｘの一部である画素電極領域Ｒ１５に画素電極１５を形成することにより、実施の形態５の画素ＴＦＴ３０Ｅを有するＴＦＴ基板１００のフォトリソグラフィー工程の回数を低減できる。

すなわち、画素ＴＦＴ３０Ｅを有するＴＦＴ基板１００において、画素電極１５は酸化物半導体層４及び酸化物半導体層９と同一構成材料により、酸化物半導体層９に含まれる酸化物半導体層９ｘ（ドレイン電極下半導体層）の一部として一体的に形成されるため、酸化物半導体層９（第３の半導体層）の形成時に画素電極１５を併せて形成することができる。その結果、画素ＴＦＴ３０Ｅを有するＴＦＴ基板１００の製造工程の簡略化を図って、ＴＦＴ基板１００の製造コストを削減することができる。

また、導体化した酸化物半導体層９ｙをソース配線領域Ｒ１２（ソース配線１２）下にも形成することによって、ソース配線１２の配線抵抗を低減できると共に、ソース配線１２の断線を抑制できる。

すなわち、実施の形態５の画素ＴＦＴ３０Ｅにおける酸化物半導体層９（第３の半導体層）として、ソース電極１６及びソース配線領域Ｒ１２（ソース配線１２の一部）下に形成され、導電化された酸化物半導体層９ｙ（ソース電極下半導体層）を有することにより、ソース配線１２の配線抵抗を低減できると共に、ソース配線１２の断線を抑制できる効果を奏する。

なお、ソース配線１２はソース電極１６の形成時（第３のパターニング処理時）に併せて形成され、ゲート配線１３はゲート電極２の形成時（第１のパターニング処理時）に併せて形成されるのが一般的であるため、ソース配線領域Ｒ１２を含みソース配線１２の全領域下に酸化物半導体層９ｙを形成することもできる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

２ ゲート電極、３ ゲート絶縁膜、４，４ａ，４ｂ，５，８，８ａ，８ｂ，９，９ｘ，９ｙ 酸化物半導体層、６ チャネル保護層、１２ ソース配線、１３ ゲート配線、１６ ソース電極、１７ ドレイン電極、１８ 保護絶縁膜、２１ モリブデン層、３０，３０Ｂ〜３０Ｅ 画素ＴＦＴ、４１，４２，４４，４５ 製造用酸化物半導体層、６１ 保護用絶縁膜、１００ ＴＦＴ基板、１０２ カラーフィルター、２００ 液晶表示装置、Ｔ１〜Ｔ３ ＮＭＯＳトランジスタ。

Claims (15)

1. 基板上に形成されるゲート電極と、
   前記ゲート電極を覆って形成されるゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記ゲート電極に対向する領域のみに形成される第１の半導体層と、
   前記ゲート絶縁膜上に選択的に形成されるソース電極及びドレイン電極とを備え、前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜上の領域が前記ゲート電極に対向する領域となり、前記ソース電極及び前記ドレイン電極のうち少なくとも一方の電極は前記第１の半導体層上にさらに形成され、
   前記ゲート絶縁膜上の前記ソース電極及びドレイン電極間の領域に少なくとも形成される第２の半導体層をさらに備え、前記第２の半導体層は、前記ソース電極、前記ドレイン電極及び前記第１の半導体層それぞれと接触し、
   前記第２の半導体層のうち前記ゲート絶縁膜上の前記ソース電極及びドレイン電極間の領域に形成されるチャネル主要領域と、前記少なくとも一つの電極下の前記第１の半導体層の一部とによりチャネル領域が規定される、
   薄膜トランジスタ。
2. 請求項１記載の薄膜トランジスタであって、
   前記第１の半導体層及び前記第２の半導体層のうち少なくとも一方は酸化物半導体で構成される、
   薄膜トランジスタ。
3. 請求項１または請求項２に記載の薄膜トランジスタであって、
   前記第１の半導体層は前記第２の半導体層を挟んで互いに分離形成される一方部分半導体層及び他方部分半導体層を含み、
   前記少なくとも一方の電極は前記ソース電極及び前記ドレイン電極を含み、
   前記ソース電極は前記一方部分半導体層上に形成され、前記ドレイン電極は前記他方部分半導体層上に形成される、
   薄膜トランジスタ。
4. 請求項１から請求項３のうち、いずれか１項に記載の薄膜トランジスタであって、
   前記第２の半導体層上に形成されるチャネル保護層と、
   前記チャネル保護層上に形成される保護絶縁膜とをさらに備える、
   薄膜トランジスタ。
5. 請求項１から請求項４のうち、いずれか１項に記載の薄膜トランジスタであって、
   前記第１の半導体層は前記第２の半導体層よりもキャリア密度が高いことを特徴とする、
   薄膜トランジスタ。
6. 請求項１から請求項５のうち、いずれか１項に記載の薄膜トランジスタであって、
   前記第１の半導体層と同一構成材料で形成され、前記ゲート絶縁膜上に前記第１の半導体層と独立して設けられた第３の半導体層をさらに備え、
   前記第３の半導体層は前記第２の半導体層と接触することなく、前記ソース電極及びドレイン電極のうち少なくとも一つの電極下に設けられる、
   薄膜トランジスタ。
7. 画素用基板上に互いに交差して配置される複数のソース配線及び複数のゲート配線と、
   前記ゲート配線及び前記ソース配線の交差部に配置される複数の薄膜トランジスタと、
   前記複数の薄膜トランジスタに対応する複数の画素電極とを備え、
   前記複数の薄膜トランジスタはそれぞれ対応する画素電極と前記ドレイン電極を介して電気的に接続され、
   前記複数の薄膜トランジスタはそれぞれ請求項６記載の薄膜トランジスタを含み、前記ソース電極は前記ソース配線に電気的に接続され、前記ゲート電極は前記ゲート配線に電気的に接続され、前記画素用基板は前記基板を含み、
   前記第３の半導体層は前記ドレイン電極下に形成されるドレイン電極下半導体層を含み、
   前記画素電極は前記第１及び第３の半導体層と同一構成材料により、前記ドレイン電極下半導体層と一体的に形成されることを特徴とする、
   薄膜トランジスタ基板。
8. 請求項７記載の薄膜トランジスタ基板であって、
   前記第３の半導体層は導電性を有し、
   前記第３の半導体層は前記ソース電極及び前記ソース配線の少なくとも一部下に形成されるソース電極下半導体層をさらに含む、
   薄膜トランジスタ基板。
9. 請求項１から請求項６のうち、いずれか１項に記載の薄膜トランジスタを有する薄膜トランジスタ基板と、
   前記薄膜トランジスタ基板と対向して配置される対向基板とを備え、前記薄膜トランジスタ基板と前記対向基板との間に液晶層が挟持される、
   液晶表示装置。
10. (a)基板上に第１の金属膜を形成した後、前記第１の金属膜に対する第１のパターニング処理によりゲート電極を得るステップと、
    (b)前記ゲート電極を覆って前記基板上にゲート絶縁膜を形成するステップと、
    (c)前記ゲート絶縁膜上に第１の製造用半導体層を形成した後、前記第１の製造用半導体層に対する第２のパターニング処理により、前記ゲート電極に対向する領域のみにパターニング済第１の製造用半導体層を得るステップと、
    (d)前記ステップ(c)の後に実行され、前記パターニング済第１の製造用半導体層を覆って、前記ゲート絶縁膜上に第２の金属膜を形成した後、前記第２の金属膜に対する第３のパターニング処理により、互いに独立したソース電極及びドレイン電極を得るステップとを備え、前記ステップ(d)後において、前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜上の領域が前記ゲート電極に対向する領域となり、前記ソース電極及び前記ドレイン電極の少なくとも一方の電極下に形成される前記パターニング済第１の製造用半導体層が第１の半導体層となり、
    (e)前記ソース電極及び前記ドレイン電極を覆いつつ、前記ゲート絶縁膜上に第２の製造用半導体層を形成した後、前記第２の製造用半導体層に対する第４のパターニング処理により第２の半導体層を得るステップをさらに備え、前記第２の半導体層は、前記ゲート絶縁膜上の前記ソース電極及びドレイン電極間において、前記ゲート電極と対向する領域に形成されるチャネル主要領域を有し、前記ソース電極、前記ドレイン電極及び前記第１の半導体層それぞれと接触し、
    前記ステップ(e)の実行後において、前記チャネル主要領域と、前記少なくとも一つの電極下の前記第１の半導体層の一部とによりチャネル領域が規定される
    薄膜トランジスタの製造方法。
11. 請求項１０記載の薄膜トランジスタの製造方法であって、
    前記ステップ(d)で実行される前記第３のパターニング処理は、前記第２の金属膜及びパターニング済第１の製造用半導体層に対するパターニング処理を含む、
    薄膜トランジスタの製造方法。
12. 請求項１０記載の薄膜トランジスタの製造方法であって、
    前記ステップ(d)における前記第３のパターニング処理によって前記パターニング済第１の製造用半導体層はパターニングされず、
    前記ステップ(c)の実行後の前記パターニング済第１の製造用半導体層は前記第１の半導体層を含む、
    薄膜トランジスタの製造方法。
13. 請求項１０から請求項１２のうち、いずれか１項に記載の薄膜トランジスタの製造方法であって、
    前記ステップ(e)は、
    (e-1)前記ソース電極及び前記ドレイン電極を覆うように、前記ゲート絶縁膜上に第２の製造用半導体層を形成した後、前記第２の製造用半導体層上にさらに保護膜用中間層を形成するステップと、
    (e-2)前記保護膜用中間層に対する第５のパターニング処理によりチャネル保護層を得るステップと、
    (e-3)前記チャネル保護層をマスクとした前記第２の製造用半導体層に対する前記第４のパターニング処理により前記第２の半導体層を得るステップを含む、
    薄膜トランジスタの製造方法。
14. 請求項１０から請求項１３のうち、いずれか１項に記載の薄膜トランジスタの製造方法であって、
    前記ステップ(c)の実行後に得られる前記パターニング済第１の製造用半導体層はその一部に第３の半導体層を含み、
    前記ステップ(d)の実行後において、前記第３の半導体層は、前記少なくとも一つの電極下に前記第１の半導体層とは分離する態様で設けられ、
    前記ステップ(e)の実行後において、前記第３の半導体層は、前記第２の半導体層を接触しない態様で設けられる、
    薄膜トランジスタの製造方法。
15. 請求項１４記載の薄膜トランジスタの製造方法であって、
    前記第３の半導体層は前記ドレイン電極下に形成されるドレイン電極下半導体層を含み、
    前記ドレイン電極下半導体層は画素電極として機能する画素電極領域を有することを特徴とする、
    薄膜トランジスタの製造方法。

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