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JP6545976B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、半導体装置を有している場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。例えば、Ｔｒｉ−ＧａｔｅトランジスタとＣＯＢ（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔｌｉｎｅ）構造のＭＩＭキャパシタが紹介されている（非特許文献１）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、微細化・高密度化に適した半導体装置を提供することを課題の一とする。
または、半導体装置に良好な電気特性を付与することを課題の一とする。または、信頼性の高い半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタと、第１のトランジスタと互いに重なる第２のトランジスタと、第１のトランジスタと互いに重なる第１の容量素子と、第２のトランジスタと互いに重なる第２の容量素子と、第２の容量素子と電気的に接続する第１の配線と、を有し、第１の配線は、第２のトランジスタの電極と互いに重なる領域を有し、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子とは電気的に接続し、第１のトランジスタのチャネルは、単結晶半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタと互いに重なる第２のトランジスタと、第１のトランジスタと互いに重なる第１の容量素子と、第２のトランジスタと互いに重なる第２の容量素子と、第２の容量素子と電気的に接続する第１の配線と、を有し、第１の配線は、第２のトランジスタの電極と互いに重なる領域を有し、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子とは電気的に接続し、第１のトランジスタのチャネルは、単結晶半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有し、第１の容量素子の一方の電極は、凸部を含み、第１の容量素子の他方の電極は、凹部を含むことを特徴とする半導体装置である。
また、上記構成において、第１の容量素子と電気的に接続する第２の配線と、を有し、第２の配線は、第１のトランジスタの電極と互いに重なる領域を有する。
また、上記構成において、第２の配線は、共通配線としての機能を有してもよい。
また、上記構成において、第２の配線は、銅を含むことが好ましい。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタと互いに重なる第２のトランジスタと、第２のトランジスタと互いに重なる容量素子と、容量素子と電気的に接続する第１の配線と、を有し、第１の配線は、第２のトランジスタの電極と互いに重なる領域を有し、第１のトランジスタと、第２のトランジスタと、容量素子とは電気的に接続し、第１のトランジスタのチャネルは、単結晶半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、第１のトランジスタと、第１のトランジスタと互いに重なる第２のトランジスタと、第２のトランジスタと互いに重なる容量素子と、容量素子と電気的に接続する第１の配線と、を有し、第１の配線は、第２のトランジスタの電極と互いに重なる領域を有し、第１のトランジスタのチャネルは、単結晶半導体を有し、第２のトランジスタのチャネルは、酸化物半導体を有し、第１のトランジスタと、第２のトランジスタと、容量素子とは電気的に接続し、容量素子の一方の電極は、凸部を含み、容量素子の他方の電極は、凹部を含むことを特徴とする半導体装置である。
また、上記構成において、容量素子は、第１のトランジスタと第２のトランジスタの間に位置する。
また、上記構成において、容量素子は、第２のトランジスタの上方に位置する。
また、上記構成において、第２のトランジスタの電極は、ゲート電極である。
また、上記構成において、第１の配線は、共通配線としての機能を有することが好ましい。
また、上記構成において、第１のトランジスタと、第２のトランジスタとはプラグによって接続され、プラグは、銅またはタングステンを含むことが好ましい。
また、上記構成において、第１の配線は、銅を含むことが好ましい。
本発明の一態様によれば、微細化・高密度化に適した半導体装置を提供することができる。
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な構成の半導体装置等を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態に係る、半導体装置の回路図及び構成例。 実施の形態に係る、半導体装置を並べた上面図。 実施の形態に係る、半導体装置に含まれる積層構造を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、バンド構造を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の回路図及び構成例。 実施の形態に係る、半導体装置を並べた上面図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 実施の形態に係る、回路図。 図２７の回路図の断面模式図の一例を説明する図。 図２７の回路図の断面模式図の一例を説明する図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置の回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦデバイスの使用例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
［積層構造の構成例］
以下では、本発明の一態様の半導体装置に適用することのできる積層構造の例について説明する。図３は、以下で示す積層構造１０の断面概略図である。
積層構造１０は、第１のトランジスタを含む第１の層１１、第１の絶縁膜２１、第１の配線層３１、バリア膜４１、第２の配線層３２、第２の絶縁膜２２、及び第２のトランジスタを含む第２の層１２が、順に積層された積層構造を有している。
第１の層１１に含まれる第１のトランジスタは、第１の半導体材料を含んで構成される。また、第２の層１２に含まれる第２のトランジスタは、第２の半導体材料を含んで構成される。第１の半導体材料と第２の半導体材料は、同一の材料であってもよいが、異なる半導体材料とすることが好ましい。第１のトランジスタ及び第２のトランジスタは、それぞれ半導体膜、ゲート電極、ゲート絶縁膜、ソース電極及びドレイン電極（またはソース領域及びドレイン領域）を有する。
例えば、第１の半導体材料、または第２の半導体材料として用いることのできる半導体としては、例えば、シリコンや炭化ケイ素、ゲルマニウム、ヒ化ガリウム、ガリウムヒ素リン、窒化ガリウム等の半導体材料、ＩＩＩ−Ｖ族半導体材料の代表的な半導体材料として、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌから選択された一つ以上とＮ、Ｐ、Ａｓ、Ｓｂから選択された一つ以上を組み合わせた化合物半導体材料、ＩＩ−ＶＩ族半導体材料の代表的な半導体材料として、Ｍｇ、Ｚｎ、Ｃｄ、Ｈｇから選択された一つ以上とＯ、Ｓ、Ｓｅ、Ｔｅから選択された一つ以上を組み合わせた化合物半導体材料、有機半導体材料、または酸化物半導体材料などが挙げられる。
ここでは、第１の半導体材料として単結晶シリコンを、第２の半導体材料として酸化物半導体を用いた場合について説明する。
バリア膜４１は、これよりも下層から水及び水素が上層に拡散することを抑制する機能を有する層である。なお、バリア膜４１はこの上方に設けられる電極または配線と、下方に設けられる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。例えば、第１の配線層３１に含まれる配線または電極と、第２の配線層３２に含まれる配線または電極とを電気的に接続するプラグを有する。
第１の配線層３１及び第２の配線層３２に含まれる配線または電極に用いる材料としては、金属または合金材料のほか、導電性の金属窒化物を用いることができる。また、このような材料を含む層を単層で、若しくは２層以上積層して用いてもよい。
第１の絶縁膜２１は、第１の層１１と第１の配線層３１とを電気的に絶縁する機能を有する。また、第１の絶縁膜２１には、第１の層１１に含まれる第１のトランジスタ、電極または配線と、第１の配線層３１に含まれる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。
第２の絶縁膜２２は、第２の層１２と第２の配線層３２とを電気的に絶縁する機能を有する。また、第２の絶縁膜２２には、第２の層１２に含まれる第２のトランジスタ、電極または配線と、第２の配線層３２に含まれる電極または配線とを電気的に接続するための開口やプラグを有していてもよい。
また、第２の絶縁膜２２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。第２の半導体材料として酸化物半導体を用いた場合、第２の絶縁膜２２から脱離した酸素が酸化物半導体に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、第２のトランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
ここで、バリア膜４１よりも下層では、水素や水などを出来る限り低減させておくことが好ましい。または、水素や水などの放出を出来る限り低減させておくことが好ましい。水素や水は酸化物半導体にとって電気特性の変動を引き起こす要因となりうる。また、バリア膜４１を介して下層から上層へ拡散する水素や水は、バリア膜４１により抑制することができるが、バリア膜４１に設けられる開口やプラグ等を介して水素や水が上層に拡散してしまう場合がある。
バリア膜４１よりも下層に位置する各層に含まれる水素や水を低減させるため、または、水素や水の放出を低減させるため、バリア膜４１を形成する前、またはバリア膜４１にプラグを形成するための開口を形成した直後に、バリア膜４１よりも下層に含まれる水素や水を除去するための加熱処理を施すことが好ましい。半導体装置を構成する導電膜などの耐熱性や、トランジスタの電気特性が劣化しない程度であれば、加熱処理の温度は高いほど好ましい。具体的には、例えば４５０℃以上、好ましくは４９０℃以上、より好ましくは５３０℃以上の温度とすればよいが、６５０℃以上で行ってもよい。不活性ガス雰囲気下または減圧雰囲気下で１時間以上、好ましくは５時間以上、より好ましくは１０時間以上の加熱処理を行うことが好ましい。また、加熱処理の温度は第１の層１１や第１の配線層３１に含まれる配線または電極の材料、及び第１の絶縁膜２１に設けられるプラグの材料の耐熱性を考慮して決定すればよいが、例えば当該材料の耐熱性が低い場合には、５５０℃以下、または６００℃以下、または６５０以下、または８００℃以下の温度で行えばよい。また、このような加熱処理は、少なくとも１回以上行えばよいが、複数回行うとより好ましい。
バリア膜４１より下層に設けられる絶縁膜は、昇温脱離ガス分光法分析（ＴＤＳ分析ともよぶ）によって測定される、基板表面温度が４００℃での水素分子（ｍ／ｚ＝２）の脱離量が、３００℃での水素分子の脱離量の１３０％以下が好ましく、１１０％以下であることがより好ましい。または、ＴＤＳ分析によって基板表面温度が４５０℃での水素分子の脱離量が、３５０℃での水素分子の脱離量の１３０％以下が好ましく、１１０％以下であることがより好ましい。
また、バリア膜４１自体に含まれる水や水素も低減されていることが好ましい。例えばバリア膜４１として、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲における水素分子の脱離量が、２×１０１５個／ｃｍ２未満、好ましくは１×１０１５個／ｃｍ２未満、より好ましくは５×１０１４個／ｃｍ２未満である材料を用いることが好ましい。または、ＴＤＳ分析によって基板表面温度が２０℃から６００℃の範囲における水分子（ｍ／ｚ＝１８）の脱離量が、１×１０１６個／ｃｍ２未満、好ましくは５×１０１５個／ｃｍ２未満、より好ましくは２×１０１２個／ｃｍ２未満である材料をバリア膜４１に用いることが好ましい。
また、第１の層１１に含まれる第１のトランジスタの半導体膜に単結晶シリコンを用いた場合では、当該加熱処理は、シリコンの不対結合手（ダングリングボンドともいう）を水素によって終端化する処理（水素化処理とも呼ぶ）を兼ねることができる。水素化処理により第１の層１１及び第１の絶縁膜２１に含まれる水素の一部が脱離して第１のトランジスタの半導体膜に拡散し、シリコン中のダングリングボンドを終端させることで、第１のトランジスタの信頼性および静特性を向上させることができる。
バリア膜４１に用いることのできる材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどが挙げられる。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
バリア膜４１は水や水素を透過しにくい材料の膜のほかに、他の絶縁材料を含む膜を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む膜、金属酸化物を含む膜などを積層させて用いてもよい。
また、バリア膜４１は、酸素を透過しにくい材料を用いることが好ましい。上述した材料は、水素、水に加え酸素に対してもバリア性に優れた材料である。このような材料を用いることで、第２の絶縁膜２２を加熱した時に放出される酸素がバリア膜４１よりも下層に拡散することを抑制することができる。その結果、第２の絶縁膜２２から放出され、第２の層１２中の第２のトランジスタの半導体膜に供給されうる酸素の量を増大させることができる。
このように、バリア膜４１よりも下層に位置する各層に含まれる水素や水の濃度を減少する、または水素や水を除去し、さらにバリア膜４１により水素や水が第２の層へ拡散することを抑制する。また、バリア膜４１は、水素や水の放出を抑制する。そのため、第２の絶縁膜２２や、第２の層に含まれる第２のトランジスタを構成する各層における水素及び水の含有量を、極めて低いものとすることができる。例えば、第２の絶縁膜２２、第２のトランジスタの半導体膜、またはゲート絶縁膜に含まれる水素濃度を５×１０１８ｃｍ−３未満、好ましくは１×１０１８ｃｍ−３未満、さらに好ましくは３×１０１７ｃｍ−３未満にまで低減することができる。
本発明の一態様の半導体装置に、積層構造１０を適用することにより、第１の層１１に含まれる第１のトランジスタと、第２の層１２に含まれる第２のトランジスタのいずれにおいても、高い信頼性を両立することが可能となり、極めて信頼性の高い半導体装置を実現できる。
［構成例］
図１（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図１（Ａ）に示す半導体装置は、第１のトランジスタ１１０と、第２のトランジスタ１００と、容量素子１３０と、配線ＳＬと、配線ＢＬと、配線ＷＬと、配線ＣＬとを有する。
第１のトランジスタ１１０は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他方が配線ＳＬと電気的に接続し、ゲートが第２のトランジスタ１００のソースまたはドレインの一方及び容量素子１３０の一方の電極と電気的に接続する。第２のトランジスタ１００は、ソースまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続する。容量素子１３０は、他方の電極が配線ＣＬと電気的に接続する。なお、第１のトランジスタ１１０のゲートと、第２のトランジスタ１００のソースまたはドレインの一方と、容量素子１３０の一方の電極の間のノードをノードＦＮと呼ぶ。
図１（Ａ）に示す半導体装置は、第２のトランジスタ１００が導通状態（オン状態）の時に配線ＢＬの電位に応じた電位をノードＦＮに与える。また、第２のトランジスタ１００が非導通状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図１（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を有する場合、図１（Ａ）の半導体装置は表示装置の画素として機能させることもできる。
第２のトランジスタ１００の導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。また、配線ＷＬに与える電位によって第２のトランジスタ１００のしきい値電圧を制御することができる。第２のトランジスタ１００として、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジスタが挙げられる。
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えられる。このとき、ノードＦＮの電位によって、第２のトランジスタ１００の見かけ上のしきい値電圧が変動する。見かけ上のしきい値電圧の変動により、第１のトランジスタ１１０の導通状態、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとして読み出すことができる。
本発明の一態様の半導体装置は、バリア膜よりも下層の水素濃度が十分に低減されている、もしくは、水素濃度の拡散・放出が抑制されているため、その結果、その上層の酸化物半導体を用いたトランジスタは、極めて低いオフ電流を実現することができる。
図１（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
図１（Ｂ）に、図１（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。また、図２（Ａ）に図１（Ｂ）の半導体装置を並べた上面図を示す。なお、各半導体装置は、共通配線としての機能を有する配線ＣＬを共有している。
図２（Ａ）に示すように第１のトランジスタ１１０の占有面積内に第２のトランジスタ１００及び容量素子１３０が設けられている。また、半導体装置をマトリクス状に配置する際、図２（Ｂ）に示すように配線ＳＬ（低抵抗層１１３ｂ）を隣の半導体装置と共有化してもよい。
半導体装置は、図１（Ｂ）に示すように第１のトランジスタ１１０、第２のトランジスタ１００、及び容量素子１３０を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア膜１２０が設けられている。
第１のトランジスタ１１０は、半導体基板１１１上に設けられ、半導体基板１１１の一部からなる半導体膜１１２、ゲート絶縁膜１１４、ゲート電極１１５、及びソース領域またはドレイン領域として機能する低抵抗層１１３ａ及び低抵抗層１１３ｂを有する。
第１のトランジスタ１１０は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
半導体膜１１２のチャネルが形成される領域やその近傍の領域や、ソース領域またはドレイン領域となる低抵抗層１１３ａ及び低抵抗層１１３ｂ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、第１のトランジスタ１１０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗層１１３ａ及び低抵抗層１１３ｂは、半導体膜１１２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極１１５は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。しきい値電圧を調整するためにゲート電極を用いて仕事関数を調整することが好ましく、具体的にはゲート電極に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するためにゲート電極にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
ここで、第１のトランジスタ１１０を含む構成が、積層構造１０における第１の層１１に対応する。
ここで、第１のトランジスタ１１０に換えて図４に示すようなトランジスタ１６０を用いてもよい。図４の一点鎖線より左側にトランジスタ１６０のチャネル長方向の断面を、一点鎖線より右側にチャネル幅方向の断面を示す。図４に示すトランジスタ１６０はチャネルが形成される半導体膜１１２（半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１１４、ゲート電極１１５ａ及びゲート電極１１５ｂが設けられている。なお、ゲート電極１１５ａは仕事関数を調整する材料を用いてもよい。このようなトランジスタ１６０は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
第１のトランジスタ１１０を覆って、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３及び絶縁膜１２４が順に積層して設けられている。
半導体膜１１２にシリコン系半導体材料を用いた場合、絶縁膜１２２は水素を含むことが好ましい。水素を含む絶縁膜１２２を第１のトランジスタ１１０上に設け、加熱処理を行うことで絶縁膜１２２中の水素により半導体膜１１２中のダングリングボンドが終端され、第１のトランジスタ１１０の信頼性を向上させることができる。
絶縁膜１２３はその下層に設けられる第１のトランジスタ１１０などによって生じる段差を平坦化する平坦化膜として機能する。絶縁膜１２３の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁膜１２４はバリア膜としての機能を有していてもよい。絶縁膜１２４は不要であれば設けなくてもよい。
また、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３、絶縁膜１２４には低抵抗層１１３ａ、低抵抗層１１３ｂと電気的に接続するプラグ１６１、プラグ１６３等が埋め込まれ、第１のトランジスタ１１０のゲート電極１１５と電気的に接続するプラグ１６２等が埋め込まれている。なお、本明細書等において、電極と、電極と電気的に接続する配線とが一体物であってもよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機能する場合もある。
絶縁膜１２１、絶縁膜１２２、絶縁膜１２３、絶縁膜１２４を含む構成が、積層構造１０における第１の絶縁膜２１に相当する。
絶縁膜１２４の上部及びプラグ１６２の上部には、容量素子１３０の一方の電極１３６が設けられている。電極１３６はプラグ１６２と電気的に接続する。
容量素子１３０の電極１３６上に絶縁膜１３７が設けられ、絶縁膜１３７上に容量素子１３０の他方の電極１３８が設けられている。なお、電極１３８は、配線ＣＬと電気的に接続されている。また、配線ＣＬは、第２のトランジスタ１００のゲート電極１０５と互いに重なる領域を有している。
ここで、電極１３６、電極１３８及び配線ＣＬ等を含む構成が、積層構造１０における第１の配線層３１に相当する。
各プラグ（プラグ１６１乃至プラグ１６３等）及び各電極（電極１３６、電極１３８等）等の材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、銅などの低抵抗導電性材料で形成することが好ましい。
また、配線ＣＬの材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。上記のような材料を用いることで配線抵抗を低くすることができる。
また、電極１３６、電極１３８及び配線ＣＬ等は、絶縁膜１２５に埋め込まれるように設けられ、絶縁膜１２５の上面は平坦化されていることが好ましい。
バリア膜１２０は、絶縁膜１２５の上面を覆って設けられている。バリア膜１２０は、積層構造１０におけるバリア膜４１に相当する。バリア膜１２０の材料としては、上記バリア膜４１についての記載を援用できる。
また、バリア膜１２０は後述するプラグ１６４、プラグ１６５及びプラグ１６６が埋め込まれる開口を有している。
バリア膜１２０上に、配線１３２が設けられている。配線１３２を含む構成が、積層構造１０における第２の配線層３２に相当する。
配線１３２は、後述する第２のトランジスタ１００のチャネル形成領域に互いに重なって設けられ、第２のトランジスタ１００の第２のゲート電極としての機能を有する。
ここで、配線１３２等を構成する材料としては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性を要する場合にはタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、導電性を考慮すると、低抵抗な金属材料または合金材料を用いることが好ましく、アルミニウム、クロム、銅、タンタル、チタンなどの金属材料、または当該金属材料を含む合金材料を単層で、または積層して用いてもよい。
また、配線１３２等を構成する材料として、リン、ホウ素、炭素、窒素、または遷移金属元素などの主成分以外の元素を含む金属酸化物を用いることが好ましい。このような金属酸化物は、高い導電性を実現できる。例えば、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）などの金属酸化物に、上述の元素を含ませて導電性を高めた材料を用いることができる。
バリア膜１２０、配線１３２を覆って、絶縁膜１２６が設けられている。ここで絶縁膜１２６を含む領域が積層構造１０における第２の絶縁膜２２に相当する。
絶縁膜１２６の上面は上述した平坦化処理によって平坦化されていることが好ましい。
絶縁膜１２６は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
加熱により酸素を脱離する酸化物材料として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁膜１２６の上部には、第２のトランジスタ１００が設けられている。第２のトランジスタ１００を含む構成が、積層構造１０における第２の層１２に相当する。
第２のトランジスタ１００は、絶縁膜１２６の上面に接する絶縁膜１０６ａと、絶縁膜１０６ａの上面に接する酸化物半導体膜１０１ａと、酸化物半導体膜１０１ａの上面に接する酸化物半導体膜１０１ｂと、酸化物半導体膜１０１ｂの上面に接し、酸化物半導体膜１０１ｂと重なる領域で離間する電極１０３ａ及び電極１０３ｂと、酸化物半導体膜１０１ｂの上面、電極１０３ａの上面、及び電極１０３ｂの上面に接する酸化物半導体膜１０１ｃと、酸化物半導体膜１０１ｃ上のゲート絶縁膜１０４と、ゲート絶縁膜１０４及び酸化物半導体膜１０１ｃを介して酸化物半導体膜１０１ｂと重なるゲート電極１０５とを有する。また、第２のトランジスタ１００を覆って、絶縁膜１０７、絶縁膜１０８、及び絶縁膜１２７が設けられている。
また、プラグ１６１及び電極１０３ａと電気的に接続するプラグ１６４が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ａ、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、及び電極１０３ａに埋め込まれるように設けられる。また、電極１３６及び電極１０３ｂと電気的に接続するプラグ１６５が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ａ、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、及び電極１０３ｂに埋め込まれるように設けられる。
また、第２のトランジスタ１００と同時に絶縁膜１０６ｂ、酸化物半導体膜１３１ａ、酸化物半導体膜１３１ｂ及び電極１０３ｃが形成され、プラグ１６３及び電極１０３ｃと電気的に接続するプラグ１６６が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ｂ、酸化物半導体膜１３１ａ、酸化物半導体膜１３１ｂ、及び電極１０３ｃに埋め込まれるように設けられる。
ここで、第１のトランジスタ１１０のゲート電極１１５、容量素子１３０の電極１３６、及び第２のトランジスタ１００の電極１０３ｂを含むノードが、図１（Ａ）に示すノードＦＮに相当する。
なお、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）に設けられている。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）と、接触している。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の少なくとも一部（または全部）と、接触している。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の一部（または全部）と、電気的に接続されている。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の一部（または全部）に、近接して配置されている。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）の横側に配置されている。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の一部（または全部）の横側に配置されている。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の一部（または全部）の斜め上側に配置されている。
または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の、表面、側面、上面、及び／または、下面の少なくとも一部（または全部）の上側に配置されている。または、電極１０３ａ（及び／または、電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ｂ（及び／または、酸化物半導体膜１０１ａ）などの半導体膜の一部（または全部）の上側に配置されている。
例えば、上記酸化物半導体として、少なくとも少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくは、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
特に、半導体膜として、複数の結晶部を有し、当該結晶部はｃ軸が半導体膜の被形成面、または半導体膜の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない酸化物半導体膜を用いることが好ましい。
半導体膜としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、半導体膜に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
本発明の一態様の半導体装置は、酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との間に、酸化物半導体膜を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む第１の酸化物半導体膜を有することが好ましい。これにより、酸化物半導体膜と、該酸化物半導体膜と重なる絶縁膜との界面にトラップ準位が形成されることを抑制することができる。
すなわち、本発明の一態様は、酸化物半導体膜の少なくともチャネル形成領域における上面及び底面が、酸化物半導体膜の界面準位形成防止のためのバリア膜として機能する酸化物膜に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体膜中及び界面においてキャリアの生成要因となる酸素欠損の生成及び不純物の混入を抑制することが可能となるため、酸化物半導体膜を高純度真性化することができる。高純度真性化とは、酸化物半導体膜を真性または実質的に真性にすることをいう。よって、当該酸化物半導体膜を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
酸化物半導体膜１０１ａは、絶縁膜１０６ａと酸化物半導体膜１０１ｂとの間に設けられている。
酸化物半導体膜１０１ｃは、酸化物半導体膜１０１ｂとゲート絶縁膜１０４の間に設けられている。より具体的には、酸化物半導体膜１０１ｃは、その上面が電極１０３ａ及び電極１０３ｂの下面、及びゲート絶縁膜１０４の下面に接して設けられている。
酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃは、それぞれ酸化物半導体膜１０１ｂと同一の金属元素を一種以上含む酸化物を含む。
なお、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ａの境界、及び酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃの境界は不明瞭である場合がある。
例えば、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃは、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ系酸化物、Ｇａ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ酸化物半導体膜１０１ｂよりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃの伝導帯の下端のエネルギーと、酸化物半導体膜１０１ｂの伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
酸化物半導体膜１０１ｂを挟むように設けられる酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃに、酸化物半導体膜１０１ｂに比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、酸化物半導体膜１０１ｂからの酸素の放出を抑制することができる。
酸化物半導体膜１０１ｂとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃとして、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ及び酸化物半導体膜１０１ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｃは、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、酸化物半導体膜１０１ｂとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ｂとなる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｃとしてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｃとなる酸化物半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃに、酸化物半導体膜１０１ｂに比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、酸化物半導体膜１０１ｂに主としてチャネルが形成され、酸化物半導体膜１０１ｂが主な電流経路となる。このように、チャネルが形成される酸化物半導体膜１０１ｂを、同じ金属元素を含む酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃで挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ及び酸化物半導体膜１０１ｃのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの間には、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの混合領域を有する場合がある。また、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの間には、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ及び酸化物半導体膜１０１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため絶縁膜１２５、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃ及びゲート絶縁膜１０４の伝導帯下端のエネルギー（Ｅｃ）を示す。
図５（Ａ）、図５（Ｂ）に示すように、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図５（Ａ）では、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、酸化物半導体膜１０１ａよりも酸化物半導体膜１０１ｃのＥｃが高いエネルギーを有する場合、バンド構造の一部は、図５（Ｂ）のように示される。
図５（Ａ）、図５（Ｂ）より、酸化物半導体膜１０１ｂがウェル（井戸）となり、第２のトランジスタ１００において、チャネルが酸化物半導体膜１０１ｂに形成されることがわかる。なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃは伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃがあることにより、酸化物半導体膜１０１ｂと当該トラップ準位とを遠ざけることができる。ただし、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃのＥｃと、酸化物半導体膜１０１ｂのＥｃとのエネルギー差が小さい場合、酸化物半導体膜１０１ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃのＥｃと、酸化物半導体膜１０１ｂとの間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
また、図５（Ｂ）に示すようなバンド構造において、酸化物半導体膜１０１ｃを設けず、酸化物半導体膜１０１ｂとゲート絶縁膜１０４の間にＩｎ−Ｇａ酸化物（たとえば、原子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
酸化物半導体膜１０１ｂは、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃよりも電子親和力の小さい酸化物を用いる。例えば、酸化物半導体膜１０１ｂとして、酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
ここで、酸化物半導体膜１０１ｂの厚さは、少なくとも酸化物半導体膜１０１ａよりも厚く形成することが好ましい。酸化物半導体膜１０１ｂが厚いほど、トランジスタのオン電流を高めることができる。また、酸化物半導体膜１０１ａは、酸化物半導体膜１０１ｂの界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１０１ｂの厚さは、酸化物半導体膜１０１ａの厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、酸化物半導体膜１０１ａの厚さを酸化物半導体膜１０１ｂの厚さ以上としてもよい。
また、酸化物半導体膜１０１ｃも酸化物半導体膜１０１ａと同様に、酸化物半導体膜１０１ｂの界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、酸化物半導体膜１０１ａと同等またはそれ以下の厚さとすればよい。酸化物半導体膜１０１ｃが厚いと、ゲート電極による電界が酸化物半導体膜１０１ｂに届きにくくなる恐れがあるため、酸化物半導体膜１０１ｃは薄く形成することが好ましい。例えば、酸化物半導体膜１０１ｂの厚さよりも薄くすればよい。なお、これに限られず、酸化物半導体膜１０１ｃの厚さはゲート絶縁膜１０４の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
ここで、例えば、酸化物半導体膜１０１ｂが、構成元素の異なる絶縁膜（例えば酸化シリコン膜を含む絶縁膜など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、酸化物半導体膜１０１ｂを構成する金属元素を一種以上含んで酸化物半導体膜１０１ａを有しているため、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの界面に界面準位を形成しにくくなる。よって酸化物半導体膜１０１ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
また、ゲート絶縁膜１０４と酸化物半導体膜１０１ｂとの界面にチャネルが形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかしながら、本構成のトランジスタにおいては、酸化物半導体膜１０１ｂを構成する金属元素を一種以上含んで酸化物半導体膜１０１ｃを有しているため、酸化物半導体膜１０１ｂと酸化物半導体膜１０１ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
電極１０３ａ及び電極１０３ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
電極１０３ａ及び電極１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
ゲート絶縁膜１０４は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いることができる。またはこれらの絶縁膜に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁膜を窒化処理しても良い。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、ゲート絶縁膜１０４として、絶縁膜１２６と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。
なお、特定の材料をゲート絶縁膜に用いると、特定の条件でゲート絶縁膜に電子を捕獲せしめて、しきい値電圧を増大させることもできる。例えば、酸化シリコンと酸化ハフニウムの積層膜のように、ゲート絶縁膜の一部に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体膜からゲート電極に向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極の電圧の制御によって電子の捕獲する量を制御することができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
例えば、トランジスタのソース電極あるいはドレイン電極に接続する配線の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
ゲート電極１０５は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、プラグ１６４と電気的に接続するプラグ１６７が絶縁膜１２７、絶縁膜１０７、絶縁膜１０８に埋め込まれるように設けられる。また、ゲート電極１０５と電気的に接続するプラグ１６８が絶縁膜１２７、絶縁膜１０７、絶縁膜１０８に埋め込まれるように設けられる。また、プラグ１６６と電気的に接続するプラグ１６９が絶縁膜１２７、絶縁膜１０７、絶縁膜１０８に埋め込まれるように設けられる。
また、ゲート電極１０５とゲート絶縁膜１０４の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜１０１ｂより高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
絶縁膜１０７は、バリア膜１２０と同様、水や水素が拡散しにくい材料を用いることが好ましい。また、特に、絶縁膜１０７として酸素を透過しにくい材料を用いることが好ましい。
酸素を透過しにくい材料を含む絶縁膜１０７で酸化物半導体膜１０１ｂを覆うことで、酸化物半導体膜１０１ｂから絶縁膜１０７よりも上方に酸素が放出されることを抑制することができる。さらに、絶縁膜１２６から脱離した酸素を絶縁膜１０７よりも下側に閉じ込めることができるため、酸化物半導体膜１０１ｂに供給しうる酸素の量を増大させることができる。
また、水や水素を透過しにくい絶縁膜１０７により、外部から酸化物半導体にとっての不純物である水や水素が混入することを抑制でき、第２のトランジスタ１００の電気特性の変動が抑制され、信頼性の高いトランジスタを実現できる。
なお、絶縁膜１０７よりも下側に、絶縁膜１２６と同様の、加熱により酸素が脱離する絶縁膜を設け、ゲート絶縁膜１０４を介して酸化物半導体膜１０１ｂの上側からも酸素を供給する構成としてもよい。
ここで、第２のトランジスタ１００に適用可能なトランジスタの構成例について示す。図６（Ａ）は以下で例示するトランジスタの上面概略図であり、図６（Ｂ）、図６（Ｃ）はそれぞれ、図６（Ａ）中の切断線Ａ１−Ａ２、Ｂ１−Ｂ２で切断したときの断面概略図である。なお、図６（Ｂ）はトランジスタのチャネル長方向の断面に相当し、図６（Ｃ）はトランジスタのチャネル幅方向の断面に相当する。
図６（Ｃ）に示すように、トランジスタのチャネル幅方向の断面において、ゲート電極が酸化物半導体膜１０１ｂの上面及び側面に面して設けられることで、酸化物半導体膜１０１ｂの上面近傍だけでなく側面近傍にまでチャネルが形成され、実効的なチャネル幅が増大し、オン状態における電流（オン電流）を高めることができる。特に、酸化物半導体膜１０１ｂの幅が極めて小さい（例えば５０ｎｍ以下、好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下）場合には、酸化物半導体膜１０１ｂの内部にまでチャネルが形成される領域が広がるため、微細化するほどオン電流に対する寄与が高まる。
なお、図７（Ａ）、図７（Ｂ）、図７（Ｃ）に示すように、ゲート電極１０５の幅を狭くしてもよい。その場合、例えば、電極１０３ａ及び電極１０３ｂや、ゲート電極１０５などをマスクとして、酸化物半導体膜１０１ｂなどに、アルゴン、水素、リン、ボロンなどの不純物を導入することができる。その結果、酸化物半導体膜１０１ｂなどにおいて、低抵抗領域１０９ａ、低抵抗領域１０９ｂを設けることができる。なお、低抵抗領域１０９ａ、低抵抗領域１０９ｂは、必ずしも、設けなくてもよい。なお、図６だけでなく、他の図面においても、ゲート電極１０５の幅を狭くすることができる。
図８（Ａ）、図８（Ｂ）に示すトランジスタは、図６で例示したトランジスタと比較して、酸化物半導体膜１０１ｃが電極１０３ａ及び電極１０３ｂの下面に接して設けられている点で主に相違している。
このような構成とすることで、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ及び酸化物半導体膜１０１ｃを構成するそれぞれの膜の成膜時において、大気に触れさせることなく連続的に成膜することができるため、各々の界面欠陥を低減することができる。
また、上記では、酸化物半導体膜１０１ｂに接して酸化物半導体膜１０１ａ及び酸化物半導体膜１０１ｃを設ける構成を説明したが、酸化物半導体膜１０１ａまたは酸化物半導体膜１０１ｃの一方、またはその両方を設けない構成としてもよい。
なお、図８においても、図６と同様に、ゲート電極１０５の幅を狭くすることができる。その場合の例を、図９（Ａ）、図９（Ｂ）に示す。なお、図６、図８だけでなく、他の図面においても、ゲート電極１０５の幅を狭くすることができる。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースまたはドレインの幅である見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
以上が第２のトランジスタ１００についての説明である。
第２のトランジスタ１００を覆う絶縁膜１２７は、その下層の凹凸形状を被覆する平坦化膜として機能する。また、絶縁膜１０８は、絶縁膜１２７を成膜する際の保護膜としての機能を有していてもよい。絶縁膜１０８は不要であれば設けなくてもよい。
また、プラグ１７０は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６７と電気的に接続している。また、プラグ１７１は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６８と電気的に接続している。また、プラグ１７２は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６９と電気的に接続している。
また、電極１７３はプラグ１７０及び配線ＢＬと電気的に接続し、電極１７４はプラグ１７１及び配線ＷＬと電気的に接続し、電極１７５はプラグ１７２及び配線ＳＬと電気的に接続している。
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに容量素子１３０は、第２のトランジスタ１００の下方位置するため、これらを積層して設けることにより素子の占有面積を縮小することができる。また、配線ＣＬは第２のトランジスタ１００のゲート電極１０５と互いに重なる領域を有するため、さらに素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア膜１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。
以上が構成例についての説明である。
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図１０乃至図１２を用いて説明する。
まず、半導体基板１１１を準備する。半導体基板１１１としては、例えば、単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）、炭化シリコンや窒化ガリウムからなる化合物半導体基板などを用いることができる。また、半導体基板１１１として、ＳＯＩ基板を用いてもよい。以下では、半導体基板１１１として単結晶シリコンを用いた場合について説明する。
続いて、半導体基板１１１に素子分離層（図示せず）を形成する。素子分離層はＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用いて形成すればよい。
同一基板上にｐ型のトランジスタとｎ型のトランジスタを形成する場合、半導体基板１１１の一部にｎウェルまたはｐウェルを形成してもよい。例えば、ｎ型の半導体基板１１１にｐ型の導電性を付与するホウ素などの不純物元素を添加してｐウェルを形成し、同一基板上にｎ型のトランジスタとｐ型のトランジスタを形成してもよい。
続いて、半導体基板１１１上にゲート絶縁膜１１４となる絶縁膜を形成する。例えば、表面窒化処理後に酸化処理を行い、シリコンと窒化シリコン界面を酸化して酸化窒化シリコン膜を形成してもよい。例えばＮＨ３雰囲気中で７００℃にて熱窒化シリコン膜を表面に形成後に酸素ラジカル酸化を行うことで酸化窒化シリコン膜が得られる。
当該絶縁膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜することにより形成してもよい。
続いて、ゲート電極１１５となる導電膜を成膜する。導電膜としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。また、ゲート電極１１５の仕事関数を制御する金属膜を設けてもよい。
導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、当該導電膜上にリソグラフィ法等を用いてレジストマスクを形成し、当該導電膜の不要な部分を除去する。その後、レジストマスクを除去することにより、ゲート電極１１５を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
ゲート電極１１５の形成後、ゲート電極１１５の側面を覆うサイドウォールを形成してもよい。サイドウォールは、ゲート電極１１５の厚さよりも厚い絶縁膜を成膜した後に、異方性エッチングを施し、ゲート電極１１５の側面部分のみ当該絶縁膜を残存させることにより形成できる。
サイドウォールの形成時にゲート絶縁膜１１４となる絶縁膜も同時にエッチングされることにより、ゲート電極１１５及びサイドウォールの下部にゲート絶縁膜１１４が形成される。または、ゲート電極１１５を形成した後にゲート電極１１５またはゲート電極１１５を加工するためのレジストマスクをエッチングマスクとして当該絶縁膜をエッチングすることによりゲート絶縁膜１１４を形成してもよい。または、当該絶縁膜に対してエッチングによる加工を行わずに、そのままゲート絶縁膜１１４として用いることもできる。
続いて、半導体基板１１１のゲート電極１１５（及びサイドウォール）が設けられていない領域にリンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を添加する。この段階における断面概略図が図１０（Ａ）に相当する。
続いて、絶縁膜１２１を形成した後、上述した導電性を付与する元素の活性化のための第１の加熱処理を行う。
絶縁膜１２１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
第１の加熱処理は、希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば、４００℃以上でかつ基板の歪み点未満で行うことができる。
この段階で第１のトランジスタ１１０が形成される。
続いて、絶縁膜１２２及び絶縁膜１２３を形成する。
絶縁膜１２２は、絶縁膜１２１に用いることのできる材料のほか、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、絶縁膜１２３は、絶縁膜１２１に用いることのできる材料のほか、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることが好ましい。
絶縁膜１２２及び絶縁膜１２３は、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて絶縁膜１２３の上面をＣＭＰ法等を用いて平坦化する。
その後、半導体膜１１２中のダングリングボンドを絶縁膜１２２から脱離する水素によって終端するための第２の加熱処理を行う。
第２の加熱処理は、上記積層構造１０の説明で例示した条件で行うことができる。
続いて、絶縁膜１２３上に絶縁膜１２４を形成する。
続いて、絶縁膜１２１、絶縁膜１２２、絶縁膜１２３及び絶縁膜１２４に低抵抗層１１３ａ、低抵抗層１１３ｂ及びゲート電極１１５等に達する開口を形成する。その後、開口を埋めるように導電膜を形成し、絶縁膜１２４の上面が露出するように該導電膜に平坦化処理を施すことにより、プラグ１６１、プラグ１６２、プラグ１６３等を形成する。導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。この段階における断面概略図が図１０（Ｂ）に相当する。
続いて、絶縁膜１２４上に導電膜を成膜する。その後上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、容量素子の一方の電極となる電極１３６を形成する。
続いて、先ほどと同様にレジストマスクを用いて、電極１３６上に絶縁膜１３７、電極１３８を形成する。なお、電極１３８は後に形成される第２のトランジスタ１００のゲート電極１０５と互いに重なるようにすることが好ましい。
また、電極１３８は、配線ＣＬと電気的に接続される。配線ＣＬは、図２に示すように第２のトランジスタ１００のゲート電極１０５と互いに重なる領域を有するようにすることで素子の占有面積を縮小することができる。
この段階で容量素子１３０が形成される（図１０（Ｃ）参照）。
続いて、容量素子１３０を覆う絶縁膜を成膜し、各配線の上面が露出するように平坦化処理を施すことにより、絶縁膜１２５を形成する。絶縁膜１２５となる絶縁膜は、絶縁膜１２１等と同様の材料及び方法により形成することができる。
絶縁膜１２５を形成した後、第３の加熱処理を行うことが好ましい。第３の加熱処理により、各層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。後述するバリア膜１２０を形成する直前に第３の加熱処理を施し、バリア膜１２０よりも下層に含まれる水素や水を徹底的に除去した後に、バリア膜１２０を形成することで、後の工程でバリア膜１２０よりも下層側に水や水素が再度拡散・放出してしまうことを抑制することができる。
第３の加熱処理は、積層構造１０の説明で例示した条件で行うことができる。
続いて、絶縁膜１２５上にバリア膜１２０を形成する（図１０（Ｄ）参照）。
バリア膜１２０は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
バリア膜１２０を形成した後に、バリア膜１２０に含まれる水や水素を低減あるいは脱離ガスを抑制するための加熱処理を行ってもよい。
続いて、バリア膜１２０上に、導電膜を形成した後、上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、配線１３２を形成することができる。
続いて、絶縁膜１２６となる絶縁膜を成膜する。絶縁膜１２６となる絶縁膜は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁膜１２６となる絶縁膜に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１２５の成膜を行えばよい。または、成膜後の絶縁膜１２６となる絶縁膜に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１２６となる絶縁膜に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
また、絶縁膜１２６となる絶縁膜を形成した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行って絶縁膜１２６を形成する（図１１（Ａ）参照）。
また、バリア膜１２０上に絶縁膜１２６となる絶縁膜を成膜し、該絶縁膜上にレジストマスクを形成し、絶縁膜１２６となる絶縁膜の不要な部分をエッチングにより除去し、絶縁膜１２６を形成した後、導電膜を成膜し、該導電膜上にレジストマスクを形成し、該導電膜の不要な部分をエッチングにより除去し、配線１３２を形成してもよい。
続いて、絶縁膜１０６ａとなる絶縁膜、酸化物半導体膜１０１ａとなる酸化物半導体膜と、酸化物半導体膜１０１ｂとなる酸化物半導体膜を順に成膜する。当該酸化物半導体膜は、大気に触れさせることなく連続して成膜することが好ましい。
酸化物半導体膜１０１ｂとなる酸化物半導体膜を成膜後、第４の加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、酸化物半導体膜１０１ｂとなる酸化物半導体膜を成膜した直後に行ってもよいし、酸化物半導体膜１０１ｂとなる酸化物半導体膜を加工して島状の酸化物半導体膜１０１ｂを形成した後に行ってもよい。加熱処理により、絶縁膜１２６や絶縁膜１０６ａとなる絶縁膜から酸化物半導体膜に酸素が供給され、半導体膜中の酸素欠損を低減することができる。
その後、酸化物半導体膜１０１ｂとなる酸化物半導体膜上にハードマスクとなる導電膜及び上記と同様の方法によりレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後、導電膜をマスクとして絶縁膜１０６ａとなる絶縁膜及び酸化物半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の導電膜１０３、絶縁膜１０６ａ、島状の酸化物半導体膜１０１ａと島状の酸化物半導体膜１０１ｂの積層構造を形成することができる（図１１（Ｂ）参照）。
また、同時に電極１０３ｃ、絶縁膜１０６ｂ、島状の酸化物半導体膜１３１ａと島状の酸化物半導体膜１３１ｂの積層構造を形成することができる。
導電膜の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
続いて、導電膜１０３上に上記と同様の方法によりレジストマスクを形成し、導電膜１０３の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、電極１０３ａ及び電極１０３ｂを形成することができる。
続いて、絶縁膜１２６、電極１０３ａ及び電極１０３ｂ上に上記と同様の方法によりレジストマスクを形成し、該マスクを用いて、酸化物半導体膜１０１ｂ、酸化物半導体膜１０１ａ、絶縁膜１０６ａ、絶縁膜１２６、バリア膜１２０及び絶縁膜１２５に、プラグ１６１及び電極１３６に達する開口を形成する。また、同時に電極１０３ｃに上記と同様の方法によりレジストマスクを形成し、該マスクを用いて、酸化物半導体膜１３１ｂ、酸化物半導体膜１３１ａ、絶縁膜１０６ｂ、絶縁膜１２６、バリア膜１２０及び絶縁膜１２５に、プラグ１６３に達する開口を形成する。
続いて、導電膜を成膜し、該導電膜を加工することにより、プラグ１６４、プラグ１６５及びプラグ１６６を形成する（図１１（Ｃ）参照）。
続いて、酸化物半導体膜１０１ｃ、ゲート絶縁膜１０４及びゲート電極１０５を形成する（図１２（Ａ）参照）。
この段階で第２のトランジスタ１００が形成される。
続いて、絶縁膜１０７を形成する。絶縁膜１０７は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁膜１０７の成膜後、第５の加熱処理を行うことが好ましい。加熱処理により、絶縁膜１２６等から酸化物半導体膜１０１ｂに対して酸素を供給し、酸化物半導体膜１０１ｂ中の酸素欠損を低減することができる。また、このとき、絶縁膜１２６から脱離した酸素は、バリア膜１２０及び絶縁膜１０７によってブロックされ、バリア膜１２０よりも下層及び絶縁膜１０７よりも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため酸化物半導体膜１０１ｂに供給しうる酸素の量を増大させることができ、酸化物半導体膜１０１ｂ中の酸素欠損を効果的に低減することができる。
続いて、絶縁膜１０８及び絶縁膜１２７を順に形成する（図１２（Ｂ）参照）。絶縁膜１０８及び絶縁膜１２７は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁膜１０８をＤＣスパッタ法によって成膜すると、バリア性の高い膜を生産性良く厚く成膜できるため好ましい。また、ＡＬＤ法によって成膜すると、イオンダメージを減らし、被覆性を良好なものとすることができるため好ましい。また絶縁膜１２７として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜１２７を形成した後にその上面に対して平坦化処理を行うことが好ましい。また、熱処理を行い流動化させて平坦化しても良い。また、平坦性をより良好なものとするために、絶縁膜１２７を形成した後にＣＶＤ法を用いて絶縁膜を積層した後にその上面に対して平坦化処理を行うことが好ましい。
続いて、上記と同様の方法により、絶縁膜１２６、絶縁膜１０８、絶縁膜１０７に開口を設け、プラグ１６４に達するプラグ１６７、ゲート電極１０５に達するプラグ１６８、プラグ１６６に達するプラグ１６９を形成する。
続いて、絶縁膜１２８を形成する。なお、絶縁膜１２８は絶縁膜１２７を援用することができる。
続いて、上記と同様の方法により、絶縁膜１２８に開口を設け、プラグ１６７に達するプラグ１７０、プラグ１６８に達するプラグ１７１、プラグ１６９に達するプラグ１７２を形成する。
続いて、プラグ１７０と電気的に接続する電極１７３と、プラグ１７１と電気的に接続する電極１７４と、プラグ１７２と電気的に接続する電極１７５を形成する。
さらに、電極１７３は配線ＢＬと電気的に接続され、電極１７４は配線ＷＬと電気的に接続され、電極１７５は配線ＳＬと電気的に接続される（図１（Ｂ）参照）。なお、配線ＢＬ、配線ＷＬ、配線ＳＬの材料は配線ＣＬを援用することができる。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
＜変形例１＞
また、本実施の形態の変形例として、図１３（Ａ）に示すように容量素子の位置を第２のトランジスタ１００より上方に設けてもよい。具体的には、配線ＢＬ、配線ＷＬ、配線ＳＬ、絶縁膜１２８上に絶縁膜１５１を形成する。その後、絶縁膜１５１、絶縁膜１２８、絶縁膜１２７、絶縁膜１０８及び絶縁膜１０７に開口を設けてプラグ１６５と電気的に接続するプラグ１５３を形成する。その後、プラグ１５３と電気的に接続する電極１５４、電極１５４上の絶縁膜１５５、絶縁膜１５５上の電極１５６を形成し、容量素子１５０を形成する。その後に、容量素子１５０を覆う絶縁膜１５２を形成する。なお、電極１５６は、配線ＣＬ１と電気的に接続し、ゲート電極１０５と互いに重なる領域を有している。
また、図１３（Ｂ）に示すように第２のトランジスタ１００のゲート電極１０５の上下に容量素子１３０及び容量素子１５０を設ける構成としてもよい。
＜変形例２＞
また、本実施の形態の変形例として、図１４に示すような構成にしてもよい。図１との違いは、容量素子１３０の形状である。具体的には、以下で説明する。
絶縁膜１２４上に容量素子１３０の一方の電極１３６の一部となる電極１３６ａを形成する。その後、電極１３６ａを覆う絶縁膜１１９を形成し、絶縁膜１１９上にレジストマスクを形成し、該マスクを用いて絶縁膜１１９に開口を設け、該開口に電極１３６ａと電気的に接続する電極１３６ｂを形成する。その後、絶縁膜１２５となる絶縁膜を成膜し、平坦化処理を行ったのち、レジストマスクを用いて電極１３６ｂ及び絶縁膜１１９が露出するように開口を設ける絶縁膜１２５を形成する。絶縁膜１２５となる絶縁膜は、絶縁膜１２８等を援用することができる。
その後、絶縁膜１２５、電極１３６ｂ及び絶縁膜１１９上に絶縁膜１３７を形成し、絶縁膜１２５の開口を埋めるように電極１３８を形成する。その後、絶縁膜１１８、絶縁膜１１７及び絶縁膜１１６を形成する。なお、電極１３８は、配線ＣＬと電気的に接続し、ゲート電極１０５と互いに重なる領域を有している。
その後、絶縁膜１１８、絶縁膜１１７、絶縁膜１１６、絶縁膜１３７、絶縁膜１２５及び絶縁膜１１９に開口を設け、プラグ１５７、プラグ１５８及びプラグ１５９を設ける。なお、プラグ１５７は、プラグ１６１及びプラグ１６４と電気的に接続し、プラグ１５８は、電極１３６及びプラグ１６５と電気的に接続し、プラグ１５９は、プラグ１６３及びプラグ１６６と電気的に接続する。
＜変形例３＞
また、本実施の形態の変形例として、図１５に示すように、図１４の構成に加えて第２のトランジスタ１００のゲート電極１０５の上方に図１３で示した容量素子１５０を設けてもよい。
なお、容量素子を複数設ける場合、容量素子は１種類に限られず、例えば図１に示す容量素子や図１４に示す容量素子を適宜組み合わせることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる半導体装置について説明する。
［構成例］
図１６（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図１６（Ａ）に示す半導体装置は、第１のトランジスタ１１０と、第２のトランジスタ１００と、容量素子１３０と、容量素子１５０と、配線ＳＬと、配線ＢＬと、配線ＷＬと、配線ＣＬ２と、配線ＣＬ３とを有する。
第１のトランジスタ１１０は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他方が配線ＳＬと電気的に接続し、ゲートが第２のトランジスタ１００のソースまたはドレインの一方、容量素子１３０の一方の電極、及び容量素子１５０の一方の電極と電気的に接続する。第２のトランジスタ１００は、ソースまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続する。容量素子１３０は、他方の電極が配線ＣＬ２と電気的に接続する。容量素子１５０は、他方の電極が配線ＣＬ３と電気的に接続する。なお、第１のトランジスタ１１０のゲートと、第２のトランジスタ１００のソースまたはドレインの一方と、容量素子１３０の一方の電極と、容量素子１５０の一方の電極との間のノードをノードＦＮと呼ぶ。
図１６（Ｂ）に、図１６（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。また、図１７（Ａ）に図１６（Ｂ）の半導体装置を並べた上面図を示す。なお、各半導体装置は、共通配線としての機能を有する配線ＣＬ２、配線ＣＬ３を共有している。
図１７に示すように第１のトランジスタ１１０の占有面積内に第２のトランジスタ１００、容量素子１３０及び容量素子１５０が設けられている。
半導体装置は、図１６（Ｂ）に示すように第１のトランジスタ１１０、第２のトランジスタ１００、容量素子１３０及び容量素子１５０を有する。第２のトランジスタ１００は第１のトランジスタ１１０の上方に設けられ、第１のトランジスタ１１０と第２のトランジスタ１００の間にはバリア膜１２０が設けられている。
第１のトランジスタ１１０や容量素子１３０などのバリア膜１２０より下側の構成は、実施の形態１の説明を援用することができる。
また、バリア膜１２０は後述するプラグ１６４、プラグ１６６及び容量素子１５０が埋め込まれる開口を有している。
バリア膜１２０上に、配線１３２が設けられている。配線１３２を含む構成が、積層構造１０における第２の配線層３２に相当する。
配線１３２は、後述する第２のトランジスタ１００のチャネル形成領域に互いに重なって設けられ、第２のトランジスタ１００の第２のゲート電極としての機能を有する。
バリア膜１２０、配線１３２を覆って、絶縁膜１２６が設けられている。ここで絶縁膜１２６を含む領域が積層構造１０における第２の絶縁膜２２に相当する。
絶縁膜１２６の上面は上述した平坦化処理によって平坦化されていることが好ましい。
絶縁膜１２６は、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。
絶縁膜１２６の上部には、第２のトランジスタ１００が設けられている。第２のトランジスタ１００を含む構成が、積層構造１０における第２の層１２に相当する。
第２のトランジスタ１００は、絶縁膜１２６の上面に接する絶縁膜１０６ａと、絶縁膜１０６ａの上面に接する酸化物半導体膜１０１ａと、酸化物半導体膜１０１ａの上面に接する酸化物半導体膜１０１ｂと、酸化物半導体膜１０１ｂの上面に接し、酸化物半導体膜１０１ｂと重なる領域で離間する電極１０３ａ及び電極１０３ｂと、酸化物半導体膜１０１ｂの上面、電極１０３ａの上面、及び電極１０３ｂの上面に接する酸化物半導体膜１０１ｃと、酸化物半導体膜１０１ｃ上のゲート絶縁膜１０４と、ゲート絶縁膜１０４及び酸化物半導体膜１０１ｃを介して酸化物半導体膜１０１ｂと重なるゲート電極１０５とを有する。また、第２のトランジスタ１００を覆って、絶縁膜１０７、絶縁膜１０８、絶縁膜１２７、及び絶縁膜１２９が設けられている。
また、プラグ１６１及び電極１０３ａと電気的に接続するプラグ１６４が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ａ、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、及び電極１０３ａに埋め込まれるように設けられる。また、電極１３６及び電極１０３ｂと電気的に接続する容量素子１５０の電極１８１が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ａ、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、電極１０３ｂ、絶縁膜１０７、絶縁膜１０８、絶縁膜１２７、及び絶縁膜１２９に埋め込まれるように設けられる。
また、第２のトランジスタ１００と同時に絶縁膜１０６ｂ、酸化物半導体膜１３１ａ、酸化物半導体膜１３１ｂ及び電極１０３ｃが形成され、プラグ１６３及び電極１０３ｃと電気的に接続するプラグ１６６が絶縁膜１２５、バリア膜１２０、絶縁膜１２６、絶縁膜１０６ｂ、酸化物半導体膜１３１ａ、酸化物半導体膜１３１ｂ、及び電極１０３ｃに埋め込まれるように設けられる。
ここで、第１のトランジスタ１１０のゲート電極１１５、容量素子１３０の電極１３６、容量素子１５０の電極１８１、及び第２のトランジスタ１００の電極１０３ｂを含むノードが、図１６（Ａ）に示すノードＦＮに相当する。
なお、第２のトランジスタ１００は、実施の形態１の説明を援用することができる。
第２のトランジスタ１００を覆う絶縁膜１２７、絶縁膜１２９は、その下層の凹凸形状を被覆する平坦化膜として機能する。また、絶縁膜１０８は、絶縁膜１２７を成膜する際の保護膜としての機能を有していてもよい。絶縁膜１０８及び絶縁膜１２９は不要であれば設けなくてもよい。
また、プラグ１７０は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６７と電気的に接続している。また、プラグ１７１は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６８と電気的に接続している。また、プラグ１７２は絶縁膜１２８に埋め込まれるように設けられ、プラグ１６９と電気的に接続している。また、プラグ１７６は絶縁膜１２８に埋め込まれるように設けられ、容量素子１５０の電極１８３と電気的に接続している。
また、電極１７３はプラグ１７０及び配線ＢＬと電気的に接続し、電極１７４はプラグ１７１及び配線ＷＬと電気的に接続し、電極１７５はプラグ１７２及び配線ＳＬと電気的に接続し、電極１７７はプラグ１７６及び配線ＣＬ３と電気的に接続している。
本発明の一態様の半導体装置は、第１のトランジスタ１１０と、第１のトランジスタの上方に位置する第２のトランジスタ１００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに容量素子１３０は、第２のトランジスタ１００の下方に位置するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに容量素子１５０は、第１のトランジスタ１１０の上方に位置するため、これらを積層して設けることにより素子の占有面積を縮小することができる。また、配線ＣＬ２は第２のトランジスタ１００のゲート電極１０５と互いに重なる領域を有するため、さらに素子の占有面積を縮小することができる。また、配線ＣＬ３は第１のトランジスタ１１０のゲート電極１１５と互いに重なる領域を有するため、さらに素子の占有面積を縮小することができる。さらに、第１のトランジスタ１１０と第２のトランジスタ１００との間に設けられたバリア膜１２０により、これよりも下層に存在する水や水素等の不純物が第２のトランジスタ１００側に拡散することを抑制できる。
以上が構成例についての説明である。
［作製方法例］
以下では、上記構成例で示した半導体装置の作製方法の一例について、図１０乃至図１２、図１８乃至図１９を用いて説明する。
実施の形態１の［作製方法例］の図１０乃至図１２（Ａ）を援用して第２のトランジスタ１００のゲート絶縁膜１０４及びゲート電極１０５を形成する（図１８（Ａ）参照）。
この段階で第２のトランジスタ１００が形成される。
続いて、絶縁膜１０７を形成する。絶縁膜１０７の成膜後、加熱処理を行うことが好ましい。加熱処理により、絶縁膜１２６等から酸化物半導体膜１０１ｂに対して酸素を供給し、酸化物半導体膜１０１ｂ中の酸素欠損を低減することができる。また、このとき、絶縁膜１２６から脱離した酸素は、バリア膜１２０及び絶縁膜１０７によってブロックされ、バリア膜１２０よりも下層及び絶縁膜１０７よりも上層には拡散しないため、当該酸素を効果的に閉じ込めることができる。そのため酸化物半導体膜１０１ｂに供給しうる酸素の量を増大させることができ、酸化物半導体膜１０１ｂ中の酸素欠損を効果的に低減することができる。
続いて、絶縁膜１０８、絶縁膜１２７及び絶縁膜１２９を順に形成する（図１８（Ｂ）参照）。絶縁膜１０８、絶縁膜１２７及び絶縁膜１２９は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁膜１０８をＤＣスパッタ法によって成膜すると、バリア性の高い膜を生産性良く厚く成膜できるため好ましい。また、ＡＬＤ法によって成膜すると、イオンダメージを減らし、被覆性を良好なものとすることができるため好ましい。また、絶縁膜１２７として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜１２７を形成した後にその上面に対して平坦化処理を行うことが好ましい。また、熱処理を行い流動化させて平坦化しても良い。また、平坦性をより良好なものとするために、絶縁膜１２７を形成した後にＣＶＤ法を用いて絶縁膜を積層した後にその上面に対して平坦化処理を行うことが好ましい。
続いて、上記と同様の方法により、絶縁膜１２９、絶縁膜１２７、絶縁膜１０８、絶縁膜１０７に開口を設け、プラグ１６４に達するプラグ１６７、ゲート電極１０５に達するプラグ１６８、プラグ１６６に達するプラグ１６９、プラグ１６５に達するプラグ１７６を形成する。
続いて、プラグ１７６及びプラグ１６５がエッチングされるようにレジストマスクを設け、プラグ１７６及びプラグ１６５をエッチングして開口１７９を形成する（図１９（Ａ）参照）。
続いて、開口１７９に容量素子１５０の電極１８１を形成し、電極１８１上に絶縁膜１８２を形成し、絶縁膜１８２上に電極１８３を形成する（図１９（Ｂ）参照）。なお、容量素子１５０の材料は、容量素子１３０の説明を援用することができる。
続いて、絶縁膜１２８を形成する。なお、絶縁膜１２８は絶縁膜１２７を援用することができる。
続いて、上記と同様の方法により、絶縁膜１２８に開口を設け、プラグ１６７に達するプラグ１７０、プラグ１６８に達するプラグ１７１、プラグ１６９に達するプラグ１７２、電極１８３に達するプラグ１７６を形成する。
続いて、プラグ１７０と電気的に接続する電極１７３と、プラグ１７１と電気的に接続する電極１７４と、プラグ１７２と電気的に接続する電極１７５、プラグ１７６と電気的に接続する電極１７７を形成する。
さらに、電極１７３は配線ＢＬと電気的に接続され、電極１７４は配線ＷＬと電気的に接続され、電極１７５は配線ＳＬと電気的に接続され、電極１７７は配線ＣＬ３と電気的に接続される（図１６（Ｂ）参照）。なお、配線ＢＬ、配線ＷＬ、配線ＳＬ、配線ＣＬ３の材料は実施の形態１の配線ＣＬの説明を援用することができる。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
＜変形例４＞
また、本実施の形態の変形例として、図２０（Ａ）に示すように容量素子１３０の位置を第２のトランジスタ１００より上方に設けてもよい。具体的には、配線ＢＬ、配線ＷＬ、配線ＳＬ、絶縁膜１２８上に絶縁膜１５１を形成する。その後、絶縁膜１５１に開口を設けてプラグ１７６と電気的に接続するプラグ１７８を形成する。その後、プラグ１７８と電気的に接続する容量素子１３０を形成する。その後に、容量素子１３０を覆う絶縁膜１５２を形成する。なお、容量素子１３０は、配線ＣＬ２と電気的に接続し、ゲート電極１０５と互いに重なる領域を有している。
また、図２０（Ｂ）に示すように第２のトランジスタ１００のゲート電極１０５の上下に容量素子１３０及び容量素子１９０を設ける構成としてもよい。なお、図２０（Ｂ）に示すように容量素子１５０を形成するための開口を図２０（Ａ）より深くしてよいし、図２１に示すように容量素子１５０を形成するための開口を図２０（Ａ）より浅くしてもよい。
なお、本実施の形態では、容量素子１３０や容量素子１９０の形状は平行平板型であったが、これに限られない。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の半導体膜に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠陥を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図２２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２２（Ｂ）に示す。図２２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図２２（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２２（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２２（Ｂ）および図２２（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２２（Ｄ）参照。）。図２２（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２２（Ｄ）に示す領域５１６１に相当する。
また、図２３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２３（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）に示す。図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２５（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｂ）に示す。図２５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２５（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２６より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［回路構成例］
実施の形態１に示した構成において、トランジスタや配線、電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図２７（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。なお、図中、第２の半導体材料が適用されたトランジスタには「ＯＳ」の記号を付して示している。
〔アナログスイッチ〕
また、図２７（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、且つ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２７（Ｃ）に示す。
図２７（Ｃ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で例示したトランジスタを用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図２７（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、及びトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２７（Ｃ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、及び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
なお、ここでは図２７（Ａ）の回路図の断面模式図及び、図２７（Ｃ）の配線３００１と配線３００３が共通化されている構成（図１（Ａ）の回路図）の断面模式図を図２８に示す。なお、点線より左側に図２７（Ａ）の断面模式図を、点線より右側に図１（Ａ）の回路図の断面模式図を示す。
図よりトランジスタ３２００と、トランジスタ３２００の上方に位置するトランジスタ３３００とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに容量素子３４００は、トランジスタ３３００の下方位置するため、これらを積層して設けることにより素子の占有面積を縮小することができる。また、配線３００５トランジスタ３３００のゲート電極と互いに重なる領域を有するため、さらに素子の占有面積を縮小することができる。
また、図２９のようにトランジスタ３３００とトランジスタ２１００を別工程で作製する構成にしてもよい。
図２７（Ｄ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図２７（Ｃ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦタグについて、図３０を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図３０を用いて説明する。図３０は、ＲＦタグの構成例を示すブロック図である。
図３０に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３１は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３１に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３１に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３１に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３２は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３２では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３２では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３２において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３２における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図３３（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３３（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３３（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３３（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３３（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図３３（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
また、トランジスタ７１６には、第１の画素電極が電気的に接続され、トランジスタ７１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無く、例えばＶ字状とすればよい。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、図３３（Ｂ）に示す画素回路は、これに限定されない。例えば、図３３（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３３（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極が走査線７２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線７２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３３（Ｃ）に示す画素構成に限定されない。例えば、図３３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図３３で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３１（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図３４（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図３５を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３５（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３５（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３５（Ｃ）参照）、乗り物類（自転車等、図３５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３５（Ｅ）、図３５（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０ 積層構造
１１ 第１の層
１２ 第２の層
２１ 第１の絶縁膜
２２ 第２の絶縁膜
３１ 第１の配線層
３２ 第２の配線層
４１ バリア膜
１００ 第２のトランジスタ
１０１ａ 酸化物半導体膜
１０１ｂ 酸化物半導体膜
１０１ｃ 酸化物半導体膜
１０３ 導電膜
１０３ａ 電極
１０３ｂ 電極
１０３ｃ 電極
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ａ 絶縁膜
１０６ｂ 絶縁膜
１０７ 絶縁膜
１０８ 絶縁膜
１０９ａ 低抵抗領域
１０９ｂ 低抵抗領域
１１０ 第１のトランジスタ
１１１ 半導体基板
１１２ 半導体膜
１１３ａ 低抵抗層
１１３ｂ 低抵抗層
１１４ ゲート絶縁膜
１１５ ゲート電極
１１５ａ ゲート電極
１１５ｂ ゲート電極
１１６ 絶縁膜
１１７ 絶縁膜
１１８ 絶縁膜
１１９ 絶縁膜
１２０ バリア膜
１２１ 絶縁膜
１２２ 絶縁膜
１２３ 絶縁膜
１２４ 絶縁膜
１２５ 絶縁膜
１２６ 絶縁膜
１２７ 絶縁膜
１２８ 絶縁膜
１２９ 絶縁膜
１３０ 容量素子
１３１ａ 酸化物半導体膜
１３１ｂ 酸化物半導体膜
１３２ 配線
１３６ 電極
１３６ａ 電極
１３６ｂ 電極
１３７ 絶縁膜
１３８ 電極
１５０ 容量素子
１５１ 絶縁膜
１５２ 絶縁膜
１５３ プラグ
１５４ 電極
１５５ 絶縁膜
１５６ 電極
１５７ プラグ
１５８ プラグ
１５９ プラグ
１６０ トランジスタ
１６１ プラグ
１６２ プラグ
１６３ プラグ
１６４ プラグ
１６５ プラグ
１６６ プラグ
１６７ プラグ
１６８ プラグ
１６９ プラグ
１７０ プラグ
１７１ プラグ
１７２ プラグ
１７３ 電極
１７４ 電極
１７５ 電極
１７６ プラグ
１７７ 電極
１７８ プラグ
１８１ 電極
１８２ 絶縁膜
１８３ 電極
１９０ 容量素子
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦデバイス
５１２０ 基板

Claims (3)

  1. 第１のトランジスタと、
    ソース又はドレインの一方が、複数のプラグを介して、前記第１のトランジスタのゲートと電気的に接続される第２のトランジスタと、
    一方の電極が、前記第１のトランジスタのゲートと電気的に接続される容量素子と、
    前記容量素子の他方の電極と電気的に接続される第１の配線と、を有し、
    前記第２のトランジスタは前記第１のトランジスタの上に位置し、且つ前記第１のトランジスタと重なり、
    前記容量素子は前記第１のトランジスタと前記第２のトランジスタとの間に位置し、且つ前記第２のトランジスタと重なり、
    前記第２のトランジスタのソース又はドレインの一方は、前記複数のプラグと重なる領域を有し、
    前記第１のトランジスタのチャネルは、単結晶半導体を有し、
    前記第２のトランジスタのチャネルは、酸化物半導体を有することを特徴とする半導体装置。
  2. 第１のトランジスタと、
    ソース又はドレインの一方が、前記第１のトランジスタのゲートと電気的に接続される第２のトランジスタと、
    一方の電極が、前記第１のトランジスタのゲートと電気的に接続される容量素子と、
    前記容量素子の他方の電極と電気的に接続される第１の配線と、を有し、
    前記第２のトランジスタは前記第１のトランジスタの上に位置し、且つ前記第１のトランジスタと重なり、
    前記容量素子は前記第２のトランジスタの上に位置し、且つ前記第２のトランジスタと重なり、
    前記容量素子の一方の電極と前記第１のトランジスタのゲートとを接続する複数のプラグは、前記第１のトランジスタのゲートと重なり、
    前記第１のトランジスタのチャネルは、単結晶半導体を有し、
    前記第２のトランジスタのチャネルは、酸化物半導体を有することを特徴とする半導体装置。
  3. 請求項１または請求項２おいて、
    前記容量素子の一方の電極は、凸部を有し、
    前記容量素子の他方の電極は、凹部を有することを特徴とする半導体装置。
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