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JP6545608B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、光導波路と配線とを有する半導体装置およびその製造方法に好適に利用できるものである。
近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、光デバイスと電子デバイスとの間をシリコンを材料とした光導波路を用いた光回路や配線により接続する技術である。このように光デバイスと電子デバイスとを光回路や配線を用いて接続し、これらを実装した半導体装置は、光通信用モジュールと呼ばれる。
例えば、半導体装置の光電変換部において、光電変換素子により、光信号が電気信号に変換される。光信号は、光導波路を通って、光電変換素子に到達し、光電変換された電気信号は、配線を通って伝わる。
特開２０１２−２７１９８号公報（特許文献１）には、基板上に形成された真性半導体の半導体層と、この半導体層の一部である光導波路と、を有する光半導体装置が開示されている。
特開２０１２−２７１９８号公報
シリコンを材料とする光導波路では、光導波路中を伝搬する光の一部が、波長程度の範囲で周囲にしみだしながら伝搬している。この光のしみだしによる伝搬損失を低減するために、光導波路の周囲（上下左右）は酸化シリコンからなる絶縁膜によって覆われている。
このため、いわゆるＳＯＩ基板を用いることで、光導波路の下側を厚い絶縁層で覆う構成が検討されている。
一方、配線を用いて電気信号を伝搬させる場合、電気信号と下層の基板との間の相互作用により、基板中に渦電流が生じる。このような、渦電流は信号伝搬の妨げとなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、基体と、基体上に形成された絶縁層と、絶縁層上に形成された半導体層と、半導体層に形成された光導波路と、を有する。そして、基体は、第１半導体層と、第１半導体層上に形成された第２半導体層と、を有し、第２半導体層は、第１半導体層より、高抵抗である。
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置の構成を示す断面図である。 ｎ型の不純物を注入したｐ型のＳｉ基板の表面部の不純物濃度を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。 実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。 実施の形態１のＳＯＩ基板の製造方法の第２例を示す断面図である。 実施の形態１のＳＯＩ基板の製造方法の第３例を示す断面図である。 実施の形態２の応用例１の半導体装置の構成を示すための断面図である。 実施の形態２の応用例１の半導体装置の構成を示すための断面図である。 実施の形態２の応用例２の半導体装置の構成を示すための断面図である。 実施の形態２の応用例２の半導体装置の構成を示すための断面図である。 実施の形態２のＳＯＩ基板の製造方法の一例を示す断面図である。 実施の形態２のＳＯＩ基板の製造方法の一例を示す断面図である。 実施の形態２のＳＯＩ基板の製造方法の一例を示す断面図である。 実施の形態２のＳＯＩ基板の製造方法の一例を示す断面図である。 実施の形態３の変形例１の半導体装置の構成を示す断面図である。 実施の形態３の変形例２の半導体装置の構成を示す断面図である。 実施の形態３の変形例３の半導体装置の構成を示す図である。 実施の形態３の変形例３の半導体装置の構成を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、光信号と電気信号との信号の変換を行う光電変換素子を有する半導体装置（光半導体装置）である。この光電変換素子によって、光信号が電気信号に変換される。例えば、光信号は、光導波路を通って、光電変換素子に到達し、光電変換された電気信号は、配線を通って伝送される。
図１に示すように、本実施の形態の半導体装置は、ＳＯＩ（Silicon on Insulator）基板Ｓ１の領域ＡＲ１、ＡＲ２およびＡＲ３にそれぞれ形成された光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３とを有する。ＳＯＩ基板Ｓ１は、基体ＳＢと、基体ＳＢ上に形成された絶縁層（Buried Oxide）ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層Ｌ１と、からなる。この半導体層Ｌ１は、素子形成層である。
そして、基体（支持基板、半導体層、半導体基板ともいう）ＳＢは、低抵抗半導体層ＳＬと、その上の高抵抗半導体層ＳＨとを有する。高抵抗半導体層ＳＨは、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である。
絶縁層ＢＯＸとしては、例えば、酸化シリコン（ＳｉＯ２）膜を用いることができる。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
この絶縁層ＢＯＸは、後述する光導波路（コア層）の周囲を覆うクラッド層として機能する。
ここで、本実施の形態においては、前述したように、基体ＳＢが２層の半導体層（低抵抗半導体層ＳＬ、高抵抗半導体層ＳＨ）で構成されている。以下、これらの層について説明する。
低抵抗半導体層ＳＬは、例えば、不純物を含有するシリコン（Ｓｉ）基板である。具体的には、面方位が（１００）、抵抗率が、１０Ωｃｍ程度のｐ型のＳｉの単結晶基板である。ｐ型の不純物濃度は、例えば、１×１０１５／ｃｍ３程度である。
高抵抗半導体層ＳＨは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物（低抵抗半導体層ＳＬが含有している不純物と逆で導電型の不純物）を含有する層である。高抵抗半導体層ＳＨは、例えば、基体ＳＢの全域にわたって形成されている。
この高抵抗半導体層ＳＨは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入された層である。このように、カウンターの不純物が存在することで、実効的なｐ型の不純物濃度が低下し、低抵抗半導体層ＳＬよりその抵抗が高くなる。言い換えれば、高抵抗半導体層ＳＨは、低抵抗半導体層ＳＬより、実効的な不純物濃度が低い層（実効的な不純物濃度が小さい層）である。
ｎ型の不純物がイオン注入された層の厚さは、例えば、５μｍ程度である。別の言い方をすれば、ｎ型の不純物のイオン注入の深さは、５μｍ程度である。ｎ型の不純物がイオン注入された層の実効的なｐ型の不純物濃度は、１×１０１５／ｃｍ３未満である。
図２は、ｎ型の不純物を注入したｐ型のＳｉ基板の表面部の不純物濃度を示す図である。ｐ型の不純物濃度が１×１０１５／ｃｍ３であるＳｉ基板の表面部に、ｎ型の不純物であるリン（Ｐ）を、後述のドーズ量で、０℃、９５０ｋｅＶのエネルギーで注入し、１２００℃で１０時間のアニール（熱処理）を行った。この際のＳｉ基板の表面部（即ち、高抵抗半導体層ＳＨ）の不純物分布を測定した。図２（グラフ）の横軸は、Ｓｉ基板の表面からの深さ（Ｄｅｐｔｈ、［μｍ］）であり、縦軸は、ネットドーピング濃度（Ｃｏｎｃｅｎｔｒａｔｉｏｎ、［ｃｍ−３］）である。ネットドーピング濃度（Ｎｅｔ）は、ドナー濃度（ＮＤ）とアクセプタ濃度（ＮＡ）との差（｜ＮＤ−ＮＡ｜）を示す。なお、ｐ型の不純物濃度が１×１０１５／ｃｍ３であるＳｉ基板のネットドーピング濃度（Ｎｅｔ）は、１×１０１５／ｃｍ３（１．０Ｅ＋１５ｃｍ−３）である。
ｎ型の不純物であるリン（Ｐ）のドーズ量が、４×１０１１／ｃｍ２（４．０ｅ１１ｃｍ−２）の場合、グラフ（ａ）に示すように、Ｓｉ基板の表面のネットドーピング濃度は、１．０×１０１４／ｃｍ３程度であり、この値から、深さが深くなるにしたがって、徐々に値が大きくなり、深さ５μｍ程度では、６×１０１４／ｃｍ３程度となっている。このように、少なくとも、ｐ型のＳｉ基板の表面部の厚さ５μｍの範囲において、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である高抵抗半導体層ＳＨが形成されている。そして、ネットドーピング濃度は、低抵抗半導体層ＳＬから高抵抗半導体層ＳＨに向かって、低下し、その抵抗は、低抵抗半導体層ＳＬから高抵抗半導体層ＳＨに向かって、上昇することとなる。
ｎ型の不純物であるリン（Ｐ）のドーズ量が、４．４×１０１１／ｃｍ２の場合、グラフ（ｂ）に示すように、Ｓｉ基板の表面のネットドーピング濃度は、１．０×１０１２／ｃｍ３程度であり、この値から、深さが深くなるにしたがって、徐々に値が大きくなり、深さ５μｍ程度では、６×１０１４／ｃｍ３程度となっている。このように、少なくとも、ｐ型のＳｉ基板の表面部の厚さ５μｍの範囲において、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である高抵抗半導体層ＳＨが形成されている。
ｎ型の不純物であるリン（Ｐ）のドーズ量が、４．８×１０１１／ｃｍ２の場合、グラフ（ｃ）に示すように、Ｓｉ基板の表面のネットドーピング濃度は、１．０×１０１４／ｃｍ３程度であり、この値から、深さが深くなるにしたがって、徐々に値が小さくなり、深さ１．５μｍ程度では、２×１０１２／ｃｍ３程度となっている。さらに、この値（２×１０１２／ｃｍ３）から、深さが深くなるにしたがって、徐々に値が大きくなり、深さ５μｍ程度では、６×１０１４／ｃｍ３程度となっている。このグラフ（ｃ）の場合は、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって、深さが１．５μｍより浅い領域では、ｎ転している。このように、ｎ転した場合であって、ネットドーピング濃度が、Ｓｉ基板のネットドーピング濃度（Ｎｅｔ）である１×１０１５／ｃｍ３であれば問題ない。このように、グラフ（ｃ）の場合においても、少なくとも、ｐ型のＳｉ基板の表面部の厚さ５μｍの範囲において、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である高抵抗半導体層ＳＨが形成されている。
よって、低抵抗半導体層ＳＬは、高抵抗半導体層ＳＨより、実効的な不純物濃度が低い層と言える。また、低抵抗半導体層ＳＬは、高抵抗半導体層ＳＨより、ネットドーピング濃度が低い層と言える。なお、高抵抗半導体層ＳＨの抵抗や不純物濃度は、例えば、低抵抗半導体層ＳＬの裏面（高抵抗半導体層ＳＨ側と逆側の面）を基準として、比較することができる。
このように、絶縁層ＢＯＸの下の基体ＳＢの表面部に高抵抗半導体層ＳＨを配置することで、後述する配線を伝わる電気信号により基体に発生する渦電流を抑制することができる。特に、配線に高周波電流が流れる場合には、渦電流の抑制効果が大きい。
例えば、高抵抗半導体層ＳＨを設けておらず低抵抗半導体層ＳＬの単層で基体ＳＢを構成した場合について検討する。この場合であって、配線に高周波電流が流れる場合には、配線の周りに磁界が発生し、その下層に位置する基体（低抵抗半導体層ＳＬ）ＳＢに渦電流が発生する。このような渦電流が発生すると、レンツの法則にしたがって、上記磁界を打ち消す方向の磁界が発生する。それにより配線の回路定数が変動するため、結果として、配線の電気信号の伝送特性が劣化してしまう。
これに対し、本実施の形態にように、基体ＳＢの表面部を高抵抗化した場合には、基体ＳＢに対する配線の周りの磁界の影響を低減することができるため、渦電流が抑制され、結果として、配線の電気信号の伝送特性を向上させることができる。また、電気信号の伝送損失を低減することができる。特に、シリコンフォトニクス技術を用いた半導体装置においては、光デバイスと電子デバイスとの間をシリコンを材料とした光導波路を用いた光回路や配線により接続するため、光の伝送速度（例えば、１０Ｇビット／秒）に対応した電気信号の変換が必要である。このような、信号伝送においては、渦電流の問題は、重大であり、その対策としての本実施の形態は、非常に有用である。
次いで、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の各部について、構成を説明する。
＜光信号用伝送線路部＞
光信号用伝送線路部ＰＲ１は、領域ＡＲ１に形成されている（図１）。この領域ＡＲ１には、光導波路ＷＯ１が形成されている。光導波路ＷＯ１は、半導体層Ｌ１に形成されている。
具体的に、光導波路ＷＯ１は、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。なお、光導波路ＷＯ１には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ１は、真性半導体、すなわちｉ（intrinsic）型の領域からなる。光導波路ＷＯ１は、例えば、Ｘ方向にライン状（Ｘ方向に長辺を有する矩形状）に形成されている。また、光導波路ＷＯ１は、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
ここで、半導体層（例えば、シリコン）を材料とする光導波路では、光導波路中を伝搬する光の一部が、光の波長程度の範囲で周囲にしみだしながら伝搬しているところ、この光のしみだしは、光信号の伝搬損失を生じ得る。このような光信号の伝搬損失を低減するために、光導波路の周囲（上下左右）は、屈折率の低い層（クラッド層）で覆う必要がある。このため、光導波路の上下には、例えば、厚い酸化シリコン（例えば、２〜３μｍ程度の膜厚）が配置される。また、光の干渉を防ぐため、光導波路間には、酸化シリコンが配置される。光導波路間としては、例えば、５μｍ程度の間隔を確保する。酸化シリコンの屈折率は、１．４５程度である。
光導波路ＷＯ１上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３および保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜（ＳｉＯＮ膜）からなる。
＜光変調部＞
光変調部ＰＲ２は、領域ＡＲ２に形成されている（図１）。この領域ＡＲ２には、光の位相を変化させる素子が形成される。ここでは、一例としてｐｉｎ構造の素子（光変調素子）について説明するが、これに限定されるものではない。
領域ＡＲ２には、光導波路ＷＯ２、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲが形成されている（図１）。これらにより、ｐｉｎ構造の素子（ｐｉｎ構造のダイオード）が構成される。
光導波路ＷＯ２は、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。光導波路ＷＯ２は、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
この光導波路ＷＯ２の両側には、半導体部（ＰＲ、ＮＲ）が設けられている。ここでは、光導波路ＷＯ２の一方の側（図１においては、左側）には、ｐ型の半導体部ＰＲが設けられている。また、光導波路ＷＯ２の他方の側（図１においては、右側）には、ｎ型の半導体部ＮＲが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ１の端部に、半導体部（ＰＲ、ＮＲ）が設けられている。なお、光導波路ＷＯ２には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ２は、真性半導体、すなわちｉ型の領域からなる。
このように、光導波路ＷＯ２と、その両側のｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲからなる構造部（ｐｉｎ構造のダイオード、リブ型の素子）を設けることにより、光の位相を変化させることができる。なお、ｐ型の半導体部ＰＲおよび後述するｎ型の半導体部ＮＲ上には、それぞれ、プラグ（Ｐ１）が形成されている。図１の領域ＡＲ２に示す断面においては、ｐ型の半導体部ＰＲ上のプラグＰ１のみが示されている。このプラグ（Ｐ１）には、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して電位が印加される。即ち、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）は、光変調素子を構成する半導体部（ＰＲ、ＮＲ）と電気的に接続される。
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ２にキャリアが注入される。光導波路ＷＯ２にキャリアが注入されると、光導波路ＷＯ２においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ２における光の屈折率が変化する。光導波路ＷＯ２における光の屈折率が変化すると、光導波路ＷＯ２を進行する光の波長が変化するので、光導波路ＷＯ２を進行する過程で光の位相を変化させることができる。
ここで、上記構造部は、リブ型（凸型）に加工されている。光導波路ＷＯ２は、ｐ型の半導体部ＰＲおよび後述するｎ型の半導体部ＮＲより厚い膜厚Ｔ１の半導体層Ｌ１からなる。これに対し、ｐ型の半導体部ＰＲは、ｐ型の不純物を含有した膜厚Ｔｐの半導体層Ｌ１からなる。また、ｎ型の半導体部ＮＲは、ｎ型の不純物を含有した膜厚Ｔｐの半導体層Ｌ１からなる。即ち、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐより大きい。また、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎより大きい。Ｔ１＞Ｔｐ≒Ｔｎの関係にある。
光導波路ＷＯ３は、光導波路ＷＯ２と同様に、絶縁層ＢＯＸ上に形成された半導体層Ｌ１からなる。光導波路ＷＯ３も、光導波路ＷＯ２と同様に、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
前述したように、この光導波路ＷＯ３の両側には、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。ここでは、光導波路ＷＯ３の一方の側（図１においては、左側）には、ｐ型の半導体部ＰＲＳが設けられている。また、光導波路ＷＯ２の他方の側（図１においては、右側）には、ｎ型の半導体部ＮＲＳが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ３の端部に、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。なお、光導波路ＷＯ３には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ３は、真性半導体、すなわちｉ型の領域からなる。
このように、光導波路ＷＯ３と、その両側のｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳからなる構造部（ｐｉｎ構造のダイオード）を設けることにより、光の位相を変化させることができる。
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ３にキャリアが注入される。光導波路ＷＯ３にキャリアが注入されると、光導波路ＷＯ３においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ３における光の屈折率が変化する。光導波路ＷＯ３における光の屈折率が変化すると、光導波路ＷＯ３を進行する光の波長が変化するので、光導波路ＷＯ３を進行する過程で光の位相を変化させることができる。
ここで、上記構造部のうち、光導波路ＷＯ３は、膜厚Ｔ１Ｓの半導体層Ｌ１からなる。また、ｐ型の半導体部ＰＲＳは、ｐ型の不純物を含有した膜厚ＴｐＳの半導体層Ｌ１からなる。また、ｎ型の半導体部ＮＲＳは、ｎ型の不純物を含有した膜厚ＴｎＳの半導体層Ｌ１からなる。この場合、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｐ型の半導体部ＰＲＳの膜厚（高さ）ＴｐＳと同程度である。また、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｎ型の半導体部ＮＲＳの膜厚（高さ）ＴｎＳと同程度である。Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。
そして、ｐ型の半導体部ＰＲＳ上には、プラグＰ１が形成されている。このプラグＰ１には、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して電位が印加される。即ち、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）からプラグＰ１を介して、ｐ型の半導体部ＰＲＳに電位が印加される。また、ｎ型の半導体部ＮＲＳ上には、プラグＰ１が形成されている。このプラグＰ１には、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して電位が印加される。即ち、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）からこのプラグＰ１を介して、ｎ型の半導体部ＮＲＳに電位が印加される。
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。また、配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
＜光電変換部＞
図１に示すように、領域ＡＲ３には、光電変換部ＰＲ３が形成されている。光電変換部ＰＲ３は、光信号を電気信号に変える。ここでは、一例としてｐｎ接合構造の素子（フォトダイオード）について説明するが、これに限定されるものではない。
領域ＡＲ３には、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが形成されている。これらにより、ｐｎ接合構造の素子（ｐｎ構造のダイオード）が構成される。
ｐ型の半導体部ＰＲＯは、ｐ型の不純物を含有した半導体層Ｌ１からなる。なお、ｐ型の半導体部ＰＲＯの膜厚（高さ）Ｔ１Ｏは、光導波路ＷＯ１、ＷＯ２、ＷＯ３の膜厚（高さ）や、ｐ型の半導体部ＰＲＳやｎ型の半導体部ＮＲＳの膜厚（高さ）と、同程度である。例えば、Ｔ１Ｏ≒Ｔ１≒Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。これらの膜厚は、比較的大きく、膜厚部を構成する。
ｎ型の半導体部ＮＲＯは、ｐ型の半導体部ＰＲＯ上に形成されている。ｎ型の半導体部ＮＲＯは、ｎ型の不純物が導入されたゲルマニウム（Ｇｅ）からなる。また、ｎ型の半導体部ＮＲＯ上には、キャップ層ＣＡＰが形成されている。キャップ層ＣＡＰは、シリコンからなり、ｎ型の半導体部ＮＲＯに含まれるゲルマニウムの表面荒れを改善し、層厚を補填するために形成する。
そして、ｐ型の半導体部ＰＲＯ上には、プラグＰ１が形成されている。また、ｎ型の半導体部ＮＲＯ上のキャップ層ＣＡＰ上には、プラグＰ１が形成されている。これらのプラグＰ１により、ｐｎ接合部における光起電力効果により流れる直流電流を、外部に取り出すことができる。即ち、このプラグＰ１から配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して光信号を電気信号として取り出すことができる。
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。なお、配線Ｍ１、Ｍ２間には、寄生容量の低減のため、例えば、２〜３μｍの絶縁膜（例えば、酸化シリコン）を配置することが好ましい。このように、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）は、素子を構成する半導体部と電気的に接続される。
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２およびＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。酸窒化シリコン膜（ＳｉＯＮ膜）の屈折率は、１．８２程度である。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
図３〜図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、図３に示すように、基体ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層Ｌ１と、を有するＳＯＩ基板Ｓ１を準備する。基体ＳＢは、低抵抗半導体層ＳＬと、その上の高抵抗半導体層ＳＨとを有する。高抵抗半導体層ＳＨは、例えば、１×１０１５／ｃｍ３程度のｐ型不純物を含有するシリコン（Ｓｉ）基板である。低抵抗半導体層ＳＬは、低抵抗半導体層ＳＬより、実効的な不純物濃度が低い層である。言い換えれば、低抵抗半導体層ＳＬは、高抵抗半導体層ＳＨより、ネットドーピング濃度が低い層である。
このように、絶縁層ＢＯＸの下に高抵抗半導体層ＳＨを配置することで、基体ＳＢに発生する渦電流を抑制することができ、後述する配線（Ｍ１、Ｍ２等）の電気信号の伝送特性を向上させることができる。
次いで、図４に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する厚膜部（半導体層Ｌ１）を形成する。まず、ＳＯＩ基板Ｓ１の全面に、フォトレレジスト膜Ｒ１を塗布等により形成し、フォトリソグラフィ（露光・現像）により、ｐ型の半導体部ＰＲＯ、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳの形成領域にフォトレレジスト膜Ｒ１を残存させる。
次いで、フォトレレジスト膜Ｒ１をアッシングなどにより除去した後、図５に示すように、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する半導体層Ｌ１を形成する。まず、ＳＯＩ基板Ｓ１の全面に、フォトレレジスト膜Ｒ２を塗布等により形成し、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯの形成領域にフォトレジスト膜Ｒ２を残存させる。次いで、フォトレレジスト膜Ｒ２をマスクとして、半導体層Ｌ１を絶縁層ＢＯＸの表面が露出するまでドライエッチングする。
以上の工程により、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯを構成する半導体層Ｌ１を形成することができる。なお、この段階では、半導体層Ｌ１は、真性（ｉ型）のままの状態である。
次いで、図６および図７に示すように、光導波路ＷＯ２の両側の半導体層Ｌ１に、不純物イオンを注入し、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲを形成する。また、光導波路ＷＯ３の両側の半導体層Ｌ１に、不純物イオンを注入し、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳを形成する。また、領域ＡＲ３に、不純物イオンを注入し、ｐ型の半導体部ＰＲＯを形成する。
まず、図６に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の一方の側（例えば、図６中右側）の半導体層Ｌ１上および光導波路ＷＯ３の一方の側（例えば、図６中右側）の半導体層Ｌ１上に開口を有するフォトレレジスト膜Ｒ３を形成する。次いで、フォトレレジスト膜Ｒ３をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ｎ型の半導体部ＮＲ、ＮＲＳが形成される。
次いで、フォトレレジスト膜Ｒ３をアッシングなどにより除去し、図７に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の他方の側（例えば、図７中左側）の半導体層Ｌ１上、光導波路ＷＯ３の他方の側（例えば、図７中左側）の半導体層Ｌ１上および光電変換部ＰＲ３の半導体層Ｌ１上に開口を有するフォトレレジスト膜Ｒ４を形成する。次いで、フォトレレジスト膜Ｒ４をマスクとして、ｐ型の不純物イオンをイオン注入する。これにより、ｐ型の半導体部ＰＲ、ｐ型の半導体部ＰＲＳおよびｐ型の半導体部ＰＲＯが形成される。
なお、ｐ型不純物およびｎ型不純物が導入された後、熱処理を行って、導入された不純物イオンを活性化してもよい。
次いで、図８に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、層間絶縁膜ＩＬ１を形成する。例えば、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、ＣＶＤ法により、酸化シリコン膜を形成する。次いで、必要に応じて、層間絶縁膜ＩＬ１の上面を平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、層間絶縁膜ＩＬ１の表面部を研磨することにより平坦化する。
次いで、図９に示すように、ｐ型の半導体部ＰＲＯ上に、ｎ型の半導体部ＮＲＯおよびキャップ層ＣＡＰを形成する。
まず、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲ、ＰＲＯ上の層間絶縁膜ＩＬ１を除去することにより、ｐ型の半導体部ＰＲＯ上に開口部ＯＡ２を形成する。この開口部ＯＡ２の底部には、シリコンからなるｐ型の半導体部ＰＲＯが露出する。次いで、ｐ型の半導体部ＰＲＯの露出面上に、Ｇｅからなるｎ型の半導体部ＮＲＯを形成する。ｐ型の半導体部ＰＲＯ上に、ｎ型の不純物を導入しつつ、Ｇｅからなる半導体層をエピタキシャル成長させる。なお、Ｇｅからなる真性の半導体層をエピタキシャル成長させた後、イオン注入法などを用いてｎ型の不純物を導入してもよい。これにより、ｐ型の半導体部ＰＲＯと、Ｇｅからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
次いで、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰを形成する。前述したように、キャップ層ＣＡＰは、ｎ型の半導体部ＮＲＯを構成するＧｅの表面荒れを是正し、または、層厚を補填するために形成する。例えば、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰとして、ｎ型のシリコン膜を形成する。例えば、ｎ型の半導体部ＮＲＯ上に、シリコンからなる半導体膜をエピタキシャル成長させた後、その半導体膜にイオン注入法によりｎ型の不純物を導入することにより、キャップ層ＣＡＰを形成する。
次いで、図１０に示すように、層間絶縁膜ＩＬ２、プラグＰ１および配線Ｍ１を形成する。まず、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２として、酸化シリコン膜をＣＶＤ法を用いて形成する。これにより、領域ＡＲ１、ＡＲ２およびＡＲ３において、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが、層間絶縁膜ＩＬ１、ＩＬ２および絶縁層ＢＯＸにより囲まれる。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびキャップ層ＣＡＰ上の層間絶縁膜ＩＬ１、ＩＬ２を除去することにより、これらの上にコンタクトホールＣ１を形成する。なお、図１０には示していないが、ｎ型の半導体部ＮＲ上にもコンタクトホールを形成してもよい。
次いで、コンタクトホールＣ１の内部に導電性膜を埋め込むことによりプラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む、層間絶縁膜ＩＬ２上に、スパッタリング法によりタングステン膜を形成する。次いで、層間絶縁膜ＩＬ２上のタングステン膜をＣＭＰ法などにより除去することにより、コンタクトホールＣ１の内部にタングステン膜を埋め込むことができる。
次いで、プラグＰ１上に、導電性膜を形成し、パターニングすることにより、配線Ｍ１を形成する。例えば、プラグＰ１および層間絶縁膜ＩＬ２上に、スパッタリング法によりアルミニウム−銅合金膜を形成する。このアルミニウム−銅合金膜をパターニングすることにより、配線Ｍ１を形成することができる。なお、ここでは、配線Ｍ１をパターニングにより形成したが、配線Ｍ１をいわゆる“ダマシン法”により形成してもよい。この場合、プラグＰ１上に開口部（配線溝）を有する絶縁膜を形成し、開口部内に導電性膜を埋め込むことにより配線Ｍ１を形成する。
次いで、図１１に示すように、層間絶縁膜ＩＬ３、プラグＰ２および配線Ｍ２を形成する。まず、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３を形成する。例えば、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３として、ＣＶＤ法を用いて酸化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ１上の層間絶縁膜ＩＬ３を除去することにより、配線Ｍ１上にコンタクトホールＣ２を形成する。次いで、コンタクトホールＣ２の内部に導電性膜を埋め込むことによりプラグＰ２を形成する。例えば、プラグＰ１の場合と同様にして、プラグＰ２を形成することができる。次いで、プラグＰ２上に、配線Ｍ２を形成する。例えば、配線Ｍ１の場合と同様にして、配線Ｍ２を形成することができる。配線Ｍ２をいわゆる“ダマシン法”により形成してもよい。この場合、コンタクトホールと配線溝を同時に埋め込む、いわゆる、“デュアルダマシン法”により、プラグＰ２と配線Ｍ２とを同時に形成してもよい。
この後、配線Ｍ２上に、保護膜ＴＣを形成し、さらに、パッド部を形成する。例えば、まず、層間絶縁膜ＩＬ３および配線Ｍ２上に、保護膜ＴＣとして、酸窒化シリコン膜をＣＶＤ法を用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ２上の保護膜ＴＣを除去することにより、配線Ｍ２の表面を露出させる。この配線Ｍ２の露出領域がパッド部（外部接続領域）となる（図１）。なお、ここでは、保護膜ＴＣの下に２層の配線（Ｍ１、Ｍ２）を有する構成を例に説明したが、さらに、多層の配線を形成してもよい。
（ＳＯＩ基板の製造方法）
図３に示すＳＯＩ基板Ｓ１の形成方法に制限はないが、例えば、以下のようにして形成することができる。
（第１例）
図１２および図１３は、本実施の形態のＳＯＩ基板の製造方法の第１例を示す断面図である。
図１２（Ａ）に示すｐ型の第１シリコン基板ＳＵＢ１を準備し、その表面部に、ｎ型の不純物を注入し、熱処理を施すことにより、高抵抗半導体層ＳＨを形成する（図１２（Ｂ））。例えば、実施の形態１で説明したように、ｐ型の不純物濃度が１×１０１５／ｃｍ３であるＳｉ基板の表面部に、ｎ型の不純物であるリン（Ｐ）を、４×１０１１／ｃｍ２〜４．４×１０１１／ｃｍ２のドーズ量で、で注入し、１２００℃で１０時間のアニール（熱処理）を行う。
この際、ｐ型の第１シリコン基板ＳＵＢ１の低抵抗の部分が、低抵抗半導体層ＳＬとなる。このように、イオン注入および熱処理工程によれば、ｐ型の不純物濃度がなだらかなプロファイルとなるＳＯＩ基板を得ることができる。言い換えれば、低抵抗半導体層ＳＬの表面から高抵抗半導体層ＳＨに向かって、ｐの不純物濃度がなだらかに低下しているＳＯＩ基板を得ることができる。
次いで、図１２（Ｃ）に示すように、高抵抗半導体層ＳＨの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図１３（Ａ）に示すように、第１シリコン基板ＳＵＢ１の表面側に、絶縁層ＢＯＸを介して、第２シリコン基板ＳＵＢ２を高温下で圧着する。この後、図１３（Ｂ）に示すように、第２シリコン基板ＳＵＢ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存する。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨおよび低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図３）を形成することができる。
（第２例）
図１４は、本実施の形態のＳＯＩ基板の製造方法の第２例を示す断面図である。
図１４（Ａ）に示すｐ型の第１シリコン基板ＳＵＢ１を準備し、その表面部に、ｐ型の第１シリコン基板ＳＵＢ１より低濃度のｐ型の半導体層をエピタキシャル成長させる。言い換えれば、ｐ型の不純物を低濃度でドープしながら半導体層（例えば、シリコン）をエピタキシャル成長させる。これにより、高抵抗半導体層ＳＨを形成する（図１４（Ｂ））。なお、ｐ型の不純物のドープ量を段階的に変化させつつ、複数層のｐ型の半導体層を形成してもよい。この場合、ｐ型の不純物濃度が、ステップ状に低下しているＳＯＩ基板を得ることができる。
また、この場合、ｐ型の第１シリコン基板ＳＵＢ１が、低抵抗半導体層ＳＬとなる。次いで、図１４（Ｃ）に示すように、高抵抗半導体層ＳＨの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、応用例１の場合と同様にして、第１シリコン基板ＳＵＢ１の表面側に、絶縁層ＢＯＸを介して、第２シリコン基板ＳＵＢ２を高温下で圧着する（図１３（Ａ）参照）。この後、応用例１の場合と同様にして、第２シリコン基板ＳＵＢ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存する（図１３（Ｂ）参照）。この薄膜が、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨおよび低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図３）を形成することができる。
（第３例）
上記第１例および第２例においては、高抵抗半導体層ＳＨの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成したが、第２シリコン基板ＳＵＢ２側に酸化シリコン膜からなる絶縁層ＢＯＸを形成してもよい。図１５は、本実施の形態のＳＯＩ基板の製造方法の第３例を示す断面図である。
図１５（Ａ）に示す、低抵抗半導体層ＳＬと、その上の高抵抗半導体層ＳＨとを有する第１シリコン基板ＳＵＢ１を準備する。高抵抗半導体層ＳＨの形成方法としては、応用例１で説明したイオン注入法で形成してもよく、また、応用例２で説明したエピタキシャル法で形成してもよい。次いで、図１５（Ｂ）に示すように、第２シリコン基板ＳＵＢ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図１５（Ａ）に示す、第１シリコン基板ＳＵＢ１の表面側の高抵抗半導体層ＳＨと、図１５（Ｂ）に示す、第２シリコン基板ＳＵＢ２の表面側の絶縁層ＢＯＸとを高温下で圧着する。この後、第２シリコン基板ＳＵＢ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存し、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする（図１５（Ｃ）参照）。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨおよび低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図３）を形成することができる。
（実施の形態２）
実施の形態１においては、高抵抗半導体層ＳＨを、カウンターの不純物を含有する層（単層）としたが、この層をｐｎ接合を有するように構成してもよい。
図１６および図１７は、本実施の形態の応用例１の半導体装置の構成を示すための断面図である。図１８および図１９は、本実施の形態の応用例２の半導体装置の構成を示すための断面図である。図１７および図１９は、半導体装置形成用のＳＯＩ基板部を示している。
（応用例１）
図１６および図１７に示す半導体装置の基体（支持基板、半導体層、半導体基板ともいう）ＳＢは、低抵抗半導体層ＳＬと、その上の高抵抗半導体層ＳＨとを有する。高抵抗半導体層ＳＨは、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である。
そして、高抵抗半導体層ＳＨが、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐとで構成されている。高抵抗半導体層ＳＨの厚さは、例えば、５μｍ程度であり、ｎ型の半導体層ＳＨｎとｐ型の半導体層ＳＨｐの厚さは、それぞれ、例えば、１〜３μｍ程度である。
低抵抗半導体層ＳＬは、例えば、不純物を含有するシリコン（Ｓｉ）基板である。具体的には、面方位が（１００）、抵抗率が、１０Ωｃｍ程度のｐ型のＳｉの単結晶基板である。ｐ型の不純物濃度は、例えば、１×１０１５／ｃｍ３程度である。
そして、高抵抗半導体層ＳＨのうち、下層のｎ型の半導体層ＳＨｎは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物を含有する層である。ｎ型の半導体層ＳＨｎは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入された層であり、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって相殺され、ｎ転した層である。この際、注入されたｎ型の不純物の濃度は、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の不純物濃度より低くすることが好ましい。
また、高抵抗半導体層ＳＨのうち、上層のｐ型の半導体層ＳＨｐは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物を含有する層である。ｐ型の半導体層ＳＨｐは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入され、そのｐ型の不純物の濃度が低減された層である。言い換えれば、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって相殺されるも、ｎ転まではしていない層である。
このような、ｎｐの２層（ＳＨｎ、ＳＨｐ）は、ｐ型Ｓｉ基板に注入するｎ型の不純物のイオン注入条件（打ち込み深さや濃度）を調整することにより、最適化することができる。
また、ｎ型の半導体層ＳＨｎおよびｐ型の半導体層ＳＨｐをエピタキシャル成長層としてもよい。例えば、ｎ型の不純物をドープしながらエピタキシャル成長させた半導体層（例えば、シリコン）をｎ型の半導体層ＳＨｎとして用いてもよい。また、ｐ型の不純物をドープしながらエピタキシャル成長させた半導体層（例えば、シリコン）をｐ型の半導体層ＳＨｐとして用いてもよい。この際、ドープされる不純物の濃度は、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の不純物濃度より低くすることが好ましい。
このように、高抵抗半導体層ＳＨを、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐとで構成することで、ｐｎ接合部に空乏層が広がり、高抵抗半導体層ＳＨの抵抗をさらに大きくすることができる。また、ｎ型の半導体層ＳＨｎと、ｐ型の半導体層ＳＨｐの不純物の濃度（ネットドーピング濃度）を、低抵抗半導体層ＳＬ（この場合、不純物を含有するシリコン（Ｓｉ）基板）の不純物の濃度（ネットドーピング濃度）より低くすることで、不純物濃度の低減による高抵抗化を図りつつ、さらに、空乏層による高抵抗化を図ることができる。
なお、高抵抗半導体層ＳＨ以外の構成は、実施の形態１（図１等）の場合と同様であるため、その詳細な説明を省略する。
（応用例２）
応用例１においては、高抵抗半導体層ＳＨを、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐの２層で構成したが、高抵抗半導体層ＳＨを、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐと、その上のｎ型の半導体層ＳＨｎの３層で構成してもよい。高抵抗半導体層ＳＨの厚さは、例えば、５μｍ程度であり、ｎ型の半導体層ＳＨｎとｐ型の半導体層ＳＨｐとｎ型の半導体層ＳＨｎの厚さは、それぞれ、例えば、１〜２μｍ程度である。
図１８および図１９に示す半導体装置の基体（支持基板、半導体層、半導体基板ともいう）ＳＢは、低抵抗半導体層ＳＬと、その上の高抵抗半導体層ＳＨとを有する。高抵抗半導体層ＳＨは、低抵抗半導体層ＳＬよりその抵抗が高い半導体層である。
そして、高抵抗半導体層ＳＨが、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐと、その上のｎ型の半導体層ＳＨｎとで構成されている。
低抵抗半導体層ＳＬは、例えば、不純物を含有するシリコン（Ｓｉ）基板である。具体的には、面方位が（１００）、抵抗率が、１０Ωｃｍ程度のｐ型のＳｉの単結晶基板である。ｐ型の不純物濃度は、例えば、１×１０１５／ｃｍ３程度である。
そして、高抵抗半導体層ＳＨのうち、最上層のｎ型の半導体層ＳＨｎは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物を含有する層である。ｎ型の半導体層ＳＨｎは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入された層であり、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって相殺され、ｎ転した層である。この際、注入されたｎ型の不純物の濃度は、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の不純物濃度より低くすることが好ましい。
また、中間層のｐ型の半導体層ＳＨｐは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物を含有する層である。ｐ型の半導体層ＳＨｐは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入され、そのｐ型の不純物の濃度が低減された層である。言い換えれば、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって相殺されるも、ｎ転まではしていない層である。
また、最下層のｎ型の半導体層ＳＨｎは、例えば、不純物を含有するＳｉ基板の表面部であって、カウンターの不純物を含有する層である。ｎ型の半導体層ＳＨｎは、例えば、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の表面部に、カウンターの不純物であるｎ型の不純物（例えば、Ｐ、Ａｓ）がイオン注入された層であり、Ｓｉ基板中のｐ型の不純物が注入したｎ型の不純物によって相殺され、ｎ転した層である。この際、注入されたｎ型の不純物の濃度は、ｐ型の不純物（例えば、Ｂ）を含有するＳｉ基板の不純物濃度より低くすることが好ましい。
このような、ｎｐｎの３層（ＳＨｎ、ＳＨｐ、ＳＨｎ）は、ｐ型Ｓｉ基板に注入するｎ型の不純物のイオン注入条件（打ち込み深さや濃度）を調整することにより、最適化することができる。
このように、高抵抗半導体層ＳＨを、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐと、その上のｎ型の半導体層ＳＨｎの３層で構成することで、ｐｎ接合部が２か所形成される。そして、これらのｐｎ接合部から空乏層が広がり、高抵抗半導体層ＳＨの抵抗をさらに大きくすることができる。また、ｎ型の半導体層ＳＨｎと、ｐ型の半導体層ＳＨｐの不純物の濃度（ネットドーピング濃度）を、低抵抗半導体層ＳＬ（この場合、不純物を含有するシリコン（Ｓｉ）基板）の不純物の濃度（ネットドーピング濃度）より低くすることで、不純物濃度の低減による高抵抗化を図りつつ、さらに、空乏層による高抵抗化を図ることができる。
なお、高抵抗半導体層ＳＨ以外の構成は、実施の形態１（図１等）の場合と同様であるため、その詳細な説明を省略する。
（ＳＯＩ基板の製造方法）
次いで、図１７や図１９に示すＳＯＩ基板Ｓ１の形成方法について説明する。図１７や図１９に示すＳＯＩ基板Ｓ１の形成方法に制限はないが、例えば、以下のようにして形成することができる。
図２０〜図２３は、本実施の形態のＳＯＩ基板の製造方法の一例を示す断面図である。
（形成例Ａ）
図２０は、図１７に示すＳＯＩ基板の製造方法を示す断面図である。図２０に示すように、ｐ型の第１シリコン基板ＳＵＢ１の表面部に、ｎ型の半導体層ＳＨｎおよびｐ型の半導体層ＳＨｐを形成する。これらの層の形成方法としては、実施の形態１の応用例１で説明したイオン注入法で形成してもよく、また、実施の形態１の応用例２で説明したエピタキシャル法で形成してもよい。
次いで、図２０（Ｂ）に示すように、ｐ型の第１シリコン基板ＳＵＢ１の高抵抗半導体層ＳＨのｎ型の半導体層ＳＨｎの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図２０（Ｃ）に示すように、第１シリコン基板ＳＵＢ１の表面側に、絶縁層ＢＯＸを介して、第２シリコン基板ＳＵＢ２を高温下で圧着し、この後、第２シリコン基板ＳＵＢ２を上面とし、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存し、この薄膜が、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨ（ｎ型の半導体層ＳＨｎ、ｐ型の半導体層ＳＨｐ）および低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図１７）を形成することができる。
（形成例Ｂ）
図２１は、図１７に示すＳＯＩ基板の製造方法を示す断面図である。図２１に示すように、ｐ型の第１シリコン基板ＳＵＢ１の表面部に、ｎ型の半導体層ＳＨｎおよびｐ型の半導体層ＳＨｐを形成する。これらの層の形成方法としては、実施の形態１の応用例１で説明したイオン注入法で形成してもよく、また、実施の形態１の応用例２で説明したエピタキシャル法で形成してもよい。
次いで、第２シリコン基板ＳＵＢ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図２１（Ｂ）に示す、第１シリコン基板ＳＵＢ１の表面側の高抵抗半導体層ＳＨと、第２シリコン基板ＳＵＢ２の表面側の絶縁層ＢＯＸとを高温下で圧着する。この後、第２シリコン基板ＳＵＢ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存し、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨ（ｎ型の半導体層ＳＨｎ、ｐ型の半導体層ＳＨｐ）および低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図１７）を形成することができる。
（形成例Ｃ）
図２２は、図１９に示すＳＯＩ基板の製造方法を示す断面図である。図２２に示すように、ｐ型の第１シリコン基板ＳＵＢ１の表面部に、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐと、その上のｎ型の半導体層ＳＨｎとを形成する。これらの層の形成方法としては、実施の形態１の応用例１で説明したイオン注入法で形成してもよく、また、実施の形態１の応用例２で説明したエピタキシャル法で形成してもよい。
次いで、図２２（Ｂ）に示すように、ｐ型の第１シリコン基板ＳＵＢ１の高抵抗半導体層ＳＨのｎ型の半導体層ＳＨｎの表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図２２（Ｃ）に示すように、第１シリコン基板ＳＵＢ１の表面側に、絶縁層ＢＯＸを介して、第２シリコン基板ＳＵＢ２を高温下で圧着し、この後、第２シリコン基板ＳＵＢ２を上面とし、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存し、この薄膜が、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨ（上層のｎ型の半導体層ＳＨｎ、ｐ型の半導体層ＳＨｐ、下層のｎ型の半導体層ＳＨｎ）および低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図１９）を形成することができる。
（形成例Ｄ）
図２３は、図１９に示すＳＯＩ基板の製造方法を示す断面図である。図２３に示すように、ｐ型の第１シリコン基板ＳＵＢ１の表面部に、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐと、その上のｎ型の半導体層ＳＨｎとを形成する。これらの層の形成方法としては、実施の形態１の応用例１で説明したイオン注入法で形成してもよく、また、実施の形態１の応用例２で説明したエピタキシャル法で形成してもよい。
次いで、第２シリコン基板ＳＵＢ２を準備し、その表面を酸化し、酸化シリコン膜からなる絶縁層ＢＯＸを形成する。絶縁層ＢＯＸの膜厚は、例えば、２〜３μｍ程度である。
次いで、図２３（Ｂ）に示す、第１シリコン基板ＳＵＢ１の表面側の高抵抗半導体層ＳＨと、第２シリコン基板ＳＵＢ２の表面側の絶縁層ＢＯＸとを高温下で圧着する。この後、第２シリコン基板ＳＵＢ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層ＢＯＸ上には、第２シリコン基板ＳＵＢ２の薄膜が残存し、半導体層Ｌ１となる。この第２シリコン基板ＳＵＢ２の薄膜（Ｌ１）の厚さを、例えば、３００ｎｍ程度とする。
このようにして、半導体層Ｌ１と、絶縁層ＢＯＸと、基体ＳＢを構成する高抵抗半導体層ＳＨ（上層のｎ型の半導体層ＳＨｎ、ｐ型の半導体層ＳＨｐ、下層のｎ型の半導体層ＳＨｎ）および低抵抗半導体層ＳＬの積層部とからなるＳＯＩ基板Ｓ１（図１９）を形成することができる。
（実施の形態３）
本実施の形態においては、各種変形例について説明する。
（変形例１）
実施の形態１（図１）においては、ＳＯＩ基板Ｓ１を構成する、基体ＳＢとして、ｐ型の不純物を含有するシリコン（Ｓｉ）基板を用いたが、ｎ型の不純物を含有するシリコン（Ｓｉ）基板を用いてもよい。このような不純物を含有する基板は、いわゆる“高抵抗基板”より安価である。
図２４は、本実施の形態の変形例１の半導体装置の構成を示す断面図である。図２４に示すように、基体ＳＢの低抵抗半導体層ＳＬｎとして、ｎ型の不純物を含有するシリコン（Ｓｉ）基板を用い、基体ＳＢの高抵抗半導体層ＳＨｐとして、ｐ型の不純物を含有する層を用いる。ｐ型の不純物を含有する層（ＳＨｐ）は、イオン注入法で形成してもよく、また、エピタキシャル法で形成してもよい。
なお、低抵抗半導体層ＳＬｎと高抵抗半導体層ＳＨｐの不純物の導電型以外は、実施の形態１（図１）と同様の構成である。
（変形例２）
実施の形態２においては、高抵抗半導体層ＳＨを、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐとで構成している。即ち、基体ＳＢの全域にわたって形成された、ｎ型の半導体層ＳＨｎと、その上のｐ型の半導体層ＳＨｐとで、高抵抗半導体層ＳＨを構成し、横方向にｐｎ接合を形成したが、いわゆる“スーパージャンクション（Super Junction）構造”を採用してもよい。
図２５は、本実施の形態の変形例２の半導体装置の構成を示す断面図である。図２５に示すように、ｐ型の不純物を含有するシリコン（Ｓｉ）基板に、トレンチ（溝）内に埋め込まれたｎ型の半導体領域であるｎカラムＮＣを間隔を置いて複数設ける。この場合、ｎカラムＮＣと、ｎカラムＮＣ間のｐ型の半導体領域であるｐカラムＰＣとが、交互に配置される。ｎカラムＮＣとｐカラムＰＣの交互の配置部が、スーパージャンクション部ＳＪとなる。
このように、縦方向にｐｎ接合が形成される場合においても、空乏層が繋がり、基体ＳＢの表面部であるスーパージャンクション部ＳＪの抵抗を大きくすることができる。
なお、スーパージャンクション部ＳＪ以外は、実施の形態１（図１）と同様の構成である。
（変形例３）
実施の形態１においては、高抵抗半導体層ＳＨを、基体ＳＢの全域にわたって形成したが、高抵抗半導体層ＳＨを、基体ＳＢの一部に設けてもよい。
図２６および図２７は、本実施の形態の変形例３の半導体装置の構成を示す図である。図２６は、断面図であり、図２７は、平面図である。
図２６に示すように、基体ＳＢの低抵抗半導体層ＳＬとして、ｐ型の不純物を含有するシリコン（Ｓｉ）基板を用い、この基板の一部の領域に、ｎ型の不純物をイオン注入することにより、高抵抗半導体層ＳＨを形成する。図２６においては、光電変換部ＰＲ３に対応する領域に、高抵抗半導体層ＳＨを設けている。図２７に示すように、ＳＯＩ基板Ｓ１の領域ＡＲ１、ＡＲ２およびＡＲ３にそれぞれ光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３とが設けられている。
このような場合、光電変換部ＰＲ３に形成される配線Ｍ１、Ｍ２の周りの磁界の影響を低減することができるため、渦電流が抑制され、結果として、配線の電気信号の伝送特性を向上させることができる。
なお、図２６においては、光電変換部ＰＲ３に対応する領域に、高抵抗半導体層ＳＨを設けたが、光変調部ＰＲ２に対応する領域にも、高抵抗半導体層ＳＨを設けてもよい。実施の形態１において説明したように、光変調部ＰＲ２にも、配線Ｍ１、Ｍ２が設けられるため、高抵抗半導体層ＳＨを設けることにより、配線Ｍ１、Ｍ２の周りの磁界の影響を低減することができる。これにより、渦電流が抑制され、結果として、配線の電気信号の伝送特性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１ 領域
ＡＲ２ 領域
ＡＲ３ 領域
ＢＯＸ 絶縁層
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
ＣＡＰ キャップ層
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
Ｌ１ 半導体層
Ｍ１ 配線
Ｍ２ 配線
ＮＣ カラム
ＮＲ ｎ型の半導体部
ＮＲＯ ｎ型の半導体部
ＮＲＳ ｎ型の半導体部
ＯＡ１ 開口部
ＯＡ２ 開口部
Ｐ１ プラグ
Ｐ２ プラグ
ＰＣ カラム
ＰＲ ｐ型の半導体部
ＰＲ１ 光信号用伝送線路部
ＰＲ２ 光変調部
ＰＲ３ 光電変換部
ＰＲＯ ｐ型の半導体部
ＰＲＳ ｐ型の半導体部
Ｒ１ フォトレレジスト膜
Ｒ２ フォトレレジスト膜
Ｒ３ フォトレレジスト膜
Ｒ４ フォトレレジスト膜
Ｓ１ ＳＯＩ基板
ＳＢ 基体
ＳＨ 高抵抗半導体層
ＳＨｎ ｎ型の半導体層（高抵抗半導体層）
ＳＨｐ ｐ型の半導体層
ＳＪ スーパージャンクション部
ＳＬ 低抵抗半導体層
ＳＬｐ 低抵抗半導体層
ＳＵＢ１ 第１シリコン基板
ＳＵＢ２ 第２シリコン基板
ＴＣ 保護膜
Ｔ１ 膜厚
Ｔ１Ｏ 膜厚
Ｔ１Ｓ 膜厚
Ｔｎ 膜厚
Ｔｐ 膜厚
ＴｎＳ 膜厚
ＴｐＳ 膜厚
ＷＯ１ 光導波路
ＷＯ２ 光導波路
ＷＯ３ 光導波路

Claims (20)

  1. 第１半導体層と、前記第１半導体層上に形成された第２半導体層と、を有する基体と、
    前記第２半導体層上に形成された絶縁層と、
    前記絶縁層上に形成された第３半導体層と、
    前記第３半導体層に形成された光導波路と、
    前記第３半導体層上に、絶縁膜を介して形成された配線と、
    を有し、
    前記第１半導体層および前記第２半導体層は、前記基体の全域にわたって形成され、
    前記第２半導体層は、前記第１半導体層より、高抵抗である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体層から前記第２半導体層に向かって、抵抗が上昇している、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１半導体層および前記第２半導体層は、第１導電型の不純物を有し、
    前記第２半導体層の前記第１導電型の不純物濃度は、前記第１半導体層の前記第１導電型の不純物濃度よりも小さい、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１半導体層から前記第２半導体層に向かって、前記第１導電型の不純物濃度が低下している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１半導体層は、第１導電型の不純物を有し、
    前記第２半導体層は、前記第１導電型と逆導電型である第２導電型の不純物を有し、
    前記第２半導体層の前記第２導電型の不純物濃度は、前記第１半導体層の前記第１導電型の不純物濃度よりも小さい、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第３半導体層に形成され、第１導電型である第１半導体部と、
    前記第１半導体部上に形成され、前記第１導電型と逆導電型である第２導電型である第２半導体部と、を有し、
    前記配線は、前記第２半導体部と電気的に接続される、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第３半導体層は、Ｓｉよりなり、
    前記第２半導体部は、Ｇｅよりなる、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記光導波路の両側に配置され、前記第３半導体層に形成された第３半導体部および第４半導体部を有する、半導体装置。
  9. 第１半導体層と、前記第１半導体層上に形成された第２半導体層と、を有する基体と、
    前記第２半導体層上に形成された絶縁層と、
    前記絶縁層上に形成された第３半導体層と、
    前記第３半導体層に形成された光導波路と、
    前記第３半導体層上に、絶縁膜を介して形成された配線と、
    を有し、
    前記第１半導体層および前記第２半導体層は、前記基体の全域にわたって形成され、
    前記第２半導体層は、前記第１半導体層より、高抵抗であり、
    前記第１半導体層は、第１導電型の不純物を有し、
    前記第２半導体層は、前記第１導電型と逆導電型である第２導電型の不純物を有する第１層と、前記第１層上に形成され、前記第１導電型の不純物を有する第２層とを有する、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１層および前記第２層の前記第１導電型または前記第２導電型の不純物の濃度は、前記第１半導体層の前記第１導電型の不純物の濃度よりも小さい、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第３半導体層に形成され、前記第１導電型である第１半導体部と、
    前記第１半導体部上に形成され、前記第２導電型である第２半導体部と、を有し、
    前記配線は、前記第２半導体部と電気的に接続される、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第３半導体層は、Ｓｉよりなり、
    前記第２半導体部は、Ｇｅよりなる、半導体装置。
  13. 請求項１０記載の半導体装置において、
    前記光導波路の両側に配置され、前記第３半導体層に形成された第３半導体部および第４半導体部を有する、半導体装置。
  14. （ａ）第１半導体層と前記第１半導体層上に形成された第２半導体層とを有する基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された素子形成層と、を有する半導体基板を用意する工程、
    （ｂ）前記素子形成層をパターニングし、光導波路を形成する工程、
    （ｃ）前記光導波路の上方に、絶縁膜を介して配線を形成する工程、
    を有し、
    前記第１半導体層および前記第２半導体層は、前記基体の全域にわたって形成され、
    前記第２半導体層は、前記第１半導体層より、高抵抗である、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ａ）工程の半導体基板は、第１導電型の第１シリコン基板の表面に、前記第１導電型と逆導電型である第２導電型の不純物をイオン注入することにより形成された前記第２半導体層を有する、半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記（ａ）工程の半導体基板は、第１導電型の第１シリコン基板の表面に、前記第１導電型の不純物をドープしながらエピタキシャル成長された前記第２半導体層を有する、半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記素子形成層をパターニングし、前記光導波路と、前記光導波路と接続された第１半導体部とを形成する工程である、半導体装置の製造方法。
  18. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記素子形成層をパターニングし、前記光導波路と、前記光導波路と接続された第１半導体部と、第２半導体部を形成する工程である、半導体装置の製造方法。
  19. 請求項１４記載の半導体装置の製造方法において、
    前記（ｂ）工程は、第３半導体部を形成する工程であり、
    前記（ｂ）工程と前記（ｃ）工程との間に、
    （ｄ）前記第３半導体部上に、第４半導体部を形成する工程を有し、
    前記配線は、前記第３半導体部と電気的に接続される、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記第３半導体部は、第１導電型のＳｉからなり、
    前記第４半導体部は、前記第１導電型と逆導電型である第２導電型のＧｅからなる、半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
US9372306B1 (en) * 2001-10-09 2016-06-21 Infinera Corporation Method of achieving acceptable performance in and fabrication of a monolithic photonic integrated circuit (PIC) with integrated arrays of laser sources and modulators employing an extended identical active layer (EIAL)
EP1829115A1 (en) * 2004-12-24 2007-09-05 Pirelli & C. S.p.A. Photodetector in germanium on silicon
US9217830B2 (en) * 2010-05-14 2015-12-22 Cornell University Electro-optic modulator structures, related methods and applications
JP5577909B2 (ja) 2010-07-22 2014-08-27 富士通株式会社 光半導体装置及びその製造方法
JP6228462B2 (ja) * 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドＭｅｍｃ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
US8741684B2 (en) * 2011-05-09 2014-06-03 Imec Co-integration of photonic devices on a silicon photonics platform
US9653639B2 (en) * 2012-02-07 2017-05-16 Apic Corporation Laser using locally strained germanium on silicon for opto-electronic applications
JP5917978B2 (ja) * 2012-03-29 2016-05-18 株式会社日立製作所 半導体装置及びその製造方法
US10094988B2 (en) * 2012-08-31 2018-10-09 Micron Technology, Inc. Method of forming photonics structures
JP6308727B2 (ja) * 2013-06-13 2018-04-11 キヤノン株式会社 電子デバイスの製造方法
US9466753B1 (en) * 2015-08-27 2016-10-11 Globalfoundries Inc. Photodetector methods and photodetector structures

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