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JP6436202B2 - リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 - Google Patents

リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 Download PDF

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Description

本発明は、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法に関する。
近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、当該リードフレームの搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるＱＦＮ（Quad Flat Non-lead）タイプの半導体装置が種々提案されている。
ＱＦＮの普及に伴い、汎用パッケージである電源ＩＣやアナログＩＣが多くの電子機器に搭載されている。また、近年、ＱＦＮパッケージに対する多ピン化の要求が高まってきており、高機能電源用、マイコン用、および通信・無線用ベースバンドに用いられる１００ピン〜２００ピンタイプのパッケージの開発が進められている。
しかしながら、従来一般的な構造からなるＱＦＮの場合、端子数が増加するのにしたがってパッケージが大きくなるため、実装信頼性を確保することが難しくなる課題があった。また、パッケージが大きくなることにより、内部端子と半導体チップとの間の距離が長くなり、金製のボンディングワイヤの使用量が増加し、パッケージの製造コストが増加するという問題がある。また、ボンディングワイヤが長くなることにより、パッケージ組立ての際に不具合が発生するおそれもある。
特許３７３２９８７号公報 特開２００１−１８９４０２号公報 特開２００６−１９７６７号公報
これに対して、多ピン化されたＱＦＮを実現するための技術として、外部端子を２列に配列したＤＲ−ＱＦＮ（Dual Row QFN）とよばれるパッケージの開発が進められている（特許文献１〜３）。このようなＤＲ−ＱＦＮにおいては、内側端子を支えるためにハーフエッチングされたリード部が設けられている。しかしながら、このようなＤＲ−ＱＦＮにおいては、多ピン化によりリード部の数が増加するため、必然的にリード部の幅を狭く設計しなければならない。このため、ハーフエッチングされたリード部の強度が不足し、リード部が変形して外部端子に位置ずれが発生し、この結果、リードフレームの歩留まりが低下するおそれがある。
本発明はこのような点を考慮してなされたものであり、リード部の幅を狭くした場合であっても、リード部の強度が低下することを抑え、リード部に変形が生じることを防止することが可能な、リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法を提供することを目的とする。
本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、少なくとも外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有することを特徴とするリードフレームである。
本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とするリードフレームである。
本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略凹形状を有することを特徴とするリードフレームである。
本発明は、リード部の外部端子は、外部端子領域の表面よりもその幅が広いことを特徴とするリードフレームである。
本発明は、半導体装置において、ダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部と、ダイパッド上に搭載された半導体素子と、半導体素子とリード部とを電気的に接続するボンディングワイヤと、ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止する封止樹脂とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、少なくとも外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有することを特徴とする半導体装置である。
本発明は、リード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする半導体装置である。
本発明は、リード部の外側領域は、略凹形状を有することを特徴とする半導体装置である。
本発明は、リード部の外部端子は、外部端子領域の表面よりもその幅が広いことを特徴とする半導体装置である。
本発明は、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、複数のリード部のうち、外部端子を内側にもつリード部は、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有する、リードフレームの製造方法において、金属基板を準備する工程と、金属基板をエッチング加工することにより、金属基板にダイパッドおよびリード部を形成する工程とを備え、金属基板にダイパッドおよびリード部を形成する際、少なくとも外部端子を内側にもつリード部の外側領域がハーフエッチングにより薄肉に形成され、該リード部の外側領域に、リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部が形成されることを特徴とするリードフレームの製造方法である。
本発明は、半導体装置の製造方法において、リードフレームの製造方法によりリードフレームを製造する工程と、リードフレームのダイパッド上に半導体素子を搭載する工程と、半導体素子とリード部の内部端子とをボンディングワイヤにより電気的に接続する工程と、ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法である。
本発明によれば、リード部の外側領域は、リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有する。このことにより、リード部の幅を狭くした場合であっても、リード部の強度が低下することが抑えられ、外部端子に変形が生じることを防止することができる。
図１は、本発明の第１の実施の形態によるリードフレームを示す平面図。 図２は、本発明の第１の実施の形態によるリードフレームを示す断面図（図１のII−II線断面図）。 図３（ａ）（ｂ）は、第１外部端子を有するリード部の断面図（それぞれ図２のIIIA−IIIA線断面図、IIIB−IIIB線断面図）。 図４は、本発明の第１の実施の形態による半導体装置を示す平面図。 図５は、本発明の第１の実施の形態による半導体装置を示す断面図（図４のＶ−Ｖ線断面図）。 図６（ａ）−（ｅ）は、本発明の第１の実施の形態によるリードフレームの製造方法を示す断面図。 図７（ａ）−（ｂ）は、リードフレームの製造工程における、リード部の外側領域を示す断面図（それぞれ図６（ｃ）のVIIA−VIIA線断面図、図６（ｄ）のVIIB−VIIB線断面図）。 図８（ａ）−（ｅ）は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図。 図９は、本発明の第２の実施の形態によるリードフレームを示す断面図。 図１０（ａ）（ｂ）は、本発明の第２の実施の形態における、第１外部端子を有するリード部の断面図（それぞれ図９のXA−XA線断面図、XB−XB線断面図）。 図１１は、本発明の第２の実施の形態によるリードフレームの製造工程における、リード部の外側領域を示す断面図。
（第１の実施の形態）
以下、本発明の第１の実施の形態について、図１乃至図８を参照して説明する。
リードフレームの構成
まず、図１乃至図３により、本実施の形態によるリードフレームの概略について説明する。図１乃至図３は、本実施の形態によるリードフレームを示す図である。
図１および図２に示すように、リードフレーム１０は、半導体素子２１（後述）を搭載する平面矩形状のダイパッド１１と、ダイパッド１１周囲に設けられ、半導体素子２１と外部回路（図示せず）とを接続する複数の細長いリード部１２Ａ、１２Ｂとを備えている。
このうちリード部１２Ａ、１２Ｂの周囲には、ダイパッド１１とリード部１２Ａ、１２Ｂとを支持する外枠１３が設けられている。さらに、ダイパッド１１の四隅には吊りリード１４が連結されており、ダイパッド１１は、４本の吊りリード１４を介して外枠１３に連結支持されている。
隣接するリード部１２Ａ、１２Ｂ同士は、半導体装置２０（後述）の製造後に互いに電気的に絶縁される形状となっている。また、各リード部１２Ａ、１２Ｂは、半導体装置２０の製造後にダイパッド１１と電気的に絶縁される形状となっている。さらに、各リード部１２Ａ、１２Ｂは、その裏面が半導体装置２０から外方に露出するようになっている。
このリード部１２Ａ、１２Ｂの内端の裏面には、それぞれ外部の実装基板（図示せず）に電気的に接続される外部端子１７Ａ、１７Ｂ（アウターリード部）が形成されている。
この場合、複数のリード部１２Ａ、１２Ｂの外部端子１７Ａ、１７Ｂは、隣り合うリード部１２Ａ、１２Ｂ間で内側および外側に位置するよう交互に千鳥状に配置されている。
すなわち、ダイパッド１１の周囲において、外部端子１７Ａが相対的に内側（ダイパッド１１側）に位置するリード部１２Ａと、外部端子１７Ｂが相対的に外側（外枠１３側）に位置するリード部１２Ｂとが、全周にわたり交互に配置されている。なお、本明細書において、内側に位置する外部端子１７Ａを第１外部端子１７Ａともいい、外側に位置する外部端子１７Ｂを第２外部端子１７Ｂともいう。
図１に示すように、複数の第１外部端子１７Ａは、平面から見ていずれもダイパッド１１の一辺に対して平行な直線に沿って配列されている。また、複数の第２外部端子１７Ｂは、平面から見ていずれもダイパッド１１の一辺に対して平行な直線上に配列されている。しかしながら、これに限られるものではなく、例えば、複数の第１外部端子１７Ａおよび／または複数の第２外部端子１７Ｂが、それぞれ平面から見て円弧上に配列されても良い。
また、複数のリード部１２Ａ、１２Ｂのうち、第１外部端子１７Ａを有するリード部１２Ａは、リード部１２Ａの内端（ダイパッド１１側端部）に位置する外部端子領域５３と、外部端子領域５３の外側（外枠１３側）に位置する外側領域５２とを有している。このうち外側領域５２は、平面から見て細長い棒形状を有しており、その外端部は外枠１３に連結されている。また、外部端子領域５３の裏面５３ｂには、上述した第１外部端子１７Ａが形成され、外部端子領域５３の表面には内部端子１５（インナーリード部）が形成されている。この内部端子１５は、後述するようにボンディングワイヤ２２を介して半導体素子２１に電気的に接続される領域となっている。
この場合、リード部１２Ａの外側領域５２は、それぞれハーフエッチングにより薄肉に形成されている。他方、外部端子領域５３は、ハーフエッチングされることなく、ダイパッド１１および外枠１３と同一の厚みを有している。なお、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。
一方、複数のリード部１２Ａ、１２Ｂのうち、第２外部端子１７Ｂを有するリード部１２Ｂは、リード部１２Ｂの内端（ダイパッド１１側端部）に位置する外部端子領域６３と、第２外部端子１７Ｂよりも外側（外枠１３側）に位置する外側領域６２とを有している。このうち外側領域６２は、平面から見て細長い棒形状を有しており、その外側端部は外枠１３に連結されている。さらに、外部端子領域６３の裏面には、第２外部端子１７Ｂが形成され、外部端子領域６３の表面には内部端子１５（インナーリード部）が形成されている。
この場合、リード部１２Ｂの外側領域６２は、それぞれハーフエッチングにより薄肉に形成されている。他方、外部端子領域６３は、ハーフエッチングされることなく、ダイパッド１１および外枠１３と同一の厚みを有している。
次に、図３（ａ）（ｂ）を参照して、複数のリード部１２Ａ、１２Ｂのうち、第１外部端子１７Ａを有するリード部１２Ａの断面形状について説明する。図３（ａ）（ｂ）は、それぞれリード部１２Ａの長手方向に直交する断面形状を示す図である。このうち図３（ａ）は、外部端子領域５３におけるリード部１２Ａの断面図（図２のIIIA−IIIA線断面図）であり、図３（ｂ）は、外側領域５２におけるリード部１２Ａの断面図（図２のIIIB−IIIB線断面図）である。
図３（ａ）に示すように、リード部１２Ａの外部端子領域５３は、表面５３ａと、裏面５３ｂに形成された第１外部端子１７Ａと、部分的に幅方向内側に湾曲した一対の側面５３ｃとを有している。このうち表面５３ａには、上述したように内部端子１５が形成されている。
図３（ｂ）に示すように、リード部１２Ａの外側領域５２は、表面５２ａと、ハーフエッチングにより下方（裏面方向）に突出する凸部５２ｄが形成された裏面５２ｂと、一対の側面５２ｃとを有している。この外側領域５２は、略五角形状の断面を有している。ここで略五角形状とは、厳密な意味での五角形状に限らず、図３（ｂ）のように一対の側面５２ｃが部分的に幅方向内側に向けて湾曲する場合も含まれる。
このように、リード部１２Ａの外側領域５２の断面を略五角形状としたことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより半導体装置２０（後述）を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。
また、外側領域５２の厚みｔｃは、例えば外部端子領域５３の厚みｔｂ（図３（ａ））の５０％〜９０％としても良い。ここで、外側領域５２の厚みｔｃとは、外側領域５２の断面における最大厚み（この場合は凸部５２ｄが設けられた部分で測定された厚み）をいう。
このように、リード部１２Ａの外側領域５２は、リード部１２Ａの長手方向に直交する断面において、裏面方向に突出する凸部５２ｄを有することにより、リード部１２Ａの付け根の部分である外側領域５２を変形しにくくすることができる。このことにより、半導体装置２０（後述）を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。
ところで、第２外部端子１７Ｂを有する各リード部１２Ｂの外部端子領域６３の断面形状は、上述したリード部１２Ａの外部端子領域５３の断面形状と略同様である。一方、リード部１２Ｂの外側領域６２の断面形状は、リード部１２Ａの外側領域５２の断面形状とは異なり、略四角形状となっている。これは、リード部１２Ｂの外側領域６２の長さは、リード部１２Ａの外側領域５２の長さに比べて相対的に短いため、外側領域６２が変形するおそれが相対的に小さいためである。しかしながら、これに限らず、リード部１２Ｂの外側領域６２についても、リード部１２Ａの外側領域５２と同様、裏面方向に突出する凸部を有する略五角形状の断面としても良い。
以上説明したリードフレーム１０は、全体として銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属から構成されている。また、リードフレーム１０の厚みは、製造する半導体装置２０の構成にもよるが、０．１０ｍｍ〜０．３０ｍｍとすることができる。
なお、図１において、便宜上１つのダイパッド１１のみを示しているが、実際は、１つのリードフレーム１０に複数のダイパッド１１が面付けされた状態で製造される。また、図１において、領域Ｓ（仮想線）は、リードフレーム１０のうち１つの半導体装置２０に対応する領域を示している。
また、図１において、リード部１２Ａ、１２Ｂは、合計３６本設けられている。しかしながら、これに限られるものではなく、リード部１２Ａ、１２Ｂの合計本数は、例えば８０本〜２００本としても良い。また、互いに隣接するリード部１２Ａ、１２Ｂの間隔は、０．１５ｍｍ〜０．４０ｍｍとしても良い。さらに、図１において、リード部１２Ａ、１２Ｂは、ダイパッド１１の４辺に沿って配置されているが、これに限られるものではなく、例えばダイパッド１１の対向する２辺のみに沿って配置されていても良い。
半導体装置の構成
次に、図４および図５により、本実施の形態による半導体装置について説明する。図４および図５は、本実施の形態による半導体装置（ＤＲ−ＱＦＮ（Dual Row QFN）タイプ）を示す図である。
図４および図５に示すように、半導体装置（半導体パッケージ）２０は、ダイパッド１１と、ダイパッド１１の周囲に配置された複数のリード部１２Ａ、１２Ｂと、ダイパッド１１上に搭載された半導体素子２１と、リード部１２Ａ、１２Ｂと半導体素子２１とを電気的に接続する複数のボンディングワイヤ（接続部）２２とを備えている。また、ダイパッド１１、リード部１２Ａ、１２Ｂ、半導体素子２１およびボンディングワイヤ２２は、封止樹脂２３によって樹脂封止されている。
このうちダイパッド１１およびリード部１２Ａ、１２Ｂは、上述したリードフレーム１０から作製されたものである。このダイパッド１１およびリード部１２Ａ、１２Ｂの構成は、上述した図１乃至図３に示すものと同様であり、ここでは詳細な説明を省略する。
また、半導体素子２１としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子２１は、各々ボンディングワイヤ２２が取り付けられる複数の端子部２１ａを有している。また、半導体素子２１は、例えばダイボンディングペースト等の接着剤２４により、ダイパッド１１の表面に固定されている。
各ボンディングワイヤ２２は、例えば金等の導電性の良い材料からなっている。各ボンディングワイヤ２２は、それぞれその一端が半導体素子２１の端子部２１ａに接続されるとともに、その他端が各リード部１２Ａ、１２Ｂの内部端子１５にそれぞれ接続されている。なお、内部端子１５には、ボンディングワイヤ２２と密着性を向上させるめっき部２５が設けられている。
封止樹脂２３としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはＰＰＳ樹脂等の熱可塑性樹脂を用いることができる。封止樹脂２３全体の厚みは、５００μｍ〜１０００μｍ程度とすることができる。なお、図４において、ダイパッド１１およびリード部１２Ａ、１２Ｂよりも表面側に位置する封止樹脂２３の表示を省略している。
リードフレームの製造方法
次に、図１乃至図３に示すリードフレーム１０の製造方法について、図６（ａ）−（ｅ）および図７（ａ）−（ｂ）を用いて説明する。なお、図６（ａ）−（ｅ）は、リードフレーム１０の製造方法を示す断面図（図２に対応する図）である。また、図７（ａ）−（ｂ）は、リード部１２Ａの外側領域５２における断面図であり、それぞれ図６（ｃ）のVIIA−VIIA線断面、図６（ｄ）のVIIB−VIIB線断面を示している。
まず図６（ａ）に示すように、平板状の金属基板３１を準備する。この金属基板３１としては、銅、銅合金、４２合金（Ｎｉ４２％のＦｅ合金）等の金属からなる基板を使用することができる。なお金属基板３１は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、金属基板３１の表裏全体にそれぞれ感光性レジスト３２ａ、３３ａを塗布し、これを乾燥する（図６（ｂ））。なお感光性レジスト３２ａ、３３ａとしては、従来公知のものを使用することができる。
続いて、この金属基板３１に対してフォトマスクを介して露光し、現像することにより、所望の開口部３２ｂ、３３ｂを有するエッチング用レジスト層３２、３３を形成する（図６（ｃ））。
このとき、金属基板３１の裏面側に形成されるエッチング用レジスト層３３のうち、ダイパッド１１とリード部１２Ａ、１２Ｂとの間に対応する位置に、開口部３３ｂを設けておく（図６（ｃ））。一方、エッチング用レジスト層３３のうち、リード部１２Ａの外側領域５２に対応する位置に、外側領域５２の長手方向に沿って部分レジスト３３ｃを設けておく（図６（ｃ）および図７（ａ））。
次に、エッチング用レジスト層３２、３３を耐腐蝕膜として金属基板３１に腐蝕液でエッチングを施す（図６（ｄ））。これにより、ダイパッド１１および複数のリード部１２Ａ、１２Ｂの外形が形成される。腐蝕液は、使用する金属基板３１の材質に応じて適宜選択することができ、例えば、金属基板３１として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板３１の両面からスプレーエッチングにて行うことができる。
上述したように、金属基板３１の裏面側において、リード部１２Ａの外側領域５２に対応する位置に、部分レジスト３３ｃが設けられている（図７（ａ））。これにより、金属基板３１に対して腐蝕液でエッチングを行った際、部分レジスト３３ｃの両側から腐蝕液が回り込んで、金属基板３１の裏面がハーフエッチングされ、凸部５２ｄを有する裏面５２ｂが形成される（図７（ｂ））。なお、部分レジスト３３ｃは、金属基板３１が浸食されるのに伴って、エッチングの途中で除去される。このようにして、外側領域５２には、リード部の長手方向に直交する断面において、裏面方向に突出する凸部５２ｄが形成され、外側領域５２の断面形状が略五角形状となる。
この場合、一回のエッチング工程でリードフレーム１０の全体形状が形成され、同時に、部分レジスト３３ｃにより、リード部１２Ａの外側領域５２にハーフエッチングにより下方に突出する凸部５２ｄが形成される。このように部分レジスト３３ｃを設けたことにより、リード部１２Ａの裏面側に腐蝕液が回り込むことがある程度抑制され、部分レジスト３３ｃを設けない場合と比較して、リード部１２Ａの外側領域５２の厚みｔｃを厚くする（例えば、金属基板３１の厚みの５０％超とする）ことができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形する不具合を防止することができる。
なお、図示していないが、金属基板３１に対してエッチングを行った際、第２外部端子１７Ｂを有するリード部１２Ｂも同時に形成される。このリード部１２Ｂの外側領域６２の断面形状は特に限定されず、例えばそれぞれが略四角形状でもよく、リード部１２Ａと同様に略五角形状となっていてもよい。
その後、エッチング用レジスト層３２、３３を剥離して除去することにより、図１乃至図３に示すリードフレーム１０が得られる（図６（ｅ））。
半導体装置の製造方法
次に、図４および図５に示す半導体装置２０の製造方法について、図８（ａ）−（ｅ）を用いて説明する。
まず図６（ａ）−（ｅ）および図７（ａ）−（ｂ）に示す方法により、リードフレーム１０を作製する。
次に、ボンディングワイヤ２２と内部端子１５との密着性を向上させるため、内部端子１５にメッキ処理を施し、めっき部２５を形成する（図８（ａ））。この場合、選択されるメッキ種は、ボンディングワイヤ２２との密着性を確保できればその種類は問わないが、たとえばＡｇやＡｕなどの単層めっきでもよいし、Ｎｉ／ＰｄやＮｉ／Ｐｄ／Ａｕがこの順に積層される複層めっきでもよい。また、めっき部２５は、内部端子１５のうちボンディングワイヤ２２との接続部のみに施してもよいし、リードフレーム１０の全面に施してもよい。
次に、リードフレーム１０のダイパッド１１上に、半導体素子２１を搭載する。この場合、例えばダイボンディングペースト等の接着剤２４を用いて、半導体素子２１をダイパッド１１上に載置して固定する（ダイアタッチ工程）（図８（ｂ））。
次に、半導体素子２１の各端子部２１ａと、各リード部１２Ａ、１２Ｂの内部端子１５とを、それぞれボンディングワイヤ２２によって互いに電気的に接続する（ワイヤボンディング工程）（図８（ｃ））。
このとき、リードフレーム１０をワイヤボンディング装置のヒートブロック３６上に載置する。次いで、ヒートブロック３６によりリード部１２Ａの外部端子領域５３及びリード部１２Ｂの外部端子領域６３の裏面側から、リード部１２Ａ、１２Ｂの表面温度が、例えば、１５０〜２８０℃程度になるように同時に加熱する。これとともに、ワイヤボンディング装置のキャピラリー（図示せず）を介して超音波を印加しながら、半導体素子２１の各端子部２１ａと各リード部１２Ａ、１２Ｂの内部端子１５とをボンディングワイヤ２２を用いて電気的に接続する。
次に、リードフレーム１０に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂２３を形成する（図８（ｄ））。これにより、リードフレーム１０、半導体素子２１、およびボンディングワイヤ２２を封止する。
次に、各半導体素子２１間の封止樹脂２３をダイシングすることにより、リードフレーム１０を各半導体素子２１毎に分離する。この際、例えばダイヤモンド砥石からなるブレード（図示せず）を回転させながら、各半導体素子２１間のリードフレーム１０および封止樹脂２３を切断しても良い。
このようにして、図４および図５に示す半導体装置２０が得られる（図８（ｅ））。
以上説明したように、本実施の形態によれば、リード部１２Ａの外側領域５２は、リード部１２Ａの長手方向に直交する断面において、下方に突出する凸部５２ｄを有しており、略五角形状の断面形状をもっている。このことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形して第１外部端子１７Ａに位置ずれが発生する不具合を防止することができる。この結果、リードフレーム１０の歩留まりを高めることができる。とりわけ、隣接するリード部１２Ａとリード部１２Ｂとの間隔を狭め、リード部１２Ａの幅を狭くした場合であっても、リード部１２Ａの強度が低下することを抑え、リード部１２Ａが変形して第１外部端子１７Ａに位置ずれが発生する不具合を防止することができる。この結果、リードフレーム１０の歩留まりを高めることができる。
さらに、リード部１２Ａの強度を高めたことにより、リード部１２Ａの長さを長くすることできるので、内部端子１５をダイパッド１１に対して接近させることができる。これにより、高価なボンディングワイヤ２２の使用量を減らすことができ、リードフレーム１０の製造コストを低下することができる。
（第２の実施の形態）
次に、図９乃至図１１を参照して本発明の第２の実施の形態について説明する。図９乃至図１１は本発明の第２の実施の形態を示す図である。図９乃至図１１に示す第２の実施の形態は、外側領域５２の断面形状が異なるものであり、他の構成は上述した第１の実施の形態と略同一である。図９乃至図１１において、第１の実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図９および図１０（ａ）（ｂ）に示すように、本実施の形態によるリードフレーム１０Ａにおいて、外部端子１７Ａが内側に位置するリード部１２Ａは、外部端子１７Ａの外側に位置する外側領域５２と、裏面５３ｂに外部端子１７Ａが形成された外部端子領域５３とを有している。このうち外側領域５２は、リード部１２Ａの長手方向に直交する断面において、上方（表面方向）に凹む凹部５２ｆを有している。
図１０（ｂ）に示すように、リード部１２Ａの外側領域５２は、表面５２ａと、ハーフエッチングにより凹部５２ｆが形成された裏面５２ｅと、一対の側面５２ｃとを有している。この外側領域５２の断面は、一対の凸部５２ｇと、一対の凸部５２ｇ間に形成された凹部５２ｆとを含む略凹形状を有している。
ここで、図９はリードフレーム１０Ａを示す断面図であり、図２に対応する図である。
また図１０（ａ）は、外部端子領域５３におけるリード部１２Ａの断面図（図９のXA−XA線断面図）であり、図１０（ｂ）は、外側領域５２におけるリード部１２Ａの断面図（図９のXB−XB線断面図）である。
図１０（ａ）（ｂ）において、外側領域５２の厚みｔｄは、例えば外部端子領域５３の厚みｔｂ（図１０（ａ））の５０％〜９０％としても良い。ここで、外側領域５２の厚みｔｄとは、外側領域５２の断面における最大厚み（この場合は凸部５２ｇが設けられた部分で測定された厚み）をいう。
このように、リード部１２Ａの外側領域５２の断面を略凹形状としたことにより、外側領域５２の断面二次モーメントを大きくし、リード部１２Ａの付け根の部分である外側領域５２の強度を高めることができる。これにより半導体装置２０を製造する際、リード部１２Ａが変形することが防止され、第１外部端子１７Ａの位置がずれたり、ワイヤボンディング作業が困難になったりする不具合を防止することができる。
図９および図１０に示すリードフレーム１０Ａを作製する場合、エッチング用レジスト層３３のうち、リード部１２Ａの外側領域５２に対応する位置に、外側領域５２の長手方向に沿って一対の部分レジスト３３ｄ、３３ｄを設けておく（図１１（ａ））。
その後、金属基板３１に対して腐蝕液を用いてエッチングを行った際、一対の部分レジスト３３ｄ、３３ｄの周囲から腐蝕液が回り込んで、金属基板３１の裏面がハーフエッチングされ、一対の凸部５２ｇと当該一対の凸部５２ｇ間に形成された凹部５２ｆとを含む略凹形状の断面をもつ外側領域５２が形成される（図１１（ｂ））。なお、一対の部分レジスト３３ｄ、３３ｄは、金属基板３１が浸食されるのに伴って、エッチングの途中で除去される。このようにして、外側領域５２には、リード部の長手方向に直交する断面において、表面方向に凹む凹部５２ｆが形成され、外側領域５２の断面形状が略凹形状となる。
この場合、一回のエッチング工程でリードフレーム１０の全体形状が形成され、同時に、一対の部分レジスト３３ｄ、３３ｄにより、リード部１２Ａの外側領域５２にハーフエッチングにより表面方向に凹む凹部５２ｆが形成される。このように一対の部分レジスト３３ｄ、３３ｄを設けたことにより、リード部１２Ａの裏面側に腐蝕液が回り込むことがある程度抑制され、部分レジスト３３ｄ、３３ｄを設けない場合と比較して、リード部１２Ａの外側領域５２の厚みｔｄを厚くする（例えば、金属基板３１の厚みの５０％超とする）ことができる。これにより、リード部１２Ａの強度を高め、リード部１２Ａが変形する不具合を防止することができる。
なお、本実施の形態によるリードフレーム１０Ａの製造方法は、上述した点を除き、第１の実施の形態によるリードフレーム１０の製造方法（図６（ａ）−（ｅ）および図７（ａ）−（ｂ））と同様である。また、本実施の形態によるリードフレーム１０Ａを用いて作製される半導体装置および半導体装置の製造方法も、第１の実施の形態の場合と略同様である。
１０、１０Ａ リードフレーム
１１ ダイパッド
１２Ａ、１２Ｂ リード部
１５ 内部端子
１７Ａ 第１外部端子
１７Ｂ 第２外部端子
２０ 半導体装置
２１ 半導体素子
２２ ボンディングワイヤ
２３ 封止樹脂
２４ 接着剤
５２ 外側領域
５２ｄ 凸部
５２ｆ 凹部
５３ 外部端子領域
６１ 内側領域
６２ 外側領域
６３ 外部端子領域

Claims (8)

  1. リードフレームにおいて、
    半導体素子が搭載されるダイパッドと、
    ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部とを備え、
    複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、
    複数のリード部のうち、外部端子を内側にもつリード部および外部端子を外側にもつリード部はそれぞれ、外部端子の外側に位置する外側領域と、表面に内部端子が形成され、裏面に外部端子が形成された外部端子領域とを有し、
    外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有し、
    前記外部端子を外側にもつリード部の外部端子領域は、表面と、裏面と、表面と裏面との間に形成され、それぞれ厚み方向の一部が部分的に内側に湾曲した一対の側面とを有し、外部端子領域の裏面に形成された外部端子は、外部端子領域の表面よりもその幅が広く、
    前記外部端子を外側にもつリード部の外部端子領域は、前記外部端子を内側にもつリード部の外側領域に隣接することを特徴とするリードフレーム。
  2. 外部端子を外側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成されていることを特徴とする請求項１記載のリードフレーム。
  3. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする請求項１又は２記載のリードフレーム。
  4. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略凹形状を有することを特徴とする請求項１又は２記載のリードフレーム。
  5. 半導体装置において、
    ダイパッドと、
    ダイパッド周囲に設けられ、それぞれその内端に位置する外部端子を含む複数のリード部と、
    ダイパッド上に搭載された半導体素子と、
    半導体素子とリード部とを電気的に接続するボンディングワイヤと、
    ダイパッドと、リード部と、半導体素子と、ボンディングワイヤとを封止する封止樹脂とを備え、
    複数のリード部の外部端子は、隣り合うリード部間で内側および外側に位置するよう交互に千鳥状に配置され、
    複数のリード部のうち、外部端子を内側にもつリード部および外部端子を外側にもつリード部はそれぞれ、外部端子の外側に位置する外側領域と、裏面に外部端子が形成された外部端子領域とを有し、
    外部端子を内側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成され、かつ、該リード部の長手方向に直交する断面において、裏面方向に突出する凸部または表面方向に凹む凹部を有し、
    前記外部端子を外側にもつリード部の外部端子領域は、表面と、裏面と、表面と裏面との間に形成され、それぞれ厚み方向の一部が部分的に内側に湾曲した一対の側面とを有し、外部端子領域の裏面に形成された外部端子は、外部端子領域の表面よりもその幅が広く、
    前記外部端子を外側にもつリード部の外部端子領域は、前記外部端子を内側にもつリード部の外側領域に隣接することを特徴とする半導体装置。
  6. 外部端子を外側にもつリード部の外側領域は、ハーフエッチングにより裏面側から薄肉に形成されていることを特徴とする請求項５記載の半導体装置。
  7. 外部端子を内側にもつリード部の外側領域は、リード部の長手方向に直交する断面において、略五角形状を有することを特徴とする請求項５又は６記載の半導体装置。
  8. 外部端子を内側にもつリード部の外側領域は、略凹形状を有することを特徴とする請求項５又は６記載の半導体装置。
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JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
JP4522049B2 (ja) * 2003-02-14 2010-08-11 三洋電機株式会社 半導体装置
JP5126687B2 (ja) * 2009-02-16 2013-01-23 大日本印刷株式会社 樹脂封止型半導体装置、リードフレーム、リードフレームの製造方法、および樹脂封止型半導体装置の製造方法

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