JP6421487B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、産業用機械や自動車、家庭用電器などに使用されるパワー半導体装置として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）が公知である。パワー半導体装置の中でも特にＩＧＢＴは、ゲート制御性が良くかつ伝導度変調効果による低オン電圧を達成することができる。また、パワー半導体装置のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造として、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造、および、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造の２種類の構造が広く知られている。

トレンチゲート構造は、プレーナゲート構造よりも微細なセル構造にすることができる。また、トレンチゲート構造には、プレーナゲート構造に特有のＪＦＥＴ領域（隣接したｐ型ベース領域に挟まれている領域で、電流が集中する部分）がない。このため、トレンチゲート構造では、プレーナゲート構造よりもオン電圧を低くすることができる。また、ＩＧＢＴがオン状態であるとき、導通損失となるオン電圧の降下の大半がドリフト層での電圧降下である。そのため、キャリア（電子、ホール）をできるだけドリフト層に閉じ込める、いわゆるＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ：電子注入促進）効果を強くすることも、低オン電圧につながる。

このＩＥ効果を持つおもて面構造には、例えば、ストライプ状の平面レイアウトに複数のトレンチを狭いピッチで配置し、ｐ^-型ベース領域の、隣り合うトレンチ間に挟まれた領域（以下、メサ部とする）に、トレンチがストライプ状に延びる第１方向に、ｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域とを交互に繰り返し一定の間隔で配置した構造（以下、第１従来構造とする）がある。第１従来構造とすることで、メサ部におけるｎ⁺型エミッタ領域の占有面積を維持した状態でメサ部を微細化する（メサ部の、第１方向と直交する第２方向の幅（トレンチ間の距離）を狭くする）ことができ、オン電圧Ｖｏｎを維持しながらＩＥ効果を高めることができる。

また、メサ部の中央部に第１方向に延びる直線状の平面レイアウトでｐ⁺⁺型コンタクト領域を配置し、ｐ⁺⁺型コンタクト領域とトレンチとの間にｎ⁺型エミッタ領域を配置した構造（以下、第２従来構造とする）では、チャネル部へのｐ⁺⁺型コンタクト領域の回り込みによりしきい値電圧Ｖｔｈが上昇することから、メサ部の微細化には限界がある。チャネル部へのｐ⁺⁺型コンタクト領域の回り込みとは、ｐ^-型ベース領域の、ｎ⁺型エミッタ領域とｎ^-型ドリフト層とに挟まれた部分（ｐ^-型ベース領域の、チャネル（ｎ型の反転層）が形成されるトレンチ側壁付近）にｐ⁺⁺型コンタクト領域が拡散されることである。上述した第１従来構造とすることで、チャネル部へのｐ⁺⁺型コンタクト領域の回り込みが生じた場合においても、しきい値電圧Ｖｔｈの上昇を抑えながら、メサ部の微細化が可能となる。

次に、ＩＥ効果を持つ従来の表面構造について、第１従来構造を例に説明する。図１７は、従来の半導体装置のトレンチゲート構造の平面レイアウトを示す平面図である。図１８は、図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１９は、図１７の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。図２０は、図１７の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。切断線ＡＡ−ＡＡ’は、トレンチ１０３およびｐ⁺⁺型コンタクト領域１０７を通る。切断線ＢＢ−ＢＢ’は、トレンチ１０３およびｎ⁺型エミッタ領域１０６を通る。切断線ＣＣ−ＣＣ’は、ｎ⁺型エミッタ領域１０６およびｐ⁺⁺型コンタクト領域１０７を通る。図１７ではゲート絶縁膜、層間絶縁膜、ソース電極およびパッシベーション膜を図示省略する。

図１７〜２０に示すように、ｐ^-型ベース領域１０２を貫通してｎ^-型ドリフト層１０１に達する複数のトレンチ１０３が設けられている。複数のトレンチ１０３は、ストライプ状の平面レイアウトに配置されている。トレンチ１０３の内部には、ゲート絶縁膜１０４を介してゲート電極１０５が埋め込まれている。隣り合うトレンチ１０３間に挟まれたメサ部には、トレンチ１０３がストライプ状に延びる第１方向に、ｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７とが交互に繰り返し一定の間隔で配置されている。ｎ⁺型エミッタ領域１０６およびｐ⁺⁺型コンタクト領域１０７はともに、第１方向と直交する第２方向において両側のトレンチ１０３側壁に達する幅を有する。

次に、従来の半導体装置の製造方法について、第１従来構造を形成する場合を例に説明する。図２１〜２３は、従来の半導体装置の製造途中の状態を示す断面図である。図２１〜２３には、図１７の切断線ＣＣ−ＣＣ’における製造途中の断面構造を示す。まず、図２１に示すように、ｎ^-型ドリフト層１０１となる半導体基板のおもて面側に、ｐ^-型ベース領域１０２、トレンチ、ゲート絶縁膜およびゲート電極を形成する。次に、基板おもて面に、ｎ⁺型エミッタ領域１０６の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてｎ型不純物のイオン注入を行い、隣り合うトレンチ間に挟まれたメサ部に、第１方向に一定の間隔でｎ⁺型エミッタ領域１０６を選択的に形成する。

次に、図２２に示すように、基板おもて面に、ｐ⁺⁺型コンタクト領域１０７の形成領域に対応する部分を開口したレジストマスク１１１を形成する。第１方向に隣り合うｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７とのマスク上の間隔Ｗ１０１を所定の間隔で空ける。次に、レジストマスク１１１をマスクとしてｐ型不純物のイオン注入１１２を行う。図２２においてｐ^-型ベース領域１０２の表面近傍の点線は、イオン注入１１２により注入されたｐ型不純物を表している。このイオン注入１１２によって、第１方向に隣り合う各ｎ⁺型エミッタ領域１０６間に、それぞれｎ⁺型エミッタ領域１０６と離してｐ⁺⁺型コンタクト領域１０７が形成される。次に、レジストマスク１１１を除去した後、不純物を拡散させるための熱処理（熱拡散処理）工程や、素子構造を構成する残りの各部を形成する工程などを行うことで、トレンチゲート型ＩＧＢＴが完成する。

また、ＩＥ効果を持つ別の表面構造として、ゲート電極に接続される有効ゲートトレンチ領域とゲート電極と分離されるダミートレンチ領域とに対し、直交する方向にストライプ状にエミッタ層が設けられた構造が提案されている（例えば、下記特許文献１参照）。下記特許文献１では、トレンチピッチとエミッタ領域の幅とを最適化することで、ＲＢＳＯＡ（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ：逆バイアス安全動作領域）耐量を確保し、飽和電流のばらつきを抑制している。

また、ＩＥ効果を持つ別の表面構造として、次の構造が提案されている。ｐ型ベース領域の表面に、高不純物濃度のｎ型エミッタ領域およびｐ型コンタクト領域が、トレンチの側面に接してトレンチの長手方向（チャネル幅方向）に沿って交互に形成されている。ｐ型コンタクト領域は、チャネルが形成されるところのトレンチに接したｎ型エミッタ領域のエッジ部分とは接しないパターンを持っている（例えば、下記特許文献２（第００６９，０１７７段落、第３１図）参照。）。

特開２００９−０２６７９７号公報 特開平１１−３４５９６９号公報

しかしながら、上述した第１従来構造（図１７〜２３参照）では、第１方向に隣り合うｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７との間隔Ｗ１０２がマスクのパターンばらつきやプロセスばらつき（以下、単にプロセスばらつきとする）によりばらついた場合、素子特性に大きく悪影響を与える。例えば、第１方向に隣り合うｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７との間隔Ｗ１０２がプロセスばらつきにより設計値よりも狭くなった場合、チャネル部へのｐ⁺⁺型コンタクト領域１０７の回り込みが生じる。このため、ｎ⁺型エミッタ領域１０６の第１方向の幅（チャネル幅）が減少し、しきい値電圧Ｖｔｈやオン電圧Ｖｏｎが上昇するという問題がある。

一方、第１方向に隣り合うｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７との間隔Ｗ１０２がプロセスばらつきにより設計値よりも広くなった場合、ｎ⁺型エミッタ領域１０６とｐ⁺⁺型コンタクト領域１０７との間に残るｐ^-型ベース領域１０２にｎ⁺型エミッタ領域１０６が拡散し、ｎ⁺型エミッタ領域１０６の第１方向への幅が広くなる。このため、短絡耐量やラッチアップ耐量（以下、まとめて破壊耐量とする）が低下するという問題がある。また、パワー半導体装置では、低オン電圧以外に高速スイッチング特性も要求され、低オン電圧Ｖｏｎとトレードオフの関係にある高速スイッチング特性の改善（スイッチング損失Ｅｏｆｆの低減）も重要な課題となっている。

この発明は、上述した従来技術による問題点を解消するため、微細化を図るとともに、オン電圧とスイッチング損失との良好なトレードオフ関係を維持しながら、しきい値電圧およびオン電圧が上昇することを防止し、かつ破壊耐量が低下することを防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の第１，３半導体領域および第２導電型の第２，４半導体領域を備えたトレンチゲート構造の半導体装置の製造方法であって、次の特徴を有する。前記第２半導体領域は、前記第１半導体領域の一方の面側に設けられている。前記第２半導体領域を深さ方向に貫通して前記第１半導体領域に達する複数のトレンチが設けられている。複数の前記トレンチは、ストライプ状の平面パターンで配置されている。前記トレンチの内部にゲート絶縁膜を介して、ゲート電極が設けられている。前記第３半導体領域は、前記第２半導体領域の、隣り合う前記トレンチ間に挟まれたメサ部に選択的に設けられている。前記第４半導体領域は、前記メサ部に、前記第３半導体領域に接して設けられている。前記第４半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い。このようなトレンチゲート構造の半導体装置を製造するにあたって、まず、前記メサ部に、前記トレンチがストライプ状に延びる第１方向に所定の間隔で前記第３半導体領域を選択的に形成する第１工程を行う。次に、前記メサ部の、前記第１方向に隣り合う前記第３半導体領域の間に挟まれた部分全体に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域を形成する第２工程を行う。次に、前記第５半導体領域の内部に、前記第３半導体領域と離して、前記第５半導体領域よりも不純物濃度の高い前記第４半導体領域を選択的に形成する第３工程を行う。次に、前記第１方向に前記第３半導体領域と前記第４半導体領域とが交互に繰り返し配置されるように、前記第１方向に隣接する前記第５半導体領域に前記第３半導体領域と前記第４半導体領域とを拡散させて接触させる第４工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記第３半導体領域と前記第４半導体領域との接合界面の、前記第１半導体領域側に前記第５半導体領域を残すことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第３半導体領域の深さ以下の深さで前記第５半導体領域を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第３半導体領域の深さよりも深く、かつ前記第４半導体領域の深さよりも浅い前記第５半導体領域を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、前記メサ部の全面に第２導電型不純物をイオン注入することにより前記第５半導体領域を形成することを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第１工程の前に、前記メサ部の表面に、前記第３半導体領域の形成領域に対応する部分を開口した第１マスクを形成する第１マスク工程を行う。前記第１工程の後、前記第２工程の前に、前記第１マスクを除去する工程を行う。前記第２工程の後、前記第３工程の前に、前記メサ部の表面に、前記第４半導体領域の形成領域に対応する部分を開口した第２マスクを形成する第２マスク工程を行う。前記第１工程では、前記第１マスクをマスクとして第１導電型不純物をイオン注入することにより前記第３半導体領域を形成する。前記第３工程では、前記第２マスクをマスクとして第２導電型不純物をイオン注入することにより前記第４半導体領域を形成する。そして、前記第１マスクによって露出させる領域と、前記第２マスクによって露出させる領域との間隔を０．４μｍ以上１．２μｍ以下にする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第１工程の後、前記第２工程の前に、前記メサ部の表面に、前記第４半導体領域の形成領域に対応する部分を開口した第２マスクを形成する第２マスク工程を行う。そして、前記第２工程では、前記第２マスクをマスクとして第１の第２導電型不純物をイオン注入することにより前記第５半導体領域を形成する。前記第３工程では、前記第２マスクをマスクとして前記第１の第２導電型不純物よりも拡散係数の低い第２の第２導電型不純物をイオン注入することにより前記第４半導体領域を形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第１工程の前に、前記メサ部の表面に、前記第３半導体領域の形成領域に対応する部分を開口した第１マスクを形成する第１マスク工程を行う。そして、前記第１工程では、前記第１マスクをマスクとして第１導電型不純物をイオン注入することにより前記第３半導体領域を形成する。前記第１マスクによって露出させる領域と、前記第２マスクによって露出させる領域との間隔を０．４μｍ以上１．２μｍ以下にする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面側に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域を深さ方向に貫通して前記第１半導体領域に達する複数のトレンチが設けられている。複数の前記トレンチは、ストライプ状の平面パターンで配置されている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域の、隣り合う前記トレンチ間に挟まれたメサ部に、前記トレンチがストライプ状に延びる第１方向に所定の間隔で第１導電型の第３半導体領域が選択的に設けられている。前記メサ部に、前記第１方向に前記第３半導体領域と交互に繰り返し配置されるように、前記第３半導体領域に接して第２導電型の第４半導体領域が設けられている。前記第４半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い。前記第３半導体領域と前記第４半導体領域との接合界面の、前記第１半導体領域側の端部を覆うように第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高く、かつ前記第４半導体領域の不純物濃度よりも低い。前記第４半導体領域および前記第５半導体領域からなる第２導電型領域の前記第１方向の端部の曲率は、前記第４半導体領域の前記第１方向の端部の曲率よりも大きい。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の深さは、前記第３半導体領域の深さ以下であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の深さは、前記第３半導体領域の深さよりも深く、かつ前記第４半導体領域の深さよりも浅いことを特徴とする。

上述した発明によれば、第１方向に隣り合う第３半導体領域と第４半導体領域との間に、第２半導体領域よりも不純物濃度の高く、かつ第４半導体領域よりも不純物濃度の低い第５半導体領域を形成することにより、熱処理によって第３半導体領域下端の第１方向の幅が広がることを防止することができる。このため、破壊耐量（短絡耐量やラッチアップ耐量）が低下することを防止することができる。また、上述した発明によれば、チャネル部への第４半導体領域の回り込みを防止することができる。このため、第３半導体領域の第１方向の幅が狭くならない。これにより、しきい値電圧およびオン電圧が上昇することを防止することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、複数のトレンチを狭いピッチで配置してトレンチゲート型半導体装置の微細化を図ることができるとともに、オン電圧とスイッチング損失との良好なトレードオフ関係を維持しながら、しきい値電圧およびオン電圧が上昇することを防止し、かつ破壊耐量が低下することを防止することができるという効果を奏する。

実施の形態１にかかる半導体装置のトレンチゲート構造の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置のトレンチゲート構造の要部を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置のトレンチゲート構造の要部を示す斜視図である。 実施例にかかる半導体装置のしきい値電圧特性を示す特性図である。 実施例にかかる半導体装置のラッチアップ電流特性を示す特性図である。 従来の半導体装置のトレンチゲート構造の平面レイアウトを示す平面図である。 図１７の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 図１７の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。 図１７の切断線ＣＣ−ＣＣ’における断面構造を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。 従来の半導体装置の製造途中の状態を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置のトレンチゲート構造の平面レイアウトを示す平面図である。図１にはゲート絶縁膜、層間絶縁膜、ソース電極およびパッシベーション膜を図示省略する（図２〜４，１０，１４についても同様）。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。切断線Ａ−Ａ’は、トレンチ３およびｐ⁺⁺型コンタクト領域（第４半導体領域）７を通る。切断線Ｂ−Ｂ’は、トレンチ３およびｎ⁺型エミッタ領域（第３半導体領域）６を通る。切断線Ｃ−Ｃ’は、ｎ⁺型エミッタ領域６、ｐ⁺⁺型コンタクト領域７およびｐ⁺型領域（第５半導体領域）８を通る。

図１〜４に示すように、実施の形態１にかかる半導体装置は、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７からなるトレンチゲート型のＭＯＳゲート構造を備える。まず、実施の形態１にかかる半導体装置のトレンチゲート構造の平面レイアウトについて説明する。複数のトレンチ３は、基板おもて面側（エミッタ側）に所定の間隔（ピッチ）の例えばストライプ状に配置されている。ｐ^-型ベース領域（第２半導体領域）２の、隣り合うトレンチ３間に挟まれた各メサ部には、それぞれトレンチ３がストライプ状に延びる第１方向（図面縦方向）に、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とが交互に繰り返し一定の間隔で配置されている。ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７は、第１方向において互いに接する。

ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面には、ｎ⁺型エミッタ領域６の下側（コレクタ側）にｐ⁺型領域８が設けられている。ｎ⁺型エミッタ領域６、ｐ⁺⁺型コンタクト領域７およびｐ⁺型領域８は、それぞれ、第１方向と直交する第２方向（図面横方向）において両側のトレンチ３側壁に達する幅を有する。隣り合うトレンチ３間に挟まれた１つのメサ部に配置されたｎ⁺型エミッタ領域６、ｐ⁺⁺型コンタクト領域７およびｐ⁺型領域８は、１つの単位セル（素子の機能単位）を構成する。図１には、第１方向と直交する第２方向に並ぶ各メサ部に単位セルを繰り返し配置した活性領域を示す。活性領域とは、オン状態のときに電流が流れる（電流駆動を担う）領域である。

ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７には、層間絶縁膜（不図示）を貫通するコンタクトホールを介して、エミッタ電極（不図示）が電気的に接続されている。コンタクトホールは、例えば、各メサ部の中央部を第１方向に延びるストライプ状の平面レイアウトであってもよいし、矩形状や円形状の平面パターンをマトリクス状に配置した平面レイアウトであってもよい。エミッタ電極は、トレンチ３の内部のゲート電極５とは、層間絶縁膜により電気的に絶縁されている。エミッタ電極の上には、パッシベーション膜（不図示）が設けられている。基板裏面側（コレクタ側）には、図示省略するｎ型バッファ層、ｐ⁺型コレクタ層およびコレクタ電極が設けられている。

ｎ⁺型エミッタ領域６の第１方向の幅Ｗ１は、例えばｐ⁺⁺型コンタクト領域７の第１方向の幅Ｗ２よりも狭い。具体的には、ｎ⁺型エミッタ領域６の第１方向の幅Ｗ１は、例えば０．６μｍ以上１．４μｍ以下程度であることが好ましく、例えば、耐圧６００Ｖクラスである場合に１．０μｍとしてもよい。ｐ⁺⁺型コンタクト領域７の第１方向の幅Ｗ２は、例えば１．８μｍ以上４．２μｍ以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に３．０μｍとしてもよい。ｐ⁺型領域８の第１方向の幅Ｗ３は、例えば０．４μｍ以上１．２μｍ以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に０．８μｍとしてもよい。

次に、実施の形態１にかかる半導体装置のトレンチゲート構造の断面構造について説明する。図２〜４に示すように、ｎ^-型ドリフト（第１半導体領域）層１となる半導体基板（半導体チップ）のおもて面側には、ｐ^-型ベース領域２が設けられている。トレンチ３は、基板おもて面からｐ^-型ベース領域２を貫通してｎ^-型ドリフト層１に達する。トレンチ３の内部には、ゲート絶縁膜４を介してゲート電極５が埋め込まれている。ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７は、ｐ^-型ベース領域２の、ｎ^-型ドリフト層１側に対して反対側の表面層にそれぞれ選択的に設けられている。

ｐ⁺⁺型コンタクト領域７の深さは、例えばｎ⁺型エミッタ領域６の深さよりも深い。これにより、ｎ⁺型エミッタ領域６とｐ^-型ベース領域２との接合界面におけるｎ⁺型エミッタ領域６の第１方向の幅（以下、ｎ⁺型エミッタ領域６下端の第１方向の幅とする）Ｗ４の広さに起因して生じるｐ⁺型コレクタ層、ｎ^-型ドリフト層１、ｐ^-型ベース領域２およびｎ⁺型エミッタ領域６からなる寄生サイリスタのラッチアップが生じにくくなる。ｐ⁺⁺型コンタクト領域７の不純物濃度は、例えば２．６×１０²⁰／ｃｍ³以上６×１０²⁰／ｃｍ³以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に４．２×１０²⁰／ｃｍ³としてもよい。

ｐ⁺型領域８は、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７に接し、かつｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側（コレクタ側）の端部を覆う。ｐ^-型ベース領域２の、ｎ^-型ドリフト層１側に対して反対側の表面には、ｐ⁺型領域８は露出されていない。すなわち、ｐ⁺型領域８は、ｐ^-型ベース領域２の、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部付近におけるｐ型不純物濃度を補完する。なお、プロセスばらつきによってｐ⁺型領域８の第１方向の両端部のうちの一方の端部がｐ^-型ベース領域２の、ｎ^-型ドリフト層１側に対して反対側の表面に露出されたとしても、ｐ⁺型領域８を設けたことによる効果を得ることができる。

また、ｐ⁺型領域８は、ｐ⁺⁺型コンタクト領域７の第１方向の端部の曲率を大きくして、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部に生じる凹凸を平坦に近づけるように設けられることが好ましい。その理由は、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部付近での電界集中を緩和させることができるからである。これによって、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部付近でのアバランシェ降伏を抑制することができ、耐圧を向上させることができる。また、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部付近にキャリアが発生しにくくなり、寄生サイリスタがラッチアップしにくくなる。

また、ｐ⁺型領域８を設けることで、ｐ^-型ベース領域２の内部のｐ型高濃度領域（ｐ⁺⁺型コンタクト領域７およびｐ⁺型領域８）の第１方向の幅が広がるため、コレクタ側から注入されたキャリアをエミッタ電極に引き抜きやすくすることができる。このため、スイッチング損失Ｅｏｆｆを低減させることができる。また、ｐ⁺型領域８は、ｎ⁺型エミッタ領域６下端の第１方向の幅Ｗ４を所定幅で確保可能な位置に配置される。これにより、所定のチャネル幅（１つのメサ部内における各ｎ⁺型エミッタ領域６下端の第１方向の幅Ｗ４の合計値）を確保することができるため、しきい値電圧Ｖｔｈやオン電圧Ｖｏｎが上昇することを防止することができる。

ｐ⁺型領域８の深さは、ｐ⁺⁺型コンタクト領域７の深さよりも浅い。また、ｐ⁺型領域８の深さは、ｎ⁺型エミッタ領域６の深さよりも浅いか、ｎ⁺型エミッタ領域６の深さと同程度である。ｐ⁺型領域８の不純物濃度は、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７の不純物濃度よりも低く、かつｐ^-型ベース領域２の不純物濃度よりも高い。具体的には、ｐ⁺型領域８の不純物濃度は、例えば６．５×１０¹⁹／ｃｍ³以上２．６×１０²⁰／ｃｍ³以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に１．３×１０²⁰／ｃｍ³としてもよい。

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５〜９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図５〜９には、図１の切断線Ｃ−Ｃ’における製造途中の断面構造を示す。まず、図５に示すように、ｎ^-型ドリフト層１となる半導体基板のおもて面側にｐ^-型ベース領域２を形成する。ｐ^-型ベース領域２は、イオン注入によって半導体基板のおもて面の表面層に形成してもよいし、エピタキシャル成長によって半導体基板のおもて面に成長させてもよい。ｐ^-型ベース領域２をイオン注入によって形成する場合、イオン注入のドーズ量は例えば１×１０¹⁴／ｃｍ²程度であってもよい。

なお、ｐ^-型ベース領域２をイオン注入によって形成する場合、以降の説明において、基板とは、ｎ^-型ドリフト層１となる半導体基板をさす。一方、ｐ^-型ベース領域２をエピタキシャル成長によって形成する場合、以降の説明において、基板とは、ｎ^-型ドリフト層１となる半導体基板上にｐ^-型ベース領域２となるエピタキシャルを積層したエピタキシャル基板をさす。

次に、トレンチ３の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、例えばストライプ状の平面レイアウトで、かつｐ^-型ベース領域２を貫通してｎ^-型ドリフト層１に達する深さで複数のトレンチ３（図５〜９には不図示）を形成する。次に、レジストマスクを除去した後、一般的な方法により、トレンチ３の内部にゲート絶縁膜４を介してゲート電極５を形成する（図５〜９には不図示）。次に、図６に示すように、ｎ⁺型エミッタ領域６の形成領域に対応する部分を開口したレジストマスク１１を形成する。

次に、レジストマスク（第１マスク）１１をマスクとしてｎ⁺型エミッタ領域６を形成するための例えば砒素（Ａｓ）などのｎ型不純物の第１イオン注入１２を行う。この第１イオン注入１２によって、隣り合うトレンチ３間に挟まれた各メサ部に、第１方向に所定の間隔でｎ⁺型エミッタ領域６が選択的に形成される。次に、レジストマスク１１を除去する。次に、図７に示すように、レジストマスクを用いずに基板おもて面全面（すなわち隣り合うトレンチ間に挟まれた各メサ部の全面）に、ｐ⁺型領域８を形成するための例えばボロン（Ｂ）などのｐ型不純物の第２イオン注入１３を行う。図７において、ｐ^-型ベース領域２およびｎ⁺型エミッタ領域６の表面近傍の点線は、第２イオン注入１３により注入されたｐ型不純物を表している。

このように、ｐ⁺型領域８を形成するための第２イオン注入１３は、レジストマスクを用いずに基板おもて面全体に行う。また、第２イオン注入１３は、ｎ⁺型エミッタ領域６をｐ型に反転させない程度に低いドーズ量で行う。これによって、図８に示すように、メサ部におけるｎ⁺型エミッタ領域６の占有面積の減少を防止するとともに、ｐ^-型ベース領域２の、第１方向に隣り合うｎ⁺型エミッタ領域６間に挟まれた部分全面に確実にｐ⁺型領域８が形成される。また、第２イオン注入１３は、ｎ⁺型エミッタ領域６の深さよりも浅いｐ⁺型領域８を形成可能な低い加速電圧で行う。これにより、ｐ⁺型領域８は、ｐ^-型ベース領域２の、ｎ⁺型エミッタ領域６とｎ^-型ドリフト層１とに挟まれた部分（ｐ^-型ベース領域２の、チャネルが形成されるトレンチ側壁付近）に形成されない。

具体的には、第２イオン注入１３に用いるドーパントをボロンとした場合、第２イオン注入１３のドーズ量は、例えば５×１０¹⁴／ｃｍ²以上２×１０¹⁵／ｃｍ²以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に１×１０¹⁵／ｃｍ²としてもよい。第２イオン注入１３の加速電圧は、例えば４０ｋｅＶ以上８０ｋｅＶ以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に６０ｋｅＶとしてもよい。

次に、図８に示すように、基板おもて面に、ｐ⁺⁺型コンタクト領域７の形成領域に対応する部分を開口したレジストマスク（第２マスク）１４を形成する。第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１は、例えば０．４μｍ以上１．２μｍ以下程度であることが好ましい。その理由は、チャネル部へのｐ⁺⁺型コンタクト領域７の回り込みを防止することができるからである。第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１とは、ｐ⁺⁺型コンタクト領域７を形成するためのレジストマスク１４のフォトマスクパターンの開口部と、ｎ⁺型エミッタ領域６を形成するためのレジストマスク１１のフォトマスクパターンの開口部との間隔である。チャネル部へのｐ⁺⁺型コンタクト領域７の回り込みとは、後述する熱処理においてｐ^-型ベース領域２の、ｎ⁺型エミッタ領域６とｎ^-型ドリフト層１とに挟まれた部分にまでｐ⁺⁺型コンタクト領域７が拡散されることである。

次に、レジストマスク１４をマスクとしてｐ⁺⁺型コンタクト領域７を形成するための例えばボロンなどのｐ型不純物の第３イオン注入１５を行う。図８において、ｐ⁺型領域８の表面近傍の点線（図７よりも粗い点線）は、第３イオン注入１５により注入されたｐ型不純物を表している。この第３イオン注入１５によって、図９に示すように、第１方向に隣り合うｎ⁺型エミッタ領域６間に挟まれた各ｐ⁺型領域８に、それぞれｎ⁺型エミッタ領域６と離してｐ⁺⁺型コンタクト領域７が選択的に形成される。第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間隔Ｗ１２は、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１に基づいた寸法となる。

第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１に基づいた寸法とは、ほぼフォトマスクパターン上の寸法、または、フォトマスクパターン上の寸法からプロセスばらつき分を増減した寸法である。プロセスばらつき分を増減とは、第１方向に隣り合うｎ⁺型エミッタ領域６間またはｐ⁺⁺型コンタクト領域７間の間隔、もしくはその両方のプロセスばらつきにより、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間隔Ｗ１２が設計値よりも広くなったり、狭くなったりすることである。

また、第３イオン注入１５によって、ｐ⁺⁺型コンタクト領域７は、第１方向に隣り合うｎ⁺型エミッタ領域６間に挟まれたｐ⁺型領域８を深さ方向に貫通してｐ^-型ベース領域２に達するように形成される。すなわち、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間に、ｐ⁺⁺型コンタクト領域７とｎ⁺型エミッタ領域６との間隔Ｗ１２とほぼ同じ寸法の第１方向の幅を有するｐ⁺型領域８が残る。第３イオン注入１５のドーパントをボロンとした場合、第３イオン注入１５のドーズ量は、例えば２×１０¹⁵／ｃｍ²以上４．５×１０¹⁵／ｃｍ²以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に３×１０¹⁵／ｃｍ²としてもよい。第３イオン注入１５の加速電圧は、例えば８０ｋｅＶ以上１６０ｋｅＶ以下程度であることが好ましく、例えば耐圧６００Ｖクラスである場合に１２０ｋｅＶとしてもよい。

次に、レジストマスク１４を除去した後、熱処理（熱拡散）を行い、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とを拡散させる。ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７はそれぞれ第１方向に隣接するｐ⁺型領域８の内部に拡散される。ｐ⁺型領域８の不純物濃度はｎ⁺型エミッタ領域６の不純物濃度よりも低いため、ｐ⁺型領域８のｎ⁺型エミッタ領域６側の端部はｎ型に反転してｎ⁺型エミッタ領域６となる。また、ｐ⁺型領域８のｐ⁺⁺型コンタクト領域７側の端部は、ｐ型不純物濃度が高くなってｐ⁺⁺型コンタクト領域７となる。これによって、第１方向においてｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とが接触し、隣り合うトレンチ３間に挟まれたメサ部にｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とが第１方向に交互に繰り返し配置された状態となる。

また、この熱処理時、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間には、ｐ^-型ベース領域２よりも不純物濃度の高いｐ⁺型領域８が形成された状態となっている。このため、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間隔Ｗ１２がプロセスばらつきにより設計値よりも広くなっていたとしても、この熱処理においてｎ⁺型エミッタ領域６下端の第１方向の幅Ｗ４はほぼ変化しない。また、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を上記範囲内に設定してｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７が形成されている。このため、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間隔Ｗ１２がプロセスばらつきにより設計値よりも狭くなっていたとしても、この熱処理によるチャネル部へのｐ⁺⁺型コンタクト領域７の回り込みを防止することができる。

ここまでの工程により、隣り合うトレンチ３間に挟まれた各メサ部に、それぞれ、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とが第１方向に交互に繰り返してなる単位セルが形成される。また、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部を覆うように、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７に接するｐ⁺型領域８が残る。その後、一般的な方法により、基板おもて面側に層間絶縁膜、エミッタ電極およびパッシベーション膜などを形成し、基板裏面側にｐ⁺型コレクタ層およびコレクタ電極を形成することで、図１〜４に示すトレンチゲート型ＩＧＢＴが完成する。

以上、説明したように、実施の形態１によれば、第１方向に隣り合うｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域との間に、ｐ^-型ベース領域よりも不純物濃度の高く、かつｐ⁺⁺型コンタクト領域よりも不純物濃度の低いｐ⁺型領域を形成することにより、熱処理によってｎ⁺型エミッタ領域下端の第１方向の幅が広がることを防止することができる。このため、破壊耐量（短絡耐量やラッチアップ耐量）が低下することを防止することができる。また、実施の形態１によれば、第１方向に隣り合うｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域とのマスク上の間隔を上記範囲内に設定することで、チャネル部へのｐ⁺⁺型コンタクト領域の回り込みを防止することができる。このため、ｎ⁺型エミッタ領域の第１方向の幅が狭くならない。これにより、しきい値電圧およびオン電圧が上昇することを防止することができる。

また、実施の形態１によれば、レジストマスクを用いずにメサ部全面にｐ型不純物を第２イオン注入することで、第１方向に隣り合うｎ⁺型エミッタ領域間の間隔がプロセスばらつきによりばらついたとしても、ｐ^-型ベース領域の、第１方向に隣り合うｎ⁺型エミッタ領域間に挟まれた部分全体に、ｐ^-型ベース領域よりも不純物濃度の高いｐ⁺型領域を確実に形成することができる。したがって、実施の形態１によれば、複数のトレンチを狭いピッチで配置して微細化を図った場合においても、プロセスばらつきによらず、第１方向にｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域とを繰り返し一定の間隔で配置することができる。このため、プロセスばらつきが生じたとしても、オン電圧とスイッチング損失の良好なトレードオフを維持しながら、しきい値電圧およびオン電圧が上昇することを防止し、かつ破壊耐量が低下することを防止することができる。

（実施の形態２）
実施の形態２にかかる半導体装置の構造について説明する。図１０は、実施の形態２にかかる半導体装置のトレンチゲート構造の要部を示す断面図である。図１０には、図１の切断線Ｃ−Ｃ’における断面構造を示す。トレンチゲート構造の平面レイアウト、トレンチ３およびｐ⁺⁺型コンタクト領域７を通る断面構造（図１の切断線Ａ−Ａ’）、および、トレンチ３およびｎ⁺型エミッタ領域６を通る断面構造（図１の切断線Ｂ−Ｂ’）は実施の形態１と同様である（図１〜３参照）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との接合界面の下側の端部を覆うｐ⁺型領域２８の深さを、ｎ⁺型エミッタ領域６の深さよりも深く、かつｐ⁺⁺型コンタクト領域７の深さよりも浅くする点である。

実施の形態２においては、ｐ⁺型領域２８を形成するための第２イオン注入によって、ｎ⁺型エミッタ領域６の深さよりも深いｐ⁺型領域２８を形成すればよい。図１１〜１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。具体的には、まず、実施の形態１と同様に、ｐ^-型ベース領域２の形成からｎ⁺型エミッタ領域６の形成までの工程を順に行う（図５，６参照）。次に、図１１に示すように、基板おもて面に、ｐ⁺⁺型コンタクト領域７の形成領域に対応する部分を開口したレジストマスク（第２マスク）３１を形成する。第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔（すなわちレジストマスク３１のフォトマスクパターンの開口部と、レジストマスク１１のフォトマスクパターンの開口部との間隔）Ｗ１１の好適な範囲は、実施の形態１と同様である。

次に、このｐ⁺⁺型コンタクト領域７を形成するためのレジストマスク３１をマスクとして、ｐ⁺型領域２８を形成するためのｐ型不純物の第２イオン注入３２を行う。図１１において、ｐ^-型ベース領域２の表面近傍の点線は、第２イオン注入３２により注入されたｐ型不純物を表している。この第２イオン注入３２においては、後述するｐ⁺⁺型コンタクト領域７を形成するための第３イオン注入３３に用いるドーパントよりもシリコン（Ｓｉ）に対する拡散係数の高いドーパントを用いる。ｐ⁺⁺型コンタクト領域７を形成するためのレジストマスク３１を用いて、かつ第３イオン注入３３に用いるドーパントよりもシリコンに対する拡散係数の高いドーパントを用いることで、ｐ⁺型領域２８の第１方向の幅を、後の工程で形成されるｐ⁺⁺型コンタクト領域７の第１方向の幅よりも広くすることができる。ｐ⁺型領域２８の拡散深さは、第２イオン注入３２の加速電圧を第３イオン注入３３の加速電圧よりも低くすることで調整すればよい。

この第２イオン注入３２によって、図１２に示すように、第１方向に隣り合うｎ⁺型エミッタ領域６間に、ｎ⁺型エミッタ領域６の深さよりも深く、かつ、後の工程において形成されるｐ⁺⁺型コンタクト領域７の深さよりも浅いｐ⁺型領域２８が形成される。第２イオン注入３２のドーパントは、後述する熱処理において、ｐ⁺型領域２８の第１方向の両端がｎ⁺型エミッタ領域６に接する位置までｐ⁺型領域２８を拡散可能なドーパントを選択する。ｐ⁺⁺型コンタクト領域７を形成するための第３イオン注入３３に用いるドーパントを例えばボロンとした場合、ｐ⁺型領域２８を形成するための第２イオン注入３２に用いるドーパントとして、例えばアルミニウム（Ａｌ）を用いてもよい。また、その他の不純物の拡散係数は、例えば、インジウム＜ボロン＜ガリウム＜アルミニウムの順で高くなっている。このため、第３イオン注入３３に用いるドーパントと第２イオン注入３２に用いるドーパントとの上記拡散係数の関係を満たしていれば、これらその他の不純物をドーパントとして用いてもよい。また、第２イオン注入３２は、上述したようにレジストマスク３１でｎ⁺型エミッタ領域６を覆った状態で行う。このため、ｐ⁺型領域２８の深さをｎ⁺型エミッタ領域６の深さよりも深くしても、ｐ^-型ベース領域２の、ｎ⁺型エミッタ領域６とｎ^-型ドリフト層１とに挟まれた部分にｐ⁺型領域２８は形成されない。

次に、ｐ⁺型領域２８の形成に用いた同一のレジストマスク３１をマスクとして、ｐ⁺⁺型コンタクト領域７を形成するための例えばボロンなどのｐ型不純物の第３イオン注入３３を行う。第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１の好適な範囲は実施の形態１と同様である。図１２において、ｐ⁺型領域２８の表面近傍の点線（図１１よりも粗い点線）は、第３イオン注入３３により注入されたｐ型不純物を表している。この第３イオン注入３３によって、図１３に示すように、ｐ⁺型領域２８の内部に、ｐ⁺型領域２８を深さ方向に貫通してｐ^-型ベース領域２に達するｐ⁺⁺型コンタクト領域７が形成される。

第３イオン注入３３後において、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７との間隔Ｗ１２は、実施の形態１と同様である。また、同一のレジストマスク３１を用いてｐ⁺型領域２８とｐ⁺⁺型コンタクト領域７とを形成することで、プロセスばらつきによらず、ｐ⁺型領域２８の第１方向の中央部にｐ⁺⁺型コンタクト領域７を形成することができる。また、同一のレジストマスク３１を用いてｐ⁺型領域２８およびｐ⁺⁺型コンタクト領域７を形成することで、製造工程を簡略化することができる。その後、レジストマスク３１を除去し、実施の形態１と同様に熱処理（熱拡散）以降の工程を順に行うことで、図１，２，３，１０に示すトレンチゲート型ＩＧＢＴが完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｐ⁺型領域の深さをｎ⁺型エミッタ領域の深さよりも深くすることで、ｐ⁺⁺型コンタクト領域の第１方向の端部の曲率をさらに大きくすることができ、ｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域との接合界面の下側の端部に生じる凹凸をさらに平坦に近づけることができる。これにより、ｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域との接合界面の下側の端部付近での電界集中をさらに緩和させることができる。

（実施の形態３）
実施の形態３にかかる半導体装置の構造について説明する。図１４は、実施の形態３にかかる半導体装置のトレンチゲート構造の要部を示す斜視図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、隣り合うトレンチ３間に挟まれたｐ^-型ベース領域２に、ｎ⁺型エミッタ領域６を設けて単位セル構造としたメサ部と、ｎ⁺型エミッタ領域６を設けずにｐ^-型フローティング領域４２としたメサ部と、を配置した点である。具体的には、トレンチ３がストライプ状の延びる第１方向と直交する第２方向に、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７からなる単位セルとしたメサ部と、エミッタ電位のｐ^-型フローティング領域４２としたメサ部とが交互に繰り返し配置されている。

実施の形態３においては、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７を設けたｐ^-型ベース領域２の内部だけでなく、ｐ^-型フローティング領域４２の内部にもｐ⁺型領域８が設けられている。ｐ^-型フローティング領域４２内部のｐ⁺型領域８の形成は、マスクを使い、選択的にイオン注入することで、ｐ^-型フローティング領域４２とｐ⁺型領域８とが交互に繰り返し配置された平面レイアウトを有する。ｐ^-型フローティング領域４２には、ｎ⁺型エミッタ領域６およびｐ⁺⁺型コンタクト領域７が設けられていない。このため、ｐ⁺型領域８は、ｐ^-型フローティング領域４２の、ｎ^-型ドリフト層１側に対して反対側の表面に露出されている。

ｐ^-型フローティング領域４２に形成されたｐ⁺型領域８は、層間絶縁膜（不図示）を貫通するコンタクトホール４０を介してエミッタ電極（不図示）と電気的に導通している。コンタクトホール４０は、矩形状や円形状の平面パターンをマトリクス状に配置した平面レイアウトであってもよい。このようにｐ^-型フローティング領域４２にｐ⁺型領域８を形成することにより、スイッチング損失Ｅｏｆｆを低減させることができる。実施の形態３のトレンチゲート構造は、例えば耐圧１２００ＶクラスのＩＧＢＴに有用である。また、実施の形態３を実施の形態２に適用して、ｐ⁺型領域８の深さを種々調整してもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。

次に、本発明にかかる半導体装置のしきい値電圧特性およびラッチアップ電流特性について検証した。図１５は、実施例にかかる半導体装置のしきい値電圧特性を示す特性図である。図１６は、実施例にかかる半導体装置のラッチアップ電流特性を示す特性図である。図１５には、横軸に第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を示し、縦軸にしきい値電圧Ｖｔｈを示す。図１６には、横軸に第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を示し、縦軸にラッチアップ電流を示す。

まず、上述した実施の形態１にかかる半導体装置の製造方法にしたがい、例示した上記諸条件で耐圧６００Ｖクラスの複数のトレンチゲート型ＩＧＢＴ（試料）を作製した（以下、実施例とする）。実施例の各試料は、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１がそれぞれ異なる。実施例の各試料のしきい値電圧Ｖｔｈを測定した結果を図１５に示す。また、定格電流を１０Ａとして、実施例の各試料のラッチアップ電流を測定した結果を図１６に示す。また、図１５，１６には、それぞれ、比較として、第１従来構造の半導体装置（図１７〜２０参照。以下、従来例とする）の各特性を示す。従来例は、上述した従来の半導体装置の製造方法（図２１〜２３参照）にしたがって作製（製造）した。従来例のおもて面構造（第１従来構造）以外の条件は、実施例と同様である。

図１５に示す結果より、実施例においては、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を０．４μｍ以上とすることで、しきい値電圧Ｖｔｈが上昇することを防止することができることが確認された。それに対して、従来例では、図１５に図示する第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１０１の全範囲において、しきい値電圧Ｖｔｈが上昇していることが確認された。また、図１６に示す結果より、実施例においては、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を１．２μｍ以下とすることで、ラッチアップ電流が低下することを防止することができることが確認された。また、実施例においては、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を従来例よりも広く設定可能であることが確認された。以上の結果より、実施例においては、第１方向に隣り合うｎ⁺型エミッタ領域６とｐ⁺⁺型コンタクト領域７とのマスク上の間隔Ｗ１１を０．４μｍ以上１．２μｍ以下とすることが好ましいことが確認された。

以上において本発明は、すべてのＩＧＢＴ（ラッチアップ耐量がｎ⁺型エミッタ領域の第１方向の幅で決まる半導体装置）に適用可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。具体的には、例えば、隣り合うトレンチ間に挟まれたメサ部に浮遊（フローティング）電位またはエミッタ電位のｐ^-型フローティング領域を設けた構造や、トレンチの内部にダミーゲート電極を設けた構造、これらを組み合わせた構造の半導体装置に適用可能である。トレンチの内部にダミーゲート電極を設けた構造とは、トレンチの内部にダミーゲート絶縁膜を介してエミッタ電位やフローティング電位のダミーゲート電極を設けた構造である。また、上述した各実施の形態では、耐圧６００Ｖクラスおよび耐圧１２００Ｖクラスを例に説明しているが、異なる耐圧クラスのＩＧＢＴにも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、産業用機械や自動車、家庭用電器などに使用されるパワー半導体装置に有用である。

１ ｎ^-型ドリフト層
２ ｐ^-型ベース領域
３ トレンチ
４ ゲート絶縁膜
５ ゲート電極
６ ｎ⁺型エミッタ領域
７ ｐ⁺⁺型コンタクト領域
８，２８ ｐ⁺型領域
１１，１４，３１ レジストマスク
１２ 第１イオン注入
１３，３２ 第２イオン注入
１５，３３ 第３イオン注入
Ｗ１ ｎ⁺型エミッタ領域の第１方向（トレンチがストライプ状の延びる方向）の幅
Ｗ２ ｐ⁺⁺型コンタクト領域の第１方向の幅
Ｗ３ ｐ⁺型領域の第１方向の幅
Ｗ４ ｎ⁺型エミッタ領域下端の第１方向の幅
Ｗ１１ 第１方向に隣り合うｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域とのマスク上の間隔
Ｗ１２ 第１方向に隣り合うｎ⁺型エミッタ領域とｐ⁺⁺型コンタクト領域との間隔

Claims (11)

1. 第１導電型の第１半導体領域の一方の面側に設けられた第２導電型の第２半導体領域と、前記第２半導体領域を深さ方向に貫通して前記第１半導体領域に達し、かつストライプ状の平面パターンで配置された複数のトレンチと、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、前記第２半導体領域の、隣り合う前記トレンチ間に挟まれたメサ部に選択的に設けられた第１導電型の第３半導体領域と、前記メサ部に、前記第３半導体領域に接して設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、を備えた半導体装置の製造方法であって、
   前記メサ部に、前記トレンチがストライプ状に延びる第１方向に所定の間隔で前記第３半導体領域を選択的に形成する第１工程と、
   前記メサ部の、前記第１方向に隣り合う前記第３半導体領域の間に挟まれた部分全体に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域を形成する第２工程と、
   前記第５半導体領域の内部に、前記第３半導体領域と離して、前記第５半導体領域よりも不純物濃度の高い前記第４半導体領域を選択的に形成する第３工程と、
   前記第１方向に前記第３半導体領域と前記第４半導体領域とが交互に繰り返し配置されるように、前記第１方向に隣接する前記第５半導体領域に前記第３半導体領域と前記第４半導体領域とを拡散させて接触させる第４工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第４工程では、前記第３半導体領域と前記第４半導体領域との接合界面の、前記第１半導体領域側に前記第５半導体領域を残すことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２工程では、前記第３半導体領域の深さ以下の深さで前記第５半導体領域を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記第２工程では、前記第３半導体領域の深さよりも深く、かつ前記第４半導体領域の深さよりも浅い前記第５半導体領域を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
5. 前記第２工程では、前記メサ部の全面に第２導電型不純物をイオン注入することにより前記第５半導体領域を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
6. 前記第１工程の前に、前記メサ部の表面に、前記第３半導体領域の形成領域に対応する部分を開口した第１マスクを形成する第１マスク工程と、
   前記第１工程の後、前記第２工程の前に、前記第１マスクを除去する工程と、
   前記第２工程の後、前記第３工程の前に、前記メサ部の表面に、前記第４半導体領域の形成領域に対応する部分を開口した第２マスクを形成する第２マスク工程と、
   をさらに含み、
   前記第１工程では、前記第１マスクをマスクとして第１導電型不純物をイオン注入することにより前記第３半導体領域を形成し、
   前記第３工程では、前記第２マスクをマスクとして第２導電型不純物をイオン注入することにより前記第４半導体領域を形成し、
   前記第１マスクによって露出させる領域と、前記第２マスクによって露出させる領域との間隔を０．４μｍ以上１．２μｍ以下にすることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１工程の後、前記第２工程の前に、前記メサ部の表面に、前記第４半導体領域の形成領域に対応する部分を開口した第２マスクを形成する第２マスク工程をさらに含み、
   前記第２工程では、前記第２マスクをマスクとして第１の第２導電型不純物をイオン注入することにより前記第５半導体領域を形成し、
   前記第３工程では、前記第２マスクをマスクとして前記第１の第２導電型不純物よりも拡散係数の低い第２の第２導電型不純物をイオン注入することにより前記第４半導体領域を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
8. 前記第１工程の前に、前記メサ部の表面に、前記第３半導体領域の形成領域に対応する部分を開口した第１マスクを形成する第１マスク工程をさらに含み、
   前記第１工程では、前記第１マスクをマスクとして第１導電型不純物をイオン注入することにより前記第３半導体領域を形成し、
   前記第１マスクによって露出させる領域と、前記第２マスクによって露出させる領域との間隔を０．４μｍ以上１．２μｍ以下にすることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 第１導電型の第１半導体領域の一方の面側に設けられた第２導電型の第２半導体領域と、
   前記第２半導体領域を深さ方向に貫通して前記第１半導体領域に達し、かつストライプ状の平面パターンで配置された複数のトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第２半導体領域の、隣り合う前記トレンチ間に挟まれたメサ部に、前記トレンチがストライプ状に延びる第１方向に所定の間隔で選択的に設けられた第１導電型の第３半導体領域と、
   前記メサ部に、前記第１方向に前記第３半導体領域と交互に繰り返し配置されるように、前記第３半導体領域に接して設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
   前記第３半導体領域と前記第４半導体領域との接合界面の、前記第１半導体領域側の端部を覆うように選択的に設けられた、前記第２半導体領域よりも不純物濃度の高く、かつ前記第４半導体領域よりも不純物濃度の低い第２導電型の第５半導体領域と、
   を備え、
   前記第４半導体領域および前記第５半導体領域からなる第２導電型領域の前記第１方向の端部の曲率は、前記第４半導体領域の前記第１方向の端部の曲率よりも大きいことを特徴とする半導体装置。
10. 前記第５半導体領域の深さは、前記第３半導体領域の深さ以下であることを特徴とする請求項９に記載の半導体装置。
11. 前記第５半導体領域の深さは、前記第３半導体領域の深さよりも深く、かつ前記第４半導体領域の深さよりも浅いことを特徴とする請求項９に記載の半導体装置。

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