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JP6498715B2 - 表示装置 - Google Patents

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JP6498715B2 JP2017075131A JP2017075131A JP6498715B2 JP 6498715 B2 JP6498715 B2 JP 6498715B2 JP 2017075131 A JP2017075131 A JP 2017075131A JP 2017075131 A JP2017075131 A JP 2017075131A JP 6498715 B2 JP6498715 B2 JP 6498715B2
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Description

本発明は表示装置に係わり、EL(Electro Luminescence:エレクトロルミネッセンス)素子を表示画素とし画素毎にEL素子の駆動用TFTが設けられたアクティブマトリクス方式の表示装置に関する。
従来のアクティブマトリクス方式の有機EL表示装置(OLED)では、活性層に低温ポリシリコンを用いたLTPS−TFT(低温ポリシリコンTFT)が駆動用のトランジスタとして使用されている。
しかしながら、アクティブマトリクス方式の有機EL表示装置では有機EL素子の駆動用のLTPS−TFTのコストが全体に占める割合が高く、特にLTPS−TFTは製造に要するコストが大きいという問題があった。
このために、a−SiTFT(アモルファスシリコンTFT)の使用が検討されているが、a−Siは移動度が低く、TFTの閾値電圧Vtもシフト(変動)しやすいので有機EL表示装置の有機EL素子の駆動用にa−SiTFTを用いるのは困難である。
この問題を解決する方法として、特許文献2や特許文献3に示すように、酸化物半導体を用いたTFTが検討されている。
また、特許文献1には酸化物半導体TFTを用いた有機EL表示装置が開示されている。
特開2006−186319号公報 特開2006−165532号公報 特開2007−150157号公報
従来の有機EL表示装置では、有機EL素子を駆動する駆動トランジスタと、該駆動トランジスタのゲート電極の電圧レベルを1フレーム期間所定レベルに保持するための電荷を蓄積するコンデンサーと、該コンデンサーに映像信号を書き込むためのスイッチングトランジスタとが少なくとも画素毎に設けられている。この構成により、1フレーム期間毎にスイッチングトランジスタを介してコンデンサーに書き込まれ電荷量に応じた電流が駆動トランジスタによって流され、有機EL素子が発光する構成となっている。
一方、 特許文献1〜3に示すように、アモルファス酸化物半導体でトランジスタを形成した場合、図22のゲート電圧−ドレイン電流特性に示すように、ゲート電圧を正側から0Vに近づけるとドレイン電流が減少していくが、0V付近では移動度の低い電子が残るために電流の減少が次第に緩やかとなる。
このために、従来のアモルファス酸化物半導体をコンデンサーへ映像信号を書き込むためスイッチングトランジスタとして用いた場合、コンデンサーへ蓄えた電荷量が時間の経過と共に減少してしまう。すなわちソース・ドレイン間にリークが発生してしまい、コンデンサーの電荷を1フレーム期間維持できず、1フレーム期間同一光量での発光が維持できないという問題があった。
本発明の目的は、酸化物半導体トランジスタのオフ時のリーク電流を低減させた表示装置を提供することである。
本発明の他の目的は、簡易な画素回路で表示ムラのない画像表示を可能とする表示装置を提供することである。
前記課題を解決すべく、請求項1に記載の発明は、電流に応じて発光する発光素子と、前記発光素子に駆動電圧を印加する第1トランジスタと、前記第1トランジスタのゲート端子に所定の電圧を印加する容量素子と、選択信号に基づいて前記容量素子に画像信号を書き込む第2トランジスタとを備える画素回路が基板上にマトリクス状に配置される表示装置であって、前記第1及び第2トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第1の絶縁膜が配置され、前記第1及び第2トランジスタの前記半導体層は、酸化物半導体で形成され、前記第2トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される2本のゲート電極を備え、該2本のゲート電極に同じ選択信号が入力され、前記ゲート電極は下地となる前記ゲート絶縁膜の段差の2倍以上の厚さで形成され、前記第2トランジスタの前記ソース電極と前記ドレイン電極は、前記半導体層上に配置され、平面的にみて前記半導体層の領域を超えて延在しない表示装置である。
前記課題を解決すべく、請求項2に記載の発明は、請求項1に記載の表示装置において、前記2本のゲート電極の内、一方のゲート電極の一部がソース電極に重畳して形成され、他方のゲート電極の一部がドレイン電極に重畳して形成されるものである
前記課題を解決すべく、請求項に記載の発明は、請求項1または2に記載の表示装置において、平面的に見てゲート配線層とソースドレイン配線層が重なる部分では前記ソースドレイン配線層に凹凸を有するパターンを与えたものである。
前記課題を解決すべく、請求項に記載の発明は、請求項1乃至のいずれかに記載の表示装置において、前記発光素子はEL素子からなるものである。
前記課題を解決すべく、請求項に記載の発明は、請求項1乃至のいずれかに記載の表示装置において、前記第2トランジスタは0V以上の選択信号で駆動されるものである。
本発明の表示装置では、第2トランジスタの同一半導体領域内に2本のゲート電極が並設して形成され、該2本のゲート電極に同じ選択信号が入力される構成となっているので、ソース電極からのキャリアを最初のゲート電極で止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られる。その結果、酸化物半導体である第2トランジスタを表示装置の画素回路に用いた場合であっても、第2トランジスタのオフ時のリーク電流を低減させることができる。
また、第2トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施形態の表示装置である有機EL表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本発明の実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図である。 本願発明の実施形態の有機EL表示装置の画素回路の概略構成を説明するための回路図である。 本願発明の実施形態の有機EL表示装置の画素回路の動作を説明するための図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図である。 本発明の実施形態の表示装置である有機EL表示装置の概略構成を説明するための斜視図である。 図19のA−A線での断面図である。 本願発明の他の実施形態の有機EL表示装置の画素回路の動作を説明するための図である。 従来のアモルファス酸化物半導体でトランジスタを形成した場合のゲート電圧−ドレイン電流特性を説明するための図である。
以下、本発明が適用された実施形態の例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
(実施形態1)
〈全体の構成〉
図19は本発明の実施形態の表示装置である有機EL表示装置の概略構成を説明するための斜視図であり、図20は図19のA−A線での断面図である。
図19に示すように、本実施形態の有機EL表示装置は、OLED層が形成されるTFT基板(第1基板)19−1と封止ガラス(第2基板)19−2とから構成されている。TFT基板19−1と封止ガラス19−2とは封止シール材19−3で固定されると共に、TFT基板19−1と封止ガラス19−2との間が真空に保持される構成となっている。
また、封止シール材19−3で囲まれた領域内に画素となるR(赤)、G(緑)、B(青)に発光するOLED(有機発光ダイオード、有機エレクトロルミネッセンス素子、発光層)が形成され、この各画素が図中のx方向及びy方向にマトリクス状に配列され画素領域19−4が形成される構成となっている。
さらには、TFT基板19−1上に形成され、各画素に接続される電極線が封止シール材19−3を超えて画素領域19−4の外側まで延在される構成となっている。この電極線の端部には端子部19−5が形成され、TFT基板19−1に形成される画素に外部より制御信号を入力する構成となっている。
また、本実施形態では外部から入力する制御信号は各画素の発光量に対応する映像信号と、各画素への映像信号の書き込みを指定すると共に発光時の一方の電源となるゲート信号と、他方の電源であり6Vの電源電圧を供給する電源とからなる。従って、本実施形態の有機EL表示装置では映像信号を入力する映像信号線と、ゲート信号を入力するゲート信号線と、電源を供給する電源線とが封止シール材19−3を超えて外部まで引き出される構成となっている。なお、本実施形態の画素回路(画素1セル分の回路)の詳細構成については、後述する。
なお、従来の画素回路のように各画素への映像信号の書き込みを指定する信号線と、一方の電源を供給する電源線とを別々に形成する場合には、それぞれに対応した電極線及び端子部19−5を形成することにより、本願発明を適用可能である。
図20に示すように、本実施形態の有機EL表示装置はTFT基板19−1と封止ガラス19−2との間の領域内に画素が形成される構成となっている。また、発光層に用いる発光材料が湿度に非常に弱い性質を有するために、本実施形態においては封止ガラス19−2の内側すなわち画素の形成側に周知の透明乾燥剤20−5が形成される構成となっている。
また、TFT基板19−1の上面側(画素の形成側)には、発光層(OLED)のカソード電極20−2と画素分離膜20−1とが形成されており、このカソード電極20−2と画素分離膜20−1との上層に発光層(OLED、発光部)20−3と、周知の透明電極材料で形成されるアノード電極20−4とが形成される構成となっている。後述するように、本願発明の有機EL表示装置では、n型半導体である酸化物半導体FETを用いる構成となっているので、各画素はトップアノード型の構成となっている。なお、本願発明の画素をトップカソード型の発光層(OLED)と組み合わせて構成することも可能であるが、この場合には周辺回路の駆動電圧をトップアノード型で構成よりも数V高くする必要がある。
また、TFT基板19−1と封止ガラス19−2との間隔は透明乾燥剤20−5の厚さで決まる構成となっており、本実施形態では透明乾燥剤20−5の一部がアノード電極20−4と接触する構成となっている。なお、透明乾燥剤20−5の全面がアノード電極20−4と接触してもよい。
さらには、本実施形態の有機EL表示装置は、いわゆるトップエミッション型の表示装置となっているので、各画素のOLED層20−3で発光されたRGBの各光がアノード電極20−4と透明乾燥剤20−5と封止ガラス19−2とを介して、矢印20−6方向に出射される構成となっている。なお、本願発明はいわゆるボトムエミッション型の有機EL表示装置にも適応可能である。
本実施形態では、封止シール材19−3は周知のエポキシ樹脂を用いる構成となっており、透明乾燥剤20−5は周知の高分子アルコールのアルミニウムアルコキシドを用いる構成となっている。なお、封止シール材19−3及び透明乾燥剤20−5は前記材料に限定されることはなく、他の材料でもよい。
〈画素回路の構成〉
図11は本願発明の有機EL表示装置の画素回路の概略構成を説明するための回路図であり、図12は本願発明の有機EL表示装置の画素回路の動作を説明するための図である。なお、画素回路の構成はこれに限定されることはなく、各画素回路におけるトランジスタのばらつきを補償する回路等を有する画素回路にも適用可能である。また、図11に示す画素回路は2×2の4画素分の画素回路を示すものである。
図11に示すように、本願発明の画素回路はダイオードDである発光層(OLED)と、該発光層(OLED)に一方の電源電圧である6Vの電源電圧を供給する電源線(共通電極線)V1と、ダイオードDに流れる電流すなわち発光層(OLED)の発光量を制御する第1トランジスタT1と、他方の電源線としても機能するゲート信号線VSSと、第1トランジスタT1のドレイン−ソース端子間に並列に接続されるコンデンサーCと、該コンデンサーCに少なくとも1フレーム分の映像信号を書き込む第2トランジスタT2と、該第2トランジスタT2に映像信号を供給する映像信号線DATAとから構成されている。
以下、図11に示す本実施形態の画素回路の構成を詳細に説明する。
電源線V1を介して6Vの電源電圧がダイオードDのアノード側に印加される構成となっている。また、ダイオードDのカソード側は第1トランジスタT1を介してゲート信号線VSSに接続される構成となっており、該第1トランジスタT1のゲート端子に印加される電圧に応じた電流がダイオードDを流れ、発光素子の発光量が制御される構成となっている。
また、第1トランジスタT1のゲート・ソース間にはコンデンサーCが形成される構成になっており、該コンデンサーCの一端すなわち第1トランジスタT1のゲート端子には第2トランジスタT2のドレイン端子が接続される構成となっている。一方、第2トランジスタT2のソース端子は映像信号を供給する映像信号線DATAに接続される構成となっており、コンデンサーCに映像信号を書き込む構成となっている。このとき、コンデンサーCの一端は第1トランジスタT1のゲート端子に接続される構成となっているので、コンデンサーCに書き込まれた映像信号に応じた電圧は第1トランジスタT1のゲートに少なくとも1フレーム期間印加されることとなる。なお、映像信号の書き込み動作の詳細については後述する。
さらには、第2トランジスタT2のゲート端子はゲート信号線VSSに接続される構成となっており、ゲート信号線VSSに印加される書き込み信号に応じて、ソース端子に接続される映像信号線DATAの映像信号をコンデンサーCに書き込む構成となっている。
次に、図12に基づいて、本実施形態の画素回路における動作を詳細に説明する。ただし、以下の説明では図11中の左上の画素回路の動作についてのみ説明する。また、図12に示す電圧波形は図11中の左上の画素回路に接続されるゲート信号線VSSと映像信号線DATAとに印加される電圧波形を示したものである。
期間t1〜t2では、第2トランジスタT2のゲート端子には0Vの電圧が印加されているので、第2トランジスタT2はオフ(off)状態である。このため1フレーム前の書き込み動作で蓄えられた電荷がコンデンサーCには保持されており、第1トランジスタT1のゲート端子には該コンデンサーCの電荷に応じた電圧が印加される。従って、第1トランジスタT1はコンデンサーCの電荷に対応した電流をダイオードDに流し、その電流に応じた発光量でダイオードDは継続して発光する。このとき、本実施形態の有機EL表示装置では、第2トランジスタT2の同一活性層内に2本のゲート電極を並設して形成した構成とすることにより、アモルファス酸化物半導体で形成した第2トランジスタT2のソース・ドレイン間のリーク電流を大幅に低減させる構成となっているので、コンデンサーCに書き込まれた電荷を1フレーム期間保持することができる。
期間t2〜t3では、第2トランジスタT2のゲート端子には書き込み電圧V2が印加され、第2トランジスタT2がオン(on)状態となる。このため当該期間に映像信号線DATAに供給される映像信号Vd1が第2トランジスタT2を介してコンデンサーCに印加(書き込み)される。従って、第1トランジスタT1のゲート端子には映像信号Vd1が印加され、第1トランジスタT1は印加電圧Vd1に応じた電流をダイオードDに流し、その電流に応じた発光量でダイオードDは継続して発光する。
期間t3〜t4では、第2トランジスタT2のゲート端子には再び0Vの電圧が印加されているので、第2トランジスタT2はオフ(off)状態となる。期間t2〜t3の書き込み動作で蓄えられた印加電圧Vd1がコンデンサーCには保持されており、第1トランジスタT1のゲート端子には印加電圧Vd1が印加される。従って、第1トランジスタT1はコンデンサーCに書き込まれた印加電圧Vd1に対応した電流をダイオードDに流し、その電流に応じた発光量でダイオードDは継続して発光する。
なお、t4以降の期間においても次の書き込み期間になるまでは、期間t3〜t4と同様の動作となり、当該画素回路は印加電圧Vd1に対応した発光量で発光が継続する。また、他の画素回路においても同様の発光動作となるので、所望の画像表示を行うことが可能となる。
さらには、本実施形態の有機EL表示装置では、第1トランジスタT1もアモルファス酸化物半導体で形成されているので、ダイオードDを安定して発光させることが可能である。
〈トランジスタの構成〉
図1は本実施形態の有機EL表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。
図1に示すように、本実施形態のトランジスタはガラス基板1の表面に酸化アルミニウムのバリア層2が形成され、このバリア層2の上層に酸化物半導体の活性層となるInGaZnOx膜5が形成される構成となっている。このような構成とすることにより、トランジスタの閾値電圧Vthがずれる等の原因となるガラス基板1からのInGaZnOx膜3への不純物の進入を防止する構成としている。
InGaZnOx膜3の上層にはアモルファス酸化物半導体トランジスタのソース又はドレインとなるMo膜のSD配線4が活性層となるチャンネル部を挟むようにして離間して形成されている。このMo膜からなるSD配線4はその角部を丸めた形状となっている。
SD配線4の上層には酸化珪素膜(SiOx膜、酸化シリコン膜)からなるゲート絶縁膜5が形成されており、チャンネル部の膜厚は約50nmとなるように形成されている。また、本実施形態では、ゲート絶縁膜5にSiOx膜を用いた場合の欠点である閾値電圧のずれを防止するために、高温でアニール処理されたSiOx膜をゲート絶縁膜5として用いる構成としている。
チャンネル部のゲート絶縁膜5の上層には、Mo/Al/Moの3層構造のゲート配線6が形成されている。このとき、本実施形態では、ゲート配線6の断線を防止する構成として、下地層の段差の2倍以上の厚さで当該ゲート配線6を形成している。また、本実施形態では、SD配線4の内でドレイン電極となる側の配線の上部に設けたゲート絶縁膜5のコンタクトホール部分に、ゲート配線6と同層であり、ゲート配線材料と同じ薄膜材料からなる薄膜層が形成される構成となっている。なお、この薄膜層はSD配線4の内でドレイン電極となる側の配線と電気的に接続される構成となっている。
ゲート配線6の上層には、トランジスタ及び図示しない配線層の形成に伴うガラス基板1の前面の凹凸を平坦化するための平坦化膜の機能と、トランジスタ及び図示しない配線層の保護膜としての機能を有する感光性ポリイミド樹脂からなる絶縁膜7が形成されている。
絶縁膜7の上層にはITO/Ag/ITO積層膜からなる発光層(OLED、ダイオード)の電極層8が形成され、この電極層8の上層には感光性ポリイミドからなる画素分離膜9が形成されている。
本実施形態は、このような構成のアモルファス酸化物半導体トランジスタを発光層の駆動用に用いる構成のTFT基板である。
〈トランジスタの製造方法〉
図2から図10は本実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図であり、以下、図2から図10に基づいて製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
工程1.(図2)
まず、ガラス基板1の表面にバリア層2としてスパッタ法により酸化アルミニウム膜を形成し、引き続きスパッタ法により、酸化物半導体の活性層となるInGaZnOx膜3と、トランジスタのソース配線又はドレイン配線(以下、SD配線と略記する)4となるMo膜を連続で形成する。このときの膜厚は酸化アルミニウム膜が約70nmであり、InGaZnOx膜3が約60nmであり、Mo膜が約180nmとする。
工程2.(図3)
次に、Mo膜を成形してソース又はドレイン配線(SD配線)4を形成するためのパターン(SDパターン)と、InGaZnOx膜3に活性層となるチャンネル部を形成するためのパターンをホトレジスト10で形成する。ただし、このパターンはチャンネル部が薄く形成されるように、ハーフミラーのように作られたホトマスクを用いて露光することにより形成する。このホトレジスト10のパターンでは、SD部分のレジスト膜厚が1.4μmであり、チャンネル部は0.4μmである。
工程3.(図4)
次に、工程2で形成したホトレジスト10を用いたウェットエッチングにより、SD配線4となるMo膜(図中の両サイド)と、InGaZnOx膜3(図中の両サイド)をエッチングする。このとき、Mo膜は燐酸、酢酸、硝酸の混酸を用いてウェットエッチングする。また、InGaZnOx膜3は蓚酸を用いてウェットエッチングする。その後、プラズマアッシングによりホトレジスト10を厚さ約0.6μmほど除去し、チャンネル部のMo膜を露出させると共に、SD配線部のホトレジスト10も図中での幅を細くする。この後、再度Mo膜を燐酸、酢酸、硝酸の混酸を用いてウェットエッチングし、チャンネル部のMo膜を除去すると共に、Mo膜の図中における両サイドを除去することによりInGaZnOx膜3よりMo膜のパターンの図中の幅を細くする。
このような形状とすることにより、SD配線4がInGaZnOx膜3(酸化物半導体層)を乗り超える部分をなくすことができ、段差によるSD配線4の断線を回避することができる。また、SD配線4をInGaZnOx膜3(酸化物半導体層)よりも小さく形成する構成により、後述するゲート絶縁膜によるこの積層部(SD配線4の部分)のカバーを容易にすることができる。
さらには、本実施形態では、ゲート絶縁膜によるカバーをさらに容易とするために、まず、ホトレジスト10の剥離後にアッシングを行うことにより、Mo膜で形成されるSD配線4の角部を酸化させる。その後、水洗することで、SD配線4の角部を丸めた形状とする。
工程4.(図5)
次に、ゲート絶縁膜5を形成し、このゲート絶縁膜5にコンタクトホール11をホトリソグラフィーにより形成する。ゲート絶縁膜5の形成はプラズマCVD法によりTEOS(4エチルオキシシラン)ガスと酸素を分解してSiOx膜を形成する。コンタクトホール11の形成はウェットエッチングにより行い、エッチング液にはバッファードフッ酸を用いる。このようにして、膜厚が約50nmのゲート絶縁膜5を形成する。また、ゲート配線の形成領域12の辺縁部(辺縁部の上端)には傾斜領域12aを形成する。この傾斜領域12aの形成は、後の工程においてゲート配線を形成した際に、当該ゲート絶縁膜5を介してゲート配線の両端部とSD配線の端部とが重畳するようにし、酸化物半導体におけるソース・ゲート間のチャンネル領域の形成をスムーズにするためである。
ただし、プラズマCVD法で作成したSiOx膜中の深い欠陥準位は高温アニールにより無くす事が可能であるので、本実施形態においても、400℃以上、好ましくは450℃〜550℃でアニールすることにより、ほぼ実用上問題ない程度に低減させる。なお、ゲート絶縁膜中の深い欠陥準位は、トランジスタをオンしたときにゲート絶縁膜5とInGaZnOx膜3(酸化物半導体層)との界面に集まった電子が入り込み固定電荷となってしまうので、トランジスタの閾値電圧がずれる原因となる。
工程5.(図6)
次に、ゲート配線6を形成する。このとき、ゲート配線6の両端部とSD配線4の端部とがゲート絶縁膜5を介して重畳するように、ゲート配線6を形成する。本実施形態のゲート配線6はMo/Al/Moの3層構造であり、段差による断線を防止するためにMo:50nm、Al:400nm、Mo:50nmの合計で500nmの膜厚とする。なお、本実施形態では、下地の段差が240nmとなるので、ゲート配線6の厚さがその約2倍とすることで断線を防止する構成としている。従って、ゲート配線6の厚さは500nmに限定されることはなく、例えばInGaZnOx膜3(酸化物半導体層)の膜厚を40nm、SD配線4の膜厚を120nmで形成する場合には、ゲート配線層6の膜厚は350nm程度でも断線を防止できる。また、コンタクトホール11の深さを浅くして開口しやすくするために、コンタクトホール部分のゲート配線材料6aは残す構成とする。
工程6.(図7)
次に、トランジスタの配線と発光層(OLED、ダイオード)の電極とを絶縁するための絶縁膜7を形成する。該絶縁膜7は上層に周知のスピンコート法等により感光性ポリイミドを塗布した後に、露光現像することにより形成する。この絶縁膜7の形成後に、ゲート絶縁材料6aの上部に発光層(OLED、ダイオード)の電極とSD配線4との電気的接続をはかるためのコンタクトホール13を周知のホトリソグラフィーにより形成する。なお、塗布型の絶縁膜7を用いることでトランジスタや配線の形成に伴う基板表面の凹凸をなだらかにすることが出来るので、特に光の散乱を起すような角部を無くす効果を得ることが出来る。このポリイミドの膜厚すなわち絶縁層7の膜厚は約1.5μmである。
工程7.(図8)
次に、発光層(OLED、ダイオード)の電極8となるITO/Ag/ITO積層膜を形成する。ITO/Ag/ITO積層膜の形成は、ITO、Ag、ITOを順番に連続してスパッタした後、周知のホトリソグラフィーにて所定のパターンに成形することにより形成される。なお、ITOのエッチングは蓚酸で行い、Agのエッチングは燐酸、酢酸、硝酸の混酸で行うことが可能であるが、これに限定されるものではない。また、それぞれの膜厚は下(ガラス基板1側)からITO層の膜厚は約50nm、Ag層の膜厚は約150nm、ITO層の膜厚は約30nmである。
工程8.(図9)
次に、画素分離膜9を形成する。画素分離膜9の形成は周知のスピンコート法等により感光性ポリイミドを塗布し露光現像した後に、電極8の上部に開口部を形成することにより行う。
以上の工程1〜8により、発光層(OLED、ダイオード)をアクティブ駆動するためのトランジスタアレイ基板が完成する。
ただし、本実施形態の有機EL表示装置では、第1トランジスタと第2トランジスタとではゲート電極の構成が異なっている。以下、第2トランジスタの製造方法を説明する。
図10に示すように、第2トランジスタは離間して形成されるSD配線4の間すなわち同一の活性層領域に2本のゲート配線14a、14bが並設して形成される構成となる。
このようなゲート配線の形成は、前述する工程5において、Mo/Al/Moの3層構造のゲート配線を形成する際のMo層のエッチング、Al層のエッチング、Mo層のエッチングの各エッチングで2本のゲート配線14a、14bを形成することにより、以降の工程は前述の第1トランジスタの製造法と同じ工程となる。
このとき、本実施形態では、図9に示す第1トランジスタのゲート配線6をソース側とドレイン側に2分割したような構造とすることにより、一方のゲート配線14aはその端部がソース配線の端部と重畳する構成とし、他方のゲート配線14bはその端部がドレイン配線の端部と重畳する構成とする。
このような構成とすることにより、酸化物半導体ではトランジスタの抵抗を2倍にした以上の効果を得ることができ、ソース・ドレイン間のリーク電流を大幅に低減できる。すなわち、トランジスタが二つ直列につながるためそれだけで抵抗が倍になる効果があるが、酸化物トランジスタにおいては、キャリアが少なくなると移動度も低下する特性を有しており、ソースからのキャリア染み出しにより、本来空乏化するべきチャンネル部分のキャリア濃度が増すことで移動度も上昇し、リーク電流が増加している。このため、本実施形態では、ゲートを連続して設ける(2本のゲート配線を並設して形成する)ことでソースからのキャリアを最初のゲートで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られ、ソース・ドレイン間のリーク電流を大幅に低減できる。さらには、本実施形態では、2本のゲート配線14a、14bのそれぞれの端部がソース配線又はドレイン配線のいずれかの端部と重畳される構成となっているので、酸化物半導体である第2トランジスタのON抵抗の増加を最小限に出来るという効果も得られる。
〈画素回路の製造方法〉
図13から図18は本実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図であり、以下、図13から図18に基づいて製造方法を順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
工程1.(図13)
まず、基板表面にバリア層が形成される図示しないガラス基板の上面(TFT素子形成)側に、酸化物半導体の活性層を形成するための酸化物半導体層(InGaZnOx層)を形成した後に、SD配線層及び信号線(映像信号配線層)となる電極層パターンを形成する。図13中において、各画素コンデンサ−に書き込み電圧を印加する隣接する2本の信号線パターン13−3の間の領域内に、第1トランジスタのSD電極パターン13−1と画素コンデンサーの片方の電極パターン13−2であると共に第2トランジスタのSD電極パターンとなる電極層パターンを形成する。
図13から明らかなように、酸化物半導体層パターン13−5とSD配線層パターン13−1とはほとんど重なったパターンとなっており、SD配線層パターン13−1が酸化物半導体層パターン13−5に乗り上げたり、降りたりすることがないため、酸化物半導体層パターン13−5の段差でSD配線層パターン13−1が断線することがない。また、後述するゲート配線層パターンがSD配線層パターン13−1を乗り越える部分ではSD配線層パターンに凹凸13−4を設けている。このように凹凸13−4を形成することで乗り越えラインを曲線形状とし、ゲート配線をエッチングする際にレジストとゲート配線材料の間にエッチング液が染み込んで断線を起こす現象を回避できる。
工程2.(図14)
次に、図示しないガラス基板の上面にゲート絶縁膜パターン14−2を形成する。後述するゲート配線層パターンとSD配線層パターン13−1とを電気的に接続する個所、及びSD配線パターン13−1と発光層(OLED、ダイオード)の電極とを電気的に接続する個所には、コンタクトホール14−1を形成する。
工程3.(図15)
次に、ゲート配線パターンと信号線パターンを形成する。この工程では、第1トランジスタT1のゲート電極パターン15−1と第2トランジスタT2のゲート電極パターン15−4、及び画素コンデンサーCのもう一方の電極パターン15−2を形成する。さらには、発光層(OLED、ダイオード)の電力供給及び第2トランジスタ(書き込みトランジスタ)へ開閉信号(ゲート信号)を送る配線パターン15−3を形成する。特に、本実施形態においては、第2トランジスタT2のゲート電極パターン15−5として、二重のゲート電極パターン15−5すなわち併設する2本のゲート電極パターン15−5を形成する。
また、コンデンサーの形成においては、ゲート絶縁膜14−2を介して、SD配線層と同層の電極パターン13−2及びゲート配線層と同層の電極パターン15−2を重畳して形成する。なお、本実施の形態においては、ゲート配線層側のパターン(ゲート配線層と同層の電極パターン15−2)をSD配線層側のパターン(SD配線層と同層の電極パターン13−2)の内側に入れる、すなわちSD配線層側のパターンよりもゲート配線層側のパターンを小さく形成しSD配線層側のパターンより突出しない構成とすることにより、SD配線パターンの外周部の段差で短絡を起すことを回避している。
さらには、本実施形態では、ゲート絶縁膜14−2のコンタクトホール部14−1には、すべてゲート配線材料パターン15−4を残して形成することにより、コンタクトホール部14−1を高くし、後述の工程における感光性ポリイミド層に設けたコンタクトホール部分の感光性ポリイミドの塗布膜厚を薄くし、確実にコンタクトホールが開口する構成としている。
工程4.(図16)
次に、図示しないガラス基板表面の凹凸を平滑化するための感光性ポリイミド層パターン16−2を形成する。この感光性ポリイミド層パターン16−2の形成後に、発光層(OLED、ダイオード)の電極とSD配線パターン13−1とを電気的に接続するためのコンタクトホールパターン16−1をゲート配線材料パターン15−4部分に形成する。
工程5.(図17)
次に、隣接する2本の信号線パターン13−3の間の領域内に、発光層(OLED、ダイオード)の電極パターン17−1を形成する。該発光層(OLED、ダイオード)電極パターン17−1は、感光性ポリイミド層パターン16−2に設けたコンタクトホール16−1を通じてSD配線パターン13−1と電気的に接続される構成となる。
工程6.(図18)
次に、図示しないガラス基板表面に感光性ポリイミド層を形成した後に、発光層(OLED、ダイオード)電極パターン17−1の上方に開口部18−1を形成することにより、画素分離膜パターンとする。ただし、開口部18−1を形成する際に、発光層(OLED、ダイオード)電極パターン17−1の周辺部およびコンタクトホール16−1部が感光性ポリイミド層で覆われるように開口部18−1を形成することにより、発光層(OLED、ダイオード)電極パターン(カソード)17−1とアノードとが短絡しないような構成としている。
以上のようにして、トランジスタアレイ基板を作製する。
次に、このトランジスタアレイ基板上に発光層(OLED、ダイオード)を作成する手順について説明する。
まず、トランジスタアレイ基板上に設けた発光層(OLED、ダイオード)電極パターン(カソード)17−1の開口部18−1の上部に、電子輸送性の第1の物質と第2の物質を共蒸着して電子注入層を形成する。
次に、電子注入層の上層に第1の物質を蒸着して電子輸送層を形成する。電子輸送層の膜厚は各発光色により異なり、赤では130nm、緑では100nm、青では70nmとする。
次に、電子注入層の上層に発光層を形成する。このとき、赤色部発光層を形成する場合はその膜厚を60nm、緑色部発光層を形成する場合はその膜厚を60nm、青色部発光層を形成する場合もその膜厚を60nmで形成する。
次に、該発光層の上層に第3の物質でホール輸送層を形成する。
次に、ホール輸送層の上層にホール注入層を形成する。該ホール注入層の膜厚は10nmとする。
次に、該ホール注入層の上部にIZOのスパッタにより膜厚30nmのアノード電極を形成することにより、有機ELデバイスが構成される。なお、カソード電極に負、上部アノード電極に正の電圧を印加することにより、有機ELデバイスは発光する。
なお、第1の物質としては、電子輸送性を示し、アルカリ金属と共蒸着することにより電荷移動錯体化しやすいものであれば特に限定は無く、例えばトリス(8−キノリノラート)アルミニウム、トリス(4-メチル-8-キノリノラート)アルミニウム、ビス(2-メチル−8−キノリノラート)−4−フェニルフェノラート−アルミニウム、ビス[2-[2-ヒドロキシフェニル]ベンゾオキサゾラート]亜鉛などの金属錯体や2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン等を用いることができる。
また、第2の物質としては、電子輸送性物質に対して電子供与性を示す材料であれば特に限定は無く、例えば、リチウム、セシウムなどのアルカリ金属、マグネシウム、カルシウムなどのアルカリ土類金属、さらには希土類金属等の金属類、あるいはそれらの酸化物、ハロゲン化物、炭酸化物等から選択して電子供与性を示す物質を用いることができる。
また、第3の物質としては、ホール輸送性を示す物質であり、例えば、テトラアリールベンジジン化合物(トリフェニルジアミン:TPD)、芳香族三級アミン、ヒドラゾン誘導体、カルバゾール誘導体、トリアゾール誘導体、イミダゾール誘導体、アミノ基を有するオキサジアゾール誘導体、ポリチオフェン誘導体、銅フタロシアニン誘導体等を用いることができる。
また、ホール注入層に用いる物質としては、MoOや、WO、Vなどの無機材料を用いることができる。このような物質をホール注入層として用いることにより、アノード電極IZOをスパッタしても有機材料の劣化を回避できるという効果が得られる。
また、発光層に用いる発光材料としては電子、ホールの輸送能力を有するホスト材料に、それらの再結合により蛍光もしくはりん光を発するドーパントを添加したもので、共蒸着により第3の層として形成できるものであれば特に限定は無く、例えば、ホストとしてはトリス(8−キノリノラト)アルミニウム、ビス(8−キノリノラト)マグネシウム、ビス(ベンゾ{f}−8−キノリノラト)亜鉛、ビス(2−メチル−8−キノリノラト)アルミニウムオキシド、トリス(8−キノリノラト)インジウム、トリス(5−メチル−8−キノリノラト)アルミニウム、8−キノリノラトリチウム、トリス(5−クロロ−8−キノリノラト)ガリウム、ビス(5−クロロ−8−キノリノラト)カルシウム、5,7−ジクロル−8−キノリノラトアルミニウム、トリス(5,7−ジブロモ−8−ヒドロキシキノリノラト)アルミニウム、ポリ[亜鉛(II)−ビス(8−ヒドロキシ−5−キノリニル)メタン]のような錯体、アントラセン誘導体、カルバゾール誘導体、等を用いることができる。
ドーパントとしてはホスト中で電子とホールを捉えて再結合させ発光するものであって、例えば赤ではピラン誘導体、、緑ではクマリン誘導体、青ではアントラセン誘導体などの蛍光を発光する物質を用いることができる。さらには、もしくはイリジウム錯体、ピリジナート誘導体などりん光を発する物質を用いることもできる。
最上層すなわちアノード電極は、光を取り出すために透明導電膜であるITOやIZOを用いる。
なお、発光層は湿気に弱いので乾燥窒素などを封入して密閉封止する必要がある。又は、外部から湿気が入ってしまうことを考慮して、本実施形態のように、内部に乾燥剤を置くことも可能である。さらには、フリットガラスなどで密閉し、全く湿気が入らないようにしてもよい。また、本実施形態のようなトップエミッション型の有機EL表示装置では封止ガラスが透明で、これを通して光が出て行くことになる。
また、本実施形態の有機EL表示装置では、第1及び第2トランジスタを形成するアモルファス酸化物半導体のゲート絶縁膜として、アニール処理した酸化シリコン膜を用いる構成としたが、これに限定されることはなく、例えば、プラズマCVDで形成したSiN膜をゲート絶縁膜として用いてもよい。
また、ゲート絶縁膜に酸化シリコン膜を用いたアモルファス酸化物半導体で第1及び第2トランジスタを形成した場合、パッシベーション膜としてSiN膜を使用する時にはゲート絶縁膜よりも外側すなわち上層にSiN膜を形成する必要がある。
以上説明したように、本実施形態の有機EL表示装置では、図10に示すようにスイッチングトランジスタである第2トランジスタを形成する際に、同一半導体領域内すなわち同一チャンネル部に2本のゲート電極14a、14bを並設して形成する構成としている。このとき、図15に示すように2本のゲート電極に同じ選択信号(ゲート信号)が入力する構成としているので、ソース電極からのキャリアを最初のゲート電極13bで止め、ゲート電極間のキャリア密度を下げることでトランジスタの抵抗を2倍にした以上の効果が得られる。その結果、酸化物半導体である第2トランジスタを有機EL表示装置の画素回路に用いた場合であっても、第2トランジスタのオフ時のリーク電流を低減させることができる。
また、第2トランジスタのオフ時のリーク電流を低減させることができるので、閾値電圧をより安定化することができる酸化シリコン膜をゲート絶縁膜として用いることができる。その結果、有機EL表示装置においても簡易な画素回路で表示ムラのない画像表示を行うことが可能となる。
なお、本願発明の実施形態の有機EL表示装置では、第2トランジスタのゲート電極を並設される2本のゲート電極で形成する構成としたが、第2トランジスタのゲート電極を第1トランジスタのゲート電極と同様に1本で形成する場合には、図21に示すように、第2トランジスタのオフ時のゲート電圧を負にしてチャンネルの空乏化を進めてもよい。
1・・・ガラス基板、2・・・バリア層、3・・・InGaZnOx膜
4・・・SD配線、5・・・ゲート絶縁膜、6・・・ゲート配線
6a・・・ゲート配線材料、7・・・絶縁膜、8・・・発光層の電極
9・・・画素分離膜、10・・・ホトレジスト、11・・・コンタクトホール
12・・・ゲート配線の形成領域、12a・・・傾斜領域、13・・・コンタクトホール
14a、14b・・・ゲート配線、13−1・・・SD電極パターン
13−2・・・画素コンデンサーの電極パターン、13−3・・・信号線パターン
13−4・・・配線パターンの凹凸、13−5・・・酸化物半導体層パターン
14−1・・・コンタクトホール、14−2・・・ゲート絶縁膜パターン
15−1・・・ゲート電極パターン、15−2・・・画素コンデンサーの電極パターン
15−3・・・配線パターン、15−4・・・ゲート電極パターン
15−5・・・ゲート電極パターン、16−1・・・コンタクトホールパターン
16−2・・・感光性ポリイミド層パターン、17−1・・・発光層の電極パターン
18−1・・・開口部、19−1・・・TFT基板、19−2・・・封止ガラス
19−3・・・封止シール材、19−4・・・画素領域、19−5・・・端子部
20−1・・・画素分離膜、20−2・・・カソード電極、20−3・・・OLED層
20−4・・・アノード電極、20−5・・・透明乾燥剤
T1・・・第1トランジスタ、T2・・・第2トランジスタ、C・・・コンデンサー
D・・・ダイオード、V1・・・電源線(共通電極線)、DATA・・・映像信号線
VSS・・・ゲート信号線

Claims (5)

  1. 電流に応じて発光する発光素子と、
    前記発光素子に駆動電圧を印加する第1トランジスタと、
    前記第1トランジスタのゲート端子に所定の電圧を印加する容量素子と、
    選択信号に基づいて前記容量素子に画像信号を書き込む第2トランジスタとを備える画素回路が基板上にマトリクス状に配置される表示装置であって、
    前記第1及び第2トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
    前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
    前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第1の絶縁膜が配置され、
    前記第1及び第2トランジスタの前記半導体層は、酸化物半導体で形成され、
    前記第2トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される2本のゲート電極を備え、該2本のゲート電極に同じ選択信号が入力され、
    前記ゲート電極は下地となる前記ゲート絶縁膜の段差の2倍以上の厚さで形成され、
    前記第2トランジスタの前記ソース電極と前記ドレイン電極は、前記半導体層上に配置され、平面的にみて前記半導体層の領域を超えて延在しないことを特徴とする表示装置。
  2. 前記2本のゲート電極の内、
    一方のゲート電極の一部がソース電極に重畳して形成され、
    他方のゲート電極の一部がドレイン電極に重畳して形成される
    ことを特徴とする請求項1に記載の表示装置。
  3. 平面的に見てゲート配線層とソースドレイン配線層が重なる部分では前記ソースドレイン配線層に凹凸を有するパターンを与えた
    ことを特徴とする請求項1または2に記載の表示装置。
  4. 前記発光素子はEL素子からなる
    ことを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。
  5. 前記第2トランジスタは0V以上の選択信号で駆動される
    ことを特徴とする請求項1乃至4のいずれか1項に記載の表示装置。
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JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP5196813B2 (ja) * 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ

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