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Description
〈全体の構成〉
図19は本発明の実施形態の表示装置である有機EL表示装置の概略構成を説明するための斜視図であり、図20は図19のA−A線での断面図である。
図11は本願発明の有機EL表示装置の画素回路の概略構成を説明するための回路図であり、図12は本願発明の有機EL表示装置の画素回路の動作を説明するための図である。なお、画素回路の構成はこれに限定されることはなく、各画素回路におけるトランジスタのばらつきを補償する回路等を有する画素回路にも適用可能である。また、図11に示す画素回路は2×2の4画素分の画素回路を示すものである。
図1は本実施形態の有機EL表示装置におけるアモルファス酸化物半導体トランジスタの概略構成を説明するための断面図である。
図2から図10は本実施形態の有機EL表示装置における第1及び第2トランジスタの製造方法を説明するための工程図であり、以下、図2から図10に基づいて製造方法を工程順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
まず、ガラス基板1の表面にバリア層2としてスパッタ法により酸化アルミニウム膜を形成し、引き続きスパッタ法により、酸化物半導体の活性層となるInGaZnOx膜3と、トランジスタのソース配線又はドレイン配線(以下、SD配線と略記する)4となるMo膜を連続で形成する。このときの膜厚は酸化アルミニウム膜が約70nmであり、InGaZnOx膜3が約60nmであり、Mo膜が約180nmとする。
次に、Mo膜を成形してソース又はドレイン配線(SD配線)4を形成するためのパターン(SDパターン)と、InGaZnOx膜3に活性層となるチャンネル部を形成するためのパターンをホトレジスト10で形成する。ただし、このパターンはチャンネル部が薄く形成されるように、ハーフミラーのように作られたホトマスクを用いて露光することにより形成する。このホトレジスト10のパターンでは、SD部分のレジスト膜厚が1.4μmであり、チャンネル部は0.4μmである。
次に、工程2で形成したホトレジスト10を用いたウェットエッチングにより、SD配線4となるMo膜(図中の両サイド)と、InGaZnOx膜3(図中の両サイド)をエッチングする。このとき、Mo膜は燐酸、酢酸、硝酸の混酸を用いてウェットエッチングする。また、InGaZnOx膜3は蓚酸を用いてウェットエッチングする。その後、プラズマアッシングによりホトレジスト10を厚さ約0.6μmほど除去し、チャンネル部のMo膜を露出させると共に、SD配線部のホトレジスト10も図中での幅を細くする。この後、再度Mo膜を燐酸、酢酸、硝酸の混酸を用いてウェットエッチングし、チャンネル部のMo膜を除去すると共に、Mo膜の図中における両サイドを除去することによりInGaZnOx膜3よりMo膜のパターンの図中の幅を細くする。
次に、ゲート絶縁膜5を形成し、このゲート絶縁膜5にコンタクトホール11をホトリソグラフィーにより形成する。ゲート絶縁膜5の形成はプラズマCVD法によりTEOS(4エチルオキシシラン)ガスと酸素を分解してSiOx膜を形成する。コンタクトホール11の形成はウェットエッチングにより行い、エッチング液にはバッファードフッ酸を用いる。このようにして、膜厚が約50nmのゲート絶縁膜5を形成する。また、ゲート配線の形成領域12の辺縁部(辺縁部の上端)には傾斜領域12aを形成する。この傾斜領域12aの形成は、後の工程においてゲート配線を形成した際に、当該ゲート絶縁膜5を介してゲート配線の両端部とSD配線の端部とが重畳するようにし、酸化物半導体におけるソース・ゲート間のチャンネル領域の形成をスムーズにするためである。
次に、ゲート配線6を形成する。このとき、ゲート配線6の両端部とSD配線4の端部とがゲート絶縁膜5を介して重畳するように、ゲート配線6を形成する。本実施形態のゲート配線6はMo/Al/Moの3層構造であり、段差による断線を防止するためにMo:50nm、Al:400nm、Mo:50nmの合計で500nmの膜厚とする。なお、本実施形態では、下地の段差が240nmとなるので、ゲート配線6の厚さがその約2倍とすることで断線を防止する構成としている。従って、ゲート配線6の厚さは500nmに限定されることはなく、例えばInGaZnOx膜3(酸化物半導体層)の膜厚を40nm、SD配線4の膜厚を120nmで形成する場合には、ゲート配線層6の膜厚は350nm程度でも断線を防止できる。また、コンタクトホール11の深さを浅くして開口しやすくするために、コンタクトホール部分のゲート配線材料6aは残す構成とする。
工程6.(図7)
次に、トランジスタの配線と発光層(OLED、ダイオード)の電極とを絶縁するための絶縁膜7を形成する。該絶縁膜7は上層に周知のスピンコート法等により感光性ポリイミドを塗布した後に、露光現像することにより形成する。この絶縁膜7の形成後に、ゲート絶縁材料6aの上部に発光層(OLED、ダイオード)の電極とSD配線4との電気的接続をはかるためのコンタクトホール13を周知のホトリソグラフィーにより形成する。なお、塗布型の絶縁膜7を用いることでトランジスタや配線の形成に伴う基板表面の凹凸をなだらかにすることが出来るので、特に光の散乱を起すような角部を無くす効果を得ることが出来る。このポリイミドの膜厚すなわち絶縁層7の膜厚は約1.5μmである。
次に、発光層(OLED、ダイオード)の電極8となるITO/Ag/ITO積層膜を形成する。ITO/Ag/ITO積層膜の形成は、ITO、Ag、ITOを順番に連続してスパッタした後、周知のホトリソグラフィーにて所定のパターンに成形することにより形成される。なお、ITOのエッチングは蓚酸で行い、Agのエッチングは燐酸、酢酸、硝酸の混酸で行うことが可能であるが、これに限定されるものではない。また、それぞれの膜厚は下(ガラス基板1側)からITO層の膜厚は約50nm、Ag層の膜厚は約150nm、ITO層の膜厚は約30nmである。
次に、画素分離膜9を形成する。画素分離膜9の形成は周知のスピンコート法等により感光性ポリイミドを塗布し露光現像した後に、電極8の上部に開口部を形成することにより行う。
図13から図18は本実施形態の有機EL表示装置における画素回路の製造方法を説明するための平面図であり、以下、図13から図18に基づいて製造方法を順に説明する。なお、各工程における電極の形成を含む薄膜の形成は公知のホトリソグラフィー技術により可能であるので、詳細な説明は省略する。
まず、基板表面にバリア層が形成される図示しないガラス基板の上面(TFT素子形成)側に、酸化物半導体の活性層を形成するための酸化物半導体層(InGaZnOx層)を形成した後に、SD配線層及び信号線(映像信号配線層)となる電極層パターンを形成する。図13中において、各画素コンデンサ−に書き込み電圧を印加する隣接する2本の信号線パターン13−3の間の領域内に、第1トランジスタのSD電極パターン13−1と画素コンデンサーの片方の電極パターン13−2であると共に第2トランジスタのSD電極パターンとなる電極層パターンを形成する。
次に、図示しないガラス基板の上面にゲート絶縁膜パターン14−2を形成する。後述するゲート配線層パターンとSD配線層パターン13−1とを電気的に接続する個所、及びSD配線パターン13−1と発光層(OLED、ダイオード)の電極とを電気的に接続する個所には、コンタクトホール14−1を形成する。
次に、ゲート配線パターンと信号線パターンを形成する。この工程では、第1トランジスタT1のゲート電極パターン15−1と第2トランジスタT2のゲート電極パターン15−4、及び画素コンデンサーCのもう一方の電極パターン15−2を形成する。さらには、発光層(OLED、ダイオード)の電力供給及び第2トランジスタ(書き込みトランジスタ)へ開閉信号(ゲート信号)を送る配線パターン15−3を形成する。特に、本実施形態においては、第2トランジスタT2のゲート電極パターン15−5として、二重のゲート電極パターン15−5すなわち併設する2本のゲート電極パターン15−5を形成する。
次に、図示しないガラス基板表面の凹凸を平滑化するための感光性ポリイミド層パターン16−2を形成する。この感光性ポリイミド層パターン16−2の形成後に、発光層(OLED、ダイオード)の電極とSD配線パターン13−1とを電気的に接続するためのコンタクトホールパターン16−1をゲート配線材料パターン15−4部分に形成する。
次に、隣接する2本の信号線パターン13−3の間の領域内に、発光層(OLED、ダイオード)の電極パターン17−1を形成する。該発光層(OLED、ダイオード)電極パターン17−1は、感光性ポリイミド層パターン16−2に設けたコンタクトホール16−1を通じてSD配線パターン13−1と電気的に接続される構成となる。
次に、図示しないガラス基板表面に感光性ポリイミド層を形成した後に、発光層(OLED、ダイオード)電極パターン17−1の上方に開口部18−1を形成することにより、画素分離膜パターンとする。ただし、開口部18−1を形成する際に、発光層(OLED、ダイオード)電極パターン17−1の周辺部およびコンタクトホール16−1部が感光性ポリイミド層で覆われるように開口部18−1を形成することにより、発光層(OLED、ダイオード)電極パターン(カソード)17−1とアノードとが短絡しないような構成としている。
4・・・SD配線、5・・・ゲート絶縁膜、6・・・ゲート配線
6a・・・ゲート配線材料、7・・・絶縁膜、8・・・発光層の電極
9・・・画素分離膜、10・・・ホトレジスト、11・・・コンタクトホール
12・・・ゲート配線の形成領域、12a・・・傾斜領域、13・・・コンタクトホール
14a、14b・・・ゲート配線、13−1・・・SD電極パターン
13−2・・・画素コンデンサーの電極パターン、13−3・・・信号線パターン
13−4・・・配線パターンの凹凸、13−5・・・酸化物半導体層パターン
14−1・・・コンタクトホール、14−2・・・ゲート絶縁膜パターン
15−1・・・ゲート電極パターン、15−2・・・画素コンデンサーの電極パターン
15−3・・・配線パターン、15−4・・・ゲート電極パターン
15−5・・・ゲート電極パターン、16−1・・・コンタクトホールパターン
16−2・・・感光性ポリイミド層パターン、17−1・・・発光層の電極パターン
18−1・・・開口部、19−1・・・TFT基板、19−2・・・封止ガラス
19−3・・・封止シール材、19−4・・・画素領域、19−5・・・端子部
20−1・・・画素分離膜、20−2・・・カソード電極、20−3・・・OLED層
20−4・・・アノード電極、20−5・・・透明乾燥剤
T1・・・第1トランジスタ、T2・・・第2トランジスタ、C・・・コンデンサー
D・・・ダイオード、V1・・・電源線(共通電極線)、DATA・・・映像信号線
VSS・・・ゲート信号線
Claims (5)
- 電流に応じて発光する発光素子と、
前記発光素子に駆動電圧を印加する第1トランジスタと、
前記第1トランジスタのゲート端子に所定の電圧を印加する容量素子と、
選択信号に基づいて前記容量素子に画像信号を書き込む第2トランジスタとを備える画素回路が基板上にマトリクス状に配置される表示装置であって、
前記第1及び第2トランジスタは、ソース電極とドレイン電極、及びゲート電極が半導体層の同じ側に配置される薄膜トランジスタであり、
前記ソース電極と前記ドレイン電極、及び前記ゲート電極はゲート絶縁膜に接しており、
前記基板上に配置された前記ソース電極と前記ドレイン電極、及び前記ゲート電極の上方には第1の絶縁膜が配置され、
前記第1及び第2トランジスタの前記半導体層は、酸化物半導体で形成され、
前記第2トランジスタは同一トランジスタの活性層領域に重なるように並設して形成される2本のゲート電極を備え、該2本のゲート電極に同じ選択信号が入力され、
前記ゲート電極は下地となる前記ゲート絶縁膜の段差の2倍以上の厚さで形成され、
前記第2トランジスタの前記ソース電極と前記ドレイン電極は、前記半導体層上に配置され、平面的にみて前記半導体層の領域を超えて延在しないことを特徴とする表示装置。 - 前記2本のゲート電極の内、
一方のゲート電極の一部がソース電極に重畳して形成され、
他方のゲート電極の一部がドレイン電極に重畳して形成される
ことを特徴とする請求項1に記載の表示装置。 - 平面的に見てゲート配線層とソースドレイン配線層が重なる部分では前記ソースドレイン配線層に凹凸を有するパターンを与えた
ことを特徴とする請求項1または2に記載の表示装置。 - 前記発光素子はEL素子からなる
ことを特徴とする請求項1乃至3のいずれか1項に記載の表示装置。 - 前記第2トランジスタは0V以上の選択信号で駆動される
ことを特徴とする請求項1乃至4のいずれか1項に記載の表示装置。
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