JP6487364B2 - 積層セラミック電子部品の製造方法 - Google Patents

Description

本発明は、サイドマージン部が後付けされる積層セラミック電子部品及びその製造方法に関する。

近年、電子機器の小型化及び高性能化に伴い、電子機器に用いられる積層セラミックコンデンサに対する小型化、大容量化及び信頼性確保等の要望がますます強くなってきている。この要望に応えるためには、積層セラミックコンデンサの内部電極の交差面積を極力大きくすることが有効である。

例えば、特許文献１及び２には、内部電極を側面に露出させた積層チップに、内部電極の周囲の絶縁性を確保するためのサイドマージン部を後付けで形成する技術が開発されている。この技術により、サイドマージン部を薄く形成することが可能となり、内部電極の交差面積を相対的に大きくとることができる。

特開２０１４−１４３３９２号公報 特開２０１４−２０４１１３号公報

しかしながら、特許文献１及び２に記載の発明では、製造過程で積層チップの側面に内部電極由来の異物が付着したり、切断刃による内部電極の引き摺り等が生じたりすることがある。このため、焼結後の素体の側面で、内部電極同士が互いに導通し合い、内部電極間の短絡不良が発生するおそれがある。

以上のような事情に鑑み、本発明の目的は、内部電極間の短絡不良を防止することが可能な積層セラミック電子部品及びその製造方法を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、積層部と、サイドマージン部と、を具備する。
上記積層部は、第１の方向に積層された複数のセラミック層と、上記第１の方向に直交する第２の方向を向いた側面と、上記複数のセラミック層の間に配置され、上記側面から突出する突出部を備える内部電極と、を有する。
上記サイドマージン部は、絶縁性セラミックスからなり、上記側面に形成され、上記突出部を被覆する。

この構成では、積層部の側面から突出させた内部電極の突出部が、サイドマージン部によって被覆されている。これにより、相互に隣接する内部電極の突出部がサイドマージン部を介して互いに離間される。従って、この構成では、積層部の側面における内部電極間の短絡不良が生じにくい。

上記内部電極は、前記突出部の少なくとも一部に、酸化された酸化領域を有していてもよい。

この構成では、内部電極に、酸化により導電性が低下した酸化領域が設けられている。このため、相互に隣接する内部電極の突出部において、当該突出部同士が近接又は接触する場合にも、内部電極同士が導通しにくい。従って、この構成では、内部電極間の短絡不良が更に生じにくい。

上記内部電極はニッケルを主成分とし、
上記サイドマージン部は、マグネシウムを含み、
上記酸化領域は、ニッケル及びマグネシウムを含む酸化物を含んでいてもよい。

内部電極の主成分をニッケルとし、サイドマージン部にマグネシウムを含ませる場合に、焼成時に内部電極の突出部にニッケル及びマグネシウムを含む酸化物が生成されやすい。これにより、内部電極の突出部を容易に酸化させることができる。

上記第２の方向における上記突出部の長さは、０．８μｍ以上２μｍ以下であってもよい。
これにより、所望とする静電容量が確保されつつ、内部電極間の短絡不良を防止することが可能な積層セラミック電子部品を提供することができる。

本発明の一形態に係る積層セラミック電子部品の製造方法は、第１の方向に積層された複数のセラミック層と、上記第１の方向に直交する第２の方向を向いた側面と、上記複数のセラミック層の間に配置された内部電極と、を有する未焼成の積層チップが用意される。
上記側面に表面処理を施すことにより、上記内部電極が上記側面から突出している突出部を形成する。
上記側面に、絶縁性セラミックスからなり、上記突出部を被覆するサイドマージン部を設けることにより素体が作製される。
上記素体が焼成される。

上記製造方法によれば、第１の方向と直交する第２の方向を向いた側面に表面処理が施される。
これにより、未焼成の積層チップの側面に傷や付着物等が付いていたとしてもこれらが除去される。従って、上記傷及び付着物等に起因した積層部の側面における内部電極同士の導通が抑制される。よって、内部電極間の短絡不良を防止することが可能な積層セラミック電子部品を提供することが可能となる。

上記内部電極はニッケルを主成分とし、
上記サイドマージン部は、マグネシウムを含み、
上記素体を焼成することによって、上記突出部にニッケル及びマグネシウムを含む酸化物を生成させてもよい。

内部電極間の短絡不良を防止することが可能な積層セラミック電子部品及びその製造方法を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ−Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ−Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサの図３の領域Ｐを拡大して示す模式図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記積層セラミックコンデンサの製造過程における積層チップの図９のＣ−Ｃ'線に沿った断面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の全体構成］
図１〜３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ−Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ−Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、素体１１と、第１外部電極１４と、第２外部電極１５と、を具備する。
素体１１は、典型的には、Ｙ軸方向を向いた２つの側面と、Ｚ軸方向を向いた２つの主面と、を有する。素体１１の各面を接続する稜部は面取りされている。なお、素体１１の形状はこのような形状に限定されない。例えば、素体１１の各面は曲面であってもよく、素体１１は全体として丸みを帯びた形状であってもよい。
第１及び第２外部電極１４，１５は、素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続する４つの面に延出している。これにより、第１及び第２外部電極１４，１５のいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ軸に平行な断面の形状がＵ字状となっている。

素体１１は、積層部１６と、サイドマージン部１７と、を有する。
積層部１６は、Ｘ−Ｙ平面に沿って延びる平板状の複数のセラミック層がＺ軸方向に積層された構成を有する。

積層部１６は、容量形成部１８と、カバー部１９と、を有する。
容量形成部１８は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有する。第１及び第２内部電極１２，１３は、複数のセラミック層の間に、Ｚ軸方向に沿って交互に配置されている。第１内部電極１２は、第１外部電極１４に接続され、第２外部電極１５から絶縁されている。第２内部電極１３は、第２外部電極１５に接続され、第１外部電極１４から絶縁されている。

第１及び第２内部電極１２，１３は、それぞれ導電性材料からなり、積層セラミックコンデンサ１０の内部電極として機能する。当該導電性材料としては、例えばニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、又はこれらの合金を含む金属材料を用いることができ、典型的にはニッケル（Ｎｉ）を主成分とする金属材料が採用される。

容量形成部１８は、セラミックスによって形成されている。容量形成部１８では、第１内部電極１２と第２内部電極１３との間の各セラミック層の容量を大きくするため、セラミック層を構成する材料として高誘電率の材料が用いられる。容量形成部１８の主相は、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体を用いることができる。

また、容量形成部１８の主相は、チタン酸バリウム（ＢａＴｉＯ_３）系以外にも、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（ＰＣＺＴ）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系又は酸化チタン（ＴｉＯ_２）系材料等の多結晶体であってもよい。

カバー部１９は、Ｘ−Ｙ平面に沿って延びる平板状であり、容量形成部１８のＺ軸方向上下面をそれぞれ覆っている。カバー部１９には、第１及び第２内部電極１２，１３が設けられていない。

サイドマージン部１７は、図３に示すように、容量形成部１８及びカバー部１９のＹ軸方向を向いた両側面Ｓ１，Ｓ２に形成されている。

このように、素体１１において、容量形成部１８の第１及び第２外部電極１４，１５が設けられたＸ軸方向両端面以外の面がサイドマージン部１７及びカバー部１９によって覆われている。サイドマージン部１７及びカバー部１９は、主に、容量形成部１８の周囲を保護し、第１及び第２内部電極１２，１３の絶縁性を確保する機能を有する。

サイドマージン部１７及びカバー部１９も、セラミックスによって形成されている。サイドマージン部１７及びカバー部１９を形成する材料は絶縁性セラミックスであり、容量形成部１８の主相と同種の組成系の多結晶体を主相とする誘電体を用いることにより素体１１における内部応力が抑制される。

本実施形態に係るサイドマージン部１７は、バリウム（Ｂａ）及びチタン（Ｔｉ）以外に、マグネシウム（Ｍｇ）を含む。また、容量形成部１８及びカバー部１９も、バリウム（Ｂａ）及びチタン（Ｔｉ）以外に、マグネシウム（Ｍｇ）を含んでいてもよい。

さらに、サイドマージン部１７、容量形成部１８及びカバー部１９は、上述で列挙した元素以外に、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、リチウム（Ｌｉ）及びケイ素（Ｓｉ）や、これらの酸化物等を含有してもよい。

上記の構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、第１内部電極１２と第２内部電極１３との間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。

なお、本実施形態に係る積層セラミックコンデンサ１０は、積層部１６及びサイドマージン部１７を備えていればよく、その他の構成について適宜変更可能である。例えば、第１及び第２内部電極１２，１３の枚数は、積層セラミックコンデンサ１０に求められるサイズや性能に応じて、適宜決定可能である。
また、図２，３では、第１及び第２内部電極１２，１３の対向状態を見やすくするために、第１及び第２内部電極１２，１３の枚数をそれぞれ４枚に留めている。しかし、実際には、積層セラミックコンデンサ１０の容量を確保するために、より多くの第１及び第２内部電極１２，１３が設けられている。

図４は、図３に示した領域Ｐを拡大して示す模式図である。第１及び第２内部電極１２，１３は、図４に示すように、積層部１６の側面Ｓ１，Ｓ２から突出する突出部２２，２３を備える。ここで、本実施形態に係るサイドマージン部１７は、同図に示すように、突出部２２，２３を被覆している。
これにより、Ｚ軸方向に隣接する突出部２２と突出部２３は、サイドマージン部１７を介して互いに離間することとなる。従って、積層セラミックコンデンサ１０は、積層部１６の側面Ｓ１，Ｓ２における第１内部電極１２と第２内部電極１３間の短絡不良や、ＩＲ（Ｉｎｓｕｌａｔｉｏｎ Ｒｅｓｉｓｔａｎｃｅ）不良等が生じにくい構成となる。

また、第１及び第２内部電極１２，１３は、図４に示すように、酸化により導電性が低下した領域である酸化領域１２ａ，１３ａを有する。酸化領域１２ａ，１３ａは、典型的にはニッケル（Ｎｉ）及びマグネシウム（Ｍｇ）を含む酸化物を含む。これにより、突出部２２と突出部２３が近接又は接触する場合にも、第１内部電極１２と第２内部電極１３との導通が抑制される。従って、積層セラミックコンデンサ１０は、第１内部電極１２と第２内部電極１３間の短絡不良が更に生じにくい構成である。なお、酸化領域１２ａ，１３ａは突出部２２，２３の一部に形成されていてもよく、全部に形成されていてもよい。

突出部２２，２３のＹ軸方向の長さは、特に限定されないが、好適には、０．３μｍ以上４μｍ以下であり、より好適には０．８μｍ以上２μｍ以下である。これにより、積層セラミックコンデンサ１０は、所望とする静電容量が確保されつつ、第１内部電極１２と第２内部電極１３間の短絡不良や、ＩＲ不良の発生が抑制された構成となる。

［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６〜１１は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６〜１１を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備工程）
ステップＳ０１では、容量形成部１８を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１９を形成するための第３セラミックシート１０３と、を準備する。第１乃至第３セラミックシート１０１，１０２，１０３は、未焼成の誘電体グリーンシートとして構成され、例えば、ロールコーターやドクターブレードを用いてシート状に成形される。

図６は、第１乃至第３セラミックシート１０１，１０２，１０３の平面図である。この段階では、第１乃至第３セラミックシート１０１，１０２，１０３は各積層セラミックコンデンサ１０ごとに切り分けられていない。図６には、各積層セラミックコンデンサ１０ごとに切り分ける際の切断線Ｌｘ，Ｌｙが示されている。切断線ＬｘはＸ軸に平行であり、切断線ＬｙはＹ軸に平行である。

図６に示すように、第１セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。なお、カバー部１９に対応する第３セラミックシート１０３には内部電極が形成されていない。

第１及び第２内部電極１１２，１１３は、例えば、ニッケル（Ｎｉ）を含む導電性ペーストを用いて形成することができる。導電性ペーストによる第１及び第２内部電極１１２，１１３の形成には、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。

第１及び第２内部電極１１２，１１３は、切断線Ｌｙによって仕切られたＸ軸方向に隣接する２つの領域にわたって配置され、Ｙ軸方向に帯状に延びている。第１内部電極１１２と第２内部電極１１３とでは、切断線Ｌｙによって仕切られた領域１列ずつＸ軸方向にずらされている。つまり、第１内部電極１１２の中央を通る切断線Ｌｙが第２内部電極１１３の間の領域を通り、第２内部電極１１３の中央を通る切断線Ｌｙが第１内部電極１１２の間の領域を通っている。

（ステップＳ０２：積層工程）
ステップＳ０２では、ステップＳ０１で準備した第１乃至第３セラミックシート１０１，１０２，１０３を積層することにより積層シート１０４を作製する。

図７は、ステップＳ０２で得られる積層シート１０４の斜視図である。図７では、説明の便宜上、第１乃至第３セラミックシート１０１，１０２，１０３を分解して示している。しかし、実際の積層シート１０４では、第１乃至第３セラミックシート１０１，１０２，１０３が静水圧加圧や一軸加圧などにより圧着されて一体化される。これにより、高密度の積層シート１０４が得られる。

積層シート１０４では、容量形成部１８に対応する第１セラミックシート１０１及び第２セラミックシート１０２がＺ軸方向に交互に積層されている。
また、積層シート１０４では、交互に積層された第１及び第２セラミックシート１０１，１０２のＺ軸方向上下面にカバー部２０に対応する第３セラミックシート１０３が積層される。なお、図７に示す例では、第３セラミックシート１０３がそれぞれ３枚ずつ積層されているが、第３セラミックシート１０３の枚数は適宜変更可能である。

（ステップＳ０３：切断工程）
ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を回転刃や押し切り刃などによって切断することにより未焼成の積層チップ１１６を作製する。

図８は、ステップＳ０３の後の積層シート１０４の平面図である。積層シート１０４は、保持部材Ｃに固定された状態で、切断線Ｌｘ，Ｌｙに沿って切断される。これにより、積層シート１０４が個片化され、積層チップ１１６が得られる。このとき、保持部材Ｃは切断されておらず、各積層チップ１１６は保持部材Ｃによって接続されている。

図９は、ステップＳ０３で得られる積層チップ１１６の斜視図である。積層チップ１１６には、未焼成の容量形成部１１８及びカバー部１１９が形成されている。積層チップ１１６では、切断面であるＹ軸方向を向いた両側面Ｓ３，Ｓ４に未焼成の第１及び第２内部電極１１２，１１３が露出している。

（ステップＳ０４：表面処理工程）
図１０は、ステップＳ０４で得られた積層チップ１１６の図９のＣ−Ｃ'線に沿った断面図である。ステップＳ０４では、ステップＳ０３で得られた積層チップ１１６（容量形成部１１８及びカバー部１１９）に対して、上記の切断面であるＹ軸方向を向いた各側面Ｓ３，Ｓ４から表面処理を施す。
これにより、図１０に示すように、表面処理後の積層チップ１１６の側面Ｓ３，Ｓ４から第１内部電極１１２が突出している突出部１２２と、第２内部電極１１３が突出している突出部１２３が形成される。

また、ステップＳ０３の後に得られた積層チップ１１６の各側面Ｓ３，Ｓ４に、切断刃により付けられた傷や、第１及び第２内部電極１１２，１１３由来の付着物等があったとしても、上記表面処理によってこれらを除去することができる。よって、上述の傷や付着物に起因した側面Ｓ３，Ｓ４における第１内部電極１１２と第２内部電極１１３との導通が抑制される。つまり、第１内部電極１１２と第２内部電極１１３間の短絡不良を防止することが可能な積層セラミックコンデンサ１０を提供することが可能となる。

上記表面処理としては、例えば、研磨処理やエッチング処理等が採用される。研磨処理の方法は特に限定されないが、例えば、積層チップ１１６と研磨媒体とを用いたバレル研磨法や、未焼成の第１及び第２内部電極１１２，１１３が露出した積層チップ１１６の両側面Ｓ３，Ｓ４に研磨用粉体を吹き付けて研磨を行うサンドブラスト法等であってもよい。

エッチング処理の方法も特に限定されず、例えば、両側面Ｓ３，Ｓ４を、それぞれ酸に所定時間ずつ浸漬する方法であってもよい。この場合、エッチング処理に用いるエッチング液は、容量形成部１１８及びカバー部１１９を構成しているセラミックスを溶かし、第１及び第２内部電極１１２，１１３を溶かさないエッチング液であればよく、例えば、フッ化水素酸等を用いることができる。これにより、積層チップ１１６の両側面Ｓ３，Ｓ４から選択的に容量形成部１１８及びカバー部１１９をエッチングし、突出部１２２，１２３を形成することができる。

なお、積層チップ１１６のＸ軸方向を向いた各端面がエッチングされないように、上述したＹ軸方向を向いた各側面Ｓ３，Ｓ４のみをエッチング液に浸漬することが好ましい。あるいは、積層チップ１１６のＸ軸方向を向いた各端面をマスクして積層チップ１１６をエッチング液に浸漬してもよい。

ステップＳ０４では、積層チップ１１６の両側面Ｓ３，Ｓ４に上述のような手法を取る表面処理を施すことにより、サイドマージン部１７が突出部２２，２３を被覆するＹ軸方向の長さを制御することができる。つまり、突出部２２，２３のＹ軸方向の長さを任意の長さとすることができる。

（ステップＳ０５：サイドマージン部形成工程）
ステップＳ０５では、ステップＳ０４で得られた表面処理後の積層チップ１１６の側面Ｓ３，Ｓ４に未焼成のサイドマージン部１１７を設けることにより、未焼成の素体１１１を作製する。

本実施形態に係るサイドマージン部１１７は、マグネシウム（Ｍｇ）を含むセラミックスからなるペースト材に、上記表面処理後の積層チップ１１６の各側面Ｓ３，Ｓ４を浸漬させて引き上げることによって形成され得る（ディップ法）。これにより、ステップＳ０５後の積層チップ１１６は、各側面Ｓ３，Ｓ４と、突出部１２２，１２３がサイドマージン部１１７によって覆われ、突出部１２２，１２３が互いに離間する構成となる。

なお、ステップＳ０５のサイドマージン部１１７を形成する方法は、突出部１２２，１２３を良好に被覆可能な方法であればよく、上記のディップ法に限られない。例えば、サイドマージン部１１７を形成可能なディップ法以外の方法としては、スプレードライ法が挙げられる。

図１１は、ステップＳ０５によって得られる未焼成の素体１１１の斜視図である。図１１では、サイドマージン部１１７を破線で示し、サイドマージン部１１７を透過させて積層チップ１１６を示している。ステップＳ０４の後でステップＳ０５を行ったことにより、突出部１２２，１２３がサイドマージン部１１７により被覆されている。

（ステップＳ０６：焼成工程）
ステップＳ０６では、ステップＳ０５で得られた未焼成の素体１１１を焼成して焼結させることにより、図１〜３に示す積層セラミックコンデンサ１０の素体１１を作製する。
つまり、ステップＳ０６により第１及び第２内部電極１１２，１１３が第１及び第２内部電極１２，１３になり、突出部１２２，１２３が突出部２２，２３になる。また、積層チップ１１６が積層部１６になり、サイドマージン部１１７がサイドマージン部１７になる。

ステップＳ０６における素体１１１の焼成温度は、積層チップ１１６及びサイドマージン部１１７の焼結温度に基づいて決定することができる。例えば、セラミックスとしてチタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、素体１１１の焼成温度は１０００〜１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

ここで、本実施形態に係る素体１１１の突出部１２２，１２３は、マグネシウム（Ｍｇ）を含むサイドマージン部１１７により被覆されている。
内部電極１１２，１１３に含まれるニッケル（Ｎｉ）は、焼成時にサイドマージン部１１７に含まれるマグネシウム（Ｍｇ）と結びつくことによって酸化されやすくなる。このため、焼成時の内部電極１１２，１１３では、特に突出部１２２，１２３に、ニッケル（Ｎｉ）及びマグネシウム（Ｍｇ）を含む酸化物が生成されやすくなる。従って、突出部１２２，１２３を容易に酸化させることができるため、上記で説明した作用効果を得ることが可能となる。
なお、内部電極１１２，１１３の突出部１２２，１２３を酸化させる方法はこの他の方法であっても構わない。

（ステップＳ０７：外部電極形成工程）
ステップＳ０７では、ステップＳ０６で得られた素体１１に第１及び第２外部電極１４，１５を形成することにより、図１〜３に示す積層セラミックコンデンサ１０を作製する。

ステップＳ０７では、まず、素体１１の一方のＸ軸方向端面を覆うように未焼成の電極材料を塗布し、素体１１の他方のＸ軸方向端面を覆うように未焼成の電極材料を塗布する。塗布された未焼成の電極材料を、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において焼き付け処理を行って、素体１１に下地膜を形成する。そして、素体１１に焼き付けられた下地膜の上に、中間膜及び表面膜を電解メッキなどのメッキ処理で形成して、第１及び第２外部電極１４，１５が完成する。

なお、上記のステップＳ０７における処理の一部を、ステップ０６の前に行ってもよい。例えば、ステップＳ０６の前に未焼成の素体１１１のＸ軸方向両端面に未焼成の電極材料を塗布し、ステップＳ０６において、未焼成の素体１１１を焼結させると同時に、未焼成の電極材料を焼き付けて第１及び第２外部電極１４，１５の下地膜を形成してもよい。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサ１０では、容量形成部１８がＺ軸方向に複数に分割して設けられていてもよい。この場合、各容量形成部１８において第１及び第２内部電極１２，１３がＺ軸方向に沿って交互に配置されていればよく、容量形成部１８が切り替わる部分において第１内部電極１２又は第２内部電極１３が連続して配置されていてもよい。

また、上記実施形態では、積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は、相互に対を成す内部電極が交互に配置される積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、圧電素子などが挙げられる。

１０…積層セラミックコンデンサ
１１…素体
１２…第１内部電極
１２ａ，１３ａ…酸化領域
１３…第２内部電極
１４…第１外部電極
１５…第２外部電極
１６…積層部
１７…サイドマージン部
１８…容量形成部
１９…カバー部
２２，２３…突出部
１１１…未焼成の素体
１１６…未焼成の積層チップ
Ｓ１，Ｓ２…側面

Claims (2)

1. 第１の方向に積層された複数のセラミック層と、前記第１の方向に直交する第２の方向を向いた側面と、前記複数のセラミック層の間に配置された内部電極と、を有する未焼成の積層チップを用意し、
   前記側面にエッチング液によるエッチング処理を施すことにより、前記内部電極が前記側面から突出している突出部を形成し、
   前記側面に、絶縁性セラミックスからなり、前記突出部を被覆するサイドマージン部を設けることにより素体を作製し、
   前記素体を焼成する
   積層セラミック電子部品の製造方法。
2. 請求項１に記載の積層セラミック電子部品の製造方法であって、
   前記内部電極はニッケルを主成分とし、
   前記サイドマージン部は、マグネシウムを含み、
   前記素体を焼成することは、前記突出部にニッケル及びマグネシウムを含む酸化物を生成させることを含む
   積層セラミック電子部品の製造方法。

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