[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6472525B2 - Liquid crystal display and its gate drive device - Google Patents

Liquid crystal display and its gate drive device Download PDF

Info

Publication number
JP6472525B2
JP6472525B2 JP2017534660A JP2017534660A JP6472525B2 JP 6472525 B2 JP6472525 B2 JP 6472525B2 JP 2017534660 A JP2017534660 A JP 2017534660A JP 2017534660 A JP2017534660 A JP 2017534660A JP 6472525 B2 JP6472525 B2 JP 6472525B2
Authority
JP
Japan
Prior art keywords
thin film
film transistor
pull
circuit
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017534660A
Other languages
Japanese (ja)
Other versions
JP2018508809A (en
Inventor
▲かく▼思坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
TCL China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd, TCL China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Publication of JP2018508809A publication Critical patent/JP2018508809A/en
Application granted granted Critical
Publication of JP6472525B2 publication Critical patent/JP6472525B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、液晶ディスプレイに関し、特に液晶ディスプレイとそのゲート駆動装置に関する。 The present invention relates to a liquid crystal display, that particularly related to liquid crystal display and its gate drive.

ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）回路は、従来の液晶ディスプレイのＡｒｒａｙ工程を利用してゲート走査駆動回路をＡｒｒａｙ基板上に実装し、順次走査の駆動方式を実現させる。
それは、低い生産コストと狭額縁設計という利点を備え、各種のディスプレイに使用されている。
ＧＯＡ回路は、二つの基本機能を備えている。
一つ目は、ゲート駆動信号を出力し、パネル内のゲート電極線を駆動し、表示領域内のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，薄膜電界効果トランジスタ）をオンにし、データ線によって画素に対し充電を行う。
二つ目は、シフトレジスタ回路で、第ｎ個のゲート駆動信号の出力を完成した後、クロック制御によってｎ＋１個のゲート駆動信号を出力するとともに、これに従って伝送していくことができる。 GOA (Gat e Drive r O n Array) circuit implements the gate scanning drive circuit on Array board utilizing conventional liquid crystal display Array process, Ru to realize a driving method of the sequential scanning.
It includes the advantage of low production cost and a narrow frame design, that has been used for various display.
GOA circuit, that features two basic functions.
The first outputs a gate drive signal to drive the gate electrode lines in the panel, and TFT (Thi n Fil m Transistor, thin film field effect transistor) in the display area is turned on, the charge to the pixel by data lines the intends line.
Secondly, the shift register circuit, after completing output of the n-number of gate driving signals, and outputs the (n + 1) gate drive signals by the clock control, Ru can continue to transmit accordingly.

ＧＯＡ回路は、プルアップ回路（Ｐｕｌｌ−ｕｐ ｃｉｒｃｕｉｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、プルダウン回路（Ｐｕｌｌ−ｄｏｗｎ ｃｉｒｃｕｉｔ）と、プルダウン制御回路（Ｐｕｌｌ−ｄｏｗｎ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、電位上昇の役割をする上昇回路（Ｂｏｏｓｔ ｃｉｒｃｕｉｔ）と、からなる。
具体的に言うと、プルアップ回路の主な役割は、入力されたクロック信号（Ｃｌｏｃｋ）を、薄膜トランジスタのゲート電極に出力し、液晶ディスプレイの駆動信号とする。
プルアップ制御回路の役割は、ＧＯＡ回路の前段のステージから来る信号に応じて、プルアップ回路がオンになるのを制御する。
プルダウン回路の役割は、走査信号を出力後、急速に走査信号をプルダウンすることにより、低電位にする。
即ち、薄膜トランジスタのゲート電極の電位をプルダウンすることにより、低電位にする。
プルダウン保持回路は、走査信号とプルアップ回路の信号（通常Ｑ点と称す）をオフ状態（即ち設定された負電位）に維持し、通常は二つのプルダウン保持回路が交代して作用する。
上昇回路は、Ｑ点電位の二次上昇の役割を持ち、それによりプルアップ回路のＧ（Ｎ）を正常に出力することを保証する。 GOA circuit includes a pull-up circuit (Pull-u p circuit), a pull-up control circuit (Pull-u p contro l circuit ), a pull-down circuit (Pull-dow n circuit), the pull-down control circuit (Pull-dow n a control c ircuit), and increase circuit for the role of potential rise (Boost c ircuit), Ru Tona.
Specifically, the major role of the pull-up circuit, an input clock signal (Clock), and outputs to the gate electrode of the thin film transistor, shall be the drive signal for the liquid crystal display.
The role of the pull-up control circuit, in response to the signal coming from the preceding stage of the GOA circuit, that controls that the pull-up circuit is turned on.
The role of the pull-down circuit after the output of the scanning signal, by pulling down the rapid scanning signals, you a low potential.
That is, by pulling down the potential of the gate electrode of the thin film transistor, you a low potential.
Pull-down holding circuit maintains the signal of the scanning signal and the pull-up circuit (referred to as Normal Q point) (negative potential which is namely set) OFF state, and usually you act in alternation two pulldown hold circuit .
Lifter circuit has a role of secondary increase in Q-point potential, whereby you ensure that outputs the G (N) of the pull-up circuit correctly.

異なるＧＯＡ回路は、異なる工程を使用することができる。
ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−ｓｉｌｉｃｏｎ，低温ポリシリコン）工程は、高い電子移動度と成熟した技術という利点を具え、目下、中小サイズのディスプレイに幅広く使用されている。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，相補金属酸化物半導体）ＬＴＰＳ工程は、低消費電力、高い電子移動度、広い騒音許容限度等の利点がある。
従って、しだいにパネルメーカーに使用されるようになってきており、ＣＭＯＳ ＬＴＰＳ工程と対応するＧＯＡ回路の開発が必要である。 Different GOA circuit, Ru can use different steps.
LTPS (Low T emperature P oly- silicon, low temperature poly-silicon) process, comprising the advantage of high electron mobility and mature technology, now, that is widely used to display small and medium size.
CMOS (Complementary M etal O xide S emiconductor, complementary metal oxide semiconductor) LTPS process, low power consumption, high electron mobility, advantages there Ru such wide noise tolerance limits.
Therefore, have come to be used increasingly panel manufacturer, Ru required der development of GOA circuit corresponding to the CMOS L TPS process.

本発明は、ＣＭＯＳ工程に適用され、且つ回路の安定性を向上させることができる、液晶ディスプレイとそのゲート駆動装置を提供することを目的とする。 The present invention is applied to a CMOS process, and it is possible to improve the stability of the circuit shall be the object of providing a liquid crystal display and its gate drive.

本発明のゲート駆動装置は、
複数のシフトレジスタ回路を備えるゲート駆動装置であって、
前記複数のシフトレジスタ回路はカスケード接続されており、
各前記シフトレジスタ回路は、第一プルアップ回路と、第二プルアップ回路と、第一プルダウン回路と、第二プルダウン回路と、プルダウン制御回路とからなり、
前記第一プルアップ回路及び前記第二プルアップ回路は、前ステージのゲート駆動信号とゲート駆動信号出力端の間に直列接続され、
前記第一プルダウン回路及び第二プルダウン回路及びプルダウン制御回路は、前記プルアップ回路及び前記第二プルアップ回路と並列接続され、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号と、前記第一プルダウン回路と、前記第二プルダウン回路と、第一レベルと、第二レベルとに、カップリングされ、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号に基づいて、前記第一プルダウン回路と前記第二プルダウン回路を制御し、
前記シフトレジスタ回路はさらに、第一コンデンサと第二コンデンサを備え、
前記第一プルアップ回路は第一薄膜トランジスタを備え、前記第一薄膜トランジスタのゲート電極とソース電極は、前ステージのゲート駆動信号と接続され、
前記第二プルアップ回路は第二薄膜トランジスタを備え、前記第二薄膜トランジスタのゲート電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ソース電極は、第一クロック信号と接続され、ドレイン電極は、ゲート駆動信号出力端と接続され、
前記第一コンデンサは、前記第二薄膜トランジスタのドレイン電極とゲート電極の間にあり、
前記第一プルダウン回路はさらに、第三薄膜トランジスタを備え、前記第三薄膜トランジスタのソース電極は、前記ゲート駆動信号出力端と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二プルダウン回路はさらに、第四薄膜トランジスタを備え、前記第四薄膜トランジスタのソース電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二コンデンサの一端は、前記第一レベルと接続され、前記第二コンデンサの他端は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記プルダウン制御回路は、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第三コンデンサと、第八薄膜トランジスタとからなり、
前記第五薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、ドレイン電極は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記第六薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、
前記第七薄膜トランジスタのゲート電極は、第六薄膜トランジスタのドレイン電極と接続され、ソース電極は、前記第二レベルと接続され、ドレイン電極は、前記第五薄膜トランジスタのドレイン電極と接続され、
前記第三コンデンサは、前記第七薄膜トランジスタのソース電極とゲート電極の間に接続され、
前記第八薄膜トランジスタのゲート電極とドレイン電極とには、前記第一クロック信号の反転信号である前記第二クロック信号が入力され、ソース電極は、前記第六薄膜トランジスタのドレイン電極と接続される
ことを特徴とする。 The gate driving device of the present invention is
A gate driving device including a plurality of shift register circuits,
It said plurality of shift register circuits are cascaded,
Each of the shift register circuits includes a first pull-up circuit, a second pull-up circuit, a first pull-down circuit, a second pull-down circuit, and a pull-down control circuit.
The first pull-up circuit and the second pull-up circuit are connected in series between the gate drive signal and the gate drive signal output terminal of the previous stage,
The first pull-down circuit, the second pull-down circuit, and the pull-down control circuit are connected in parallel with the pull-up circuit and the second pull-up circuit,
The pull-down control circuit is coupled to the gate drive signal of the previous stage, the first pull-down circuit, the second pull-down circuit, a first level, and a second level,
The pull-down control circuit, based on the gate driving No. Duasyn of the previous stage, to control the said first pull-down circuit the second pull-down circuit,
It said shift register circuit further includes a first capacitor and the second capacitor,
Wherein the first pull-up circuit comprises a first thin film transistor, the gate electrode and the source over the source electrode of the first TFT is connected to the gate drive signal of the previous stage,
Said second pull-up circuit comprises a second thin film transistor, the gate electrode of the second thin film transistor is connected to the drain electrode of the first thin film transistor, the source electrode is connected to the first clock signal, a drain electrode, a gate Connected to the drive signal output terminal,
The first capacitor is between a drain electrode and a gate electrode of the second thin film transistor,
The first pull-down circuit further includes a third thin film transistor, a source electrode of the third thin film transistor is connected to the gate drive signal output terminal, and a drain electrode is connected to the first level.
The second pull-down circuit further includes a fourth thin film transistor, a source electrode of the fourth thin film transistor is connected to a drain electrode of the first thin film transistor, and a drain electrode is connected to the first level;
One end of the second capacitor is connected to the first level, the other end of the second capacitor is connected to a gate electrode of said the third TFT gate electrode of the fourth thin film transistor,
The pull-down control circuit is composed of a fifth thin film transistor, and the sixth thin film transistor, and the seventh thin film transistor, and a third capacitor, and the eighth thin film transistor,
The gate electrode of the fifth thin film transistor is connected to the gate drive signal of the previous stage, the source electrode is connected to the first level, and the drain electrode is the gate electrode of the third thin film transistor and the gate of the fourth thin film transistor. Connected to the electrode,
A gate electrode of the sixth thin film transistor is connected to the gate drive signal of the previous stage, and a source electrode is connected to the first level;
A gate electrode of the seventh thin film transistor is connected to a drain electrode of the sixth thin film transistor; a source electrode is connected to the second level; and a drain electrode is connected to the drain electrode of the fifth thin film transistor;
The third capacitor is connected between a source electrode and a gate electrode of the seventh thin film transistor;
The eighth thin film transistor is the gate electrode and the drain electrode of said second clock signal is an inverted signal of the first clock signal is input, a source electrode, Ru is connected to the drain electrode of the sixth thin film transistor
It is characterized by that.

本発明では、
前記第一レベルは、高レベルであり、
前記第二レベルは、低レベルである
ことが好ましい。 In the present invention,
Before Symbol first level is a high level,
The second level, Ru low levels der
It is preferable.

本発明では、
前記第一薄膜トランジスタと、第二薄膜トランジスタと、第三薄膜トランジスタと、第四薄膜トランジスタと、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第八薄膜トランジスタとは、いずれもＰ型ＭＯＳトランジスタである
ことが好ましい。 In the present invention,
The first thin film transistor, the second thin film transistor, the third thin film transistor, the fourth thin film transistor, the fifth thin film transistor, the sixth thin film transistor, the seventh thin film transistor, and the eighth thin film transistor are all P-type MOS transistors . Ru Oh
It is preferable.

本発明の液晶ディスプレイは、前記ゲート駆動装置と、液晶表示パネルと、を備えることを特徴とする。 Liquid crystal display of the present invention is characterized by comprising as the gate drive device, a liquid crystal display panel.

上記案による、本発明の有益な効果は以下の通りである。
本発明のプルダウン制御回路は、前ステージのゲート駆動信号と、第一プルダウン回路と、第二プルダウン回路と、第一レベルと第二レベルとにカップリングされ、プルダウン制御回路は、前ステージのゲート駆動信号に基づいて、第一プルダウン回路と第二プルダウン回路を制御し、ＣＭＯＳ工程に適用され、且つ回路の安定性を向上させる。 By the upper Symbol proposal, the beneficial effects of the present invention is as shown below.
The pull-down control circuit of the present invention is coupled to the gate drive signal of the previous stage, the first pull-down circuit, the second pull-down circuit, the first level and the second level. based on the drive signal, and controls the first pull-down circuit and a second pull-down circuit is applied to a CMOS process, and Ru improve the stability of the circuit.

本発明の実施例のゲート駆動装置の構造を示した概略図である。 Ru schematic der showing a structure of a gate drive apparatus according to an embodiment of the present invention. 図１が示すシフトレジスタ回路の回路図である。 Figure 1 is Ru circuit diagram der of the shift register circuit shown. 図１が示すゲート駆動装置のシーケンス図である。 Figure 1 is Ru sequence diagram der of a gate drive apparatus shown. 本発明実施例の液晶パネルの構造を示した概略図である。 Ru schematic der showing a structure of a liquid crystal panel of the present invention embodiment.

以下では、図と実施例を用いて、本発明について詳細な説明を行う。 In the following, with reference to the embodiment of FIG, intends row will be described in detail the present invention.

図１を参照する。
図１は、本発明の実施例のゲート駆動装置の構造を示した概略図である。
図１が示す、本実施例の掲示のゲート駆動装置１０は、複数のシフトレジスタ回路１１を備え、複数のシフトレジスタ回路１１は、カスケード接続されている。 That reference to Figure 1.
Figure 1 is a Ru schematic diagram der showing a structure of a gate drive apparatus according to an embodiment of the present invention.
Figure 1 shows, the gate drive device 10 of the posting of this embodiment includes a plurality of shift register 11, a plurality of shift register circuits 11 are cascaded.

図２を参照する。
シフトレジスタ回路１１は、第一プルアップ回路１１１と、第二プルアップ回路１１２と、第一プルダウン回路１１３と、第二プルダウン回路１１４と、プルダウン制御回路１１５と、第一コンデンサＣ１と、第二コンデンサＣ２と、第三コンデンサＣ３と、からなる。
その内、第一プルアップ回路１１１及び第二プルアップ回路１１２は、前ステージのゲート駆動信号Ｇ（ｎ−１）とゲート駆動信号出力端Ｇ（ｎ）の間に直列接続され、第一プルダウン回路１１３及び第二プルダウン回路１１４及びプルダウン制御回路１１５は、第一プルアップ回路１１１及び第二プルアップ回路１１２と並列接続され、プルダウン回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）と、第一プルダウン回路１１３と、第二プルダウン回路１１４と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされ、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）に基づいて、第一プルダウン回路１１３と第二プルダウン回路１１４を制御する。 That reference to Figure 2.
The shift register circuit 11 includes a first pull-up circuit 111, a second pull-up circuit 112, a first pull-down circuit 113, a second pull-down circuit 114, a pull-down control circuit 115, a first capacitor C1, and a second a capacitor C2, a third capacitor C3, Ru Tona.
Among them, the first pull-up circuit 111 and the second pull-up circuit 112 are connected in series between the gate drive signal G (n−1) and the gate drive signal output terminal G (n) of the previous stage, and the first pull-up circuit 111 The circuit 113, the second pull-down circuit 114, and the pull-down control circuit 115 are connected in parallel with the first pull-up circuit 111 and the second pull-up circuit 112, and the pull-down circuit 115 includes the gate drive signal G (n−1) of the previous stage. When, the first pull-down circuit 113, a second pull-down circuit 114, a first level Vgh, on the second level Vgl, the coupling, pull-down control circuit 115 driving the gate of the previous stage Duasyn No. G (n based on -1), that controls the first pull-down circuit 113 and the second pull-down circuit 114.

そのうち、第一プルアップ回路１１１はさらに、第一薄膜トランジスタＴ１を備え、第一薄膜トランジスタＴ１のゲート電極とソース電極は、前ステージのゲート駆動信号Ｇ（ｎ−１）に接続される。
第二プルアップ回路１１２は、第二薄膜トランジスタＴ２を備え、第二薄膜トランジスタＴ２のゲート電極は、第一薄膜トランジスタＴ１のドレイン電極と接続され、第二薄膜トランジスタＴ２のソース電極は、第一クロック信号ＣＫと接続され、第二薄膜トランジスタＴ２のドレイン電極は、ゲート電極駆動信号出力端Ｇ（ｎ）と接続され、第一コンデンサＣ１は、第二薄膜トランジスタＴ２のゲート電極とドレイン電極の間に接続される。
第一プルダウン回路１１３は、第三薄膜トランジスタＴ３を備え、第三薄膜トランジスタＴ３のソース電極はゲート電極駆動信号出力端Ｇ（ｎ）と接続され、第三薄膜トランジスタＴ３のドレイン電極は、第一レベルＶｇｈと接続される。
第二プルダウン回路１１４は、第四薄膜トランジスタＴ４を備え、第四薄膜トランジスタＴ４のソース電極は、第一薄膜トランジスタＴ１のドレイン電極と接続され、第四薄膜トランジスタＴ４のドレイン電極は、第一レベルＶｇｈと接続される。
第二コンデンサＣ２の一端は、第一レベルＶｇｈと接続され、第二コンデンサＣ２の他端は、第三薄膜トランジスタＴ３のゲート電極と第四薄膜トランジスタＴ４のゲート電極に接続される。
プルダウン制御回路１１５は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と、第三薄膜トランジスタＴ３のゲート電極と、第四薄膜トランジスタＴ４のゲート電極と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされ、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）に基づいて、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４の作動を制御する。
即ち第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４を導通或いは切断させる。 Among them, the first pull-up circuit 111 further includes a first thin film transistor T1, the gate electrode and the source electrode of the first thin film transistor T1 is, Ru is connected to the gate driving signal G of the previous stage (n-1).
The second pull-up circuit 112 includes a second thin film transistor T2, the gate electrode of the second thin film transistor T2 is connected to the drain electrode of the first thin film transistor T1, and the source electrode of the second thin film transistor T2 is connected to the first clock signal CK. is connected, the drain electrode of the second thin film transistor T2 is connected to a gate electrode driving signal output terminal G (n), a first capacitor C1, Ru is connected between the gate electrode and the drain electrode of the second thin film transistor T2.
The first pull-down circuit 113 includes a third thin film transistor T3, the source electrode of the third thin film transistor T3 is connected to the gate electrode drive signal output terminal G (n), and the drain electrode of the third thin film transistor T3 is connected to the first level Vgh. Ru is connected.
The second pull-down circuit 114 includes a fourth thin film transistor T4, the source electrode of the fourth thin film transistor T4 is connected to the drain electrode of the first thin film transistor T1, and the drain electrode of the fourth thin film transistor T4 is connected to the first level Vgh. The
One end of the second capacitor C2 is connected to the first level Vgh, the other end of the second capacitor C2, Ru is connected to the gate electrode and the gate electrode of the fourth thin film transistor T4 of the third thin film transistor T3.
The pull-down control circuit 115 includes the gate electrode drive signal G (n−1) of the previous stage, the gate electrode of the third thin film transistor T3, the gate electrode of the fourth thin film transistor T4, the first level Vgh, and the second level Vgl. to, the coupling, pull-down control circuit 115, based on the gate of the previous stage driving Duasyn No. G (n-1), that controls the third TFT T3 of the operation of the fourth thin film transistor T4.
That Ru and third TFT T3 of the fourth thin film transistor T4 into conduction or cutting.

そのうち、プルダウン制御回路１１５は、第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８と、からなる。
第五薄膜トランジスタＴ５のゲート電極は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と接続され、第五薄膜トランジスタＴ５のソース電極は、第一レベルＶｇｈと接続され、第五薄膜トランジスタＴ５のドレイン電極は、第三薄膜トランジスタＴ３のゲート電極及び第四薄膜トランジスタＴ４のゲート電極に接続される。
第六薄膜トランジスタＴ６のゲート電極は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と接続され、第六薄膜トランジスタＴ６のソース電極は、第一レベルＶｇｈと接続される。
第七薄膜トランジスタＴ７のゲート電極は、第六薄膜トランジスタＴ６のドレイン電極と接続され、第七薄膜トランジスタＴ７のソース電極は、第二レベルＶｇｌと接続され、第七薄膜トランジスタＴ７のドレイン電極は、第五薄膜トランジスタＴ５のドレイン電極と接続され、第三コンデンサＣ３は、第七薄膜トランジスタＴ７のソース電極とゲート電極の間に接続される。
第八薄膜トランジスタＴ８のゲート電極とドレイン電極には第二クロック信号ＸＣＫが入力され、第八トランジスタＴ８のソース電極は、第六薄膜トランジスタＴ６のドレイン電極と接続される。
第二クロック信号ＸＣＫは、第一クロック信号を反転した信号である。 Among them, the pull-down control circuit 115, a fifth thin film transistor T5, a sixth thin film transistor T6, a seventh thin film transistor T7, the eighth thin film transistor T8, Ru Tona.
The gate electrode of the fifth thin film transistor T5 is connected to the previous stage gate electrode drive signal G (n-1), the source electrode of the fifth thin film transistor T5 is connected to the first level Vgh, and the drain electrode of the fifth thin film transistor T5. is Ru is connected to the gate electrode and the gate electrode of the fourth thin film transistor T4 of the third thin film transistor T3.
The gate electrode of the sixth thin film transistor T6 is connected to a gate electrode driving signal G of the previous stage (n-1), the source electrode of the sixth thin film transistor T6 is Ru is coupled to a level Vgh.
The gate electrode of the seventh thin film transistor T7 is connected to the drain electrode of the sixth thin film transistor T6, the source electrode of the seventh thin film transistor T7 is connected to the second level Vgl, and the drain electrode of the seventh thin film transistor T7 is connected to the fifth thin film transistor T5. connected to the drain electrode of the third capacitor C3, Ru is connected between the source electrode and the gate electrode of the seventh thin film transistor T7.
The gate electrode and the drain electrodes of the eighth thin film transistor T8 is input a second clock signal XCK, the source electrode of the eighth transistor T8 is Ru is connected to the drain electrode of the sixth thin film transistor T6.
The second clock signal XCK is a signal obtained by inverting the first clock signal.

本実施例において、第一レベルＶｇｈは、高レベルであるのが好ましく、第二レベルＶｇｌは、低レベルであるのが好ましい。
第一薄膜トランジスタＴ１と、第二薄膜トランジスタＴ２と、第三薄膜トランジスタＴ３と、第四薄膜トランジスタＴ４と、第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８とは、いずれもＰ型ＭＯＳトランジスタであり、その他実施例において、本領域の技術者は、さらに上述の薄膜トランジスタをその他電界効果トランジスタ（例えばＮ型ＭＯＳトランジスタ）として設けることができる。 In this embodiment, the first level Vgh is preferably at a high level, the second level Vgl is not preferred and even at low levels.
The first thin film transistor T1, the second thin film transistor T2, the third thin film transistor T3, the fourth thin film transistor T4, the fifth thin film transistor T5, the sixth thin film transistor T6, the seventh thin film transistor T7, and the eighth thin film transistor T8 is also a P-type MO S transistor, in other embodiments, those of skill in the area, Ru can further provided the above-mentioned thin film transistors as other field-effect transistor (e.g. N-type MO S transistor).

以下では、図３が示すシーケンス図を用いて、ゲート駆動装置１０の作動原理の詳細な説明を行う。 In the following, with reference to a sequence diagram shown in FIG. 3, intends detailed line description of the operation principle of the gate drive device 10.

第一時間ｔ１において、前ステージのゲート駆動信号Ｇ（ｎ−１）は低レベルであり、第一薄膜トランジスタＴ１は導通し、第一クロック信号ＣＫは高レベルであり、第二薄膜トランジスタＴ２のゲート電極は低レベルであり、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５及び第六薄膜トランジスタＴ６は、いずれも導通し、第七薄膜トランジスタＴ７のゲート電極及び第八薄膜トランジスタＴ８のソース電極は、いずれも高レベルであり、第七薄膜トランジスタＴ７は切断され、第八薄膜トランジスタＴ８は導通する。
第三薄膜トランジスタＴ３のゲート電極及び第四薄膜トランジスタＴ４のゲート電極は、高レベルであり、第三薄膜トランジスタＴ３及び第四薄膜トランジスタＴ４はいずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ち、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、高レベルである。 In the first hour t1, the gate of the previous stage driving Duasyn No. G (n-1) is a low level, the first thin film transistor T1 is conductive, the first clock signal CK is at a high level, the second TFT T2 the gate electrode is a low level, the second thin film transistor T2 is you conduct.
The fifth thin film transistor T5 and the sixth thin film transistor T6 are both conductive, the gate electrode of the seventh thin film transistor T7 and the source electrode of the eighth thin film transistor T8 are both high level, the seventh thin film transistor T7 is disconnected, thin film transistor T8 is you conduction.
The gate electrode and the gate electrode of the fourth thin film transistor T4 of the third thin film transistor T3 is at a high level, the third thin film transistor T3 and the fourth TFT T4 is Ru are both disconnected.
Therefore, the signal gate drive Duasyn signal output terminal G (n) is output, Ru der similarly to the first clock signal CK.
That is, the signal gate driving signal output terminal G (n) is output, Ru high der.

第二時間ｔ２において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、低レベルから高レベルに変化し、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、高レベルから低レベルに変化し、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８とは、いずれも切断され、第三薄膜トランジスタＴ３及び第四薄膜トランジスタＴ４は、いずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ち、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、高レベルから低レベルに変化する。 At the second time t2, the gate drive signal G (n−1) of the previous stage changes from the low level to the high level, the first thin film transistor T1 is disconnected, and the first clock signal CK changes from the high level to the low level. changes, the second thin film transistor T2 is you conduct.
A fifth thin film transistor T5, a sixth thin film transistor T6, a seventh thin film transistor T7, the eighth thin film transistor T8, both cleaved, the third thin film transistor T3 and the fourth TFT T4 are both Ru is disconnected.
Therefore, the signal gate driving signal output terminal G (n) is output, Ru der similarly to the first clock signal CK.
That is, the signal gate driving signal output terminal G (n) is output, you change from the high level to the low level.

第三時間ｔ３において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、高レベルであり、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、低レベルであり、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８は、いずれも切断され、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４は、いずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ちゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、低レベルである。 At the third time t3, the gate drive signal G (n−1) of the previous stage is at a high level, the first thin film transistor T1 is disconnected, the first clock signal CK is at a low level, and the second thin film transistor T2 is you conduction.
The fifth thin film transistor T5, the sixth thin film transistor T6, a seventh thin film transistor T7, the eighth thin film transistor T8 is, both are disconnected, and the third thin film transistor T3 fourth thin film transistor T4 are both Ru is disconnected.
Therefore, the signal gate driving signal output terminal G (n) is output, Ru der similarly to the first clock signal CK.
That signal gate driving signal output terminal G (n) is output, Ru low levels der.

第四時間ｔ４において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、高レベルであり、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、低レベルから高レベルに変化し、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と第六薄膜トランジスタＴ６は切断され、第八薄膜トランジスタＴ８は導通し、第七薄膜トランジスタＴ７は導通し、第三薄膜トランジスタＴ３のゲート電極と第四薄膜トランジスタＴ４のゲート電極は、いずれも低レベルであり、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４は導通し、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、持続的に高レベルである。 At the fourth time t4, the gate drive signal G (n−1) of the previous stage is at a high level, the first thin film transistor T1 is disconnected, and the first clock signal CK is changed from a low level to a high level. two thin film transistor T2 is you conduction.
The fifth thin film transistor T5 and the sixth thin film transistor T6 are disconnected, the eighth thin film transistor T8 is conductive, the seventh thin film transistor T7 is conductive, and the gate electrode of the third thin film transistor T3 and the gate electrode of the fourth thin film transistor T4 are both low level. , and the the third thin film transistor T3 fourth TFT T4 conducting, the signal gate driving signal output terminal G (n) is output, Ru persistently high levels der.

本実施例において、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）と、第三薄膜トランジスタＴ３のゲート電極と、第四薄膜トランジスタＴ４のゲート電極と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされることにより、プルダウン制御回路１１５は、前ステージのゲート駆動振動Ｇ（ｎ−１）に基づいて、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４を制御する。
本実施例は、ＣＭＯＳ工程に適用され、且つ回路の安定性を増加させ、クロック信号の数を減少させる。 In this embodiment, the pull-down control circuit 115 includes the previous stage gate drive signal G (n−1), the gate electrode of the third thin film transistor T3, the gate electrode of the fourth thin film transistor T4, the first level Vgh, in a two-level Vgl, by being coupled, the pull-down control circuit 115, based on the previous stage of the gate driving vibration G (n-1), that controls the third TFT T3 of the fourth thin film transistor T4.
This embodiment is applied to a CMOS process, and increases the stability of the circuit, Ru reduces the number of clock signals.

本発明はさらに、液晶ディスプレイを提供する。
図４を参照する。
本実施例の掲示の液晶ディスプレイ２０は、液晶表示パネル２１とゲート駆動装置２２からなり、ゲート駆動装置２２は、液晶表示パネル２１と接続され、且つゲート駆動装置２２は、液晶表示パネル２１に走査駆動信号を提供するのに用いられる。
前記ゲート駆動装置２２は、上記実施例の掲示のゲート駆動装置１０であるが、ここでは説明を繰り返さない。 The present invention further that provides a liquid crystal display.
That reference to FIG.
The posted liquid crystal display 20 of this embodiment includes a liquid crystal display panel 21 and a gate driving device 22, the gate driving device 22 is connected to the liquid crystal display panel 21, and the gate driving device 22 scans the liquid crystal display panel 21. Ru is used to provide a driving signal.
The gate drive device 22 is a gate drive device 10 of the posting of the above embodiment, where not a repeated explanation.

上記内容をまとめると、本発明のプルダウン制御回路は、前ステージのゲート駆動信号と、第三薄膜トランジスタのゲート電極と、第四薄膜トランジスタのゲート電極と、第一レベルと、第二レベルとに、カップリングされ、プルダウン制御回路は、前ステージのゲート駆動制御信号に基づいて、第三薄膜トランジスタと第四薄膜トランジスタを制御する。
本発明は、ＣＭＯＳ工程に適用され、且つ回路の安定性を増加させる。 In summary, the pull-down control circuit according to the present invention is coupled to the previous stage gate drive signal, the gate electrode of the third thin film transistor, the gate electrode of the fourth thin film transistor, the first level, and the second level. is a ring, the pull-down control circuit, based on the gate drive control signal of the previous stage, that controls the third TFT and the fourth TFT.
The present invention is applied to a CMOS process, and Ru increases the stability of the circuit.

以上前記の内容は、本発明の実施例に過ぎず、本発明の特許請求の範囲を制限するものではない。
本発明の明細書と図の内容を用いて行った同様の効果をもつ構造や同様の効果をもつ工程の変更（或いは、間接的にその他関係のある技術領域に運用したもの）は、同様にいずれも、本発明の特許の保護範囲に含まれる。 Or the contents are only examples of the present invention, intended to limit the scope of the claims of the present invention have Na.
Changes in the structure having the same effect and the process having the same effect (or indirectly applied to other related technical areas) performed using the contents of the description and drawings of the present invention are similarly applied. both Ru contained in the scope of patent protection of the present invention.

１０ ゲート駆動装置
１１ シフトレジスタ回路
１１１ 第一プルアップ回路
１１２ 第二プルアップ回路
１１３ 第一プルダウン回路
１１４ 第二プルダウン回路
１１５ プルダウン制御回路
２０ 液晶ディスプレイ
２１ 液晶表示パネル
２２ ゲート駆動装置
Ｃ１ 第一コンデンサ
Ｃ２ 第二コンデンサ
Ｃ３ 第三コンデンサ
ＣＫ 第一クロック信号
Ｇ（ｎ−１）ゲート駆動信号
Ｇ（ｎ） ゲート駆動信号出力端
Ｔ１ 第一薄膜トランジスタ
Ｔ２ 第二薄膜トランジスタ
Ｔ３ 第三薄膜トランジスタ
Ｔ４ 第四薄膜トランジスタ
Ｔ５ 第五薄膜トランジスタ
Ｔ６ 第六薄膜トランジスタ
Ｔ７ 第七薄膜トランジスタ
Ｔ８ 第八薄膜トランジスタ
ｔ２ 第二時間
ｔ３ 第三時間
ｔ４ 第四時間
Ｖｇｈ 第一レベル
Ｖｇｌ 第二レベル DESCRIPTION OF SYMBOLS 10 Gate drive device 11 Shift register circuit 111 First pull-up circuit 112 Second pull-up circuit 113 First pull-down circuit 114 Second pull-down circuit 115 Pull-down control circuit 20 Liquid crystal display 21 Liquid crystal display panel 22 Gate drive device C1 First capacitor C2 Second capacitor C3 Third capacitor CK First clock signal G (n-1) Gate drive signal G (n) Gate drive signal output terminal T1 First thin film transistor T2 Second thin film transistor T3 Third thin film transistor T4 Fourth thin film transistor T5 Fifth thin film transistor T6 6th thin film transistor T7 7th thin film transistor T8 8th thin film transistor t2 2nd time t3 3rd time t4 4th time Vgh 1st level Vgl 2nd level

Claims (4)

複数のシフトレジスタ回路を備えるゲート駆動装置であって、
前記複数のシフトレジスタ回路はカスケード接続されており、
各前記シフトレジスタ回路は、第一プルアップ回路と、第二プルアップ回路と、第一プルダウン回路と、第二プルダウン回路と、プルダウン制御回路とからなり、
前記第一プルアップ回路及び前記第二プルアップ回路は、前ステージのゲート駆動信号とゲート駆動信号出力端の間に直列接続され、
前記第一プルダウン回路及び第二プルダウン回路及びプルダウン制御回路は、前記プルアップ回路及び前記第二プルアップ回路と並列接続され、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号と、前記第一プルダウン回路と、前記第二プルダウン回路と、第一レベルと、第二レベルとに、カップリングされ、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号に基づいて、前記第一プルダウン回路と前記第二プルダウン回路を制御し、
前記シフトレジスタ回路はさらに、第一コンデンサと第二コンデンサを備え、
前記第一プルアップ回路は第一薄膜トランジスタを備え、前記第一薄膜トランジスタのゲート電極とソース電極は、前ステージのゲート駆動信号と接続され、
前記第二プルアップ回路は第二薄膜トランジスタを備え、前記第二薄膜トランジスタのゲート電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ソース電極は、第一クロック信号と接続され、ドレイン電極は、ゲート駆動信号出力端と接続され、
前記第一コンデンサは、前記第二薄膜トランジスタのドレイン電極とゲート電極の間にあり、
前記第一プルダウン回路はさらに、第三薄膜トランジスタを備え、前記第三薄膜トランジスタのソース電極は、前記ゲート駆動信号出力端と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二プルダウン回路はさらに、第四薄膜トランジスタを備え、前記第四薄膜トランジスタのソース電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二コンデンサの一端は、前記第一レベルと接続され、前記第二コンデンサの他端は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記プルダウン制御回路は、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第三コンデンサと、第八薄膜トランジスタとからなり、
前記第五薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、ドレイン電極は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記第六薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、
前記第七薄膜トランジスタのゲート電極は、第六薄膜トランジスタのドレイン電極と接続され、ソース電極は、前記第二レベルと接続され、ドレイン電極は、前記第五薄膜トランジスタのドレイン電極と接続され、
前記第三コンデンサは、前記第七薄膜トランジスタのソース電極とゲート電極の間に接続され、
前記第八薄膜トランジスタのゲート電極とドレイン電極とには、前記第一クロック信号の反転信号である前記第二クロック信号が入力され、ソース電極は、前記第六薄膜トランジスタのドレイン電極と接続される
ことを特徴とするゲート駆動装置。 A gate driving device including a plurality of shift register circuits,
It said plurality of shift register circuits are cascaded,
Each of the shift register circuits includes a first pull-up circuit, a second pull-up circuit, a first pull-down circuit, a second pull-down circuit, and a pull-down control circuit.
The first pull-up circuit and the second pull-up circuit are connected in series between the gate drive signal and the gate drive signal output terminal of the previous stage,
The first pull-down circuit, the second pull-down circuit, and the pull-down control circuit are connected in parallel with the pull-up circuit and the second pull-up circuit,
The pull-down control circuit is coupled to the gate drive signal of the previous stage, the first pull-down circuit, the second pull-down circuit, a first level, and a second level,
The pull-down control circuit, based on the gate driving No. Duasyn of the previous stage, to control the said first pull-down circuit the second pull-down circuit,
It said shift register circuit further includes a first capacitor and the second capacitor,
Wherein the first pull-up circuit comprises a first thin film transistor, the gate electrode and the source over the source electrode of the first TFT is connected to the gate drive signal of the previous stage,
Said second pull-up circuit comprises a second thin film transistor, the gate electrode of the second thin film transistor is connected to the drain electrode of the first thin film transistor, the source electrode is connected to the first clock signal, a drain electrode, a gate Connected to the drive signal output terminal,
The first capacitor is between a drain electrode and a gate electrode of the second thin film transistor,
The first pull-down circuit further includes a third thin film transistor, a source electrode of the third thin film transistor is connected to the gate drive signal output terminal, and a drain electrode is connected to the first level.
The second pull-down circuit further includes a fourth thin film transistor, a source electrode of the fourth thin film transistor is connected to a drain electrode of the first thin film transistor, and a drain electrode is connected to the first level;
One end of the second capacitor is connected to the first level, the other end of the second capacitor is connected to a gate electrode of said the third TFT gate electrode of the fourth thin film transistor,
The pull-down control circuit is composed of a fifth thin film transistor, and the sixth thin film transistor, and the seventh thin film transistor, and a third capacitor, and the eighth thin film transistor,
The gate electrode of the fifth thin film transistor is connected to the gate drive signal of the previous stage, the source electrode is connected to the first level, and the drain electrode is the gate electrode of the third thin film transistor and the gate of the fourth thin film transistor. Connected to the electrode,
A gate electrode of the sixth thin film transistor is connected to the gate drive signal of the previous stage, and a source electrode is connected to the first level;
A gate electrode of the seventh thin film transistor is connected to a drain electrode of the sixth thin film transistor; a source electrode is connected to the second level; and a drain electrode is connected to the drain electrode of the fifth thin film transistor;
The third capacitor is connected between a source electrode and a gate electrode of the seventh thin film transistor;
The eighth thin film transistor is the gate electrode and the drain electrode of the said second clock signal is an inverted signal of the first clock signal is input, a source electrode, Ru is connected to the drain electrode of the sixth thin film transistor
Gate drive device, characterized in that. 請求項１に記載のゲート駆動装置において、
前記第一レベルは、高レベルであり、
前記第二レベルは、低レベルである
ことを特徴とするゲート駆動装置。 The gate driving device according to claim 1,
Before Symbol first level is a high level,
The second level, Ru low levels der
Gate drive device, characterized in that. 請求項１または請求項２に記載のゲート駆動装置において、
前記第一薄膜トランジスタと、第二薄膜トランジスタと、第三薄膜トランジスタと、第四薄膜トランジスタと、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第八薄膜トランジスタとは、いずれもＰ型ＭＯＳトランジスタである
ことを特徴とするゲート駆動装置。 In the gate drive device according to claim 1 or 2,
The first thin film transistor, the second thin film transistor, the third thin film transistor, the fourth thin film transistor, the fifth thin film transistor, the sixth thin film transistor, the seventh thin film transistor, and the eighth thin film transistor are all P-type MOS transistors . Ru Oh
Gate drive device, characterized in that. 請求項１から請求項３のいずれかに記載のゲート駆動装置と、液晶表示パネルと、を備えることを特徴とする液晶ディスプレイ。 Liquid crystal display to claim 1 and a gate driving device according to claim 3, characterized in that it comprises a liquid crystal display panel.
JP2017534660A 2014-12-30 2015-01-12 Liquid crystal display and its gate drive device Active JP6472525B2 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201410850940.X 2014-12-30
CN201410850940.XA CN104517577B (en) 2014-12-30 2014-12-30 Liquid crystal indicator and gate drivers thereof
PCT/CN2015/070517 WO2016106823A1 (en) 2014-12-30 2015-01-12 Liquid crystal display device and gate driver thereof

Publications (2)

Publication Number Publication Date
JP2018508809A JP2018508809A (en) 2018-03-29
JP6472525B2 true JP6472525B2 (en) 2019-02-20

Family

ID=52792792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017534660A Active JP6472525B2 (en) 2014-12-30 2015-01-12 Liquid crystal display and its gate drive device

Country Status (8)

Country Link
US (1) US9620073B2 (en)
JP (1) JP6472525B2 (en)
KR (1) KR101989721B1 (en)
CN (1) CN104517577B (en)
DE (1) DE112015005395B4 (en)
GB (1) GB2547577B (en)
RU (1) RU2673701C1 (en)
WO (1) WO2016106823A1 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104809978B (en) * 2015-05-21 2017-05-17 京东方科技集团股份有限公司 Shifting register unit, driving method of shifting register unit, grid driving circuit and display device
CN105741802B (en) * 2016-03-28 2018-01-30 京东方科技集团股份有限公司 Shift register cell and its driving method, gate driving circuit, display device
CN106097978B (en) * 2016-08-19 2018-08-03 京东方科技集团股份有限公司 Shifting deposit unit, shift register, gate driving circuit and display device
CN106128397B (en) 2016-08-31 2019-03-15 深圳市华星光电技术有限公司 A kind of GOA driving unit and driving circuit
CN106205538A (en) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 A kind of GOA driver element and drive circuit
CN107452318B (en) * 2017-09-20 2020-04-28 京东方科技集团股份有限公司 Reset control module, driving method thereof, shift register unit and display device
CN108039150B (en) * 2017-11-16 2020-05-19 武汉华星光电半导体显示技术有限公司 Shift register circuit and shift register unit
CN108172165B (en) * 2018-01-03 2019-12-10 京东方科技集团股份有限公司 shift register circuit, driving method and display device
CN108231024B (en) * 2018-01-07 2019-12-10 苏州市相城区黄桥工业园经济发展有限公司 Liquid crystal display device for vibration environment
TWI690931B (en) * 2019-03-08 2020-04-11 友達光電股份有限公司 Gate driving circuit and shift register controlling method
TWI731820B (en) * 2020-12-08 2021-06-21 友達光電股份有限公司 Shift register circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242244B1 (en) * 1997-08-09 2000-02-01 구본준 Scanning circuit
KR100803163B1 (en) * 2001-09-03 2008-02-14 삼성전자주식회사 Liquid crystal display apparatus
US7486269B2 (en) * 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
JP2008131407A (en) * 2006-11-22 2008-06-05 Matsushita Electric Ind Co Ltd Solid-state imaging element and imaging apparatus using same
TWI380274B (en) * 2008-02-21 2012-12-21 Chunghwa Picture Tubes Ltd Shift register and liquid crystal display (lcd)
TWI386904B (en) * 2008-05-12 2013-02-21 Chimei Innolux Corp Flat display
CN101533623A (en) * 2009-02-26 2009-09-16 深圳华映显示科技有限公司 Gate drive for inhibiting drift of a critical voltage
BR112012000498A2 (en) * 2009-07-10 2020-08-11 Sharp Kabushiki Kaisha display device
CN101673582B (en) * 2009-10-28 2013-03-20 友达光电股份有限公司 Shift cache circuit
US20120242630A1 (en) * 2009-12-28 2012-09-27 Sharp Kabushiki Kaisha Shift register
US8537094B2 (en) * 2010-03-24 2013-09-17 Au Optronics Corporation Shift register with low power consumption and liquid crystal display having the same
TWI433459B (en) * 2010-07-08 2014-04-01 Au Optronics Corp Bi-directional shift register
KR101552420B1 (en) * 2011-05-23 2015-09-10 샤프 가부시키가이샤 Scanning signal line driving circuit, display device provided therewith, and scanning signal line driving method
TWI527007B (en) * 2011-11-25 2016-03-21 元太科技工業股份有限公司 Driver circuit
CN102629461A (en) * 2012-02-21 2012-08-08 北京京东方光电科技有限公司 Shift register, array substrate driving circuit and display apparatus
TWI473059B (en) * 2013-05-28 2015-02-11 Au Optronics Corp Shift register circuit
CN103680453B (en) * 2013-12-20 2015-09-16 深圳市华星光电技术有限公司 Array base palte horizontal drive circuit
CN103928007B (en) * 2014-04-21 2016-01-20 深圳市华星光电技术有限公司 A kind of GOA circuit for liquid crystal display and liquid crystal indicator
CN104064160B (en) * 2014-07-17 2016-06-15 深圳市华星光电技术有限公司 There is the gate driver circuit of self-compensating function

Also Published As

Publication number Publication date
RU2673701C1 (en) 2018-11-29
JP2018508809A (en) 2018-03-29
GB2547577A (en) 2017-08-23
CN104517577B (en) 2016-10-12
US20160343334A1 (en) 2016-11-24
KR101989721B1 (en) 2019-06-14
GB201706904D0 (en) 2017-06-14
GB2547577B (en) 2021-07-14
CN104517577A (en) 2015-04-15
WO2016106823A1 (en) 2016-07-07
DE112015005395T5 (en) 2017-08-24
KR20170138075A (en) 2017-12-14
US9620073B2 (en) 2017-04-11
DE112015005395B4 (en) 2021-01-21

Similar Documents

Publication Publication Date Title
JP6472525B2 (en) Liquid crystal display and its gate drive device
US9305509B2 (en) Shift register unit, gate driving circuit and display apparatus
US9881543B2 (en) Shift register unit, method for driving the same, shift register, and display device
US9564097B2 (en) Shift register, stage-shift gate driving circuit and display panel
KR102019578B1 (en) GOA circuit and liquid crystal display
US9489907B2 (en) Gate driver circuit basing on IGZO process
US9472155B2 (en) Gate driver circuit basing on IGZO process
JP6488388B2 (en) Gate drive circuit and shift register
JP2018507433A (en) GOA circuit used in liquid crystal display device
CN102800289A (en) Shift register and drive method, gird drive device, and display device thereof
CN103915074B (en) A kind of shift register cell, gate drive apparatus and display panel
JP2018507426A (en) GOA circuit for liquid crystal display
CN102270434A (en) Display driving circuit
WO2014166251A1 (en) Shift register unit and gate drive circuit
JP6555842B2 (en) GOA circuit, driving method thereof, and liquid crystal display
JP6773305B2 (en) GOA circuit and liquid crystal display
TW201814686A (en) High stability shift register with adjustable pulse width
CN108417183B (en) Shift register and driving method thereof, gate drive circuit and display device
CN104517578B (en) Display device and grid drive circuit thereof
US20170263330A1 (en) Gate drive circuit and shift register circuit
US20160189658A1 (en) Display device and gate driving circuti thereof
CN108022548B (en) Scanning direction control circuit, grid drive circuit and display device
JP2020522000A (en) GOA circuit and liquid crystal display
CN100483241C (en) Liquid crystal display devic,e grid driving circuit and its driving circuit unit
TW201802796A (en) Display panel

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190122

R150 Certificate of patent or registration of utility model

Ref document number: 6472525

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250