JP6459317B2 - Organic electroluminescence device and electronic device - Google Patents
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- 238000005401 electroluminescence Methods 0.000 title claims description 42
- 239000003990 capacitor Substances 0.000 claims description 157
- 230000000149 penetrating effect Effects 0.000 claims description 80
- 239000010410 layer Substances 0.000 description 1433
- 239000000758 substrate Substances 0.000 description 175
- 230000003287 optical effect Effects 0.000 description 36
- 239000004020 conductor Substances 0.000 description 33
- 238000000034 method Methods 0.000 description 27
- 230000000694 effects Effects 0.000 description 26
- 230000008878 coupling Effects 0.000 description 25
- 238000010168 coupling process Methods 0.000 description 25
- 238000005859 coupling reaction Methods 0.000 description 25
- 238000007789 sealing Methods 0.000 description 25
- 230000002093 peripheral effect Effects 0.000 description 23
- 230000004048 modification Effects 0.000 description 22
- 238000012986 modification Methods 0.000 description 22
- 230000008901 benefit Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 14
- 239000002346 layers by function Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052709 silver Inorganic materials 0.000 description 11
- 239000004332 silver Substances 0.000 description 11
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 10
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000003086 colorant Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 230000009471 action Effects 0.000 description 9
- 230000012447 hatching Effects 0.000 description 9
- 229910010272 inorganic material Inorganic materials 0.000 description 9
- 239000011147 inorganic material Substances 0.000 description 9
- 150000003377 silicon compounds Chemical class 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000000007 visual effect Effects 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000009751 slip forming Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 102100021943 C-C motif chemokine 2 Human genes 0.000 description 5
- 102100033029 Carbonic anhydrase-related protein 11 Human genes 0.000 description 5
- 101000897480 Homo sapiens C-C motif chemokine 2 Proteins 0.000 description 5
- 101000867841 Homo sapiens Carbonic anhydrase-related protein 11 Proteins 0.000 description 5
- 101001075218 Homo sapiens Gastrokine-1 Proteins 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- 101100321445 Arabidopsis thaliana ZHD3 gene Proteins 0.000 description 2
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 2
- 101000777471 Homo sapiens C-C motif chemokine 4 Proteins 0.000 description 2
- 101000880770 Homo sapiens Protein SSX2 Proteins 0.000 description 2
- 101000760175 Homo sapiens Zinc finger protein 35 Proteins 0.000 description 2
- 102100037686 Protein SSX2 Human genes 0.000 description 2
- 102100024672 Zinc finger protein 35 Human genes 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 102100035924 Gamma-aminobutyric acid type B receptor subunit 2 Human genes 0.000 description 1
- 101001000703 Homo sapiens Gamma-aminobutyric acid type B receptor subunit 2 Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Description
本発明は、有機ＥＬ材料の発光材料を利用した有機エレクトロルミネッセンス装置に関する。 The present invention relates to an organic electroluminescence device using a light emitting material of an organic EL material.
例えば有機ＥＬ材料を利用した発光素子を基板上に平面状に配列した発光装置が各種の電子機器の表示装置として従来から提案されている。特許文献１には、走査線やゲート電極等を形成する層に容量素子を構成する容量電極を形成する技術が開示されている。
For example, a light-emitting device in which light-emitting elements using an organic EL material are arranged in a plane on a substrate has been conventionally proposed as a display device for various electronic devices.
しかし、特許文献１のように、走査線及びゲート電極を形成する層に容量電極を形成する場合には、走査線などの制御線及びゲート電極を避けて容量電極を形成しなければならず、容量素子の容量確保が困難であった。
以上の事情を考慮して、本発明は、ゲート電極よりも上の層を有効に活用して、高密度な画素のための画素構造を有する有機エレクトロルミネッセンス装置および電子機器を提供することを目的とする。
However, when the capacitor electrode is formed in the layer for forming the scan line and the gate electrode as in
In view of the above circumstances, an object of the present invention is to provide an organic electroluminescence device and an electronic apparatus having a pixel structure for high-density pixels by effectively utilizing a layer above a gate electrode. And
以上の課題を解決するために、本発明の好適な態様に係る有機エレクトロルミネッセンス装置は、第１トランジスターと、前記第１トランジスターの一方の電流端に接続された電源線層と、前記第１トランジスターのゲートに接続された第１容量電極と、第２容量電極と、を有する容量素子と、第２トランジスターと、前記第２トランジスターのゲートに接続された走査線と、前記第２トランジスターの一方の電流端に接続された信号線と、前記第１トランジスターの他方の電流端に接続された画素電極と、を備え、前記容量素子の少なくとも一部は、前記走査線が形成された層と、前記信号線が形成された層との間に設けられる、ことを特徴とする。以上の構成では、走査線が形成された層と、信号線が形成それた層との間に、容量素子の少なくとも一部が形成されているので、容量素子をトランジスターや配線の位置に拘わらず配置することができ、レイアウトの自由度を高める。また、積層することも可能なので、画素の高密度化を図ることが可能となる。 In order to solve the above problems, an organic electroluminescence device according to a preferred aspect of the present invention includes a first transistor, a power line layer connected to one current terminal of the first transistor, and the first transistor. A capacitance element having a first capacitance electrode connected to the gate of the second capacitor, a second capacitance electrode, a second transistor, a scanning line connected to the gate of the second transistor, and one of the second transistors. A signal line connected to a current end, and a pixel electrode connected to the other current end of the first transistor, wherein at least a part of the capacitive element includes a layer in which the scanning line is formed, It is provided between the layer in which the signal line is formed. In the above configuration, since at least a part of the capacitor is formed between the layer in which the scan line is formed and the layer in which the signal line is formed, the capacitor is not limited to the position of the transistor or the wiring. Can be arranged, increasing the freedom of layout. In addition, since the layers can be stacked, it is possible to increase the density of the pixels.
本発明の好適な態様において、前記電源線層は、前記第１容量電極と、前記信号線が形成された層との間の層に設けられる。したがって、第１容量電極と信号線との間には、電源線層が配置されるので、電源線層のシールド効果により、信号線と第１容量電極とのカップリングが抑制される。 In a preferred aspect of the present invention, the power supply line layer is provided in a layer between the first capacitor electrode and the layer in which the signal line is formed. Accordingly, since the power supply line layer is disposed between the first capacitor electrode and the signal line, the coupling between the signal line and the first capacitor electrode is suppressed by the shielding effect of the power supply line layer.
本発明の好適な態様において、前記電源線層は、前記第１容量電極と、前記画素電極との間の層に設けられる。したがって、電源線層のシールド効果により、画素電極と第１容量電極の間のカップリングが抑制される。 In a preferred aspect of the present invention, the power supply line layer is provided in a layer between the first capacitor electrode and the pixel electrode. Therefore, the coupling between the pixel electrode and the first capacitor electrode is suppressed by the shielding effect of the power supply line layer.
本発明の好適な態様において、前記第１トランジスターの電流端を形成する層から、前記画素電極が形成された層までの各層を貫通する複数の導通孔と、前記複数の導通孔のそれぞれと接続する複数の中継電極とを備え、前記複数の導通孔と前記複数の中継電極とにより、前記第１トランジスターの前記他方の電流端と前記画素電極とが接続される。したがって、第１トランジスターの他方の電流端が形成された層まで画素電極を延ばして導通を図る場合に比べて低抵抗で第１トランジスターと画素電極との導通を図ることができる。 In a preferred aspect of the present invention, a plurality of conduction holes penetrating each layer from the layer forming the current end of the first transistor to the layer on which the pixel electrode is formed, and connected to each of the plurality of conduction holes The other current end of the first transistor and the pixel electrode are connected by the plurality of conduction holes and the plurality of relay electrodes. Therefore, it is possible to achieve conduction between the first transistor and the pixel electrode with a lower resistance than when the pixel electrode is extended to the layer where the other current end of the first transistor is formed to achieve conduction.
本発明の好適な態様において、前記第２容量電極は、前記電源線層に電気的に接続され、前記電源供給部位の電源線層の下層に形成される。したがって、電源線層の下層に電源線層と接続された第２容量電極が形成されるので、電源線層を容量素子の電極に用いる場合に比して、電極の厚さを薄くすることが可能であり、容量素子の容量を大きくすることが容易となる。また、容量電極の配置の自由度が高くなる。 In a preferred aspect of the present invention, the second capacitor electrode is electrically connected to the power supply line layer and formed below the power supply line layer of the power supply site. Therefore, since the second capacitor electrode connected to the power line layer is formed below the power line layer, the thickness of the electrode can be reduced as compared with the case where the power line layer is used as the electrode of the capacitor element. It is possible to easily increase the capacitance of the capacitor. In addition, the degree of freedom of arrangement of the capacitive electrode is increased.
本発明の好適な態様において、前記容量素子と前記第２トランジスターとは、平面視上で重なるように配置される。したがって、平面方向で容量素子の容量が確保されると共に、画素の微細化が可能となる。 In a preferred aspect of the present invention, the capacitive element and the second transistor are arranged so as to overlap in plan view. Accordingly, the capacitance of the capacitive element is ensured in the planar direction, and the pixel can be miniaturized.
本発明の好適な態様において、前記容量素子と前記第１トランジスターとは、平面視上で重なるように配置される。したがって、平面方向で容量素子の容量が確保されると共に、画素の微細化が可能となる。 In a preferred aspect of the present invention, the capacitive element and the first transistor are arranged so as to overlap in a plan view. Accordingly, the capacitance of the capacitive element is ensured in the planar direction, and the pixel can be miniaturized.
本発明の好適な態様において、前記信号線と前記第２トランジスターとは、前記第１の方向における平面視上で重なるように配置される。したがって、画素の微細化が可能となると共に、信号線と第２トランジスターとの導通距離を低減させ、低抵抗で導通を図ることができる。その結果、信号線による第２トランジスターへの書き込み能力が向上する。 In a preferred aspect of the present invention, the signal line and the second transistor are arranged so as to overlap in a plan view in the first direction. Therefore, the pixel can be miniaturized, and the conduction distance between the signal line and the second transistor can be reduced, and conduction can be achieved with low resistance. As a result, the writing capability of the signal line to the second transistor is improved.
本発明の好適な態様において、前記第１トランジスターの他方の電流端と前記画素電極との間に接続された第３トランジスターを備え、前記容量素子と前記第３トランジスターとは、平面視上で重なるように配置される。したがって、平面方向で容量素子の容量が確保されると共に、画素の微細化が可能となる。 In a preferred aspect of the present invention, the device includes a third transistor connected between the other current end of the first transistor and the pixel electrode, and the capacitive element and the third transistor overlap in plan view. Are arranged as follows. Accordingly, the capacitance of the capacitive element is ensured in the planar direction, and the pixel can be miniaturized.
本発明の好適な態様において、前記第１トランジスターの他方の電流端と前記第３トランジスターの一方の電流端との接続部に、一方の電流端が接続された第４トランジスターを備え、前記容量素子と前記第４トランジスターとは、平面視上で重なるように配置される。したがって、平面方向で容量素子の容量が確保されると共に、画素の微細化が可能となる。 In a preferred aspect of the present invention, the capacitive element includes a fourth transistor having one current end connected to a connection portion between the other current end of the first transistor and one current end of the third transistor. And the fourth transistor are arranged so as to overlap in plan view. Accordingly, the capacitance of the capacitive element is ensured in the planar direction, and the pixel can be miniaturized.
本発明の好適な態様において、前記信号線と前記第４トランジスターとは、前記第１の方向における平面視上で重なるように配置される。したがって、画素の高密度化が可能となる。 In a preferred aspect of the present invention, the signal line and the fourth transistor are arranged so as to overlap in a plan view in the first direction. Therefore, the pixel density can be increased.
以上の各態様に係る有機エレクトロルミネッセンス装置は、例えば表示装置として各種の電子機器に利用される。具体的には、頭部装着型の表示装置や撮像装置の電子式ビューファインダー等が本発明の電子機器の好適例として例示され得るが、本発明の適用範囲は以上の例示に限定されない。 The organic electroluminescence device according to each of the above aspects is used for various electronic devices as a display device, for example. Specifically, a head-mounted display device, an electronic viewfinder of an imaging device, and the like can be exemplified as preferred examples of the electronic apparatus of the present invention, but the scope of application of the present invention is not limited to the above examples.
＜第１実施形態＞
図１は、本発明の第１実施形態に係る有機エレクトロルミネッセンス装置１００の平面図である。第１実施形態の有機エレクトロルミネッセンス装置１００は、有機ＥＬ材料を利用した発光素子を基板１０の面上に形成した有機ＥＬ装置である。基板１０は、珪素（シリコン）等の半導体材料で形成された板状部材（半導体基板）であり、複数の発光素子が形成される基体（下地）として利用される。図１に例示される通り、基板１０の表面は、第１領域１２と第２領域１４とに区分される。第１領域１２は矩形状の領域であり、第２領域１４は、第１領域１２を包囲する矩形枠状の領域である。
<First Embodiment>
FIG. 1 is a plan view of an
第１領域１２には、Ｘ方向に延在する複数の走査線２２と、Ｘ方向に交差するＹ方向に延在する複数の信号線２６とが形成される。複数の走査線２２と複数の信号線２６との各交差に対応して画素Ｐ（Ｐｄ，Ｐｅ）が形成される。したがって、複数の画素Ｐは、Ｘ方向およびＹ方向にわたり行列状に配列する。
A plurality of
第２領域１４には駆動回路３０と複数の実装端子３６とガードリング３８とが設置される。駆動回路３０は、各画素Ｐを駆動する回路であり、第１領域１２をＸ方向に挟む各位置に設置された２個の走査線駆動回路３２と、第２領域１４のうちＸ方向に延在する領域に設置された信号線駆動回路３４とを含んで構成される。複数の実装端子３６は、信号線駆動回路３４を挟んで第１領域１２とは反対側の領域内に形成され、基板１０に接合される可撓性の配線基板（図示略）を介して制御回路や電源回路等の外部回路（例えば配線基板上に実装された電子回路）に電気的に接続される。
In the
第１実施形態の有機エレクトロルミネッセンス装置１００は、基板１０の複数個分に相当するサイズの原基板の切断（スクライブ）で複数個が一括的に形成される。図１のガードリング３８は、原基板の切断時の衝撃や静電気の影響が駆動回路３０または各画素Ｐに波及することや各基板１０の端面（原基板の切断面）からの水分の侵入を防止する。図１に例示される通り、ガードリング３８は、駆動回路３０と複数の実装端子３６と第１領域１２とを包囲する環状（矩形枠状）に形成される。
In the
図１の第１領域１２は、表示領域１６と周辺領域１８とに区分される。表示領域１６は、各画素Ｐの駆動により実際に画像が表示される領域である。周辺領域１８は、表示領域１６を包囲する矩形枠状の領域であり、表示領域１６内の各画素Ｐに構造は類似するが実際には画像の表示に寄与しない画素Ｐ（以下「ダミー画素Ｐｄ」という）が配置される。周辺領域１８内のダミー画素Ｐｄとの表記上の区別を明確化する観点から、以下の説明では、表示領域１６内の画素Ｐを「表示画素Ｐｅ」と便宜的に表記する場合がある。表示画素Ｐｅは、発光の最小単位となる要素である。
The
図２は、表示領域１６内に位置する各表示画素Ｐｅの回路図である。図２に例示される通り、表示画素Ｐｅは、発光素子４５と、駆動トランジスターＴｄｒと、選択トランジスターＴｓｌと、容量素子Ｃと、発光制御トランジスターＴｅｌと、補償トランジスターＴｃｍｐとを含んで構成される。なお、本実施形態においては、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｅｌ，Ｔｓｌ，Ｔｃｍｐ）をＰチャネル型としたが、Ｎチャネル型のトランジスターを利用することも可能である。
FIG. 2 is a circuit diagram of each display pixel Pe located in the
発光素子４５は、有機ＥＬ材料の発光層を含む発光機能層４６を第１電極（陽極）Ｅ１と第２電極（陰極）Ｅ２との間に介在させた電気光学素子である。第１電極Ｅ１は表示画素Ｐｅ毎に個別に形成され、第２電極Ｅ２は複数の画素Ｐにわたり連続する。図２から理解される通り、発光素子４５は、第１電源導電体４１と第２電源導電体４２とを連結する経路上に配置される。第１電源導電体４１は、高位側の電源電位Ｖｅｌが供給される電源配線であり、第２電源導電体４２は、低位側の電源電位（例えば接地電位）Ｖｃｔが供給される電源配線である。本実施形態の表示画素Ｐｅの回路は、いわゆるカップリング駆動方式と、いわゆる電流プログラミング方式とのいずれの方式によっても駆動することが可能である。まず、カップリング駆動方式による駆動について説明する。
The
発光制御トランジスターＴｅｌは、駆動トランジスターＴｄｒの一対の電流端のうちの他方（ドレインまたはソース）と発光素子４５の第１電極Ｅ１との導通状態（導通／非導通）を制御するスイッチとして機能する。駆動トランジスターＴｄｒは、自身のゲート-ソース間の電圧に応じた電流量の駆動電流を生成する。発光制御トランジスターＴｅｌがオン状態に制御された状態では、駆動電流が駆動トランジスターＴｄｒから発光制御トランジスターＴｅｌを経由して発光素子４５に供給されることで発光素子４５が駆動電流の電流量に応じた輝度で発光し、発光制御トランジスターＴｅｌがオフ状態に制御された状態では発光素子４５に対する駆動電流の供給が遮断されることで発光素子４５は消灯する。発光制御トランジスターＴｅｌのゲートは制御線２８に接続される。
The light emission control transistor Tel functions as a switch that controls the conduction state (conduction / non-conduction) between the other (drain or source) of the pair of current ends of the drive transistor Tdr and the first electrode E1 of the
補償トランジスターＴｃｍｐは、駆動トランジスターＴｄｒの閾値電圧の変動を補償する機能を有する。発光制御トランジスターＴｅｌがオフ状態で、選択トランジスターＴｓｌおよび駆動トランジスターＴｄｒがオン状態に制御された状態において、補償トランジスターＴｃｍｐがオン状態に制御されると、駆動トランジスターＴｄｒのゲート電位とドレインまたはソース電位が等しくなり、駆動トランジスターＴｄｒはダイオード接続となる。このため、駆動トランジスターＴｄｒを流れる電流がゲートノードおよび信号線２６を充電する。詳細には、電流が、電源線層４１→駆動トランジスターＴｄｒ→補償トランジスターＴｃｍｐ→信号線２６という経路で流れる。このため、駆動トランジスターＴｄｒがオン状態に制御されることによって互いに接続状態にある信号線２６およびゲートノードは、初期状態の電位から上昇する。ただし、上記経路に流れる電流は、駆動トランジスターＴｄｒの閾値電圧を｜Ｖｔｈ｜とすると、ゲートノードが電位（Ｖｅｌ−｜Ｖｔｈ｜）に近づくにつれて流れにくくなるので、補償トランジスターＴｃｍｐがオフ状態とされる補償期間の終了に至るまでに、信号線２６およびゲートノードは電位（Ｖｅｌ−｜Ｖｔｈ｜）で飽和する。したがって、容量素子Ｃは、補償トランジスターＴｃｍｐがオフ状態とされる補償期間の終了に至るまでに駆動トランジスターＴｄｒの閾値電圧｜Ｖｔｈ｜を保持することになる。
The compensation transistor Tcmp has a function of compensating for fluctuations in the threshold voltage of the drive transistor Tdr. When the light-emission control transistor Tel is in the off state and the selection transistor Tsl and the driving transistor Tdr are controlled in the on state, when the compensation transistor Tcmp is controlled in the on state, the gate potential and the drain or source potential of the driving transistor Tdr are The driving transistor Tdr becomes a diode connection. For this reason, the current flowing through the driving transistor Tdr charges the gate node and the
本実施形態では、水平走査期間内に補償期間と書込期間を有しており、各走査線駆動回路３２は、各走査線２２に走査信号を供給することで複数の走査線２２の各々を水平走査期間毎に順次に選択する。走査線駆動回路３２が選択した走査線２２に対応する各表示画素Ｐｅの選択トランジスターＴｓｌはオン状態に遷移する。したがって、各表示画素Ｐｅの駆動トランジスターＴｄｒもオン状態に遷移する。また、各走査線駆動回路３２は、各制御線２７に制御信号を供給することで複数の制御線２７の各々を補償期間毎に順次に選択する。走査線駆動回路３２が選択した制御線２７に対応する各表示画素Ｐｅの補償トランジスターＴｃｍｐはオン状態に遷移する。そして、容量素子Ｃは、補償トランジスターＴｃｍｐがオフ状態とされる補償期間の終了に至るまでに駆動トランジスターＴｄｒの閾値電圧｜Ｖｔｈ｜を保持する。各走査線駆動回路３２が各制御線２７に制御信号を供給することで各表示画素Ｐｅの補償トランジスターＴｃｍｐをオフ状態に制御すると、信号線２６から駆動トランジスターＴｄｒのゲートノードに至るまでの経路はフローティング状態になるものの、容量素子Ｃによって（Ｖｅｌ−｜Ｖｔｈ｜）に維持される。次に、信号線駆動回路３４は、外部回路から供給される画像信号が表示画素Ｐｅ毎に指定する階調に応じた階調電位（データ信号）を書込期間毎に容量素子Ｃｒｅｆに対して並列に供給する。そして、階調電位は容量素子Ｃｒｅｆを用いてレベルがシフトされ、その電位が信号線２６と選択トランジスターＴｓｌとを経由して各表示画素Ｐｅの駆動トランジスターＴｄｒのゲートに供給される。容量素子Ｃには駆動トランジスターＴｄｒの閾値電圧｜Ｖｔｈ｜を補償しつつ階調電位に応じた電圧が保持される。他方、書込期間での走査線２２の選択が終了すると、各走査線駆動回路３２は、各制御線２８に制御信号を供給することで当該制御線２８に対応する各表示画素Ｐｅの発光制御トランジスターＴｅｌをオン状態に制御する。したがって、直前の書込期間で容量素子Ｃに保持された電圧に応じた駆動電流が駆動トランジスターＴｄｒから発光制御トランジスターＴｅｌを経由して発光素子４５に供給される。以上のように各発光素子４５が階調電位に応じた輝度で発光することで、画像信号が指定する任意の画像が表示領域１６に表示される。そして、駆動トランジスターＴｄｒから発光素子４５に供給される駆動電流は、閾値電圧の影響が相殺されているため、駆動トランジスターＴｄｒの閾値電圧が表示画素Ｐｅ毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流が発光素子４５に供給されるので、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。
In the present embodiment, the horizontal scanning period has a compensation period and a writing period, and each scanning
次に、図３を参照して電流プログラミング方式による駆動について説明する。走査線２２の走査信号がＬレベルになると、選択トランジスターＴｓｌがオン状態となる。また、制御線２７の制御信号がＬレベルになると、補償トランジスターＴｃｍｐがオン状態となる。したがって、駆動トランジスターＴｄｒは、ゲート電位と、発光制御トランジスターＴｅｌとの接続側のソース電位またはドレイン電位とが等しくなり、ダイオードとして機能する。そして、信号線２６のデータ信号がＬレベルになると、電流Ｉｄａｔａが、電源線層４１→駆動トランジスターＴｄｒ→補償トランジスターＴｃｍｐ→信号線２６という経路で流れる。また、そのときに、駆動トランジスターＴｄｒのゲートノードの電位に応じた電荷が容量素子Ｃに蓄積される。
Next, driving by a current programming method will be described with reference to FIG. When the scanning signal of the
制御線２７の制御信号がＨレベルになると、補償トランジスターＴｃｍｐはオフ状態となる。このとき、容量素子Ｃの両端の電圧は、電流Ｉｄａｔａが流れたときの電圧に保持される。制御線２８の制御信号がＬレベルとなると、発光制御トランジスターＴｅｌがオ
ン状態となり、駆動トランジスターＴｄｒのソース・ドレイン間には、ゲート電圧に応じた電流Ｉｏｌｅｄが流れる。詳細には、この電流は、電源線層４１→駆動トランジスターＴｄｒ→発光制御トランジスターＴｅｌ→発光素子４５という経路で流れる。
When the control signal of the
ここで、発光素子４５に流れる電流Ｉｏｌｅｄは、駆動トランジスターＴｄｒのゲートノードと、電源線層４１との接続側のドレインノードまたはソースノードとの間の電圧で定まるが、その電圧は、Ｌレベルの走査信号によって電流Ｉｄａｔａが信号線２６に流れたときに、容量素子Ｃによって保持された電圧である。このため、制御線２８の制御信号がＬレベルになったときに、発光素子４５に流れる電流Ｉｏｌｅｄは、直前に流れた電流Ｉｄａｔａに略一致する。このように、電流プログラミング方式の駆動の場合には、電流Ｉｄａｔａによって発光輝度が規定される。なお、走査線２２は制御線２７と異なる配線としたが、走査線２２と制御線２７とを一本の配線としてもよい。
Here, the current Ioled flowing through the
第１実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の有機エレクトロルミネッセンス装置１００とは相違させている。図４は、有機エレクトロルミネッセンス装置１００の断面図であり、図５から図１３は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図５から図１３のI−I’線を含む断面に対応した断面図が図４に相当する。なお、図５から図１３は平面図であるが、各要素の視覚的な把握を容易化する観点から、図４と共通する各要素に図４と同態様のハッチングが便宜的に付加されている。
A specific structure of the
図４および図５から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。図４および図６から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスターＴのゲート層Ｇ（Ｇｄｒ，Ｇｓｌ，Ｇｅｌ，Ｇｃｍｐ）が絶縁膜Ｌ０の面上に形成される。各トランジスターＴのゲート層Ｇは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。
As understood from FIGS. 4 and 5, the
図４から理解される通り、各トランジスターＴのゲート層Ｇが形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＤ）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As understood from FIG. 4, a plurality of insulating layers L (LA to LD) and a plurality of conductive layers (wiring layers) are alternately arranged on the surface of the insulating film L0 on which the gate layer G of each transistor T is formed. A multi-layered wiring layer is formed. Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, a relationship in which a plurality of elements are collectively formed in the same process by selective removal of a conductive layer (single layer or a plurality of layers) is referred to as “formed from the same layer”.
絶縁層ＬＡは、各トランジスターＴのゲートＧが形成された絶縁膜Ｌ０の面上に形成される。図４および図７から理解される通り、絶縁層ＬＡの面上には、走査線２２と、選択トランジスターＴｓｌの制御線２７と、発光制御トランジスターＴｅｌの制御線２８と、複数の中継電極ＱＢ（ＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４，ＱＢ５，ＱＢ６）とが同層から形成される。
The insulating layer LA is formed on the surface of the insulating film L0 on which the gate G of each transistor T is formed. 4 and 7, on the surface of the insulating layer LA, the
図４および図７から理解される通り、中継電極ＱＢ１は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ２を介して補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ２は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ３を介して選択トランジスターＴｓｌのソース領域またはドレイン領域を形成する能動領域１０Ａに導通すると共に、絶縁層ＬＡを貫通する導通孔ＨＢ３を介して駆動トランジスターＴｄｒのゲート層Ｇｅｌに導通する。中継電極ＱＢ３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ４を介して選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ５を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ５は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ６を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通し、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１を介して補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａに導通し、かつ、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ７を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ８を介して発光制御トランジスターＴｅｌのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 4 and 7, the relay electrode QB1 is electrically connected to the
図７から理解される通り、走査線２２は、絶縁層ＬＡを貫通する導通孔ＨＢ２を介して選択トランジスターＴｓｌのゲート層Ｇｓｌに導通する。走査線２２は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより、後述する信号線２６からは電気的に絶縁される。
As understood from FIG. 7, the
図７から理解される通り、補償トランジスターＴｃｍｐの制御線２７は、絶縁層ＬＡを貫通する導通孔ＨＢ１を介して補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐに導通する。制御線２７は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより後述する信号線２６からは電気的に絶縁される。
As understood from FIG. 7, the
図７から理解される通り、発光制御トランジスターＴｅｌの制御線２８は、絶縁層ＬＡに形成された導通孔ＨＢ４を介して発光制御トランジスターＴｅｌのゲート層Ｇｅｌに導通する。制御線２８は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＡにより後述する信号線２６からは電気的に絶縁される。
As understood from FIG. 7, the
絶縁層ＬＢは、走査線２２と、選択トランジスターＴｓｌの制御線２７と、発光制御トランジスターＴｅｌの制御線２８と、複数の中継電極ＱＢ（ＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４，ＱＢ５，ＱＢ６）とが形成された絶縁層ＬＡの面上に形成される。図４および図８から理解される通り、絶縁層ＬＢの面上には、信号線２６と、複数の中継電極ＱＣ（ＱＣ１，ＱＢ２，ＱＣ３）とが形成される。信号線２６は、複数の画素ＰにわたりＹ方向に直線状に延在し、絶縁層ＬＣにより、後述する第１電源線層４１からは電気的に絶縁される。信号線２６は、図８から理解される通り、絶縁層ＬＢを貫通する導通孔ＨＣ１と、絶縁層ＬＢを貫通する導通孔ＨＣ２を介して補償トランジスターＴｃｍｐおよび選択トランジスターＴｓｌのソース領域またはドレイン領域を形成する能動領域１０Ａと導通する。また、信号線２６は、走査線２２と、制御線２７と、制御線２８との上層の位置を通過するように形成され、選択トランジスターＴｓｌのチャネル長の方向（Ｙ方向）に沿って延在する。
The insulating layer LB includes a
中継電極ＱＣ１は、絶縁層ＬＢを貫通する導通孔ＨＣ３を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＣ２は、絶縁層ＬＢを貫通する導通孔ＨＣ４を介して駆動トランジスターＴｄｒのゲート層ｄｒに導通する。中継電極ＱＣ３は、絶縁層ＬＢを貫通する導通孔ＨＣ５を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
The relay electrode QC1 is electrically connected to the
絶縁層ＬＣは、信号線２６と、複数の中継電極ＱＣ（ＱＣ１，ＱＢ２，ＱＣ３）とが形成された絶縁層ＬＢの面上に形成される。図４および図９から理解される通り、絶縁層ＬＣの面上には、第１電源線層４１と、複数の中継電極ＱＤ（ＱＤ１，ＱＤ２）とが形成される。第１電源線層４１は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子３６に導通する。なお、第１電源線層４１は、図１に示す第１領域１２の表示領域１６内に形成される。また、図示を省略するが、第１領域１２の周辺領域１８内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子３６に導通する。第１電源線層４１および低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。
The insulating layer LC is formed on the surface of the insulating layer LB on which the
図４、図８および図９から理解される通り、中継電極ＱＤ１は、絶縁層ＬＣを貫通する導通孔ＨＤ２を介して中継電極ＱＣ２に導通する。したがって、図４、図６ないし図８から理解される通り、中継電極ＱＤ１は、導通孔ＨＤ２と、中継電極ＱＣ２と、絶縁層ＬＢを貫通する導通孔ＨＣ４と、中継電極ＱＢ２と、絶縁層ＬＡを貫通する導通孔ＨＢ３とを介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。
As understood from FIGS. 4, 8, and 9, the relay electrode QD1 is electrically connected to the relay electrode QC2 through the conduction hole HD2 penetrating the insulating layer LC. Therefore, as understood from FIGS. 4, 6 to 8, the
図４、図８および図９から理解される通り、中継電極ＱＤ２は、絶縁層ＬＣを貫通する導通孔ＨＤ３を介して中継電極ＱＣ３に導通する。したがって、図４ないし図８から理解される通り、中継電極ＱＤ２は、導通孔ＨＤ３と、中継電極ＱＣ３と、絶縁層ＬＢを貫通する導通孔ＨＣ５と、中継電極ＱＢ６と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。後述するように、中継電極ＱＤ２よりも上層には複数の中継電極と導通孔が形成され、中継電極ＱＤ２はこれらの中継電極と導通孔を介して画素電極と導通する。したがって、中継電極ＱＤ２と発光制御トランジスターＴｅｌのドレイン領域またはソース領域との導通部は、画素電極導通部として機能している。
As understood from FIGS. 4, 8, and 9, the relay electrode QD2 is electrically connected to the relay electrode QC3 through the conduction hole HD3 penetrating the insulating layer LC. Therefore, as understood from FIGS. 4 to 8, the relay electrode QD2 includes the conduction hole HD3, the relay electrode QC3, the conduction hole HC5 penetrating the insulating layer LB, the relay electrode QB6, the insulating film L0, and the insulating layer. It conducts to an
第１電源線層４１は、前述の通り高位側の電源電位Ｖｅｌが供給される電源配線であり、図９から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＤ２の導通部）および駆動トランジスターＴｄｒのゲート層導通部（駆動トランジスターＴｄｒと中継電極ＱＤ１の導通部）を取り囲むように配置される。また、第１電源線層４１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。
As described above, the first power
図４、図８および図９から理解される通り、表示領域１６内に形成された第１電源線層４１は、絶縁層ＬＣを貫通する導通孔ＨＤ１を介して中継電極ＱＣ１に導通する。したがって、図４ないし図８から理解される通り、第１電源線層４１は、絶縁層ＬＢを貫通する導通孔ＨＣ３と、中継電極ＱＢ４と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ５とを介して駆動トランジスターＴｄｒのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 4, 8 and 9, the first power
絶縁層ＬＤ０は、第１電源線層４１と、複数の中継電極ＱＤ（ＱＤ１，ＱＤ２）とが形成された絶縁層ＬＣの面上に形成される。図４および図１０から理解される通り、絶縁層ＬＤ０の面上には、容量電極層ＣＡ０が形成される。さらに、図４および図１０から理解される通り、容量電極層ＣＡ０が形成された絶縁層ＬＤ０の面上には、絶縁層ＬＤ１が形成される。絶縁層ＬＤ１の面上には、容量電極層ＣＡ０と接続された容量電極層ＣＡ１と、複数の中継電極ＱＥ（ＱＥ１，ＱＥ２，ＱＥ３，ＱＥ４）とが形成される。容量電極層ＣＡ１は、図１０から理解される通り、Ｙ方向においては、中継電極ＱＥ１，ＱＥ２，ＱＥ３と所定の間隔を有し、かつ、中継電極ＱＥ４とも所定の間隔を有して配置され、Ｘ方向においては、隣り合う表示画素Ｐｅの容量電極層ＣＡ１と所定の間隔を有して配置された矩形の容量電極層である。容量電極層ＣＡ１は、平面視において、駆動トランジスターＴｄｒ、選択トランジスターＴｓｌ、補償トランジスターＴｃｍｐ、および発光制御トランジスターＴｅｌと重なるように配置される。図４および図１０から理解される通り、容量電極層ＣＡ１は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ４を介して中継電極ＱＤ１に導通する。したがって、容量電極層ＣＡ１は、図４、図６ないし図１０から理解される通り、導通孔ＨＥ４と、中継電極ＱＤ１と、導通孔ＨＤ２と、中継電極ＱＣ２と、導通孔ＨＣ４と、中継電極ＱＢ２と、導通孔ＨＢ３とを介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒと導通する。容量電極層ＣＡ０は、絶縁層ＬＤ１を貫通する複数の導通孔ＨＥ７０を介して容量電極層ＣＡ１と接続される。容量電極層ＣＡ０は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ４を取り囲む領域を有する。容量電極層ＣＡ０は、容量電極層ＣＡ１とほぼ同じ大きさの矩形の容量電極層である。容量電極層ＣＡ０と容量電極層ＣＡ１は、絶縁層ＬＤ０および絶縁層ＬＤ１により第１電源線層４１と絶縁されている。容量電極層ＣＡ０は、図４から理解される通り、容量電極層ＣＡ１から吊り下げられた構造を有している。容量電極層ＣＡ０は、容量電極層ＣＡ１を介して駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。また、容量電極層ＣＡ０が絶縁層ＬＤ０を介して対向する第１電源線層４１は駆動トランジスターＴｄｒのソース領域またはドレイン領域と導通する。したがって、容量電極層ＣＡ０は、図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当する。第１電源線層４１は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当する。このような容量素子Ｃの第１容量電極Ｃ１を構成する容量電極層ＣＡ０を、容量電極層ＣＡ１から吊り下げられた構造とすることにより、容量電極層ＣＡ１を単独で用いる場合と比して、容量素子Ｃの誘電体膜を薄くすることができ、容量素子Ｃの容量を大きくすることができる。あるいは、容量素子Ｃの配置の自由度を増すことができる。
The insulating layer LD0 is formed on the surface of the insulating layer LC on which the first power
図４および図１０から理解される通り、中継電極ＱＥ１，ＱＥ２，ＱＥ３は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３を介してそれぞれ電源線層４１と導通する。図４、図９および図１０から理解される通り、中継電極ＱＥ３は、さらに、導通孔ＨＥ３と、導通孔ＨＤ１と、中継電極ＱＣ１と、導通孔ＨＣ３と、中継電極ＱＢ４と、導通孔ＨＡ５とを介して駆動トランジスターＴｄｒのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 4 and 10, the relay electrodes QE1, QE2, and QE3 are electrically connected to the power
図４、図９および図１０から理解される通り、中継電極ＱＥ４は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ５を介して中継電極ＱＤ２に導通する。したがって、中継電極ＱＥ４は、画素電極導通部を構成する中継電極の一つであり、図４ないし図１０から理解される通り、導通孔ＨＥ５と、中継電極ＱＤ２と、導通孔ＨＤ３と、中継電極ＱＣ３と、導通孔ＨＣ５と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 4, 9, and 10, the relay electrode QE4 is electrically connected to the relay electrode QD2 through the conduction hole HE5 penetrating the insulating layer LD0 and the insulating layer LD1. Therefore, the relay electrode QE4 is one of the relay electrodes constituting the pixel electrode conducting portion, and as understood from FIGS. 4 to 10, the conducting hole HE5, the relay electrode QD2, the conducting hole HD3, and the relay electrode. The QC3, the conduction hole HC5, the relay electrode QB6, and the conduction hole HA8 are connected to the
絶縁層ＬＥ０は、容量電極層ＣＡ１と、複数の中継電極ＱＥ（ＱＥ１，ＱＥ２，ＱＥ３，ＱＥ４）とが形成された絶縁層ＬＤ１の面上に形成される。図４および図１１から理解される通り、絶縁層ＬＥ０の面上には、上部電源線層４３−０が形成される。さらに、図４および図１１から理解される通り、上部電源線層４３−０が形成された絶縁層ＬＥ０の面上には、絶縁層ＬＥ１が形成される。 The insulating layer LE0 is formed on the surface of the insulating layer LD1 on which the capacitive electrode layer CA1 and the plurality of relay electrodes QE (QE1, QE2, QE3, QE4) are formed. As understood from FIGS. 4 and 11, the upper power supply line layer 43-0 is formed on the surface of the insulating layer LE0. Further, as understood from FIGS. 4 and 11, the insulating layer LE1 is formed on the surface of the insulating layer LE0 on which the upper power supply line layer 43-0 is formed.
絶縁層ＬＥ１の表面には平坦化処理が実行される。平坦化処理には、化学機械研磨（CMP：Chemical Mechanical Polishing）等の公知の表面処理技術が任意に採用される。平坦化処理で高度に平坦化された絶縁層ＬＥ１の表面には、図４および図１１に例示される通り、上部電源線層４３−０と接続された上部電源線層４３−１と、中継電極ＱＦ１とが形成される。図４、図１０および図１１から理解される通り、中継電極ＱＦ１は、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ４を介して中継電極ＱＥ４に導通する。したがって、中継電極ＱＦ１は、画素電極導通部を構成する中継電極の一つであり、図４ないし図１１から理解される通り、導通孔ＨＦ４と、中継電極ＱＥ４と、導通孔ＨＥ５と、中継電極ＱＤ２と、導通孔ＨＤ３と、中継電極ＱＣ３と、導通孔ＨＣ５と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
A planarization process is performed on the surface of the insulating layer LE1. For the planarization treatment, a known surface treatment technique such as chemical mechanical polishing (CMP) is arbitrarily employed. On the surface of the insulating layer LE1 highly planarized by the planarization process, as illustrated in FIGS. 4 and 11, an upper power supply line layer 43-1 connected to the upper power supply line layer 43-0 and a relay are provided. An electrode QF1 is formed. As understood from FIGS. 4, 10, and 11, the relay electrode QF1 is electrically connected to the relay electrode QE4 through the insulating layer LE0 and the conduction hole HF4 penetrating the insulating layer LE1. Therefore, the relay electrode QF1 is one of the relay electrodes constituting the pixel electrode conducting portion. As understood from FIGS. 4 to 11, the conducting hole HF4, the relay electrode QE4, the conducting hole HE5, and the relay electrode. The QD2, the conduction hole HD3, the relay electrode QC3, the conduction hole HC5, the relay electrode QB6, and the conduction hole HA8 are connected to the
上部電源線層４３−１は、図１１から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＦ１の導通部）を取り囲むように配置される。また、上部電源線層４３−１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。本実施形態においては、上部電源線層４３−１は、反射層としても機能しており、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。上部電源線層４３−１は、光反射性の導電材料で形成され、図１１に示すように各トランジスターＴ、各配線、及び各中継電極を覆うように配置される。したがって、外光の侵入が上部電源線層４３−１により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。 As understood from FIG. 11, the upper power supply line layer 43-1 is disposed so as to surround the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QF1). The upper power supply line layer 43-1 is a pattern that is continuously formed without a gap between display pixels Pe adjacent in the X direction and the Y direction. In the present embodiment, the upper power supply line layer 43-1 also functions as a reflective layer, and is formed of a light reflective conductive material containing, for example, silver or aluminum, for example, with a film thickness of about 100 nm. The upper power supply line layer 43-1 is formed of a light-reflective conductive material, and is disposed so as to cover each transistor T, each wiring, and each relay electrode as shown in FIG. Therefore, intrusion of external light is prevented by the upper power supply line layer 43-1, and there is an advantage that current leakage of each transistor T due to light irradiation can be prevented.
図４から理解される通り、上部電源線層４３−０は、絶縁層ＬＥ１を貫通する複数の導通孔ＨＦ７０を介して上部電源線層４３−１と接続される。図１１から理解される通り、上部電源線層４３−０は、Ｙ方向においては、導通孔ＨＦ１，ＨＦ２，ＨＦ３と所定の間隔を有し、かつ、中継電極ＱＦ１とも所定の間隔を有して配置され、Ｘ方向においては、隣り合う表示画素Ｐｅの上部電源線層４３−０と所定の間隔を有して配置された矩形の電極層である。上部電源線層４３−０と上部電源線層４３−１は、絶縁層ＬＥ０および絶縁層ＬＥ１により容量電極層ＣＡ１と絶縁されている。上部電源線層４３−０は、図４から理解される通り、上部電源線層４３−１から吊り下げられた構造を有している。上部電源線層４３−０は、上部電源線層４３−１を介して第１電源線層４１に導通すると共に、駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。また、上部電源線層４３−０は、絶縁層ＬＥ０および絶縁層ＬＤ１を介して容量電極層ＣＡ０と対向する。容量電極層ＣＡ０は、容量電極層ＣＡ１を介して駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。したがって、上部電源線層４３−０は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当し、容量電極層ＣＡ０は図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当する。したがって、容量素子Ｃの第２容量電極Ｃ２を構成する上部電源線層４３−０を上部電源線層４３−１から吊り下げた構造とすることにより、容量素子Ｃの誘電体膜を薄くでき、容量素子Ｃの容量を大きくすることができる。上部電源線層４３−１を単独で用いる場合と比して、配置の自由度を増すことができる。また、この例では、容量素子Ｃの第１容量電極Ｃ１を構成する容量電極層ＣＡ０も上述したように容量電極層ＣＡ１から吊り下げた構造なので、全体として容量素子Ｃの容量をより一層大きくすることができる。以上のように、本実施形態では、第１電源線層４１と絶縁層ＬＤ０と容量電極層ＣＡ０とから構成される容量素子Ｃと、容量電極層ＣＡ０と絶縁層ＬＤ１および絶縁層ＬＥ０と上部電源線層４３−０とから構成される容量素子Ｃとが、積層方向（Ｚ方向）において積層された構成となっている。
As understood from FIG. 4, the upper power supply line layer 43-0 is connected to the upper power supply line layer 43-1 through a plurality of conduction holes HF70 penetrating the insulating layer LE1. As understood from FIG. 11, the upper power supply line layer 43-0 has a predetermined interval with the conduction holes HF1, HF2, and HF3 in the Y direction, and also has a predetermined interval with the relay electrode QF1. In the X direction, the electrode layer is a rectangular electrode layer arranged at a predetermined distance from the upper power supply line layer 43-0 of the adjacent display pixel Pe. The upper power supply line layer 43-0 and the upper power supply line layer 43-1 are insulated from the capacitive electrode layer CA1 by the insulating layer LE0 and the insulating layer LE1. As understood from FIG. 4, the upper power supply line layer 43-0 has a structure suspended from the upper power supply line layer 43-1. The upper power supply line layer 43-0 is electrically connected to the first power
上部電源線層４３−１は、図１０および図１１から理解される通り、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３を介して、中継電極ＱＥ１，ＱＥ２，ＱＥ３に導通する。したがって、上部電源線層４３−１は、図９ないし図１１から理解される通り、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、導通孔ＨＦ１，ＨＦ２，ＨＦ３と、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３を介して、上部電源線層４３−０に導通する。このように、本実施形態においては、導通孔ＨＦ１，ＨＦ２，ＨＦ３と、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、導通孔ＨＦ１，ＨＦ２，ＨＦ３と、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、導通孔ＨＥ１，ＨＥ２，ＨＥ３とから電源間導通部が構成されている。電源間導通部は、走査線２２の延在方向（Ｘ方向）に並ぶように設けられている。 As understood from FIGS. 10 and 11, the upper power supply line layer 43-1 is electrically connected to the relay electrodes QE1, QE2, QE3 through the conduction holes HF1, HF2, HF3 penetrating the insulating layer LE0 and the insulating layer LE1. To do. Therefore, as understood from FIGS. 9 to 11, the upper power supply line layer 43-1 is insulated from the relay electrodes QE1, QE2, QE3, the conduction holes HF1, HF2, HF3, and the relay electrodes QE1, QE2, QE3. Conduction to the upper power supply line layer 43-0 through conduction holes HE1, HE2, and HE3 penetrating the layer LD0 and the insulating layer LD1. Thus, in the present embodiment, the conduction holes HF1, HF2, HF3, the relay electrodes QE1, QE2, QE3, the conduction holes HF1, HF2, HF3, the relay electrodes QE1, QE2, QE3, and the conduction holes HE1, HE2 and HE3 constitute a power supply conduction section. The inter-power supply conduction portions are provided so as to be aligned in the extending direction (X direction) of the scanning lines 22.
絶縁層ＬＦは、上部電源線層４３−１と、中継電極ＱＦ１とが形成された絶縁層ＬＥ１の面上に形成される。図４および図１２から理解される通り、絶縁層ＬＦの面上には、中継電極ＱＧ１が形成される。中継電極ＱＧ１は、絶縁層ＬＦを貫通する導通孔ＨＧ１を介して中継電極ＱＦ１に導通する。したがって、中継電極ＱＧ１は、画素電極導通部を構成する中継電極の一つであり、図４ないし図１２から理解される通り、導通孔ＨＧ１と、中継電極ＱＦ１と、導通孔ＨＦ４と、中継電極ＱＥ４と、導通孔ＨＥ５と、中継電極ＱＤ２と、導通孔ＨＤ３と、中継電極ＱＣ３と、導通孔ＨＣ５と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＧ１は、第１電源線層４１と中継電極ＱＤ２との間隙、上部電源線層４３−１と中継電極ＱＦ１との間隙を平面視覆うように配置される。したがって、外光の侵入が中継電極ＱＧ１により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
The insulating layer LF is formed on the surface of the insulating layer LE1 on which the upper power supply line layer 43-1 and the relay electrode QF1 are formed. As understood from FIGS. 4 and 12, the relay electrode QG1 is formed on the surface of the insulating layer LF. The relay electrode QG1 is electrically connected to the relay electrode QF1 through a conduction hole HG1 that penetrates the insulating layer LF. Therefore, the relay electrode QG1 is one of the relay electrodes constituting the pixel electrode conducting portion. As understood from FIGS. 4 to 12, the conducting hole HG1, the relay electrode QF1, the conducting hole HF4, and the relay electrode. The drain region or the source of the light emission control transistor Tel via the QE4, the conduction hole HE5, the relay electrode QD2, the conduction hole HD3, the relay electrode QC3, the conduction hole HC5, the relay electrode QB6, and the conduction hole HA8. It conducts to the
図４に例示される通り、中継電極ＱＧ１が形成された絶縁層ＬＦの面上には光路調整層６０が形成される。光路調整層６０は、各表示画素Ｐｅの共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。
As illustrated in FIG. 4, the optical
図４および図１３に例示される通り、光路調整層６０の面上には、表示領域１６内の表示画素Ｐｅ毎の第１電極Ｅ１が形成される。第１電極Ｅ１は、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。第１電極Ｅ１は、図２および図３を参照して前述した通り、発光素子４５の陽極として機能する略矩形状の電極（画素電極）である。第１電極Ｅ１は、図４および図１３から理解される通り、表示画素Ｐｅ毎に光路調整層６０に形成された導通孔ＨＨ１を介して中継電極ＱＧ１に導通する。したがって、図４ないし図１３から理解される通り、第１電極Ｅ１は、光路調整層６０を貫通する導通孔ＨＨ１と、中継電極ＱＧ１と、導通孔ＨＧ１と、中継電極ＱＦ１と、導通孔ＨＦ４と、中継電極ＱＥ４と、導通孔ＨＥ５と、中継電極ＱＤ２と、導通孔ＨＤ３と、中継電極ＱＣ３と、導通孔ＨＣ５と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As illustrated in FIGS. 4 and 13, the first electrode E <b> 1 for each display pixel Pe in the
第１電極Ｅ１が形成された光路調整層６０の面上には、図４および図１４に例示される通り、基板１０の全域にわたり画素定義層６５が形成される。画素定義層６５は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図１４から理解される通り、画素定義層６５には、表示領域１６内の各第１電極Ｅ１に対応する開口部６５Ａが形成される。画素定義層６５のうち開口部６５Ａの内周縁の近傍の領域は第１電極Ｅ１の周縁に重なる。すなわち、開口部６５Ａの内周縁は平面視で第１電極Ｅ１の周縁の内側に位置する。各開口部６５Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層６５は平面視で格子状に形成される。尚、開口部６５Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部６５Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。
On the surface of the optical
その他にも、詳細な説明は省略するが、第１電極Ｅ１の上層には、発光機能層４６、第２電極Ｅ２、および封止体４７が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体４７の表面に表示画素Ｐｅ毎にカラーフィルターを形成することも可能である。
In addition, although detailed description is omitted, the light emitting
以上に説明した通り、本実施形態では、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１と、容量電極層ＣＡ１に接続された容量電極層ＣＡ０は、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上層に設けられており、容量電極層ＣＡ１および容量電極層ＣＡ０と、補償トランジスターＴｃｍｐおよび選択トランジスターＴｓｌのドレイン領域またはソース領域に接続された信号線２６との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部と、駆動トランジスターＴｄｒのゲート導通部とを除き、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる信号線２６と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
As described above, in the present embodiment, the capacitive electrode layer CA1 connected to the gate layer Gdr of the driving transistor Tdr and the capacitive electrode layer CA0 connected to the capacitive electrode layer CA1 are formed from the gate layer Gdr of the driving transistor Tdr. The first power
また、信号線２６の下層には、選択トランジスターＴｓｌのゲート層Ｇｓｌに接続された走査線２２が配置されているが、これらの走査線２２および信号線２６と、容量電極層ＣＡ１および容量電極層ＣＡ１との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、信号線２６だけでなく、走査線２２も覆うように、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる走査線２２および信号線２６と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
In addition, a
本実施形態では、容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間には、上部電源線層４３−１および上部電源線層４３−０が配置されている。上部電源線層４３−１および上部電源線層４３−０は、上述した画素導通部を除き、ほぼ全面に亘って形成されている。したがって、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間のカップリングが抑制される。 In the present embodiment, the upper power supply line layer 43-1 and the upper power supply line layer 43-0 are disposed between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 and the first electrode E1 that is a pixel electrode. . The upper power supply line layer 43-1 and the upper power supply line layer 43-0 are formed over substantially the entire surface except for the pixel conduction portion described above. Therefore, coupling between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 connected to the gate layer Gdr of the driving transistor Tdr and the first electrode E1 that is a pixel electrode is suppressed.
画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ８、中継電極ＱＢ６、絶縁層ＬＢを貫通する導通孔ＨＣ５、中継電極ＱＣ３、絶縁層ＬＣを貫通する導通孔ＨＤ３、中継電極ＱＤ２、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ５、中継電極ＱＥ４、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ４、中継電極ＱＦ１、絶縁層ＬＦを貫通する導通孔ＨＧ１、および中継電極ＱＧ１により構成されている。これらは、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、第１電源線層４１と、容量電極層ＣＡ１および容量電極層ＣＡ０と、上部電源線層４３−１および上部電源線層４３−０とを貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。そして、画素電極である第１電極Ｅ１は、光路調整層６０を貫通する導通孔ＨＨ１を介して発光制御トランジスターＴｅｌのソース配線またはドレイン配線に接続されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
The conductive portion between the first electrode E1 that is a pixel electrode and the source region or drain region of the light emission control transistor Tel, that is, the pixel electrode conductive portion includes a conductive hole HA8 that penetrates the insulating film L0 and the insulating layer LA, a relay electrode QB6, Conductive hole HC5 penetrating the insulating layer LB, relay electrode QC3, conductive hole HD3 penetrating the insulating layer LC, relay electrode QD2, conductive hole HE5 penetrating the insulating layer LD0 and insulating layer LD1, relay electrode QE4, insulating layer LE0 and The conductive hole HF4 that penetrates the insulating layer LE1, the relay electrode QF1, the conductive hole HG1 that penetrates the insulating layer LF, and the relay electrode QG1 are included. These function as the source wiring or drain wiring of the light emission control transistor Tel. That is, the conduction part between the first electrode E1 and the source region or the drain region of the light emission control transistor Tel includes the first power
駆動トランジスターＴｄｒと第１電源線層４１をつなぐ導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ５、中継電極ＱＢ４、絶縁層ＬＢを貫通する導通孔ＨＣ３、中継電極ＱＣ１、絶縁層ＬＣを貫通する導通孔ＨＤ１より構成されている。この導通部は、駆動トランジスターＴｄｒのソース配線またはドレイン配線として機能する。このように構成することにより、第１電源線層４１を下層に延ばして導通を図る場合と比して、低抵抗で駆動トランジスターＴｄｒと第１電源線層４１とを接続することができる。駆動トランジスターＴｄｒと上部電源線層４３−０をつなぐ導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ５、中継電極ＱＢ４、絶縁層ＬＢを貫通する導通孔ＨＣ３、中継電極ＱＣ１、絶縁層ＬＣを貫通する導通孔ＨＤ１、第１電源線層４１、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、導通孔ＨＦ１，ＨＦ２，ＨＦ３と、及び上部電源線層４３−０より構成されている。このように構成することにより、上部電源線層４３−０を下層に延ばして導通を図る場合と比して、低抵抗で駆動トランジスターＴｄｒと上部電源線層４３−０とを接続することができる。
The conductive portion connecting the driving transistor Tdr and the first power
駆動トランジスターＴｄｒのゲート層Ｇｄｒと容量電極層ＣＡ０をつなぐ導通部は、絶縁層ＬＡを貫通する導通孔ＨＢ３、中継電極ＱＢ２、絶縁層ＬＢを貫通する導通孔ＨＣ４、中継電極ＱＣ２、絶縁層ＬＣを貫通する導通孔ＨＤ２、中継電極ＱＤ１、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ４、容量電極層ＣＡ１より構成されている。この導通部は、選択トランジスターＴｓｌのソース配線またはドレイン配線であり、走査線２２、信号線２６、第１電源線層４１等が形成された層を貫いて設けられている。したがって、容量電極層ＣＡ０を下層に延ばして導通を図る場合と比較して、低抵抗で駆動トランジスターＴｄｒと容量電極層ＣＡ１とをつなぐことができる。
The conductive portion connecting the gate layer Gdr of the driving transistor Tdr and the capacitive electrode layer CA0 includes a conductive hole HB3 that penetrates the insulating layer LA, a relay electrode QB2, a conductive hole HC4 that penetrates the insulating layer LB, a relay electrode QC2, and the insulating layer LC. It includes a conduction hole HD2, a relay electrode QD1, an insulation layer LD0, a conduction hole HE4 that penetrates the insulation layer LD1, and a capacitive electrode layer CA1. This conduction portion is a source wiring or a drain wiring of the selection transistor Tsl, and is provided through a layer in which the
容量素子Ｃについては、上述したように、上部電源線層４３−０を第２容量電極Ｃ２とし、容量電極層ＣＡ０を第１容量電極Ｃ１とする第１の容量素子Ｃ−１と、第１電源線層４１を第２容量電極（電源側容量電極）Ｃ２とし、容量電極層ＣＡ０を第１容量電極Ｃ１とする第２の容量素子Ｃ−２との２種類の容量素子が積層方向（Ｚ方向）に積層された構成となっている。第１の容量素子Ｃ−１においては、第２容量電極Ｃ２である上部電源線層４３−０は、上部電源線層４３−１に電気的に接続され、かつ、上部電源線層４３−１より下層に配置された構成となっている。上述した例では、一例として、上部電源線層４３−１から吊り下げた構造によりこの配置を実現している。したがって、第２容量電極Ｃ２として、中継電極と同層に形成される上部電源線層４３−１自体を用いる場合と比して、第１の容量素子Ｃ−１の誘電体膜を薄くすることができ、第１の容量素子Ｃ−１の容量を大きくすることができる。あるいは、第１の容量素子Ｃ−１の配置の自由度を高めることができる。
For the capacitive element C, as described above, the first capacitive element C-1 having the upper power supply line layer 43-0 as the second capacitive electrode C2 and the capacitive electrode layer CA0 as the first capacitive electrode C1, Two types of capacitive elements, the second capacitive element C-2, in which the
第２の容量素子Ｃ−２においては、第１容量電極（ゲート電極側容量電極）Ｃ１である容量電極層ＣＡ０は、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続されたゲート配線である容量電極層ＣＡ１に電気的に接続され、かつ、容量電極層ＣＡ１より下層に配置された構成となっている。上述した例では、一例として、容量電極層ＣＡ１から吊り下げた構造によりこの配置を実現している。したがって、第１容量電極（ゲート電極側容量電極）Ｃ１として、中継電極と同層に形成される容量電極層ＣＡ１自体を用いる場合と比して、第２の容量素子Ｃ−２の誘電体膜を薄くすることができ、第２の容量素子Ｃ−２の容量を大きくすることができる。あるいは、第２の容量素子Ｃ−２の配置の自由度を高めることができる。 In the second capacitive element C-2, the capacitive electrode layer CA0 which is the first capacitive electrode (gate electrode side capacitive electrode) C1 is a capacitive electrode layer CA1 which is a gate wiring connected to the gate layer Gdr of the driving transistor Tdr. And is disposed below the capacitive electrode layer CA1. In the example described above, this arrangement is realized by a structure suspended from the capacitive electrode layer CA1 as an example. Therefore, the dielectric film of the second capacitor element C-2 is used as the first capacitor electrode (gate electrode side capacitor electrode) C1, as compared with the case where the capacitor electrode layer CA1 formed in the same layer as the relay electrode is used. The capacitance of the second capacitor C-2 can be increased. Or the freedom degree of arrangement | positioning of 2nd capacitive element C-2 can be raised.
また、第２の容量素子Ｃ−２においては、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された第１容量電極（ゲート電極側容量電極）Ｃ１に相当する容量電極層ＣＡ０は、第２容量電極Ｃ２に相当する上部電源線層４３−０と、走査線２２が形成された層との間に配置している。すなわち、走査線２２が形成された層側に容量素子Ｃの第１容量電極（ゲート電極側容量電極）Ｃ１が配置されることになる。したがって、走査線２２が形成された層や上部電源線層４３−０とは別に容量電極が形成できるため、設計の自由度を高めることができる。
In the second capacitive element C-2, the capacitive electrode layer CA0 corresponding to the first capacitive electrode (gate electrode side capacitive electrode) C1 connected to the gate layer Gdr of the driving transistor Tdr is the second capacitive electrode C2. Is disposed between the upper power supply line layer 43-0 corresponding to and the layer in which the
第２の容量素子Ｃ−２においては、第１容量電極（ゲート電極側容量電極）Ｃ１に相当する容量電極層ＣＡ０は、第２容量電極（電源側容量電極）Ｃ２としての第１電源線層４１と、画素電極である第１電極Ｅ１との間に配置している。すなわち、画素電極側に容量素子Ｃのうちのゲート電位側に接続される第１容量電極（ゲート電極側容量電極）Ｃ１が配置される。また、ゲート電極であるゲート層Ｇｄｒが形成された層と、第１容量電極（ゲート電極側容量電極）Ｃ１が形成された層との間には、第２容量電極（電源側容量電極）Ｃ２としての第１電源線層４１が配置されている。この配置を採用することにより、画素電極である第１電極Ｅ１に対する走査線２２によるノイズを低減できる。また、画素電極である第１電極Ｅ１や第１電源線層４１とは別に容量電極が形成できるため、設計の自由度を高めることができる。さらに、画素電極である第１電極Ｅ１（発光制御トランジスターＴｅｌのドレイン領域またはソース領域）の電位は駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、容量電極である第１容量電極（ゲート電極側容量電極）Ｃ１の電位は、走査線２２側に配置する場合と比して階調電位による変動を受けにくい。
In the second capacitive element C-2, the capacitive electrode layer CA0 corresponding to the first capacitive electrode (gate electrode side capacitive electrode) C1 is the first power line layer as the second capacitive electrode (power side capacitive electrode) C2. It arrange | positions between 41 and the 1st electrode E1 which is a pixel electrode. That is, the first capacitor electrode (gate electrode side capacitor electrode) C1 connected to the gate potential side of the capacitor C is disposed on the pixel electrode side. Further, a second capacitor electrode (power-side capacitor electrode) C2 is provided between the layer in which the gate layer Gdr, which is a gate electrode, is formed and the layer in which the first capacitor electrode (gate electrode-side capacitor electrode) C1 is formed. As a first
第１の容量素子Ｃ−１および第２の容量素子Ｃ−２は、平面視において、選択トランジスターＴｓｌ、発光制御トランジスターＴｅｌ、補償トランジスターＴｃｍｐ、および駆動トランジスターＴｄｒのそれぞれと重なる位置に設けられている。したがって、容量素子の容量を確保しつつ、画素の高密度化を実現することができる。このように、本実施形態によれば、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上の層を有効に活用して、高密度な画素のための画素構造を提供することができる。 The first capacitor element C-1 and the second capacitor element C-2 are provided at positions that overlap with the selection transistor Tsl, the light emission control transistor Tel, the compensation transistor Tcmp, and the drive transistor Tdr in a plan view. . Therefore, it is possible to achieve high density of pixels while securing the capacitance of the capacitive element. As described above, according to the present embodiment, it is possible to provide a pixel structure for high-density pixels by effectively utilizing the layer above the gate layer Gdr of the driving transistor Tdr.
図４、図９ないし図１１から理解される通り、第１の電源側容量電極としての第１電源線層４１と、第２の電源側容量電極としての上部電源線層４３−０に接続された上部電源線層４３−１との導通を図る電源間導通部は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３と、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３とから構成されている。つまり、電源間導通部は、走査線２２の延在方向（Ｘ方向）に並ぶように設けられているため、したがって、第１電源線層４１と上部電源線層４３−１との間に配置される容量電極層４３−１および容量電極層４３−０と、Ｙ方向において隣り合う表示画素Ｐｅにおける容量電極層４３−１および容量電極層４３−０との間に、電源間導通部が配置されることになり、隣り合う容量電極層間のカップリングが抑制されることになる。
As is understood from FIGS. 4 and 9 to 11, the first power
電源間導通部は、図１５および図１６に例示されるように、走査線２２の延在方向（Ｘ方向）に並ぶように設けるだけでなく、信号線２６の延在方向（Ｙ方向）に並ぶように設けてもよい。図１５は図１０に対応する図であり、図１６は図１１に対応する図である。図１５に示す例では、図１０と同様に、電源間導通部は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３と、中継電極ＱＥ１，ＱＥ２，ＱＥ３と、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３とから構成されており、走査線２２の延在方向（Ｘ方向）に並ぶように設けられている。さらに、図１５から理解されるように、電源間導通部は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ６，ＨＥ７，ＨＥ８，ＨＥ９，ＨＥ１０，ＨＥ１１と、中継電極ＱＥ５，ＱＥ６，ＱＥ７，ＱＥ８，ＱＥ９，ＱＥ１０と、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ５，ＨＦ６，ＨＦ７，ＨＦ８，ＨＦ９，ＨＦ１０とから構成されており、信号線２６の延在方向（Ｙ方向）に並ぶように設けられている。中継電極ＱＥ１，ＱＥ２，ＱＥ３，ＱＥ５，ＱＥ６，ＱＥ７，ＱＥ８，ＱＥ９，ＱＥ１０は、絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３，ＨＥ６，ＨＥ７，ＨＥ８，ＨＥ９，ＨＥ１０，ＨＥ１１を介して第１電源線層４１に導通する。また、図１６から理解されるように、中継電極ＱＥ１，ＱＥ２，ＱＥ３，ＱＥ５，ＱＥ６，ＱＥ７，ＱＥ８，ＱＥ９，ＱＥ１０は、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３，ＨＦ５，ＨＦ６，ＨＦ７，ＨＦ８，ＨＦ９，ＨＦ１０を介して、上部電源線層４３−１に導通する。したがって、第１電源線層４１と上部電源線層４３−１との間に配置される容量電極層４３−１および容量電極層４３−０と、Ｙ方向において隣り合う表示画素Ｐｅにおける容量電極層４３−１および容量電極層４３−０との間だけでなく、容量電極層４３−１および容量電極層４３−０と、Ｘ方向において隣り合う表示画素Ｐｅにおける容量電極層４３−１および容量電極層４３−０との間においても、電源間導通部が配置されることになり、Ｙ方向およびＸ方向において隣り合う容量電極層間のカップリングが抑制されることになる。
As illustrated in FIGS. 15 and 16, the inter-power supply conduction portion is provided not only in the extending direction (X direction) of the
なお、本実施形態においては、駆動トランジスターＴｄｒのゲート層Ｇｄｒが形成された層の上層に、走査線２２、制御線２７、制御線２８、およびトランジスター同士を接続する中継電極が配置されている。したがって、これよりも上の層においては、画素電極導通部や駆動トランジスターＴｄｒのゲート導通部を除き、容量素子、電源線層、信号線などを自由に配置することができる。特に、トランジスターのチャネル長方向を制御線と交差する方向とし、駆動トランジスターＴｄｒのゲート層Ｇｄｒ上の絶縁層ＬＡ上に走査線２２走査線２２、制御線２７、制御線２８等を配置することが好ましい。このようにすれば、走査線２２、制御線２７、制御線２８等を、選択トランジスターＴｓｌ、補償トランジスターＴｃｍｐ、発光制御トランジスターＴｅｌの上の層に配置することができる。また、このような層構造により、走査線２２、制御線２７、制御線２８等と交差する電源線層４１や信号線２６等を絶縁層ＬＢ上に配置しやすくなる。
In the present embodiment, the
＜第２実施形態＞
図１７ないし図２１を参照しつつ本発明の第２実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態と同様である要素については、第１実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
Second Embodiment
A second embodiment of the present invention will be described with reference to FIGS. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment in each form illustrated below, the reference | standard referred by description of 1st Embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
図１７は本実施形態における有機エレクトロルミネッセンス装置１００の断面図であり、第１実施形態における図４の断面図に対応している。図１７と図４を比較すると明らかなように、本実施形態は、上部電源線層４３−１および上部電源線層４３−０が設けられておらず、その代わりに、画素電極としての第１電極Ｅ１に接続された反射層５５が設けられている。本実施形態においては、基板１０に形成される各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）の能動領域１０Ａから、絶縁層ＬＣ上に形成される第１電源線層４１までの層構造は図５ないし図９に示す第１実施形態における層構造と共通なので説明を省略する。図１８は、第１実施形態における図１０に対応する平面図、図２０は、第１実施形態における図１３に対応する平面図、図２１は、第１実施形態における図１４に対応する平面図である。図１９は本実施形態の特徴部分である反射層５５を示す平面図である。
FIG. 17 is a cross-sectional view of the
本実施形態においても、図１７および図１８から理解される通り、第１電源線層４１が形成された絶縁層ＬＣの面上には、絶縁層ＬＤ０が形成され、絶縁層ＬＤ０の面上には、容量電極層ＣＡ０が形成される。容量電極層ＣＡ０が形成された絶縁層ＬＤ０の面上には絶縁層ＬＤ１が形成され、絶縁層ＬＤ１の面上には容量電極層ＣＡ０と接続された容量電極層ＣＡ１が形成される。ここまでの層構造は第１実施形態と共通である。そして、図１０に対し、電源間導通部（絶縁層ＬＤ０および絶縁層ＬＤ１を貫通する導通孔ＨＥ１，ＨＥ２，ＨＥ３、中継電極ＱＥ１，ＱＥ２，ＱＥ３、絶縁層ＬＥ０および絶縁層ＬＥ１を貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３）が省略されている点で異なり、容量電極層ＣＡ０および容量電極層ＣＡ１は電源間導通部が設けられていた領域に延ばされて配置されている。したがって、第１電源線層４１と絶縁層ＬＤ０と容量電極層ＣＡ０とから構成される容量素子Ｃの容量は、第１実施形態と比して大きくすることができる。
Also in this embodiment, as understood from FIGS. 17 and 18, the insulating layer LD0 is formed on the surface of the insulating layer LC on which the first power
本実施形態では、容量電極層ＣＡ１が形成された絶縁層ＬＤ１の面上には絶縁層ＬＥ０が形成され、絶縁層ＬＥ０の面上には、図１８および図１９から理解されるように、反射層５５が形成される。反射層５５は、第１電極Ｅ１と同様、表示画素Ｐｅ毎に個別に形成されている。反射層５５は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。図１７ないし図１９から理解されるように、反射層５５は、絶縁層ＬＥ０を貫通する導通孔ＨＦ４を介して中継電極ＱＥ４に導通する。中継電極ＱＥ４は第１実施形態で説明したように画素電極導通部を構成する電極である。
In the present embodiment, the insulating layer LE0 is formed on the surface of the insulating layer LD1 on which the capacitive electrode layer CA1 is formed, and the reflective surface is reflected on the surface of the insulating layer LE0 as can be understood from FIGS.
反射層５５が形成された絶縁層ＬＥ０の面上には、光路調整層６０が形成される。光路調整層６０は、第１実施形態と同様に、各表示画素Ｐｅの共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。
An optical
図１７および図２０に例示される通り、光路調整層６０の面上には、表示領域１６内の表示画素Ｐｅ毎の第１電極Ｅ１が形成される。第１電極Ｅ１は、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。第１電極Ｅ１は、光路調整層６０を貫通する導通孔ＨＨ１を介して、反射層５５と導通する。したがって、第１電極Ｅ１は、反射層５５を介して画素電極導通部と導通する。
As illustrated in FIGS. 17 and 20, the first electrode E <b> 1 for each display pixel Pe in the
第１電極Ｅ１が形成された光路調整層６０の面上には、図１７および図２１に例示される通り、基板１０の全域にわたり画素定義層６５が形成される。画素定義層６５は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図２１から理解される通り、画素定義層６５には、表示領域１６内の各第１電極Ｅ１に対応する開口部６５Ａが形成される。画素定義層６５のうち開口部６５Ａの内周縁の近傍の領域は第１電極Ｅ１の周縁に重なる。すなわち、開口部６５Ａの内周縁は平面視で第１電極Ｅ１の周縁の内側に位置する。各開口部６５Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層６５は平面視で格子状に形成される。尚、開口部６５Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部６５Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。
On the surface of the optical
その他にも、詳細な説明は省略するが、第１電極Ｅ１の上層には、発光機能層４６、第２電極Ｅ２、および封止体４７が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体４７の表面に表示画素Ｐｅ毎にカラーフィルターを形成することも可能である。
In addition, although detailed description is omitted, the light emitting
以上のように、本実施形態においては、反射層５５は画素電極としての第１電極Ｅ１と導通しており、第１電源線層４１との導通はとられていない。したがって、本実施形態においては、容量電極層ＣＡ０と、絶縁層ＬＤ０と、第１電源線層４１とから容量素子Ｃが構成されている。反射層５５を画素電位とすることで、仮にこれらが短絡したとしても、表示不良の発生を防止することができる。反射層５５と画素電極としての第１電極Ｅ１との間には光路調整層６０が形成されるが、この光路調整層６０が薄い画素があったとしても反射層５５と画素電極としての第１電極Ｅ１との短絡による表示不良の発生を防止することができる。
第１実施形態では、中継電極ＱＧ１は、第１電源線層４１と中継電極ＱＤ２との間隙、上部電源線層４３−１と中継電極ＱＦ１との間隙を平面視覆うように配置されていたのに対し、本実施形態では、反射層５５は、第１電源線層４１と中継電極ＱＤ２との間隙を覆うように配置されている。したがって、外光の侵入が反射層５５により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
As described above, in the present embodiment, the
In the first embodiment, the relay electrode QG1 is disposed so as to cover the gap between the first power
その他、第１実施形態との共通の構成については、前述した第１実施形態における効果と同様な効果を奏することができる。また、第２実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the first embodiment, the same effects as those in the first embodiment described above can be achieved. Also in the second embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第３実施形態＞
本発明の第３実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態および第２実施形態と同様である要素については、第１実施形態および第２実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Third Embodiment>
A third embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as 1st Embodiment and 2nd Embodiment in each form illustrated below, the code | symbol referred by description of 1st Embodiment and 2nd Embodiment is diverted, respectively. The detailed description of is omitted as appropriate.
第３実施形態の各表示画素Ｐｅの回路は、駆動トランジスターＴｄｒと、選択トランジスターＴｓｌと、補償トランジスターＴｃｍｐと発光制御トランジスターＴｅｌを備えている。第１実施形態の回路とは異なり、補償トランジスターＴｃｍｐ補償トランジスターＴｃｍｐのソース領域及びドレイン領域の一方は、駆動トランジスターＴｄｒのゲートノードに接続されている。以下、第３実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造について説明する。以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の有機エレクトロルミネッセンス装置１００とは相違させている。図２２は、有機エレクトロルミネッセンス装置１００の断面図であり、図２３から図３０は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図２３から図３０のIII−III’線を含む断面に対応した断面図が図２２に相当する。なお、図２３から図３０は平面図であるが、各要素の視覚的な把握を容易化する観点から、図４と共通する各要素に図２２と同態様のハッチングが便宜的に付加されている。
The circuit of each display pixel Pe according to the third embodiment includes a drive transistor Tdr, a selection transistor Tsl, a compensation transistor Tcmp, and a light emission control transistor Tel. Unlike the circuit of the first embodiment, one of the source region and the drain region of the compensation transistor Tcmp compensation transistor Tcmp is connected to the gate node of the drive transistor Tdr. Hereinafter, a specific structure of the
図２２および図２３から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。第１実施形態とは異なり、駆動トランジスターＴｄｒと発光制御トランジスターＴｅｌの能動領域１０Ａおよびアクティブ層はチャネル長方向（Ｙ方向）に一直線状に並ぶように配置される。図２２および図２４から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスターＴのゲート層Ｇ（Ｇｄｒ，Ｇｓｌ，Ｇｅｌ，Ｇｃｍｐ）が絶縁膜Ｌ０の面上に形成される。各トランジスターＴのゲート層Ｇは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。
22 and 23, the
図２２から理解される通り、各トランジスターＴのゲート層Ｇおよび下部容量電極層ＣＡ１が形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＤ）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As can be understood from FIG. 22, a plurality of insulating layers L (LA to LD) and a plurality of conductive layers (on the surface of the insulating film L0 on which the gate layer G and the lower capacitor electrode layer CA1 of each transistor T are formed). A multilayer wiring layer is formed by alternately stacking wiring layers). Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, a relationship in which a plurality of elements are collectively formed in the same process by selective removal of a conductive layer (single layer or a plurality of layers) is referred to as “formed from the same layer”.
絶縁層ＬＡは、各トランジスターＴのゲートＧが形成された絶縁膜Ｌ０の面上に形成される。図２２および図２５から理解される通り、絶縁層ＬＡの面上には、走査線２２と、選択トランジスターＴｓｌの制御線２７と、発光制御トランジスターＴｅｌの制御線２８と、容量電極層ＣＡ２と、複数の中継電極ＱＢ（ＱＢ３，ＱＢ４，ＱＢ６，ＱＢ７）とが同層から形成される。
The insulating layer LA is formed on the surface of the insulating film L0 on which the gate G of each transistor T is formed. As understood from FIGS. 22 and 25, on the surface of the insulating layer LA, the
図２２および図２５から理解される通り、中継電極ＱＢ７は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１，ＨＡ６，ＨＡ７を介して、それぞれ補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａ、駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａ、および発光制御トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。したがって、中継電極ＱＢ７は、補償トランジスターＴｃｍｐのドレイン領域またはソース領域と駆動トランジスターＴｄｒのドレイン領域またはソース領域と発光制御トランジスターＴｄｒのドレイン領域またはソース領域とを接続する配線部として機能する。
As understood from FIGS. 22 and 25, the relay electrode QB7 forms the drain region or the source region of the compensation transistor Tcmp through the conduction holes HA1, HA6, HA7 penetrating the insulating film L0 and the insulating layer LA, respectively. The
図２２および図２５から理解される通り、中継電極ＱＢ３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ４を介して選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ５を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ８を介して発光制御トランジスターＴｅｌのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 22 and 25, the relay electrode QB3 is electrically connected to the
図２５から理解される通り、走査線２２は、絶縁層ＬＡを貫通する導通孔ＨＢ２を介して選択トランジスターＴｓｌのゲート層Ｇｓｌに導通する。走査線２２は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより、後述する信号線２６からは電気的に絶縁される。導通孔ＨＢ２は、選択トランジスターＴｓｌのゲート層Ｇｓｌおよびアクティブ層と重なるように配置されている。
As understood from FIG. 25, the
図２５から理解される通り、補償トランジスターＴｃｍｐの制御線２７は、絶縁層ＬＡを貫通する導通孔ＨＢ１を介して補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐに導通する。制御線２７は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより後述する信号線２６からは電気的に絶縁される。導通孔ＨＢ１は、補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐおよびアクティブ層と重なるように配置されている。
As understood from FIG. 25, the
図２５から理解される通り、発光制御トランジスターＴｅｌの制御線２８は、絶縁層ＬＡに形成された導通孔ＨＢ４を介して発光制御トランジスターＴｅｌのゲート層Ｇｅｌに導通する。制御線２８は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＡにより後述する信号線２６からは電気的に絶縁される。導通孔ＨＢ４は、発光制御トランジスターＴｅｌのゲート層Ｇｅｌおよびアクティブ層と重なるように配置されている。
As understood from FIG. 25, the
図２２および図２５から理解される通り、本実施形態においては、中継電極ＱＢ３，ＱＢ４，ＱＢ６，ＱＢ７、および走査線２２、並びに制御線２７，２８と同層に、容量電極層ＣＡ２が形成されている。容量電極層ＣＡ２は、絶縁層ＬＡを貫通する導通孔ＨＢ３を介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒと導通する。また、容量電極層ＣＡ２は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ２，ＨＡ３を介して、それぞれ補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａと、選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。したがって、容量電極層ＣＡ２は、駆動トランジスターＴｄｒのゲート層Ｇｄｒと、補償トランジスターＴｃｍｐのドレイン領域またはソース領域と、選択トランジスターＴｓｌのドレイン領域またはソース領域との配線層としても機能している。導通孔ＨＢ３は、駆動トランジスターＴｄｒのゲート層Ｇｄｒおよびアクティブ層と重なるように配置されている。
As understood from FIGS. 22 and 25, in this embodiment, the capacitive electrode layer CA2 is formed in the same layer as the relay electrodes QB3, QB4, QB6, QB7, the
絶縁層ＬＢは、走査線２２と、選択トランジスターＴｓｌの制御線２７と、発光制御トランジスターＴｅｌの制御線２８と、複数の中継電極ＱＢ（ＱＢ３，ＱＢ４，ＱＢ６，ＱＢ７）と、容量電極層ＣＡ２とが形成された絶縁層ＬＡの面上に形成される。図２２および図２６から理解される通り、絶縁層ＬＢの面上には、第１電源線層４１−０が形成される。さらに、図２２から理解される通り、第１電源線層４１−０が形成された絶縁層ＬＣ０の面上には、絶縁層ＬＣ１が形成される。絶縁層ＬＣ１の表面には、図２２および図２６に例示される通り、第１電源線層４１−０と接続された第１電源線層４１−１と、中継電極ＱＤ２と、中継電極ＱＤ４とが形成される。図２２、図２５および図２６から理解される通り、中継電極ＱＤ２は、絶縁層ＬＢおよび絶縁層ＬＣ０を貫通する導通孔ＨＤ３を介して中継電極ＱＢ６に導通する。中継電極ＱＤ２は、画素電極導通部を構成する中継電極の一つであり、図２２ないし図２６から理解される通り、導通孔ＨＤ３と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
The insulating layer LB includes a
図２２、図２５および図２６から理解される通り、中継電極ＱＤ４は、絶縁層ＬＢおよび絶縁層ＬＣ０を貫通する導通孔ＨＤ４を介して中継電極ＱＢ３に導通する。したがって、図２２ないし図２６から理解される通り、中継電極ＱＤ４は、導通孔ＨＤ４と、中継電極ＱＢ３と、導通孔ＨＡ４とを介して、選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。 As understood from FIGS. 22, 25, and 26, the relay electrode QD4 is electrically connected to the relay electrode QB3 through the conduction hole HD4 penetrating the insulating layer LB and the insulating layer LC0. Therefore, as understood from FIGS. 22 to 26, the relay electrode QD4 is an active region that forms the drain region or the source region of the selection transistor Tsl via the conduction hole HD4, the relay electrode QB3, and the conduction hole HA4. Conducts to 10A.
第１電源線層４１−１は、図２６から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＤ２の導通部）を取り囲むように配置される。第１電源線層４１−１は、図２６から理解される通り、中継電極ＱＤ４を取り囲むように配置される。また、第１電源線層４１−１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。第１電源線層４１は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子３６に導通する。なお、第１電源線層４１−１は、図１に示す第１領域１２の表示領域１６内に形成される。また、図示を省略するが、第１領域１２の周辺領域１８内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子３６に導通する。第１電源線層４１−１および低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。
As is understood from FIG. 26, the first power supply line layer 41-1 is disposed so as to surround the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QD2). As is understood from FIG. 26, the first power supply line layer 41-1 is disposed so as to surround the relay electrode QD4. The first power supply line layer 41-1 is a pattern that is continuously formed without a gap between display pixels Pe adjacent in the X direction and the Y direction. The first power
第１電源線層４１−０は、第１電源線層４１−１と接続されている。第１電源線層４１−０は、図２６から理解される通り、Ｙ方向においては、中継電極と所定の間隔を有し、かつ、導通孔ＨＤ５および中継電極ＱＤ２,ＱＤ４とも所定の間隔を有して配置されている。第１電源線層４１−０は、Ｘ方向においては、隣り合う表示画素Ｐｅの上部電源線層４１−０と所定の間隔を有して配置された矩形の電極層である。第１電源線層４１−０と第１電源線層４１−１は、絶縁層ＬＢおよび絶縁層ＬＣ０により容量電極層ＣＡ２と絶縁されている。第１電源線層４１−０は、図２２から理解される通り、第１電源線層４１−１から吊り下げられた構造を有している。第１電源線層４１−０は、第１電源線層４１−１を介して駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。また、第１電源線層４１−０は、絶縁層ＬＢおよび絶縁層ＬＣ０を介して容量電極層ＣＡ２と対向する。容量電極層ＣＡ２は、導通孔ＨＢ３を介して駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。したがって、第１電源線層４１−０は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当する。容量電極層ＣＡ２は図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当する。したがって、容量素子Ｃの第２容量電極Ｃ２を構成する第１電源線層４１−０を第１電源線層４１−１から吊り下げた構造とすることにより、容量素子Ｃの誘電体膜を薄くでき、容量素子Ｃの容量を大きくすることができる。第１電源線層４１−１を単独で用いる場合と比して、配置の自由度を増すことができる。以上のように、本実施形態では、第１電源線層４１−０と絶縁層ＬＢと容量電極層ＣＡ２とから容量素子Ｃが構成される。 The first power supply line layer 41-0 is connected to the first power supply line layer 41-1. As understood from FIG. 26, the first power supply line layer 41-0 has a predetermined distance from the relay electrode in the Y direction, and also has a predetermined distance from the conduction hole HD5 and the relay electrodes QD2, QD4. Are arranged. The first power supply line layer 41-0 is a rectangular electrode layer arranged with a predetermined distance from the upper power supply line layer 41-0 of the adjacent display pixel Pe in the X direction. The first power supply line layer 41-0 and the first power supply line layer 41-1 are insulated from the capacitive electrode layer CA2 by the insulating layer LB and the insulating layer LC0. As is understood from FIG. 22, the first power supply line layer 41-0 has a structure suspended from the first power supply line layer 41-1. The first power supply line layer 41-0 is electrically connected to the source region or the drain region of the driving transistor Tdr via the first power supply line layer 41-1. The first power supply line layer 41-0 faces the capacitive electrode layer CA2 via the insulating layer LB and the insulating layer LC0. The capacitive electrode layer CA2 is electrically connected to the gate layer Gdr of the driving transistor Tdr through the conduction hole HB3. Therefore, the first power supply line layer 41-0 corresponds to the second capacitor electrode C2 of the capacitor C shown in FIGS. The capacitive electrode layer CA2 corresponds to the first capacitive electrode C1 of the capacitive element C shown in FIGS. Therefore, the dielectric film of the capacitive element C is thinned by adopting a structure in which the first power supply line layer 41-0 constituting the second capacitive electrode C2 of the capacitive element C is suspended from the first power supply line layer 41-1. And the capacitance of the capacitive element C can be increased. Compared with the case where first power supply line layer 41-1 is used alone, the degree of freedom in arrangement can be increased. As described above, in the present embodiment, the capacitive element C includes the first power supply line layer 41-0, the insulating layer LB, and the capacitive electrode layer CA2.
第１電源線層４１−１は、図２２、図２５および図２６から理解される通り、絶縁層ＬＣ０および絶縁層ＬＢを貫通する導通孔ＨＤ５を介して、中継電極ＱＢ４に導通する。したがって、第１電源線層４１−１は、図２２ないし図２６から理解される通り、導通孔ＨＤ５と、中継電極ＱＢ４と、導通孔ＨＡ５とを介して、駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。 As understood from FIGS. 22, 25, and 26, the first power supply line layer 41-1 is electrically connected to the relay electrode QB4 through the conduction hole HD5 penetrating the insulating layer LC0 and the insulating layer LB. Therefore, as is understood from FIGS. 22 to 26, the first power supply line layer 41-1 includes the source region or the drain region of the drive transistor Tdr via the conduction hole HD5, the relay electrode QB4, and the conduction hole HA5. Conducted to.
絶縁層ＬＤは、第１電源線層４１−１と、複数の中継電極ＱＤ（ＱＤ２，ＱＤ４）とが形成された絶縁層ＬＣ１の面上に形成される。図２２および図２７から理解される通り、絶縁層ＬＣ１の面上には、信号線２６と、中継電極ＱＦ１とが形成される。信号線２６は、複数の画素ＰにわたりＹ方向に直線状に延在し、絶縁層ＬＣ１により、第１電源線層４１−１からは電気的に絶縁される。信号線２６は、図２２ないし図２７から理解される通り、導通孔ＨＦ１１と、中継電極ＱＤ４と、導通孔ＨＤ４と、中継電極ＱＢ３と、導通孔ＨＡ４とを介して選択トランジスターＴｓｌのソース領域またはドレイン領域を形成する能動領域１０Ａと導通する。また、信号線２６は、走査線２２と、制御線２７と、制御線２８との上層の位置を通過するように形成され、選択トランジスターＴｓｌのチャネル長の方向（Ｙ方向）に沿って延在する。また、平面視において、信号線２６は、選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐと重なるように配置されている。したがって、画素の高密度化を図ることができる。また、信号線２６は、第１電源線層４１−１と中継電極ＱＤ４との間隙と、平面視重なるように配置されている。したがって、外光の侵入が信号線２６により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
The insulating layer LD is formed on the surface of the insulating layer LC1 on which the first power supply line layer 41-1 and the plurality of relay electrodes QD (QD2, QD4) are formed. As understood from FIGS. 22 and 27, the
中継電極ＱＦ１は、画素電極導通部を構成する中継電極の一つであり、図２２ないし図２７から理解される通り、絶縁層ＬＣ１を貫通する導通孔ＨＦ４と、中継電極ＱＤ２と、導通孔ＨＤ３と、中継電極ＱＢ６と、導通孔ＨＡ８とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
The relay electrode QF1 is one of the relay electrodes constituting the pixel electrode conducting portion, and as understood from FIGS. 22 to 27, the conducting hole HF4 penetrating the insulating layer LC1, the relay electrode QD2, and the conducting hole HD3. Then, it is electrically connected to the
絶縁層ＬＤは、信号線２６と、中継電極ＱＦ１とが形成された絶縁層ＬＣ１の面上に形成される。絶縁層ＬＤの表面には平坦化処理が実行される。平坦化処理には、化学機械研磨（CMP：Chemical Mechanical Polishing）等の公知の表面処理技術が任意に採用される。平坦化処理で高度に平坦化された絶縁層ＬＤの表面には、図２２および図２８に例示される通り、反射層５５が形成される。反射層５５は、図２７および図２８から理解される通り、絶縁層ＬＤを貫通する導通孔ＨＧ１を介して、中継電極ＱＦ１に導通する。したがって、反射層５５は、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＦ１の導通部）と導通している。反射層５５は、第１電極Ｅ１と同様、表示画素Ｐｅ毎に個別に形成されている。本実施形態においては、反射層５５は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。反射層５５は、光反射性の導電材料で形成され、図２８に示すように各トランジスターＴ、各配線、及び各中継電極を覆うように配置される。したがって、外光の侵入が反射層５５により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
The insulating layer LD is formed on the surface of the insulating layer LC1 on which the
図２２に例示される通り、反射層５５が形成された絶縁層ＬＤの面上には光路調整層６０が形成される。光路調整層６０は、各表示画素Ｐｅの共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。
As illustrated in FIG. 22, the optical
図２２および図２９に例示される通り、光路調整層６０の面上には、表示領域１６内の表示画素Ｐｅ毎の第１電極Ｅ１が形成される。第１電極Ｅ１は、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。第１電極Ｅ１は、図２および図３を参照して前述した通り、発光素子４５の陽極として機能する略矩形状の電極（画素電極）である。第１電極Ｅ１は、図２２および図２９から理解される通り、表示画素Ｐｅ毎に光路調整層６０に形成された導通孔ＨＨ１を介して反射層５５に導通する。
As illustrated in FIGS. 22 and 29, the first electrode E <b> 1 for each display pixel Pe in the
第１電極Ｅ１が形成された光路調整層６０の面上には、図２２および図３０に例示される通り、基板１０の全域にわたり画素定義層６５が形成される。画素定義層６５は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図３０から理解される通り、画素定義層６５には、表示領域１６内の各第１電極Ｅ１に対応する開口部６５Ａが形成される。画素定義層６５のうち開口部６５Ａの内周縁の近傍の領域は第１電極Ｅ１の周縁に重なる。すなわち、開口部６５Ａの内周縁は平面視で第１電極Ｅ１の周縁の内側に位置する。各開口部６５Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層６５は平面視で格子状に形成される。尚、開口部６５Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部６５Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。
On the surface of the optical
その他にも、詳細な説明は省略するが、第１電極Ｅ１の上層には、発光機能層４６、第２電極Ｅ２、および封止体４７が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体４７の表面に表示画素Ｐｅ毎にカラーフィルターを形成することも可能である。
In addition, although detailed description is omitted, the light emitting
以上に説明した通り、本実施形態では、走査線２２、制御線２７、制御線２８、および容量電極層ＣＡ２が形成された層と、信号線２６が形成された層との間に、第１電源線層４１−１が配置された構成となっている。したがって、信号線２６と走査線２２とのカップリングが第１電源線層４１−１によって抑制される。また、信号線２６と、各トランジスターまたは容量電極層ＣＡ２とのカップリングが第１電源線層４１−１によって抑制される。さらに、本実施形態では、容量電極層ＣＡ２と、画素電極である第１電極Ｅ１との間には、第１電源線層４１−１が配置されている。第１電源線層４１−１は、上述した画素導通部を除き、ほぼ全面に亘って形成されている。したがって、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ２と、画素電極である第１電極Ｅ１との間のカップリングが抑制される。
As described above, in the present embodiment, the first line is formed between the layer in which the
信号線２６と、選択トランジスターＴｓｌのドレイン領域またはソース領域とを接続する信号線導通部は、上述したように、第１電源線層４１−１が形成された層と、走査線２２および容量電極層ＣＡ２が形成された層とを貫いて設けられている。この信号線導通部は、選択トランジスターＴｓｌのドレイン配線またはソース配線である。このように構成することにより、信号線２６を下層に延ばして導通を図る場合と比して、低抵抗で選択トランジスターＴｓｌと信号線２６とを接続することができる。なお、信号線導通部と信号線２６は、画素電極導通部を避けて配置されている。
As described above, the signal line conduction portion that connects the
画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ８、中継電極ＱＢ６、絶縁層ＬＢおよび絶縁層ＬＤ０を貫通する導通孔ＨＣ５、中継電極ＱＤ２、絶縁層ＬＣ１を貫通する導通孔ＨＦ４、中継電極ＱＦ１、絶縁層ＬＤを貫通する導通孔ＨＧ１、反射層５５、および光路調整層６０を貫通する導通孔ＨＨ１により構成されている。これらは、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、第１電源線層４１と、容量電極層ＣＡ２と、第１電源線層４１−１を貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
The conductive portion between the first electrode E1 that is a pixel electrode and the source region or drain region of the light emission control transistor Tel, that is, the pixel electrode conductive portion includes a conductive hole HA8 that penetrates the insulating film L0 and the insulating layer LA, a relay electrode QB6, Conductive hole HC5 that penetrates insulating layer LB and insulating layer LD0, relay electrode QD2, conductive hole HF4 that penetrates insulating layer LC1, relay electrode QF1, conductive hole HG1 that penetrates insulating layer LD,
容量素子Ｃについては、第１電源線層４１−０を第２容量電極Ｃ２とし、容量電極層ＣＡ２を第１容量電極Ｃ１とする容量素子が積層方向（Ｚ方向）に積層された構成となっている。第１の容量素子Ｃ−１においては、第２容量電極Ｃ２である第１電源線層４１−０は、第１電源線層４１−１に電気的に接続され、かつ、第１電源線層４１−１より下層に配置された構成となっている。上述した例では、一例として、第１電源線層４１−１から吊り下げた構造によりこの配置を実現している。したがって、第２容量電極Ｃ２として、中継電極と同層に形成される第１電源線層４１−１自体を用いる場合と比して、第１の容量素子Ｃ−１の誘電体膜を薄くすることができ、第１の容量素子Ｃ−１の容量を大きくすることができる。あるいは、第１の容量素子Ｃ−１の配置の自由度を高めることができる。 The capacitive element C has a configuration in which capacitive elements in which the first power supply line layer 41-0 is the second capacitive electrode C2 and the capacitive electrode layer CA2 is the first capacitive electrode C1 are stacked in the stacking direction (Z direction). ing. In the first capacitive element C-1, the first power supply line layer 41-0, which is the second capacitive electrode C2, is electrically connected to the first power supply line layer 41-1, and the first power supply line layer. It becomes the structure arrange | positioned below 41-1. In the above-described example, this arrangement is realized by a structure suspended from the first power supply line layer 41-1 as an example. Therefore, as compared with the case where the first power supply line layer 41-1 itself formed in the same layer as the relay electrode is used as the second capacitor electrode C2, the dielectric film of the first capacitor element C-1 is made thinner. And the capacitance of the first capacitor C-1 can be increased. Or the freedom degree of arrangement | positioning of the 1st capacitive element C-1 can be raised.
また、容量素子Ｃは、選択トランジスターＴｓｌ、補償トランジスターＴｃｍｐ、駆動トランジスターＴｄｒと、平面視において重なるように配置される。したがって、画素の高密度化を行い易い。 The capacitive element C is arranged so as to overlap the selection transistor Tsl, the compensation transistor Tcmp, and the driving transistor Tdr in plan view. Therefore, it is easy to increase the density of pixels.
本実施形態においては、容量電極層ＣＡ２は、走査線２２が形成される層に形成されている。このような構成にすることにより、第１実施形態および第２実施形態と比して、工程を簡略化することができる。また、走査線２２が形成された層の上に第１電源線層４１−１を配置し、さらにその上の層に信号線２６を配置したので、信号線２６を、平面視において、選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐと重なるように配置することができる。その結果、画素の高密度化を図ることができる。
In the present embodiment, the capacitive electrode layer CA2 is formed in a layer where the
本実施形態では、第２実施形態と同様に、反射層５５が画素電極である第１電極Ｅ１と接続されている。画素電極である第１電極Ｅ１の電位は、駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、画素電極である第１電極Ｅ１や反射層５５の電位は、信号線２６の電位の影響を受けにくいという利点がある。
In the present embodiment, as in the second embodiment, the
その他、第１実施形態および第２実施形態との共通の構成については、前述した第１実施形態および第２実施形態における効果と同様な効果を奏することができる。また、第３実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the first embodiment and the second embodiment, the same effects as those in the first embodiment and the second embodiment described above can be achieved. Also in the third embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第４実施形態＞
本発明の第４実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態ないし第３実施形態と同様である要素については、第１実施形態ないし第２３実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Fourth embodiment>
A fourth embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment thru | or 3rd Embodiment in each form illustrated below, the code | symbol referred by description of 1st Embodiment thru | or 23rd embodiment is diverted, respectively. The detailed description of is omitted as appropriate.
第４実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造は、第３実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造とほぼ同様な構造である。以下、簡略化のため、相違する箇所についてのみ説明する。
The specific structure of the
図３１は、有機エレクトロルミネッセンス装置１００の断面図であり、図３２から図４０は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図３２から図４０のIV−IV’線を含む断面に対応した断面図が図３１に相当する。なお、図３２から図４０は平面図であるが、各要素の視覚的な把握を容易化する観点から、図３１と共通する各要素に図３１と同態様のハッチングが便宜的に付加されている。
FIG. 31 is a cross-sectional view of the
第４実施形態は、図３１ないし図３６から理解される通り、容量電極層ＣＡ２および走査線２２が形成された層と、信号線２６が形成された層との間に、上部容量電極層ＣＡ１を配置した構成が第３実施形態と異なっている。容量電極層ＣＡ１は、図３５から理解される通り、平面視において各トランジスターを覆うように配置された矩形の容量電極層である。図３１、図３４および図３５から理解される通り、容量電極層ＣＡ１は、絶縁層ＬＢを貫通する導通孔ＨＣ７と、容量電極層ＣＡ２と、絶縁層ＬＡを貫通する導通孔ＨＢ３とを介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒと導通する。したがって、容量電極層ＣＡ１は、容量電極層ＣＡ２と共に、図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当し、第１電源線層４１−１は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当する。
In the fourth embodiment, as understood from FIGS. 31 to 36, the upper capacitive electrode layer CA1 is provided between the layer in which the capacitive electrode layer CA2 and the
本実施形態においては、以上のように、上部容量電極層ＣＡ１を、各トランジスターが形成された層、および走査線２２や制御線２７，２８が形成された層と、信号線２６が形成された層との間の層に形成したので、比較的に、上部容量電極層ＣＡ１を、トランジスターや配線の配置に縛られることなく配置することができる。また、走査線２２や制御線２７，２８が形成された層との積層も可能であるため、画素の高密度化も容易である。
In the present embodiment, as described above, the upper capacitor electrode layer CA1 is formed by forming the layers in which the transistors are formed, the layers in which the
駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された上部容量電極層ＣＡ１は、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上層に設けられており、上部容量電極層ＣＡ１と、信号線２６との間には、第１電源線層４１−１が配置されるように構成されている。第１電源線層４１−１は、画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部を除き、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる信号線２６と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された上部容量電極層ＣＡ１との間のカップリングが抑制される。
The upper capacitor electrode layer CA1 connected to the gate layer Gdr of the drive transistor Tdr is provided above the gate layer Gdr of the drive transistor Tdr, and between the upper capacitor electrode layer CA1 and the
本実施形態では、上部容量電極層ＣＡ１と、画素電極である第１電極Ｅ１との間には、上部電源線層４１−１および上部電源線層４１−０が配置されている。上部電源線層４１−１および上部電源線層４１−０は、上述した画素導通部を除き、ほぼ全面に亘って形成されている。したがって、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１と、画素電極である第１電極Ｅ１との間のカップリングが抑制される。 In the present embodiment, the upper power supply line layer 41-1 and the upper power supply line layer 41-0 are disposed between the upper capacitor electrode layer CA1 and the first electrode E1 that is a pixel electrode. The upper power supply line layer 41-1 and the upper power supply line layer 41-0 are formed over substantially the entire surface except for the above-described pixel conduction portion. Therefore, coupling between the capacitive electrode layer CA1 connected to the gate layer Gdr of the driving transistor Tdr and the first electrode E1 that is a pixel electrode is suppressed.
画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ８、中継電極ＱＢ６、絶縁層ＬＢを貫通する導通孔ＨＣ５、中継電極ＱＣ３、絶縁層ＬＣおよび絶縁層ＬＤ０を貫通する導通孔ＨＤ３、中継電極ＱＤ２、絶縁層ＬＤ１を貫通する導通孔ＨＦ４、中継電極ＱＦ１、絶縁層ＬＥを貫通する導通孔ＨＧ１、および反射層５５により構成されている。これらは、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、第１電源線層４１−１と、上部容量電極層ＣＡ１と、上部電源線層４３−１および上部電源線層４３−０とを貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
The conductive portion between the first electrode E1 that is a pixel electrode and the source region or drain region of the light emission control transistor Tel, that is, the pixel electrode conductive portion includes a conductive hole HA8 that penetrates the insulating film L0 and the insulating layer LA, a relay electrode QB6, Conductive hole HC5 that penetrates insulating layer LB, relay electrode QC3, conductive hole HD3 that penetrates insulating layer LC and insulating layer LD0, relay electrode QD2, conductive hole HF4 that penetrates insulating layer LD1, relay electrode QF1, and insulating layer LE The through hole HG1 that penetrates and the
本実施形態における容量素子Ｃは、上部電源線層４１−０を第２容量電極Ｃ２とし、容量電極層ＣＡ１を第１容量電極Ｃ１とする容量素子Ｃである。容量素子Ｃにおいては、第２容量電極Ｃ２である上部電源線層４１−０は、上部電源線層４１−１に電気的に接続され、かつ、上部電源線層４１−１より下層に配置された構成となっている。上述した例では、一例として、上部電源線層４１−１から吊り下げた構造によりこの配置を実現している。したがって、第２容量電極Ｃ２として、中継電極と同層に形成される上部電源線層４１−１自体を用いる場合と比して、容量素子Ｃの誘電体膜を薄くすることができ、容量素子Ｃの容量を大きくすることができる。あるいは、容量素子Ｃの配置の自由度を高めることができる。 The capacitive element C in the present embodiment is a capacitive element C in which the upper power supply line layer 41-0 is the second capacitive electrode C2 and the capacitive electrode layer CA1 is the first capacitive electrode C1. In the capacitive element C, the upper power supply line layer 41-0 that is the second capacitive electrode C2 is electrically connected to the upper power supply line layer 41-1, and is disposed below the upper power supply line layer 41-1. It becomes the composition. In the above-described example, this arrangement is realized by a structure suspended from the upper power supply line layer 41-1 as an example. Therefore, the dielectric film of the capacitive element C can be made thinner as compared with the case where the upper power supply line layer 41-1 itself formed in the same layer as the relay electrode is used as the second capacitive electrode C2. The capacity of C can be increased. Or the freedom degree of arrangement | positioning of the capacitive element C can be raised.
図３５から理解されるように、容量素子Ｃは、平面視において、選択トランジスターＴｓｌ、発光制御トランジスターＴｅｌ、補償トランジスターＴｃｍｐ、および駆動トランジスターＴｄｒのそれぞれと重なる位置に設けられている。したがって、容量素子の容量を確保しつつ、画素の高密度化を実現することができる。このように、本実施形態によれば、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上の層を有効に活用して、高密度な画素のための画素構造を提供することができる。 As can be understood from FIG. 35, the capacitive element C is provided at a position overlapping each of the selection transistor Tsl, the light emission control transistor Tel, the compensation transistor Tcmp, and the drive transistor Tdr in plan view. Therefore, it is possible to achieve high density of pixels while securing the capacitance of the capacitive element. As described above, according to the present embodiment, it is possible to provide a pixel structure for high-density pixels by effectively utilizing the layer above the gate layer Gdr of the driving transistor Tdr.
本実施形態では、第３実施形態と同様に、反射層５５が画素電極である第１電極Ｅ１と接続されている。画素電極である第１電極Ｅ１の電位は、駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、画素電極である第１電極Ｅ１や反射層５５の電位は、信号線２６の電位の影響を受けにくいという利点がある。
In the present embodiment, as in the third embodiment, the
信号線２６と、選択トランジスターＴｓｌのドレイン領域またはソース領域とを接続する信号線導通部は、第３実施形態と同様に、第１電源線層４１−１が形成された層と、走査線２２および容量電極層ＣＡ２が形成された層とを貫いて設けられている。この信号線導通部は、選択トランジスターＴｓｌのドレイン配線またはソース配線である。このように構成することにより、信号線２６を下層に延ばして導通を図る場合と比して、低抵抗で選択トランジスターＴｓｌと信号線２６とを接続することができる。なお、信号線導通部と信号線２６は、画素電極導通部を避けて配置されている。
As in the third embodiment, the signal line conduction portion that connects the
図３７から理解されるように、本実施形態においても、信号線２６を、平面視において、選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐと重なるように配置している。その結果、画素の高密度化を図ることができる。また、信号線２６は、第１電源線層４１−１と中継電極ＱＤ４との間隙と、平面視重なるように配置されている。したがって、外光の侵入が信号線２６により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
As can be understood from FIG. 37, also in this embodiment, the
その他、第１実施形態ないし第３実施形態との共通の構成については、前述した第１実施形態ないし第３実施形態における効果と同様な効果を奏することができる。また、第４実施形態においても、上部容量電極層を構成する電極を上部容量電極層ＣＡ１とは異なる層で形成された電極とする等、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the first embodiment to the third embodiment, the same effects as those of the first embodiment to the third embodiment described above can be achieved. Also in the fourth embodiment, a modification similar to the modification described in the first embodiment, such as an electrode formed in a layer different from the upper capacitor electrode layer CA1 as an electrode constituting the upper capacitor electrode layer. Is applicable.
＜第５実施形態＞
本発明の第５実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態と同様である要素については、第１実施形態ないし第４実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Fifth Embodiment>
A fifth embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment in each form illustrated below, diverting detailed description using the code | symbol referred by description of 1st Embodiment thru | or 4th Embodiment. Omitted where appropriate.
第５実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造は、第３実施形態および第４実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造とほぼ同様な構造である。以下、簡略化のため、相違する箇所についてのみ説明する。
The specific structure of the
図４１は、有機エレクトロルミネッセンス装置１００の断面図であり、図４２から図５１は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図４２から図５１のV−V’線を含む断面に対応した断面図が図４１に相当する。なお、図４２から図５１は平面図であるが、各要素の視覚的な把握を容易化する観点から、図４１と共通する各要素に図４１と同態様のハッチングが便宜的に付加されている。
FIG. 41 is a cross-sectional view of the
第５実施形態は、図４１ないし図４８から理解される通り、第１電源線層４１が形成された層と、信号線２６が形成された層との間に、容量電極層ＣＡ０および容量電極層ＣＡ１と、上部電源線層４３−０および上部電源線層４３−１を配置した構成が第３実施形態および第４実施形態と異なっている。
As is understood from FIGS. 41 to 48, the fifth embodiment includes a capacitive electrode layer CA0 and a capacitive electrode between a layer in which the first power
図４１から理解される通り、第１電源線層４１が形成された絶縁層ＬＢの面上には絶縁層ＬＣが形成される。絶縁層ＬＣの面上には、容量電極層ＣＡ０が形成され、容量電極層ＣＡ０が形成された絶縁層ＬＣの面上には、絶縁層ＬＤ０が形成される。絶縁層ＬＤ０の面上には、図４６から理解される通り、容量電極層ＣＡ１と、画素電極導通部を構成する中継電極ＱＥ４と、信号線導通部を構成する中継電極ＱＥ１１と、電源供給部を構成する中継電極ＱＥ１２が形成される。容量電極層ＣＡ１は、図４６から理解される通り、平面視において各トランジスターを覆うように配置された矩形の容量電極層である。容量電極層ＣＡ１は、図４１から理解されるように、容量電極層ＣＡ１から吊り下げられた容量電極層ＣＡ０と接続されている。図４１、図４３ないし図４６から理解される通り、容量電極層ＣＡ１は、絶縁層ＬＤ０および絶縁層ＬＣを貫通する導通孔ＨＥ４と、中継電極ＱＤ５と、絶縁層ＬＢを貫通する導通孔ＨＤ２と、中継電極ＱＢ８と、絶縁層ＬＡを貫通する導通孔ＨＢ３とを介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒと導通する。また、第１電源線層４１は中継電極ＱＤ５を囲むように配置されている。
As understood from FIG. 41, the insulating layer LC is formed on the surface of the insulating layer LB on which the first power
図４１および図４７から理解される通り、容量電極層ＣＡ１と、画素電極導通部を構成する中継電極ＱＥ４と、信号線導通部を構成する中継電極ＱＥ１１と、電源供給部を構成する中継電極ＱＥ１２とが形成された絶縁層ＬＤ０の面上には、絶縁層ＬＤ１が形成される。図４１から理解される通り、絶縁層ＬＤ１の面上には、上部電源線層４３−０が形成される。上部電源線層４３−０が形成された、絶縁層ＬＤ１の面上には絶縁層ＬＥ０が形成され、絶縁層ＬＥ０の面上には、図４７から理解される通り、上部電源線層４３−１と、画像電極導通部を構成する中継電極ＱＦ１とが形成される。 As understood from FIGS. 41 and 47, the capacitive electrode layer CA1, the relay electrode QE4 constituting the pixel electrode conducting portion, the relay electrode QE11 constituting the signal line conducting portion, and the relay electrode QE12 constituting the power supply portion. An insulating layer LD1 is formed on the surface of the insulating layer LD0 on which are formed. As understood from FIG. 41, the upper power supply line layer 43-0 is formed on the surface of the insulating layer LD1. The insulating layer LE0 is formed on the surface of the insulating layer LD1 on which the upper power supply line layer 43-0 is formed, and the upper power supply line layer 43- is formed on the surface of the insulating layer LE0 as understood from FIG. 1 and the relay electrode QF1 constituting the image electrode conducting portion are formed.
上部電源線層４３−１は、図４７から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＦ１の導通部）を取り囲むように配置される。また、上部電源線層４３−１は、画素ごとに設けられるパターンである。上部電源線層４３−０は、上部電源線層４３−１と接続され、図４７から理解される通り、Ｙ方向においては、画素電極導通部、および信号線導通部と所定の間隔を有して配置され、Ｘ方向においては、隣り合う表示画素Ｐｅの上部電源線層４３−０と所定の間隔を有して配置された矩形の電極層である。上部電源線層４３−０と上部電源線層４３−１は、絶縁層ＬＥ０および絶縁層ＬＤ１により容量電極層ＣＡ１と絶縁されている。上部電源線層４３−０は、図４１から理解される通り、上部電源線層４３−１から吊り下げられた構造を有している。上部電源線層４３−０は、図４１から理解される通り、上部電源線層４３−１を介して第１電源線層４１に導通すると共に、駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。また、上部電源線層４３−０は、絶縁層ＬＤ１および絶縁層ＬＤ０を介して容量電極層ＣＡ０と対向する。容量電極層ＣＡ０は、容量電極層ＣＡ１を介して駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。したがって、上部電源線層４３−０は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当し、容量電極層ＣＡ０は図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当する。したがって、容量素子Ｃの第２容量電極Ｃ２を構成する上部電源線層４３−０を上部電源線層４３−１から吊り下げた構造とすることにより、容量素子Ｃの誘電体膜を薄くでき、容量素子Ｃの容量を大きくすることができる。上部電源線層４３−１を単独で用いる場合と比して、配置の自由度を増すことができる。また、この例では、容量素子Ｃの第１容量電極Ｃ１を構成する容量電極層ＣＡ０も上述したように容量電極層ＣＡ１から吊り下げた構造なので、全体として容量素子Ｃの容量をより一層大きくすることができる。以上のように、本実施形態では、第１電源線層４１と絶縁層ＬＣと容量電極層ＣＡ０とから構成される容量素子Ｃと、容量電極層ＣＡ０と絶縁層ＬＤ０および絶縁層ＬＤ１と上部電源線層４３−０とから構成される容量素子Ｃとが、積層方向（Ｚ方向）において積層された構成となっている。
As understood from FIG. 47, the upper power supply line layer 43-1 is disposed so as to surround the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QF1). The upper power supply line layer 43-1 is a pattern provided for each pixel. The upper power supply line layer 43-0 is connected to the upper power supply line layer 43-1, and has a predetermined distance from the pixel electrode conductive portion and the signal line conductive portion in the Y direction as understood from FIG. In the X direction, the electrode layer is a rectangular electrode layer arranged at a predetermined distance from the upper power supply line layer 43-0 of the adjacent display pixel Pe. The upper power supply line layer 43-0 and the upper power supply line layer 43-1 are insulated from the capacitive electrode layer CA1 by the insulating layer LE0 and the insulating layer LD1. As understood from FIG. 41, the upper power supply line layer 43-0 has a structure suspended from the upper power supply line layer 43-1. As understood from FIG. 41, the upper power supply line layer 43-0 is electrically connected to the first power
以上に説明した通り、本実施形態では、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１と、容量電極層ＣＡ１に接続された容量電極層ＣＡ０は、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上層に設けられており、容量電極層ＣＡ１および容量電極層ＣＡ０と、選択トランジスターＴｓｌのドレイン領域またはソース領域に接続された信号線２６との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部と、駆動トランジスターＴｄｒのゲート導通部とを除き、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる信号線２６と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
As described above, in the present embodiment, the capacitive electrode layer CA1 connected to the gate layer Gdr of the driving transistor Tdr and the capacitive electrode layer CA0 connected to the capacitive electrode layer CA1 are formed from the gate layer Gdr of the driving transistor Tdr. The first power
また、信号線２６の下層には、選択トランジスターＴｓｌのゲート層Ｇｓｌに接続された走査線２２が配置されているが、これらの走査線２２と、容量電極層ＣＡ１および容量電極層ＣＡ０との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、走査線２２を覆うように、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる走査線２２と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
In addition, scanning
本実施形態では、容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間には、上部電源線層４３−１および上部電源線層４３−０が配置されている。上部電源線層４３−１および上部電源線層４３−０は、上述した画素導通部を除き、ほぼ全面に亘って形成されている。したがって、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間のカップリングが抑制される。 In the present embodiment, the upper power supply line layer 43-1 and the upper power supply line layer 43-0 are disposed between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 and the first electrode E1 that is a pixel electrode. . The upper power supply line layer 43-1 and the upper power supply line layer 43-0 are formed over substantially the entire surface except for the pixel conduction portion described above. Therefore, coupling between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 connected to the gate layer Gdr of the driving transistor Tdr and the first electrode E1 that is a pixel electrode is suppressed.
画素電極導通部は、上述したように複数の中継電極と複数の導通孔から構成されており、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、第１電源線層４１と、容量電極層ＣＡ１および容量電極層ＣＡ０と、上部電源線層４３−１および上部電源線層４３−０とを貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
As described above, the pixel electrode conduction portion is composed of a plurality of relay electrodes and a plurality of conduction holes, and functions as a source wiring or a drain wiring of the light emission control transistor Tel. That is, the conduction part between the first electrode E1 and the source region or the drain region of the light emission control transistor Tel includes the first power
信号線２６と、選択トランジスターＴｓｌのドレイン領域またはソース領域とを接続する信号線導通部は、上述したように、第１電源線層４１−１が形成された層と、走査線２２および容量電極層ＣＡ２が形成された層とを貫いて設けられている。この信号線導通部は、選択トランジスターＴｓｌのドレイン配線またはソース配線である。このように構成することにより、信号線２６を下層に延ばして導通を図る場合と比して、低抵抗で選択トランジスターＴｓｌと信号線２６とを接続することができる。なお、信号線導通部と信号線２６は、画素電極導通部を避けて配置されている。
As described above, the signal line conduction portion that connects the
本実施形態においても、信号線２６を、平面視において、選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐと重なるように配置している。その結果、画素の高密度化を図ることができる。
Also in the present embodiment, the
その他、上述した各実施形態との共通の構成については、前述した各実施形態における効果と同様な効果を奏することができる。また、第５実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the above-described embodiments, the same effects as those of the above-described embodiments can be obtained. Also in the fifth embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第６実施形態＞
本発明の第６実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態と同様である要素については、上記各実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Sixth Embodiment>
A sixth embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment in each form illustrated below, each reference detailed in description of each said embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
第６実施形態の各表示画素Ｐｅの回路は、図５２に示すように、補償トランジスターＴｃｍｐが省略された構成となっている。以下、第６実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造について説明する。以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の有機エレクトロルミネッセンス装置１００とは相違させている。図５３は、有機エレクトロルミネッセンス装置１００の断面図であり、図５４から図６２は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図５４から図６２のVI−VI’線を含む断面に対応した断面図が図５３に相当する。なお、図５４から図６２は平面図であるが、各要素の視覚的な把握を容易化する観点から、図５３と共通する各要素に図５３と同態様のハッチングが便宜的に付加されている。
As shown in FIG. 52, the circuit of each display pixel Pe of the sixth embodiment has a configuration in which the compensation transistor Tcmp is omitted. Hereinafter, a specific structure of the
図５３および図５４から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ）の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ）のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。図５３および図５５から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスターＴのゲート層Ｇ（Ｇｄｒ，Ｇｓｌ，Ｇｅｌ）が絶縁膜Ｌ０の面上に形成される。各トランジスターＴのゲート層Ｇは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。
As understood from FIGS. 53 and 54, the
図５３から理解される通り、各トランジスターＴのゲート層Ｇが形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＤ１）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As understood from FIG. 53, a plurality of insulating layers L (LA to LD1) and a plurality of conductive layers (wiring layers) are alternately arranged on the surface of the insulating film L0 on which the gate layer G of each transistor T is formed. A multi-layered wiring layer is formed. Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, a relationship in which a plurality of elements are collectively formed in the same process by selective removal of a conductive layer (single layer or a plurality of layers) is referred to as “formed from the same layer”.
絶縁層ＬＡは、各トランジスターＴのゲートＧが形成された絶縁膜Ｌ０の面上に形成される。図５３および図５６から理解される通り、絶縁層ＬＡの面上には、走査線２２と、発光制御トランジスターＴｅｌの制御線２８と、複数の中継電極ＱＢ（ＱＢ２０，ＱＢ２１，ＱＢ２２，ＱＢ２３，ＱＢ２４）とが同層から形成される。
The insulating layer LA is formed on the surface of the insulating film L0 on which the gate G of each transistor T is formed. As understood from FIGS. 53 and 56, on the surface of the insulating layer LA, the
図５３および図５６から理解される通り、中継電極ＱＢ２０は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ２０を介して選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ２１は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ２１を介して選択トランジスターＴｓｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通すると共に、縁層ＬＡを貫通する導通孔ＨＢ２１を介して駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。つまり、中継電極ＱＢ２１は、選択トランジスターＴｓｌのドレイン領域またはソース領域と、駆動トランジスターＴｄｒのゲート層Ｇｄｒとの配線層である。
As understood from FIGS. 53 and 56, the relay electrode QB20 is electrically connected to the
中継電極ＱＢ２２は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する複数の導通孔ＨＡ２２，ＨＡ２３，ＨＡ２４，ＨＡ２５，ＨＡ２６を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ２２は、電源供給部を構成する中継電極である。中継電極ＱＢ２３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する複数の導通孔ＨＡ２７，ＨＡ２８，ＨＡ２９，ＨＡ３０，ＨＡ３１を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通すると共に、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。つまり、中継電極ＱＢ２３は、駆動トランジスターＴｄｒのドレイン領域またはソース領域と、発光制御トランジスターＴｅｌのドレイン領域またはソース領域との配線層である。中継電極ＱＢ２４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ３３を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ２４は、画素電極導通部を構成する中継電極である。
The relay electrode QB22 is electrically connected to the
図５６から理解される通り、走査線２２は、絶縁層ＬＡを貫通する導通孔ＨＢ２０を介して選択トランジスターＴｓｌのゲート層Ｇｓｌに導通する。走査線２２は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより、後述する信号線２６からは電気的に絶縁される。
As understood from FIG. 56, the
図５６から理解される通り、発光制御トランジスターＴｅｌの制御線２８は、絶縁層ＬＡに形成された導通孔ＨＢ２２を介して発光制御トランジスターＴｅｌのゲート層Ｇｅｌに導通する。制御線２８は、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＡにより後述する信号線２６からは電気的に絶縁される。
As understood from FIG. 56, the
走査線２２は、発光制御トランジスターＴｅｌと平面視重なるとともに、絶縁層ＬＢにより、発光制御トランジスターＴｅｌのゲート層Ｇｅｌからは電気的に絶縁される。制御線２８は、選択トランジスターＴｓｌと平面視重なるとともに、絶縁層ＬＢにより、選択トランジスターＴｓｌのゲート層Ｇｓｌからは電気的に絶縁される。
The
絶縁層ＬＢは、走査線２２と、選択トランジスターＴｓｌの制御線２７と、発光制御トランジスターＴｅｌの制御線２８と、複数の中継電極ＱＢ（ＱＢ２０，ＱＢ２１，ＱＢ２２，ＱＢ２３，ＱＢ２４）とが形成された絶縁層ＬＡの面上に形成される。図５３および図５７から理解される通り、絶縁層ＬＢの面上には、容量電極層ＣＡ１０と、中継電極ＱＣ２０，ＱＣ２１，ＱＣ２２が形成される。中継電極ＱＣ２０は信号線導通部を構成する電極であり、絶縁層ＬＢを貫通する導通孔ＨＣ２０を介して、選択トランジスターＴｓｌのドレイン領域またはソース領域と導通する。中継電極ＱＣ２１は電源供給部を構成する電極であり、絶縁層ＬＢを貫通する複数の導通孔ＨＣ２３，ＨＣ２４，ＨＣ２５，ＨＣ２６，ＨＣ２７を介して、中継電極ＱＢ２２に導通する。中継電極ＱＣ２２は画素電極導通部を構成する電極であり、絶縁層ＬＢを貫通する導通孔ＨＣ２８を介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域と導通する。
The insulating layer LB is formed with a
容量電極層ＣＡ１０は、図５７から理解されるように、各トランジスターの一部および走査線２２の一部並びに制御線２８の一部を覆うように配置された矩形の容量電極である。容量電極層ＣＡ１０は、図５３および図５７から理解されるように、絶縁層ＬＢを貫通する導通孔ＨＣ２１およびＨＣ２２を介して、中継電極ＱＢ２１に導通する。したがって、容量電極層ＣＡ１０は、導通孔ＨＣ２１およびＨＣ２２と、中継電極ＱＢ２１と、導通孔ＨＢ２１を介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒと導通する。
As can be understood from FIG. 57, the capacitive electrode layer CA10 is a rectangular capacitive electrode arranged so as to cover a part of each transistor, a part of the
絶縁層ＬＣは、容量電極層ＣＡ１０と、複数の中継電極ＱＣ（ＱＣ２０，ＱＣ２１，ＱＣ２２）とが形成された絶縁層ＬＢの面上に形成される。図５３および図５８から理解される通り、絶縁層ＬＣの面上には、第１電源線層４１−０が形成される。第１電源線層４１−０が形成された絶縁層ＬＣの面上には、絶縁層ＬＤ０が形成され、絶縁層ＬＤ０の面上には、第１電源線層４１−１と、中継電極ＱＤ２０と、中継電極ＱＤ２１とが形成される。中継電極ＱＤ２０は、信号線導通部を構成する電極であり、絶縁層ＬＤ０および絶縁層ＬＣとを貫通する導通孔ＨＤ２０を介して中継電極ＱＣ２０に導通する。中継電極ＱＤ２１は、画素電極導通部を構成する電極であり、絶縁層ＬＤ０および絶縁層ＬＣとを貫通する導通孔ＨＤ２６を介して、中継電極ＱＣ２０に導通する。 The insulating layer LC is formed on the surface of the insulating layer LB on which the capacitive electrode layer CA10 and the plurality of relay electrodes QC (QC20, QC21, QC22) are formed. As understood from FIGS. 53 and 58, the first power supply line layer 41-0 is formed on the surface of the insulating layer LC. An insulating layer LD0 is formed on the surface of the insulating layer LC on which the first power supply line layer 41-0 is formed, and the first power supply line layer 41-1 and the relay electrode QD20 are formed on the surface of the insulating layer LD0. Then, the relay electrode QD21 is formed. The relay electrode QD20 is an electrode that constitutes a signal line conducting portion, and is conducted to the relay electrode QC20 through a conduction hole HD20 that penetrates the insulating layer LD0 and the insulating layer LC. The relay electrode QD21 is an electrode that constitutes a pixel electrode conducting portion, and is conducted to the relay electrode QC20 through a conduction hole HD26 that penetrates the insulating layer LD0 and the insulating layer LC.
第１電源線層４１−１は、図５８から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＤ２１の導通部）および信号線導通部（選択トランジスターＴｓｌと中継電極ＱＤ２０の導通部）を取り囲むように配置される。そして、第１電源線層４１−１は、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＤ２１の導通部）および信号線導通部（選択トランジスターＴｓｌと中継電極ＱＤ２０の導通部）の間に配置されている。また、第１電源線層４１−１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。第１電源線層４１は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子３６に導通する。なお、第１電源線層４１−１は、図１に示す第１領域１２の表示領域１６内に形成される。また、図示を省略するが、第１領域１２の周辺領域１８内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子３６に導通する。第１電源線層４１−１および低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。
As is understood from FIG. 58, the first power supply line layer 41-1 includes the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QD21) and the signal line conducting portion (the conduction between the selection transistor Tsl and the relay electrode QD20). Part). The first power supply line layer 41-1 is disposed between the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QD21) and the signal line conducting portion (the conducting portion between the selection transistor Tsl and the relay electrode QD20). Has been. The first power supply line layer 41-1 is a pattern that is continuously formed without a gap between display pixels Pe adjacent in the X direction and the Y direction. The first power
第１電源線層４１−０は、第１電源線層４１−１と接続され、図５８から理解される通り、Ｙ方向においては、画素電極導通部および信号線導通部と所定の間隔を有し、かつ、Ｘ方向においては、電源供給部と所定の間隔を有して配置された矩形の電極層である。第１電源線層４１−０と第１電源線層４１−１は、絶縁層ＬＢおよび絶縁層ＬＣにより容量電極層ＣＡ１０と絶縁されている。第１電源線層４１−０は、図５３から理解される通り、第１電源線層４１−１から吊り下げられた構造を有している。第１電源線層４１−０は、第１電源線層４１−１を介して駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。したがって、第１電源線層４１−０は、図２および図３に示す容量素子Ｃの第２容量電極Ｃ２に相当し、容量電極層ＣＡ１０は図２および図３に示す容量素子Ｃの第１容量電極Ｃ１に相当する。したがって、容量素子Ｃの第２容量電極Ｃ２を構成する第１電源線層４１−０を第１電源線層４１−１から吊り下げた構造とすることにより、容量素子Ｃの誘電体膜を薄くでき、容量素子Ｃの容量を大きくすることができる。第１電源線層４１−１を単独で用いる場合と比して、配置の自由度を増すことができる。以上のように、本実施形態では、第１電源線層４１−０と絶縁層ＬＣと容量電極層ＣＡ１０とから容量素子Ｃが構成される。 The first power supply line layer 41-0 is connected to the first power supply line layer 41-1, and has a predetermined distance from the pixel electrode conducting part and the signal line conducting part in the Y direction as understood from FIG. In addition, in the X direction, the electrode layer is a rectangular electrode layer disposed at a predetermined interval from the power supply unit. The first power supply line layer 41-0 and the first power supply line layer 41-1 are insulated from the capacitive electrode layer CA10 by the insulating layer LB and the insulating layer LC. As understood from FIG. 53, the first power supply line layer 41-0 has a structure suspended from the first power supply line layer 41-1. The first power supply line layer 41-0 is electrically connected to the source region or the drain region of the driving transistor Tdr via the first power supply line layer 41-1. Therefore, the first power supply line layer 41-0 corresponds to the second capacitor electrode C2 of the capacitor C shown in FIGS. 2 and 3, and the capacitor electrode layer CA10 is the first capacitor element C shown in FIGS. It corresponds to the capacitive electrode C1. Therefore, the dielectric film of the capacitive element C is thinned by adopting a structure in which the first power supply line layer 41-0 constituting the second capacitive electrode C2 of the capacitive element C is suspended from the first power supply line layer 41-1. And the capacitance of the capacitive element C can be increased. Compared with the case where first power supply line layer 41-1 is used alone, the degree of freedom in arrangement can be increased. As described above, in the present embodiment, the capacitive element C includes the first power supply line layer 41-0, the insulating layer LC, and the capacitive electrode layer CA10.
第１電源線層４１−１は、図５３、図５７および図５８から理解される通り、絶縁層ＬＤ０および絶縁層ＬＣを貫通する複数の導通孔ＨＤ２１，ＨＤ２２，ＨＤ２３，ＨＤ２４，ＨＤ２５を介して、中継電極ＱＣ２１に導通する。したがって、第１電源線層４１−１は、図５３ないし図５８から理解される通り、複数の導通孔ＨＤ２１，ＨＤ２２，ＨＤ２３，ＨＤ２４，ＨＤ２５と、中継電極ＱＣ２１と、複数の導通孔ＨＣ２３，ＨＣ２４，ＨＣ２５，ＨＣ２６，ＨＣ２７と、中継電極ＱＢ２２と、複数の導通孔ＨＡ２２，ＨＡ２３，ＨＡ２４，ＨＡ２５，ＨＡ２６とを介して駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。 As understood from FIGS. 53, 57 and 58, the first power supply line layer 41-1 is connected to the insulating layer LD0 and the insulating layer LC through a plurality of conduction holes HD21, HD22, HD23, HD24 and HD25. , Is conducted to the relay electrode QC21. Therefore, as understood from FIGS. 53 to 58, the first power supply line layer 41-1 includes a plurality of conduction holes HD21, HD22, HD23, HD24, HD25, a relay electrode QC21, and a plurality of conduction holes HC23, HC24. , HC25, HC26, HC27, the relay electrode QB22, and the plurality of conduction holes HA22, HA23, HA24, HA25, HA26, and is electrically connected to the source region or the drain region of the drive transistor Tdr.
絶縁層ＬＤ１は、第１電源線層４１−１と、複数の中継電極ＱＤ（ＱＤ２０，ＱＤ２１）とが形成された絶縁層ＬＤ０の面上に形成される。図５３および図５９から理解される通り、絶縁層ＬＤ１の面上には、信号線２６と、中継電極ＱＥ２０とが形成される。信号線２６は、複数の画素ＰにわたりＹ方向に直線状に延在し、絶縁層ＬＤ１により、第１電源線層４１−１からは電気的に絶縁される。信号線２６は、図５３ないし図５９から理解される通り、導通孔ＨＥ２０と、中継電極ＱＤ２０と、導通孔ＨＤ２０と、中継電極ＱＣ２０と、導通孔ＨＣ２０と、中継電極ＱＢ２０と、導通孔ＨＡ２０とを介して選択トランジスターＴｓｌのソース領域またはドレイン領域を形成する能動領域１０Ａと導通する。また、信号線２６は、走査線２２と、制御線２７と、制御線２８との上層の位置を通過するように形成され、選択トランジスターＴｓｌおよび駆動トランジスターＴｄｒのチャネル長の方向（Ｙ方向）に沿って延在する。また、平面視において、信号線２６は、選択トランジスターＴｓｌおよび駆動トランジスターＴｄｒと重なるように配置されている。したがって、画素の高密度化を図ることができる。
The insulating layer LD1 is formed on the surface of the insulating layer LD0 on which the first power supply line layer 41-1 and the plurality of relay electrodes QD (QD20, QD21) are formed. As understood from FIGS. 53 and 59, the
中継電極ＱＥ２０は、画素電極導通部を構成する中継電極の一つであり、図５３ないし図５９から理解される通り、絶縁層ＬＤ１を貫通する導通孔ＨＥ２１と、中継電極ＱＤ２１と、導通孔ＨＤ２６と、中継電極ＱＣ２２と、導通孔ＨＣ２８と、中継電極ＱＢ２４と、導通孔ＨＡ３３とを介して、発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
The relay electrode QE20 is one of the relay electrodes constituting the pixel electrode conducting portion, and as understood from FIGS. 53 to 59, the conducting hole HE21 penetrating the insulating layer LD1, the relay electrode QD21, and the conducting hole HD26. Then, the relay electrode QC22, the conduction hole HC28, the relay electrode QB24, and the conduction hole HA33 are electrically connected to the
絶縁層ＬＥは、信号線２６と、中継電極ＱＥ２０とが形成された絶縁層ＬＤ１の面上に形成される。絶縁層ＬＥの表面には平坦化処理が実行される。平坦化処理には、化学機械研磨（CMP：Chemical Mechanical Polishing）等の公知の表面処理技術が任意に採用される。平坦化処理で高度に平坦化された絶縁層ＬＥの表面には、図５３および図６０に例示される通り、反射層５５が形成される。反射層５５は、図５９および図６０から理解される通り、絶縁層ＬＥを貫通する導通孔ＨＦ２０を介して、中継電極ＱＥ２０に導通する。したがって、反射層５５は、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＥ２０の導通部）と導通している。反射層５５は、第１電極Ｅ１と同様、表示画素Ｐｅ毎に個別に形成されている。本実施形態においては、反射層５５は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。反射層５５は、光反射性の導電材料で形成され、図２８に示すように各トランジスターＴ、各配線、及び各中継電極を覆うように配置される。したがって、外光の侵入が反射層５５により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
The insulating layer LE is formed on the surface of the insulating layer LD1 on which the
図５３に例示される通り、反射層５５が形成された絶縁層ＬＥの面上には光路調整層６０が形成される。光路調整層６０は、各表示画素Ｐｅの共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。
As illustrated in FIG. 53, the optical
図５３および図６１に例示される通り、光路調整層６０の面上には、表示領域１６内の表示画素Ｐｅ毎の第１電極Ｅ１が形成される。第１電極Ｅ１は、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。第１電極Ｅ１は、図２および図３を参照して前述した通り、発光素子４５の陽極として機能する略矩形状の電極（画素電極）である。第１電極Ｅ１は、図５３および図６１から理解される通り、表示画素Ｐｅ毎に光路調整層６０に形成された導通孔ＨＧ２０を介して反射層５５に導通する。
As illustrated in FIGS. 53 and 61, the first electrode E <b> 1 for each display pixel Pe in the
第１電極Ｅ１が形成された光路調整層６０の面上には、図５３および図６２に例示される通り、基板１０の全域にわたり画素定義層６５が形成される。画素定義層６５は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図６２から理解される通り、画素定義層６５には、表示領域１６内の各第１電極Ｅ１に対応する開口部６５Ａが形成される。画素定義層６５のうち開口部６５Ａの内周縁の近傍の領域は第１電極Ｅ１の周縁に重なる。すなわち、開口部６５Ａの内周縁は平面視で第１電極Ｅ１の周縁の内側に位置する。各開口部６５Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層６５は平面視で格子状に形成される。尚、開口部６５Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部６５Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。
On the surface of the optical
その他にも、詳細な説明は省略するが、第１電極Ｅ１の上層には、発光機能層４６、第２電極Ｅ２、および封止体４７が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体４７の表面に表示画素Ｐｅ毎にカラーフィルターを形成することも可能である。
In addition, although detailed description is omitted, the light emitting
以上に説明した通り、本実施形態では、第４実施形態と同様の積層構造を有している。つまり、容量電極層ＣＡ１０を、各トランジスターが形成された層、および走査線２２や制御線２８が形成された層よりも上の層に形成したので、比較的に、容量電極層ＣＡ１０を、トランジスターや配線の配置に縛られることなく配置することができる。また、走査線２２や制御線２８が形成された層との積層も可能であるため、画素の高密度化も容易である。
As described above, the present embodiment has a stacked structure similar to that of the fourth embodiment. That is, since the capacitive electrode layer CA10 is formed in a layer where each transistor is formed and a layer above the layer where the
本実施形態では、第３実施形態と同様に、反射層５５が画素電極である第１電極Ｅ１と接続されている。画素電極である第１電極Ｅ１の電位は、駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、画素電極である第１電極Ｅ１や反射層５５の電位は、信号線２６の電位の影響を受けにくいという利点がある。
In the present embodiment, as in the third embodiment, the
信号線２６と、選択トランジスターＴｓｌのドレイン領域またはソース領域とを接続する信号線導通部は、第３実施形態と同様に、第１電源線層４１−１が形成された層と、走査線２２が形成された層とを貫いて設けられている。この信号線導通部は、選択トランジスターＴｓｌのドレイン配線またはソース配線である。このように構成することにより、信号線２６を下層に延ばして導通を図る場合と比して、低抵抗で選択トランジスターＴｓｌと信号線２６とを接続することができる。なお、信号線導通部と信号線２６は、画素電極導通部を避けて配置されている。
As in the third embodiment, the signal line conduction portion that connects the
本実施形態においても、信号線２６を、平面視において、選択トランジスターＴｓｌおよび駆動トランジスターＴｄｒと重なるように配置している。その結果、画素の高密度化を図ることができる。
Also in the present embodiment, the
その他、上述した各実施形態との共通の構成については、前述した各実施形態における効果と同様な効果を奏することができる。また、本実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the above-described embodiments, the same effects as those of the above-described embodiments can be obtained. Also in this embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第７実施形態＞
本発明の第７実施形態を説明する。なお、以下に例示する各形態において作用や機能が各実施形態と同様である要素については、各実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Seventh embodiment>
A seventh embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of each embodiment in each form illustrated below, the code | symbol referred by description of each embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
第７実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造は、第６実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造とほぼ同様な構造である。以下、簡略化のため、相違する箇所についてのみ説明する。
The specific structure of the
図６３は、有機エレクトロルミネッセンス装置１００の断面図であり、図６４から図７２は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図６４から図７２のVII−VII’線を含む断面に対応した断面図が図６３に相当する。なお、図６４から図７２は平面図であるが、各要素の視覚的な把握を容易化する観点から、図６３と共通する各要素に図６３と同態様のハッチングが便宜的に付加されている。
FIG. 63 is a cross-sectional view of the
第７実施形態は、図６４および図６５から理解されるように、発光制御トランジスターＴｅｌと選択トランジスターＴｓｌのチャネル長が横方向（走査線２２の延在方向）であるため、図６６に示すように、チャネルと配線がずれて配置されている。 As is understood from FIGS. 64 and 65, the seventh embodiment has the channel lengths of the light emission control transistor Tel and the selection transistor Tsl in the horizontal direction (extending direction of the scanning line 22). In addition, the channel and the wiring are shifted from each other.
第７実施形態における積層構造は第６実施形態と同様であり、図６３、図６６および図６７に示すように、各トランジスターが形成された層、および走査線２２と制御線２８が形成された層よりも上層に容量電極層ＣＡ１１が形成されている。容量電極層ＣＡ１１は、絶縁層ＬＢを貫通する導通孔ＨＣ４１と、中継電極ＱＢ４２と、絶縁層ＬＡを貫通する導通孔ＨＢ４１とを介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。
The laminated structure in the seventh embodiment is the same as that in the sixth embodiment. As shown in FIGS. 63, 66, and 67, the layer in which each transistor is formed, and the
図６３、図６７および図６８から理解されるように、容量電極層ＣＡ１１が形成された層よりも上層には、第１電源線層４１−０および第１電源線層４１−１が形成され、第１電源線層４１−１は、絶縁層ＬＣを貫通する導通孔ＨＤ４０、中継電極４１と、絶縁層ＬＢを貫通する導通孔ＨＣ４２と、中継電極ＱＢ４３と、絶縁層ＬＡおよび絶縁膜Ｌ０を貫通する導通孔ＨＡ４２とを介して、駆動トランジスターＴｄｒのドレイン領域またはソース領域に導通する。
As understood from FIGS. 63, 67 and 68, the first power supply line layer 41-0 and the first power supply line layer 41-1 are formed above the layer in which the capacitive electrode layer CA11 is formed. The first power supply line layer 41-1 includes a conduction hole HD40 penetrating the insulating layer LC, the
図６３、図６７および図６８から理解されるように、第１電源線層４１−１が形成された層よりも上層には、信号線２６が形成される。信号線２６は、絶縁層ＬＤ１を貫通する導通孔ＨＥ４０と、中継電極ＱＤ４０と、絶縁層ＬＤ０および絶縁層ＬＣを貫通する導通孔ＨＤ４０と、中継電極ＱＣ４０と、絶縁層ＬＢを貫通する導通孔ＨＣ４０と、中継電極ＱＢ４０と、絶縁層ＬＡおよび絶縁膜Ｌ０を貫通する導通孔ＨＡ４０とを介して、選択トランジスターＴｓｌのドレイン領域またはソース領域に導通する。
As can be understood from FIGS. 63, 67 and 68, the
以上に説明した通り、本実施形態では、第６実施形態と同様の積層構造を有している。つまり、容量電極層ＣＡ１１を、各トランジスターが形成された層、および走査線２２や制御線２８が形成された層よりも上の層に形成したので、比較的に、容量電極層ＣＡ１１を、トランジスターや配線の配置に縛られることなく配置することができる。また、走査線２２や制御線２８が形成された層との積層も可能であるため、画素の高密度化も容易である。
As described above, the present embodiment has the same stacked structure as that of the sixth embodiment. That is, since the capacitive electrode layer CA11 is formed in the layer in which each transistor is formed and the layer in which the
本実施形態においても、反射層５５が画素電極である第１電極Ｅ１と接続されている。画素電極である第１電極Ｅ１の電位は、駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、画素電極である第１電極Ｅ１や反射層５５の電位は、信号線２６の電位の影響を受けにくいという利点がある。
Also in this embodiment, the
信号線２６と、選択トランジスターＴｓｌのドレイン領域またはソース領域とを接続する信号線導通部は、第６実施形態と同様に、第１電源線層４１−１が形成された層と、走査線２２が形成された層とを貫いて設けられている。この信号線導通部は、選択トランジスターＴｓｌのドレイン配線またはソース配線である。このように構成することにより、信号線２６を下層に延ばして導通を図る場合と比して、低抵抗で選択トランジスターＴｓｌと信号線２６とを接続することができる。なお、信号線導通部と信号線２６は、画素電極導通部を避けて配置されている。
As in the sixth embodiment, the signal line conduction portion that connects the
本実施形態においても、信号線２６を、平面視において、選択トランジスターＴｓｌと重なるように配置している。その結果、画素の高密度化を図ることができる。
Also in the present embodiment, the
その他、上述した各実施形態との共通の構成については、前述した各実施形態における効果と同様な効果を奏することができる。また、本実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the above-described embodiments, the same effects as those of the above-described embodiments can be obtained. Also in this embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第８実施形態＞
本発明の第７実施形態を説明する。なお、以下に例示する各形態において作用や機能が各実施形態と同様である要素については、各実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Eighth Embodiment>
A seventh embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of each embodiment in each form illustrated below, the code | symbol referred by description of each embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
第８実施形態の有機エレクトロルミネッセンス装置１００は、第６実施形態および第７実施形態と同様に補償トランジスターＴｃｍｐが省略されているが、積層構造等の具体的な構造は、第１実施形態の有機エレクトロルミネッセンス装置１００とほぼ同様な構造である。以下、簡略化のため、相違する箇所についてのみ説明する。
In the
図７３は、有機エレクトロルミネッセンス装置１００の断面図であり、図７４から図８３は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図７４から図８３のVIII−VIII’線を含む断面に対応した断面図が図７３に相当する。なお、図７４から図８３は平面図であるが、各要素の視覚的な把握を容易化する観点から、図７３と共通する各要素に図７３と同態様のハッチングが便宜的に付加されている。
73 is a cross-sectional view of the
第７実施形態は、図７４および図７５から理解されるように、発光制御トランジスターＴｅｌと選択トランジスターＴｓｌのチャネル長方向が縦方向（信号線２６の延在方向）であり、発光制御トランジスターＴｅｌと選択トランジスターＴｓｌは、一直線状に並んで配置されている。また、本実施形態においては、各トランジスターのゲート層Ｇｄｒ，Ｇｓｌ，Ｇｅｌと、制御線等との接続部が、チャネル上の位置ではなく、横方向（走査線２２の延在方向）にずれた位置に設けられている。 In the seventh embodiment, as understood from FIGS. 74 and 75, the channel length direction of the light emission control transistor Tel and the selection transistor Tsl is the vertical direction (extending direction of the signal line 26), and the light emission control transistor Tel The selection transistors Tsl are arranged in a straight line. In the present embodiment, the connection between the gate layers Gdr, Gsl, and Gel of each transistor and the control line or the like is shifted not in the position on the channel but in the horizontal direction (extending direction of the scanning line 22). In the position.
本実施形態においては、図７６および図７７から理解されるように、各トランジスターが形成された層の上層に走査線２２と制御線２８が形成される層が配置され、走査線２２と制御線２８が形成される層の上層に信号線２６が形成される。図７３、図７５ないし図７７から理解されるように、信号線２６は、絶縁層ＬＢを貫通する導通孔ＨＣ６１と、中継電極ＱＢ６１と、絶縁層ＬＡおよび絶縁膜Ｌ０を貫通する導通孔ＨＡ６１を介して、選択トランジスターＴｓｌのドレイン領域またはソース領域に導通する。
In this embodiment, as understood from FIGS. 76 and 77, a layer in which the
図７３、図７５ないし図７８から理解されるように、信号線２６が形成された層の上層には、第１電源線層４１が形成されている。第１電源線層４１は、図７８から理解されるように、画素電極導通部を構成する中継電極ＱＤ６１と、駆動トランジスターＴｄｒのゲート導通部を構成する中継電極ＱＤ６０とを取り囲むように形成される。また、第１電源線層４１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。第１電源線層４１は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子３６に導通する。なお、第１電源線層４１−１は、図１に示す第１領域１２の表示領域１６内に形成される。また、図示を省略するが、第１領域１２の周辺領域１８内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子３６に導通する。第１電源線層４１−１および低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。第１電源線層４１は、図７３ないし図７８から理解されるように、絶縁層ＬＣを貫通する導通孔ＨＤ６１と、中継電極ＱＣ６１と、絶縁層ＬＢを貫通する導通孔ＨＣ６３と、中継電極ＱＢ６２と、絶縁層ＬＡおよび絶縁膜Ｌ０を貫通する導通孔ＨＡ６２を介して、駆動トランジスターＴｄｒのドレイン領域またはソース領域に導通する。
As can be understood from FIGS. 73 and 75 to 78, the first power
図７３、図７８および図７９から理解されるように、第１電源線層４１が形成された層の上層には、容量電極層ＣＡ０と、容量電極層ＣＡ０に接続された容量電極層ＣＡ０とが形成される。容量電極層ＣＡ０は、図７３ないし図７９から理解されるように、絶縁層ＬＤ１および絶縁層ＬＤ０を貫通する導通孔ＨＥ６０と、中継電極ＱＤ６０と、絶縁層ＬＣを貫通する導通孔ＨＤ６０と、中継電極ＱＣ６０と、絶縁層ＬＢを貫通する導通孔ＨＣ６０と、中継電極ＱＢ６０と、絶縁層ＬＡおよび絶縁膜Ｌ０を貫通する導通孔ＨＡ６０とを介して、選択トランジスターＴｓｌのドレイン領域またはソース領域に導通する。また、容量電極層ＣＡ０は、中継電極ＱＣ６０と、絶縁層ＬＢを貫通する導通孔ＨＣ６４と、中継電極ＱＢ６３と、絶縁層ＬＡを貫通する導通孔ＨＢ６１を介して、駆動トランジスターＴｄｒのゲート層Ｇｄｒに導通する。容量電極層ＣＡ０は、図７３から理解されるように、容量電極層ＣＡ１から吊り下げられた構造を有している。
As can be understood from FIGS. 73, 78, and 79, the capacitor electrode layer CA0 and the capacitor electrode layer CA0 connected to the capacitor electrode layer CA0 are formed above the layer on which the first power
図７３、図７９および図８０から理解されるように、容量電極層ＣＡ０と容量電極層ＣＡ１が形成された層の上層には、上部電源線層４３−０と上部電源線層４３−１が形成される。上部電源線層４３−１は、図８０から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＦ６０の導通部）を取り囲むように配置される。また、上部電源線層４３−１は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。本実施形態においては、上部電源線層４３−１は、反射層としても機能しており、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。上部電源線層４３−１は、光反射性の導電材料で形成され、図８０に示すように各トランジスターＴ、各配線、及び各中継電極を覆うように配置される。したがって、外光の侵入が上部電源線層４３−１により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。 As can be understood from FIGS. 73, 79, and 80, the upper power supply line layer 43-0 and the upper power supply line layer 43-1 are formed on the layer where the capacitive electrode layer CA0 and the capacitive electrode layer CA1 are formed. It is formed. As understood from FIG. 80, the upper power supply line layer 43-1 is disposed so as to surround the pixel electrode conducting portion (the conducting portion between the light emission control transistor Tel and the relay electrode QF60). The upper power supply line layer 43-1 is a pattern that is continuously formed without a gap between display pixels Pe adjacent in the X direction and the Y direction. In the present embodiment, the upper power supply line layer 43-1 also functions as a reflective layer, and is formed of a light reflective conductive material containing, for example, silver or aluminum, for example, with a film thickness of about 100 nm. The upper power supply line layer 43-1 is formed of a light-reflective conductive material, and is disposed so as to cover each transistor T, each wiring, and each relay electrode as shown in FIG. Therefore, intrusion of external light is prevented by the upper power supply line layer 43-1, and there is an advantage that current leakage of each transistor T due to light irradiation can be prevented.
上部電源線層４３−０は、上部電源線層４３−１と接続され、図８０から理解される通り、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＦ６０の導通部）を取り囲むように配置される。また、Ｙ方向およびＸ方向においては、隣り合う表示画素Ｐｅの上部電源線層４３−０と所定の間隔を有して配置された矩形の電極層である。上部電源線層４３−０と上部電源線層４３−１は、絶縁層ＬＤ０および絶縁層ＬＤ１により容量電極層ＣＡ０および容量電極層ＣＡ１と絶縁されている。上部電源線層４３−０は、図４から理解される通り、上部電源線層４３−１から吊り下げられた構造を有している。上部電源線層４３−０は、上部電源線層４３−１を介して第１電源線層４１に導通すると共に、駆動トランジスターＴｄｒのソース領域またはドレイン領域に導通する。
The upper power supply line layer 43-0 is connected to the upper power supply line layer 43-1, and is disposed so as to surround the pixel electrode conducting portion (the conducting portion of the light emission control transistor Tel and the relay electrode QF60) as understood from FIG. Is done. Further, in the Y direction and the X direction, the electrode layer is a rectangular electrode layer disposed with a predetermined distance from the upper power supply line layer 43-0 of the adjacent display pixel Pe. Upper power supply line layer 43-0 and upper power supply line layer 43-1 are insulated from capacitive electrode layer CA0 and capacitive electrode layer CA1 by insulating layer LD0 and insulating layer LD1. As understood from FIG. 4, the upper power supply line layer 43-0 has a structure suspended from the upper power supply line layer 43-1. The upper power supply line layer 43-0 is electrically connected to the first power
本実施形態においても、第１電源線層４１と絶縁層ＬＤ０と容量電極層ＣＡ０により第１の容量素子Ｃ−１が構成され、容量電極層ＣＡ０と絶縁層ＬＤ１および絶縁層ＬＥ０と上部電源線層４３−０により第２の容量素子Ｃ−２が構成されている。
Also in this embodiment, the first power
以上に説明した通り、本実施形態では、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１と、容量電極層ＣＡ１に接続された容量電極層ＣＡ０は、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上層に設けられており、容量電極層ＣＡ１および容量電極層ＣＡ０と、選択トランジスターＴｓｌのドレイン領域またはソース領域に接続された信号線２６との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素電極導通部と、駆動トランジスターＴｄｒのゲート導通部とを除き、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる信号線２６と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
As described above, in the present embodiment, the capacitive electrode layer CA1 connected to the gate layer Gdr of the driving transistor Tdr and the capacitive electrode layer CA0 connected to the capacitive electrode layer CA1 are formed from the gate layer Gdr of the driving transistor Tdr. The first power
また、信号線２６の下層には、選択トランジスターＴｓｌのゲート層Ｇｓｌに接続された走査線２２が配置されているが、これらの走査線２２と、容量電極層ＣＡ１および容量電極層ＣＡ１との間に、第１電源線層４１が配置されるように構成されている。第１電源線層４１は、信号線２６だけでなく、走査線２２も覆うように、ほぼ全面に亘って形成されている。したがって、ノイズの発生源となる走査線２２と、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０との間のカップリングが抑制される。
In addition, a
本実施形態では、容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間には、上部電源線層４３−１および上部電源線層４３−０が配置されている。上部電源線層４３−１および上部電源線層４３−０は、上述した画素導通部を除き、ほぼ全面に亘って形成されている。したがって、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された容量電極層ＣＡ１および容量電極層ＣＡ０と、画素電極である第１電極Ｅ１との間のカップリングが抑制される。 In the present embodiment, the upper power supply line layer 43-1 and the upper power supply line layer 43-0 are disposed between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 and the first electrode E1 that is a pixel electrode. . The upper power supply line layer 43-1 and the upper power supply line layer 43-0 are formed over substantially the entire surface except for the pixel conduction portion described above. Therefore, coupling between the capacitive electrode layer CA1 and the capacitive electrode layer CA0 connected to the gate layer Gdr of the driving transistor Tdr and the first electrode E1 that is a pixel electrode is suppressed.
画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、複数の導通孔と複数の中継電極により構成されている。これらは、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、第１電源線層４１と、容量電極層ＣＡ１および容量電極層ＣＡ０と、上部電源線層４３−１および上部電源線層４３−０とを貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
The conduction part between the first electrode E1 which is a pixel electrode and the source region or drain region of the light emission control transistor Tel is composed of a plurality of conduction holes and a plurality of relay electrodes. These function as the source wiring or drain wiring of the light emission control transistor Tel. That is, the conduction part between the first electrode E1 and the source region or the drain region of the light emission control transistor Tel includes the first power
駆動トランジスターＴｄｒと第１電源線層４１をつなぐ導通部は、複数の導通孔および複数の中継電極により構成されている。この導通部は、駆動トランジスターＴｄｒのソース配線またはドレイン配線として機能する。このように構成することにより、第１電源線層４１を下層に延ばして導通を図る場合と比して、低抵抗で駆動トランジスターＴｄｒと第１電源線層４１とを接続することができる。
The conduction part that connects the driving transistor Tdr and the first power
駆動トランジスターＴｄｒのゲート層Ｇｄｒと容量電極層ＣＡ１をつなぐ導通部は、複数の中継電極と複数の導通孔から構成される。この導通部は、選択トランジスターＴｓｌのソース配線またはドレイン配線であり、ゲート層Ｇｄｒが形成された層を貫いて設けられている。したがって、容量電極層ＣＡ１を下層に延ばして導通を図る場合と比較して、低抵抗で駆動トランジスターＴｄｒと容量電極層ＣＡ１とをつなぐことができる。 The conduction part that connects the gate layer Gdr of the driving transistor Tdr and the capacitive electrode layer CA1 is composed of a plurality of relay electrodes and a plurality of conduction holes. This conduction portion is a source wiring or a drain wiring of the selection transistor Tsl, and is provided through the layer in which the gate layer Gdr is formed. Therefore, the driving transistor Tdr and the capacitor electrode layer CA1 can be connected with low resistance compared to the case where the capacitor electrode layer CA1 is extended to the lower layer to achieve conduction.
容量素子Ｃについては、上述したように、上部電源線層４３−０を第２容量電極Ｃ２とし、容量電極層４３−０を第１容量電極Ｃ１とする第１の容量素子Ｃ−１と、第１電源線層４１を第２容量電極Ｃ２とし、容量電極層４３−０を第１容量電極Ｃ１とする第２の容量素子Ｃ−２との２種類の容量素子が積層方向（Ｚ方向）に積層された構成となっている。第１の容量素子Ｃ−１においては、第２容量電極Ｃ２である上部電源線層４３−０は、上部電源線層４３−１に電気的に接続され、かつ、上部電源線層４３−１より下層に配置された構成となっている。上述した例では、一例として、上部電源線層４３−１から吊り下げた構造によりこの配置を実現している。したがって、第２容量電極Ｃ２として、中継電極と同層に形成される上部電源線層４３−１自体を用いる場合と比して、第１の容量素子Ｃ−１の誘電体膜を薄くすることができ、第１の容量素子Ｃ−１の容量を大きくすることができる。あるいは、第１の容量素子Ｃ−１の配置の自由度を高めることができる。
For the capacitive element C, as described above, the first capacitive element C-1 having the upper power supply line layer 43-0 as the second capacitive electrode C2 and the capacitive electrode layer 43-0 as the first capacitive electrode C1, Two types of capacitive elements, the second capacitive element C-2, in which the first power
第２の容量素子Ｃ−２においては、第２容量電極Ｃ２である容量電極層ＣＡ０は、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続されたゲート配線である容量電極層ＣＡ１に電気的に接続され、かつ、容量電極層ＣＡ１より下層に配置された構成となっている。上述した例では、一例として、容量電極層ＣＡ１から吊り下げた構造によりこの配置を実現している。したがって、第２容量電極Ｃ２として、中継電極と同層に形成される容量電極層ＣＡ１自体を用いる場合と比して、第２の容量素子Ｃ−２の誘電体膜を薄くすることができ、第２の容量素子Ｃ−２の容量を大きくすることができる。あるいは、第２の容量素子Ｃ−２の配置の自由度を高めることができる。 In the second capacitive element C-2, the capacitive electrode layer CA0 that is the second capacitive electrode C2 is electrically connected to the capacitive electrode layer CA1 that is a gate wiring connected to the gate layer Gdr of the driving transistor Tdr, And it has the structure arrange | positioned below capacitive electrode layer CA1. In the example described above, this arrangement is realized by a structure suspended from the capacitive electrode layer CA1 as an example. Therefore, the dielectric film of the second capacitive element C-2 can be made thinner as compared with the case where the capacitive electrode layer CA1 itself formed in the same layer as the relay electrode is used as the second capacitive electrode C2. The capacity of the second capacitor element C-2 can be increased. Or the freedom degree of arrangement | positioning of 2nd capacitive element C-2 can be raised.
また、第２の容量素子Ｃ−２においては、駆動トランジスターＴｄｒのゲート層Ｇｄｒに接続された第１容量電極Ｃ１に相当する容量電極層ＣＡ０は、第２容量電極Ｃ２に相当する上部電源線層４３−０と、走査線２２が形成された層との間に配置している。すなわち、走査線２２が形成された層側に容量素子Ｃの第１容量電極Ｃ１が配置されることになる。したがって、走査線２２が形成された層や上部電源線層４３−０とは別に容量電極が形成できるため、設計の自由度を高めることができる。
In the second capacitive element C-2, the capacitive electrode layer CA0 corresponding to the first capacitive electrode C1 connected to the gate layer Gdr of the driving transistor Tdr is an upper power line layer corresponding to the second capacitive electrode C2. 43-0 and the layer in which the
第１の容量素子Ｃ−１においては、第１容量電極Ｃ１に相当する容量電極層ＣＡ０は、第１電源線層４１と画素電極である第１電極Ｅ１との間に配置している。すなわち、画素電極側に容量素子Ｃのうちのゲート電位側に接続される第１容量電極Ｃ１が配置される。この配置を採用することにより、画素電極である第１電極Ｅ１に対する走査線２２によるノイズを低減できる。また、画素電極である第１電極Ｅ１や第１電源線層４１とは別に容量電極が形成できるため、設計の自由度を高めることができる。さらに、画素電極である第１電極Ｅ１（発光制御トランジスターＴｅｌのドレイン領域またはソース領域）の電位は駆動トランジスターＴｄｒや発光素子４５の電位に応じて設定されるため、容量電極である第１容量電極Ｃ１の電位は、走査線２２側に配置する場合と比して階調電位による変動を受けにくい。
In the first capacitive element C-1, the capacitive electrode layer CA0 corresponding to the first capacitive electrode C1 is disposed between the first power
第１の容量素子Ｃ−１および第２の容量素子Ｃ−２は、平面視において、選択トランジスターＴｓｌ、発光制御トランジスターＴｅｌ、および駆動トランジスターＴｄｒのそれぞれと重なる位置に設けられている。したがって、容量素子の容量を確保しつつ、画素の高密度化を実現することができる。このように、本実施形態によれば、駆動トランジスターＴｄｒのゲート層Ｇｄｒよりも上の層を有効に活用して、高密度な画素のための画素構造を提供することができる。 The first capacitor element C-1 and the second capacitor element C-2 are provided at positions overlapping with the selection transistor Tsl, the light emission control transistor Tel, and the drive transistor Tdr in a plan view. Therefore, it is possible to achieve high density of pixels while securing the capacitance of the capacitive element. As described above, according to the present embodiment, it is possible to provide a pixel structure for high-density pixels by effectively utilizing the layer above the gate layer Gdr of the driving transistor Tdr.
その他、上述した各実施形態との共通の構成については、前述した各実施形態における効果と同様な効果を奏することができる。また、本実施形態においても、第１実施形態で説明した変形例と同様な変形例が適用可能である。 In addition, with respect to the configuration common to the above-described embodiments, the same effects as those of the above-described embodiments can be obtained. Also in this embodiment, a modification similar to the modification described in the first embodiment can be applied.
＜第９実施形態＞
本発明の第９実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態と同様である要素については、第１実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Ninth Embodiment>
A ninth embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment in each form illustrated below, the reference | standard referred by description of 1st Embodiment is diverted, and each detailed description is abbreviate | omitted suitably.
本実施形態における各表示画素Ｐｅの回路の構成は、第１実施形態と同様であり、駆動トランジスターＴｄｒ、選択トランジスターＴｓｌ、発光制御トランジスターＴｅｌ、および補償トランジスターＴｃｍｐを含んで構成される。なお、本実施形態においても、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｅｌ，Ｔｓｌ，Ｔｃｍｐ）をＰチャネル型としたが、Ｎチャネル型のトランジスターを利用することも可能である。本実施形態の表示画素Ｐｅの回路は、いわゆるカップリング駆動方式と、いわゆる電流プログラミング方式とのいずれの方式によっても駆動することが可能である。 The circuit configuration of each display pixel Pe in this embodiment is the same as that of the first embodiment, and includes a drive transistor Tdr, a selection transistor Tsl, a light emission control transistor Tel, and a compensation transistor Tcmp. In this embodiment, each transistor T (Tdr, Tel, Tsl, Tcmp) of the display pixel Pe is a P-channel type, but an N-channel type transistor can also be used. The circuit of the display pixel Pe according to the present embodiment can be driven by any of a so-called coupling drive method and a so-called current programming method.
第９実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の有機エレクトロルミネッセンス装置１００とは相違させている。図８４は、有機エレクトロルミネッセンス装置１００の断面図であり、図８５から図９２は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図９３から図９５は、基板１０の表面の様子を表示画素Ｐｅの４個分に着目して図示した平面図である。図８５から図９２のX−X’線を含む断面に対応した断面図が図８４に相当する。なお、図８５から図９２は平面図であるが、各要素の視覚的な把握を容易化する観点から、図８４と共通する各要素に図８４と同態様のハッチングが便宜的に付加されている。
A specific structure of the
図８４および図８５から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。表示画素Ｐｅの各トランジスターＴ（Ｔｄｒ，Ｔｓｌ，Ｔｅｌ，Ｔｃｍｐ）のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。また、本実施形態においても、容量素子Ｃを構成する領域においても能動領域１０Ａが形成され、能動領域１０Ａには不純物が注入されて電源に接続される。そして、能動領域１０Ａを一方の電極とし、絶縁層を介して形成された容量電極を他方の電極とするいわゆるＭＯＳ容量を構成する。また、容量素子Ｃを構成する領域における能動領域１０Ａは電源電位部としても機能する。図２１から理解される通り、補償トランジスターＴｃｍｐの能動領域１０Ａは導通孔ＨＡ１が設けられた部分において、選択トランジスターＴｓｌの能動領域１０Ａとはつながっている。したがって、補償トランジスターＴｃｍｐの電流端は、選択トランジスターＴｓｌの電流端としても機能する。図８４および図８６から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスターＴのゲート層Ｇ（Ｇｄｒ，Ｇｓｌ，Ｇｅｌ，Ｇｃｍｐ）が絶縁膜Ｌ０の面上に形成される。各トランジスターＴのゲート層Ｇは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。また、図８６に例示される通り、駆動トランジスターＴｄｒのゲート層Ｇｄｒは、容量素子Ｃを構成する領域に形成された能動領域１０Ａまで延びて形成され、下部容量電極層ＣＡ１を構成している。
84 and 85, the
図８４から理解される通り、各トランジスターＴのゲート層Ｇおよび下部容量電極層ＣＡ１が形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＤ）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。 As understood from FIG. 84, on the surface of the insulating film L0 on which the gate layer G and the lower capacitor electrode layer CA1 of each transistor T are formed, a plurality of insulating layers L (LA to LD) and a plurality of conductive layers ( A multilayer wiring layer is formed by alternately stacking wiring layers). Each insulating layer L is formed of an insulating inorganic material such as a silicon compound (typically silicon nitride or silicon oxide). In the following description, a relationship in which a plurality of elements are collectively formed in the same process by selective removal of a conductive layer (single layer or a plurality of layers) is referred to as “formed from the same layer”.
絶縁層ＬＡは、各トランジスターＴのゲートＧが形成された絶縁膜Ｌ０の面上に形成される。図８４および図８７から理解される通り、絶縁層ＬＡの面上には、上部容量電極層ＣＡ２，ＣＡ３，ＣＡ４と、複数の中継電極ＱＢ（ＱＢ２，ＱＢ３，ＱＢ４，ＱＢ５，ＱＢ６）と、発光制御トランジスターＴｅｌの制御線２８とが同層から形成される。図８４および図８５から理解される通り、上部容量電極層ＣＡ２は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ５を介して駆動トランジスターＴｄｒのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。上部容量電極層ＣＡ２には、平面視において、駆動トランジスターＴｄｒのゲート層Ｇｄｒの一部と下部容量電極層ＣＡ１が形成された領域を取り囲むように開口部５０が形成される。
The insulating layer LA is formed on the surface of the insulating film L0 on which the gate G of each transistor T is formed. As understood from FIGS. 84 and 87, on the surface of the insulating layer LA, upper capacitive electrode layers CA2, CA3, CA4, a plurality of relay electrodes QB (QB2, QB3, QB4, QB5, QB6), and light emission. The
開口部５０には、上部容量電極層ＣＡ３と上部容量電極層ＣＡ４が上部容量電極層ＣＡ２と同層に形成される。上部容量電極層ＣＡ３には開口部５２が形成され、上部容量電極層ＣＡ４は開口部５２内に形成される。つまり、上部容量電極層ＣＡ２と上部容量電極層ＣＡ３は互いに離間して形成され電気的に絶縁されており、上部容量電極層ＣＡ３と上部容量電極層ＣＡ４は互いに離間して形成され電気的に絶縁されている。上部容量電極層ＣＡ３は、駆動トランジスターＴｄｒのゲート層Ｇｄｒと選択トランジスターＴｓｌのドレイン領域ましたソース領域とを接続する配線層としても機能している。すなわち、図８４、図８６および図８７から理解される通り、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ２を介して選択トランジスターＴｓｌの能動領域１０Ａに導通するとともに、絶縁層ＬＡの導通孔ＨＢ２を介して駆動トランジスターＴｄｒのゲートＧｄｒに導通する。
In the
駆動トランジスターＴｄｒと補償トランジスターＴｃｍｐおよび発光制御トランジスターＴｅｌとの導通部、補償トランジスターＴｃｍｐと選択トランジスターＴｓｌとの導通部、補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐの導通部、選択トランジスターＴｓｌのゲート層Ｇｓｌの導通部、および発光制御トランジスターＴｅｌと画素電極としての第１電極Ｅ１との導通部のそれぞれには、中継電極ＱＢ４、中継電極ＱＢ３、中継電極ＱＢ５、中継電極ＱＢ２、中継電極ＱＢ６が上部容量電極層ＣＡ２と同層に形成される。また、発光制御トランジスターＴｅｌのゲート層Ｇｅｌの導通部には制御線２８が上部容量電極層ＣＡ２と同層に形成される。図８４、図８６および図８７から理解される通り、中継電極ＱＢ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ６を介して駆動トランジスターＴｄｒのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＢ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ７を介して補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。さらに、中継電極ＱＢ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ８を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ２は、絶縁層ＬＡを貫通する導通孔ＨＢ１を介して選択トランジスターＴｓｌのゲート層Ｇｓｌに導通する。中継電極ＱＢ３は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１を介して選択トランジスターＴｓｌのソース領域またはドレイン領域を形成すると共に、補償トランジスターＴｃｍｐのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。中継電極ＱＢ５は、絶縁層ＬＡを貫通する導通孔ＨＢ３を介して補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐに導通する。中継電極ＱＢ６は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ９を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
Conductive part of the drive transistor Tdr, the compensation transistor Tcmp and the light emission control transistor Tel, a conductive part of the compensation transistor Tcmp and the selection transistor Tsl, a conductive part of the gate layer Gcmp of the compensation transistor Tcmp, a conductive part of the gate layer Gsl of the selection transistor Tsl In addition, the relay electrode QB4, the relay electrode QB3, the relay electrode QB5, the relay electrode QB2, and the relay electrode QB6 are connected to the upper capacitor electrode layer CA2 in each of the conduction parts between the light emission control transistor Tel and the first electrode E1 as the pixel electrode. It is formed in the same layer. Further, the
発光制御トランジスターＴｅｌの制御線２８は、絶縁層ＬＡに形成された導通孔ＨＢ４を介して発光制御トランジスターＴｅｌのゲート層Ｇｅｌに導通する。制御線２８は、図９３から理解される通り、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＡにより補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐからは電気的に絶縁される。図８７から理解される通り、選択トランジスターＴｓｌと駆動トランジスターＴｄｒと発光制御トランジスターＴｅｌの各々は、チャネル長がＹ方向に沿うように形成される。また、容量素子Ｃを構成する領域は、駆動トランジスターＴｄｒに対してＸ方向（図８７ではＸ方向の正側）にずれた位置に配置される。また、選択トランジスターＴｓｌのゲート層Ｇｓｌと中継電極ＱＢ２との導通箇所は、選択トランジスターＴｓｌに対してＸ方向（図８７ではＸ方向の負側）にずれた位置に配置される。補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐと中継電極ＱＢ５との導通箇所は、補償トランジスターＴｃｍｐに対してＹ方向（図８７ではＹ方向の正側）にずれた位置に配置される。
The
絶縁層ＬＢは、上部容量電極層ＣＡ２、上部容量電極層ＣＡ３、上部容量電極層ＣＡ４と、複数の中継電極ＱＢ（ＱＢ２，ＱＢ３，ＱＢ４，ＱＢ５，ＱＢ６）と、制御線２８とが形成された絶縁層ＬＡの面上に形成される。図８４および図８８から理解される通り、絶縁層ＬＢの面上には、第１電源導電体としての電源線層４１と、走査線２２と、補償トランジスターＴｃｍｐの制御線２７と、複数の中継電極ＱＣ（ＱＣ１，ＱＣ３）とが同層から形成される。電源線層４１は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子３６に導通する。なお、電源線層４１は、図１に示す第１領域１２の表示領域１６内に形成される。また、図示を省略するが、第１領域１２の周辺領域１８内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子３６に導通する。電源線層４１および低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。
The insulating layer LB includes an upper capacitive electrode layer CA2, an upper capacitive electrode layer CA3, an upper capacitive electrode layer CA4, a plurality of relay electrodes QB (QB2, QB3, QB4, QB5, QB6), and a
電源線層４１は、前述の通り高位側の電源電位Ｖｅｌが供給される電源配線であり、図８８および図９４から理解される通り、上部容量電極層ＣＡ２の開口部５０およびその周囲の上部容量電極層ＣＡ２を各画素において覆う。電源線層４１は、さらに、Ｙ方向において隣り合う表示画素Ｐｅの発光制御トランジスターＴｅｌの制御線２８を覆う位置まで延びて形成されており、この隣り合う表示画素Ｐｅとの連続部には開口部５３が形成されて、画素電極導通部（発光制御トランジスターＴｅｌと中継電極ＱＣ３の導通部）を取り囲むように配置される。また、電源線層４１は、Ｘ方向において隣り合う表示画素Ｐｅ間において隙間なく連続して形成されたパターンである。
The power
図８４および図８８から理解される通り、表示領域１６内に形成された電源線層４１は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ３を介して上部容量電極層ＣＡ２に導通する。また、電源線層４１は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ５、ＨＣ６を介して上部容量電極層ＣＡ２に導通する。したがって、図８４、図８６ないし図８８から理解される通り、電源線層４１は、上部容量電極層ＣＡ２と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ３、ＨＡ４とを介して、容量素子Ｃを構成する領域に形成された能動領域１０Ａに導通する。さらに、図８４および図８８から理解される通り、電源線層４１は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ７を介して上部容量電極層ＣＡ２に導通する。したがって、図８４、図８６ないし図８８から理解される通り、電源線層４１は、上部容量電極層ＣＡ２と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＣ７を介して、駆動トランジスターＴｄｒのソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。すなわち、上部容量電極層ＣＡ２は、駆動トランジスターＴｄｒのソース領域またはドレイン領域と、電源線層４１とを接続する配線層としても機能している。図８４および図８８から理解される通り、電源線層４１は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ４、ＨＣ８を介して上部容量電極層ＣＡ４に導通する。
As understood from FIGS. 84 and 88, the power
図８８から理解される通り、走査線２２は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ２を介して中継電極ＱＢ２に導通する。したがって、図８６ないし図８８から理解される通り、走査線２２は、中継電極ＱＢ２と、絶縁層ＬＡを貫通する導通孔ＨＢ１を介して選択トランジスターＴｓｌのゲート層Ｇｓｌに導通する。走査線２２は、図９４から理解される通り、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより上部容量電極層ＣＡ２および中継電極ＱＢ４からは電気的に絶縁される。
As understood from FIG. 88, the
図８８から理解される通り、制御線２７は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ１０を介して中継電極ＱＢ５に導通する。したがって、図８６ないし図８８から理解される通り、制御線２７は、中継電極ＱＢ５と、絶縁層ＬＡを貫通する導通孔ＨＢ３を介して補償トランジスターＴｃｍｐのゲート層Ｇｃｍｐに導通する。制御線２７は、図９４から理解される通り、複数の表示画素ＰｅにわたりＸ方向に直線状に延在し、絶縁層ＬＢにより上部容量電極層ＣＡ２および中継電極ＱＢ４からは電気的に絶縁される。
As understood from FIG. 88, the
図８７から理解される通り、中継電極ＱＣ３は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ１１を介して中継電極ＱＢ６に導通する。したがって、図８５ないし図８７から理解される通り、中継電極ＱＣ３は、中継電極ＱＢ６と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ９を介して発光制御トランジスターＴｅｌの能動領域１０Ａに導通する。
As understood from FIG. 87, the relay electrode QC3 is electrically connected to the relay electrode QB6 through the conduction hole HC11 formed in the insulating layer LB for each display pixel Pe. Therefore, as understood from FIGS. 85 to 87, the relay electrode QC3 is electrically connected to the
図８８から理解される通り、中継電極ＱＣ１は、表示画素Ｐｅ毎に絶縁層ＬＢに形成された導通孔ＨＣ１を介して中継電極ＱＢ３に導通する。したがって、図８６ないし図８８から理解される通り、中継電極ＱＣ１は、中継電極ＱＢ３と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ１を介して選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As understood from FIG. 88, the relay electrode QC1 is electrically connected to the relay electrode QB3 through the conduction hole HC1 formed in the insulating layer LB for each display pixel Pe. Therefore, as understood from FIGS. 86 to 88, the relay electrode QC1 is connected to the drain region of the selection transistor Tsl and the compensation transistor Tcmp via the relay electrode QB3 and the conduction hole HA1 penetrating the insulating film L0 and the insulating layer LA. It conducts to the
絶縁層ＬＣは、電源線層４１、走査線２２、制御線２７、中継電極ＱＣ１，ＱＣ３が形成された絶縁層ＬＢの面上に形成される。図８４および図８９から理解される通り、絶縁層ＬＣの面上には、信号線２６と、中継電極ＱＤ２とが同層から形成される。信号線２６は、複数の画素ＰにわたりＹ方向に直線状に延在し、絶縁層ＬＣにより走査線２２、制御線２７および電源線層４１からは電気的に絶縁される。具体的には、信号線２６は、図８８および図８９から理解される通り、表示画素Ｐｅ毎に絶縁層ＬＣに形成された導通孔ＨＤ１を介して中継電極ＱＣ１に導通する。したがって、図８６ないし図８９から理解される通り、信号線２６は、中継電極ＱＣ１と、絶縁膜ＬＢを貫通する導通孔ＨＣ１と、中継電極ＱＢ３と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ１を介して選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐが連結された能動領域１０Ａと導通する。また、信号線２６は、中継電極ＱＣ１と、走査線２２と、制御線２７と、電源線層４１との上層の位置を通過するように形成され、選択トランジスターＴｓｌのチャネル長の方向（Ｙ方向）に沿って延在するとともに平面視で走査線２２と制御線２７と電源線層４１とを介して選択トランジスターＴｓｌに重なる。
The insulating layer LC is formed on the surface of the insulating layer LB on which the
図８９から理解される通り、中継電極ＱＤ２は、表示画素Ｐｅ毎に絶縁層ＬＣに形成された導通孔ＨＤ３を介して中継電極ＱＣ３に導通する。したがって、図８６ないし図８９から理解される通り、中継電極ＱＤ２は、絶縁層ＬＣに形成された導通孔ＨＤ３と、中継電極ＱＣ３と、絶縁層ＬＢに形成された導通孔ＨＣ１１と、中継電極ＱＢ６と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ９を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As understood from FIG. 89, the relay electrode QD2 is electrically connected to the relay electrode QC3 through the conduction hole HD3 formed in the insulating layer LC for each display pixel Pe. Therefore, as understood from FIGS. 86 to 89, the relay electrode QD2 includes the conduction hole HD3 formed in the insulating layer LC, the relay electrode QC3, the conduction hole HC11 formed in the insulating layer LB, and the relay electrode QB6. Then, it is electrically connected to the
図８４に例示される通り、絶縁層ＬＤは、信号線２６と中継電極ＱＤ２とが形成された絶縁層ＬＣの面上に形成される。以上の説明では表示画素Ｐｅに着目したが、基板１０の表面から絶縁層ＬＤまでの各要素の構造は、周辺領域１８内のダミー画素Ｐｄについても共通する。
As illustrated in FIG. 84, the insulating layer LD is formed on the surface of the insulating layer LC on which the
絶縁層ＬＤの表面には平坦化処理が実行される。平坦化処理には、化学機械研磨（CMP：Chemical Mechanical Polishing）等の公知の表面処理技術が任意に採用される。平坦化処理で高度に平坦化された絶縁層ＬＤの表面に、図８４および図９０に例示される通り、反射層５５が形成される。反射層５５は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。反射層５５は、光反射性の導電材料で形成され、図９０に示すように各トランジスターＴ、各配線、及び各中継電極を覆うように配置される。したがって、外光の侵入が反射層５５により防止され、光照射に起因した各トランジスターＴの電流リークを防止できるという利点がある。
A planarization process is performed on the surface of the insulating layer LD. For the planarization treatment, a known surface treatment technique such as chemical mechanical polishing (CMP) is arbitrarily employed. As illustrated in FIGS. 84 and 90, the
図８４および図９０から理解される通り、反射層５５は、表示画素Ｐｅ毎に絶縁層ＬＤに形成された導通孔ＨＥ２を介して中継電極ＱＤ２に導通する。したがって、図８６ないし図９０から理解される通り、反射層５５は、絶縁層ＬＤを貫通する導通孔ＨＥ２と、中継電極ＱＤ２と、絶縁層ＬＣを貫通する導通孔ＨＤ３と、中継電極ＱＣ３と、絶縁層ＬＢを貫通する導通孔ＨＣ１１と、中継電極ＱＢ６と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ９を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As understood from FIGS. 84 and 90, the
図８４に例示される通り、反射層５５が形成された絶縁層ＬＤの面上には光路調整層６０が形成される。光路調整層６０は、各表示画素Ｐｅの共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。
As illustrated in FIG. 84, the optical
図８４および図９１に例示される通り、光路調整層６０の面上には、表示領域１６内の表示画素Ｐｅ毎の第１電極Ｅ１が形成される。第１電極Ｅ１は、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。第１電極Ｅ１は、図２を参照して前述した通り、発光素子４５の陽極として機能する略矩形状の電極（画素電極）である。第１電極Ｅ１は、表示画素Ｐｅ毎に光路調整層６０に形成された導通孔ＨＦ２を介して反射層５５に導通する。したがって、図８６ないし図９１から理解される通り、第１電極Ｅ１は、光路調整層６０を貫通する導通孔ＨＦ２と、反射層５５と、絶縁層ＬＤを貫通する導通孔ＨＥ２と、中継電極ＱＤ２と、絶縁層ＬＣを貫通する導通孔ＨＤ３と、中継電極ＱＣ３と、絶縁層ＬＢを貫通する導通孔ＨＣ１１と、中継電極ＱＢ６と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ９を介して発光制御トランジスターＴｅｌのドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
As illustrated in FIGS. 84 and 91, the first electrode E <b> 1 for each display pixel Pe in the
第１電極Ｅ１が形成された光路調整層６０の面上には、図８４および図９２に例示される通り、基板１０の全域にわたり画素定義層６５が形成される。画素定義層６５は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図９２から理解される通り、画素定義層６５には、表示領域１６内の各第１電極Ｅ１に対応する開口部６５Ａが形成される。画素定義層６５のうち開口部６５Ａの内周縁の近傍の領域は第１電極Ｅ１の周縁に重なる。すなわち、開口部６５Ａの内周縁は平面視で第１電極Ｅ１の周縁の内側に位置する。各開口部６５Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義層６５は平面視で格子状に形成される。尚、開口部６５Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部６５Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。
On the surface of the optical
その他にも、詳細な説明は省略するが、第１電極Ｅ１の上層には、発光機能層４６、第２電極Ｅ２、および封止体４７が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体４７の表面に表示画素Ｐｅ毎にカラーフィルターを形成することも可能である。
In addition, although detailed description is omitted, the light emitting
以上に説明した通り、第９実施形態では、第１トランジスターとしての駆動トランジスターＴｄｒと発光素子４５との間の接続状態を制御する第３トランジスターとしての発光制御トランジスターＴｅｌと、第２制御線としての発光制御トランジスターＴｅｌの制御線２８を備える。制御線２８を電源線層４１とゲート層Ｇｅｌの間に形成した。したがって、電源線層４１のシールド効果により、電源線層４１よりも上層に配置される信号線２６等による制御線２８およびゲート層Ｇｅｌに対する影響を抑えることができる。また、電源線層４１のシールド効果により、制御線２８およびゲート層Ｇｅｌによる信号線２６に対する影響を抑えることができる。また、図９３および図９４から理解される通り、電源線層４１は、制御線２８とゲート層ＧｅｌをＸ方向について隙間のない連続的なパターンで覆うので、発光制御トランジスターＴｅｌへの光を遮る遮光部としても機能する。また、図８９から理解される通り、信号線２６は、平面視において選択トランジスターＴｓｌと重なるように配置されるので、画素を微細化できるという利点がある。
As described above, in the ninth embodiment, the light emission control transistor Tel as the third transistor for controlling the connection state between the driving transistor Tdr as the first transistor and the
さらに、第９実施形態では、図９４から理解される通り、電源線層４１は、Ｙ方向において隣り合う表示画素Ｐｅの発光制御トランジスターＴｅｌおよび発光制御トランジスターＴｅｌの制御線２８を覆う位置まで延びて形成され、開口部５３により画素導通部を囲むように配置される。したがって、画素導通部に対する高いシールド効果が発揮されると共に、駆動トランジスターＴｄｒおよび発光制御トランジスターＴｅｌに対する良好な遮光効果が発揮される。
Furthermore, in the ninth embodiment, as understood from FIG. 94, the power
また、第９実施形態では、駆動トランジスターＴｄｒの第２電流端であるソース領域またはドレイン領域を形成する能動領域１０Ａとゲートとの間の接続状態を制御する第４トランジスターとしての補償トランジスターＴｃｍｐと、第３制御線としての補償トランジスターＴｃｍｐの制御線２７を備え、制御線２７を電源線層４１と同層に形成した。したがって、工程の簡素化を図ることができる。
In the ninth embodiment, the compensation transistor Tcmp as a fourth transistor for controlling the connection state between the
図８４ないし図９１から理解される通り、画素電極である第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部、すなわち、画素導通部は、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ９、中継電極ＱＢ６、絶縁層ＬＢを貫通する導通孔ＨＣ１１、中継電極ＱＣ３、絶縁層ＬＣを貫通する導通孔ＨＤ３、中継電極ＱＤ２、絶縁層ＬＤを貫通するＨＥ２、および光路調整層６０を貫通する導通孔ＨＦ２により構成されている。これらは、発光制御トランジスターＴｅｌのソース配線またはドレイン配線として機能している。つまり、第１電極Ｅ１と発光制御トランジスターＴｅｌのソース領域またはドレイン領域との導通部は、上部容量電極層ＣＡ２等が形成された層と、電源線層４１等が形成された層とを貫いて設けられた発光制御トランジスターＴｅｌのソース配線またはドレイン配線により構成されている。したがって、画素電極を発光制御トランジスターＴｅｌのソース領域またはドレイン領域の層まで延ばして導通を図る場合と比して、低抵抗で発光制御トランジスターＴｅｌのソース領域またはドレイン領域と画素電極である第１電極Ｅ１とを接続することができる。
As understood from FIGS. 84 to 91, the conductive portion between the first electrode E1 which is a pixel electrode and the source region or drain region of the light emission control transistor Tel, that is, the pixel conductive portion includes the insulating film L0 and the insulating layer LA. Conducting hole HA9, relay electrode QB6, conducting hole HC11 penetrating insulating layer LB, relay electrode QC3, conducting hole HD3 penetrating insulating layer LC, relay electrode QD2, HE2 penetrating insulating layer LD, and optical path adjusting layer It is constituted by a conduction hole HF2 that penetrates through 60. These function as the source wiring or drain wiring of the light emission control transistor Tel. That is, the conduction portion between the first electrode E1 and the source region or drain region of the light emission control transistor Tel passes through the layer in which the upper capacitor electrode layer CA2 or the like is formed and the layer in which the power
図８７および図９１から理解される通り、補償トランジスターＴｃｍｐのゲートと制御線２７との導通部は、補償トランジスターＴｃｍｐのゲートに対してＹ方向にずれて配置されている。したがって、余分な層を積層することなく、制御線２７が形成された層のすぐ上の層に信号線２６を配置することができる。なお、補償トランジスターＴｃｍｐのゲートと制御線２７との導通部は、平面視において補償トランジスターＴｃｍｐと重なるように配置して、選択トランジスターＴｓｌおよび補償トランジスターＴｃｍｐと信号線２６の導通部を平面視において補償トランジスターＴｃｍｐのチャネル長の方向とずらすようにしてもよい。
As understood from FIGS. 87 and 91, the conduction portion between the gate of the compensation transistor Tcmp and the
図８９から理解される通り、信号線２６は、平面視において補償トランジスターＴｃｍｐと重なるように配置されるので、画素を微細化できるという利点がある。また、信号線２６と補償トランジスターＴｃｍｐとの導通部を、信号線２６の真下に配置することができるので、絶縁層を貫通する導通孔や中継電極により、低抵抗で信号線２６と補償トランジスターＴｃｍｐの導通を図ることができる。その結果、信号線２６による補償トランジスターＴｃｍｐへの書き込み能力が向上する。
上部容量電極層ＣＡ２は、走査線２２又は制御線２７と駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。さらに、電源線層４１は、走査線２２又は制御線２７と駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。したがって、走査線２２又は制御線２７と駆動トランジスターＴｄｒのゲート電位部との間のカップリングが抑制される。
上部容量電極層ＣＡ２は、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と、駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。さらに、電源線層４１は、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と、駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。したがって、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と駆動トランジスターＴｄｒのゲート電位部との間のカップリングが抑制される。
As understood from FIG. 89, since the
The upper capacitor electrode layer CA2 is configured to be disposed between the scanning
The upper capacitor electrode layer CA2 is configured to be disposed between a conduction portion that connects the
その他、第１実施形態との共通の構成については、前述した第１実施形態における効果と同様な効果を奏することができる。また、第９実施形態においても、容量素子を構成する電極を電源線層４１とは異なる層で形成された電極とする等、第１実施形態で説明した変形例と同様な変形例が適用可能である。
In addition, with respect to the configuration common to the first embodiment, the same effects as those in the first embodiment described above can be achieved. Also in the ninth embodiment, a modification similar to the modification described in the first embodiment can be applied, for example, an electrode forming a capacitor element is an electrode formed of a layer different from the power
＜第１０実施形態＞
本発明の第１０実施形態を説明する。なお、以下に例示する各形態において作用や機能が第１実施形態および第９実施形態と同様である要素については、第１実施形態および第２実施形態の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
<Tenth Embodiment>
A tenth embodiment of the present invention will be described. In addition, about the element which an effect | action and function are the same as that of 1st Embodiment and 9th Embodiment in each form illustrated below, the code | symbol referred by description of 1st Embodiment and 2nd Embodiment is diverted, respectively. The detailed description of is omitted as appropriate.
第１０実施形態の各表示画素Ｐｅの回路は第２実施形態の回路と同様であり、駆動トランジスターＴｄｒと、選択トランジスターＴｓｌと、補償トランジスターＴｃｍｐと、発光制御トランジスターＴｅｌとを備えている。第１０実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造は、第９実施形態の有機エレクトロルミネッセンス装置１００の具体的な構造とほぼ同様な構造である。以下、簡略化のため、相違する箇所についてのみ説明する。
The circuit of each display pixel Pe according to the tenth embodiment is the same as the circuit according to the second embodiment, and includes a drive transistor Tdr, a selection transistor Tsl, a compensation transistor Tcmp, and a light emission control transistor Tel. The specific structure of the
図９６は、有機エレクトロルミネッセンス装置１００の断面図であり、図９７から図１０４は、有機エレクトロルミネッセンス装置１００の各要素を形成する各段階での基板１０の表面の様子を表示画素Ｐｅの１個分に着目して図示した平面図である。図１０５から図１０７は、基板１０の表面の様子を表示画素Ｐｅの４個分に着目して図示した平面図である。図９７から図１０４のXI−XI’線を含む断面に対応した断面図が図９６に相当する。なお、図９７から図１０７は平面図であるが、各要素の視覚的な把握を容易化する観点から、図９６と共通する各要素に図９６と同態様のハッチングが便宜的に付加されている。
96 is a cross-sectional view of the
第１０実施形態は、図９９および図１０５から理解される通り、上部容量電極層ＣＡ２は、開口部５０によって駆動トランジスターＴｄｒのゲート導通部の一部および容量素子Ｃの一部の形成部を取り囲むだけでなく、選択トランジスターＴｓｌと、補償トランジスターＴｃｍｐと、発光制御トランジスターＴｅｌと、駆動トランジスターＴｄｒおよび補償トランジスターＴｃｍｐならびに発光制御トランジスターＴｅｌの導通部と、発光制御トランジスターＴｅｌのソース領域またはドレイン領域と導通する画素導通部とを、開口部５４により取り囲むように配置されている。図１０５から理解される通り、上部容量電極層ＣＡ２は、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間で隙間なく連続するパターンとなっている。上部容量電極層ＣＡ２は、第２実施形態と異なり、絶縁層ＬＢを貫通する導通孔ＨＣ３だけでなく、同じく絶縁層ＬＢを貫通する導通孔ＨＣ１３によっても電源線層４１との導通が図られている。したがって、電源線層４１のみの場合と比して、電源線層４１及び上部容量電極層ＣＡ２が格子状に導通することができる。したがって、この構成により、高位側の電源電位Ｖｅｌを表示画素Ｐｅに安定して供給することができる。また、上部容量電極層ＣＡ２のシールド効果により、各トランジスターおよび画素導通部に対する、Ｘ方向およびＹ方向において隣り合う表示画素Ｐｅ間での影響を低減させることができる。上部容量電極層ＣＡ２は、平面視において、Ｘ方向およびＹ方向で隣り合う表示画素Ｐｅの反射層５５間の隙間と重なる位置に配置されている。したがって、各トランジスターに対する遮光性が向上する。言い換えると、反射層５５の端部は、上部容量電極層ＣＡ２又は電源線層４１と重なるように配置されているため、隣り合う反射層５５間を透過した光は、上部容量電極層ＣＡ２又は電源線層４１により遮られるようになっている。よって、各トランジスターＴへ光が到達しにくい構造となっている。
In the tenth embodiment, as can be understood from FIGS. 99 and 105, the upper capacitor electrode layer CA2 surrounds a part of the gate conduction part of the drive transistor Tdr and a part of the capacitor C formed by the
図１００から理解される通り、第３実施形態では、発光制御トランジスターＴｅｌの制御線２８は、補償トランジスターＴｃｍｐの制御線２７と、走査線２２と、電源線層４１と同層に形成されている。したがって、第２実施形態よりも工程の簡素が可能となる。図９７ないし図１０１から理解される通り、発光制御トランジスターＴｅｌの制御線２８は、絶縁層ＬＡに形成された導通孔ＨＢ４、中継電極ＱＢ７、絶縁層ＬＢに形成されたＨＣ１２を介して発光制御トランジスターＴｅｌのゲート層Ｇｅｌに導通する。図１０５から理解される通り、電源線層４１は、第２実施形態と同様にＹ方向で隣り合う表示画素Ｐｅ間で隙間なく連続し、Ｙ方向で隣り合う表示画素Ｐｅにおける画素導通部を取り囲む位置まで延びて形成されている。ただし、第２実施形態とは異なり、画素導通部の四方を取り囲むのではなく、発光制御トランジスターＴｅｌの制御線２８側が開放された状態となっている。第３実施形態においても、電源線層４１による高いシールド効果が発揮される。
上部容量電極層ＣＡ２は、走査線２２及び制御線２７、２８のいずれかと駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。さらに、電源線層４１は、走査線２２及び制御線２７、２８のいずれかと駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。したがって、走査線２２及び制御線２７、２８のいずれかと駆動トランジスターＴｄｒのゲート電位部との間のカップリングが抑制される。
上部容量電極層ＣＡ２は、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と、駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。さらに、電源線層４１は、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と、駆動トランジスターＴｄｒのゲート電位部との間に配置されるように構成されている。したがって、信号線２６と選択トランジスターＴｓｌをつなぐ導通部と駆動トランジスターＴｄｒのゲート電位部との間のカップリングが抑制される。
As understood from FIG. 100, in the third embodiment, the
The upper capacitor electrode layer CA2 is configured to be disposed between any one of the
The upper capacitor electrode layer CA2 is configured to be disposed between a conduction portion that connects the
その他、第９実施形態との共通の構成については、前述した第２実施形態における効果と同様な効果を奏することができる。また、第３実施形態においても、容量素子を構成する電極を電源線層４１とは異なる層で形成された電極とする等、第１実施形態で説明した変形例と同様な変形例が適用可能である。
In addition, the same configuration as that of the ninth embodiment can provide the same effects as those of the second embodiment described above. Also in the third embodiment, a modification similar to the modification described in the first embodiment can be applied, such as an electrode formed in a layer different from the power
＜変形例＞
以上の形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は、相互に矛盾しない範囲内で適宜に併合され得る。
<Modification>
The above forms can be variously modified. Specific modifications are exemplified below. Two or more aspects arbitrarily selected from the following examples can be appropriately combined within a range that does not contradict each other.
（１）前述の各形態では、電源線層４１の電位は、駆動トランジスターＴｄｒに接続されるＶｅｌ電位としたが、他の電位としてもよい。この場合には、電源線層４１と駆動トランジスターＴｄｒとを接続するための導通孔を省略することができる。電源線層４１は、他の電源電位Ｖａが供給される実装端子３６に導通し、駆動トランジスターＴｄｒや上部容量電極層ＣＡ２には、電源電位Ｖｅｌが供給される実装端子３６に導通するようにしてもよい。
(1) In each embodiment described above, the potential of the power
（２）前述の各形態では、半導体基板を基板１０として利用した有機エレクトロルミネッセンス装置１００を例示したが、基板１０の材料は任意である。例えばガラスや石英等の板状部材を基板１０として利用することも可能である。また、前述の各形態では、基板１０のうち第１領域１２の外側の第２領域１４に駆動回路３０を配置したが、駆動回路３０を例えば周辺領域１８内に配置することも可能である。例えば、第２電源導電体４２と基板１０との間に駆動回路３０が配置される。
(2) In each of the above-described embodiments, the
（３）発光素子４５の構成は以上の例示に限定されない。例えば、前述の各形態では、白色光を発生する発光機能層４６を複数の表示画素Ｐｅにわたり連続に形成した構成を例示したが、各表示画素Ｐｅの表示色に対応する波長の単色光を放射する発光機能層４６を表示画素Ｐｅ毎に個別に形成することも可能である。また、前述の各形態では、反射層５５と第２電極Ｅ２（半透過反射層）との間で共振構造を形成したが、例えば第１電源導電体としての電源線層４１を反射性の導電材料で形成し、電源線層４１（反射層）と第２電極Ｅ２（半透過反射層）との間で共振構造を形成することも可能である。また、第１電極Ｅ１を反射性の導電材料で形成し、第１電極Ｅ１（反射層）と第２電極Ｅ２（半透過反射層）との間で共振構造を形成することも可能である。第１電極Ｅ１を反射層として利用する構成では、第１電極Ｅ１と第２電極Ｅ２との間に光路調整層６０が形成される。
(3) The configuration of the
前述の各形態では、光路調整層６０により各表示画素Ｐｅの共振波長を調整したが、第１電極Ｅ１や発光機能層４６の膜厚に応じて各表示画素Ｐｅの共振波長を調整することも可能である。
In each of the above-described embodiments, the resonance wavelength of each display pixel Pe is adjusted by the optical
なお、発光機能層４６は、青色波長領域、緑色波長領域、赤色波長領域のいずれで発光してもよいし、白色の光を発光するようにしてもよい。この場合には、発光機能層４６は、表示領域にある複数の画素にまたがって設けられていてもよい。また、発光機能層４６は、赤色、緑色、青色のそれぞれの画素において異なる発光を行うように構成してもよい。
The light emitting
（４）前述の各形態では有機ＥＬ材料を利用した発光素子４５を例示したが、無機ＥＬ材料で発光層を形成した発光素子やＬＥＤ等の発光素子を利用した構成にも本発明は同様に適用される。また、前述の各形態では、基板１０とは反対側に光を出射するトップエミッション型の有機エレクトロルミネッセンス装置１００を例示したが、基板１０側に光を出射するボトムエミッション型の発光装置にも本発明は同様に適用される。
(4) In each of the above-described embodiments, the
（５）前述の各形態では、表示画素Ｐｅに構造（配線やトランジスターや容量素子等の構造）が類似するダミー画素Ｐｄを周辺領域１８内に配置した構成を例示したが、周辺領域１８内の構成は以上の例示に限定されない。例えば、周辺領域１８内の第２電源導電体４２の下層に、駆動回路３０（走査線駆動回路３２または信号線駆動回路３４）や駆動回路３０以外の回路および配線を配置することも可能である。
(5) In each of the above-described embodiments, the configuration in which the dummy pixel Pd having a structure similar to the display pixel Pe (a structure of a wiring, a transistor, a capacitor, or the like) is disposed in the
（６）前述の各形態では、共振波長の説明の簡略化のために光路調整層６０の膜厚に着目したが、実際には、共振構造の反射層（例えば第１電源導電体４１）と半透過反射層（例えば第２電極Ｅ2）との間に位置する各層の屈折率や、反射層および半透過反射層の表面での位相シフトに応じて共振構造の共振波長が設定される。
(6) In each of the above-described embodiments, attention is paid to the film thickness of the optical
（７）この発明の要旨を逸脱しない範囲において、トランジスター、あるいは容量、もしくは配線等のいずれかを省略してもよい。例えば、第１０実施形態において、補償トランジスターＴｃｍｐ及び発光制御トランジスターＴｅｌを省略し、画素電極導通部は、駆動トランジスターＴｄｒのソース配線またはドレイン配線であってもよい。また、例えば、第７実施形態において、発光制御トランジスターＴｅｌを省略し、画素電極導通部は、駆動トランジスターＴｄｒのソース配線またはドレイン配線であってもよい。また、容量素子Ｃが２種類以上の容量素子で構成される場合には、このいずれかを省略してもよい。また、各形態において説明したトランジスター以外のトランジスター、あるいは容量、もしくは配線等を適宜追加するようにしてもよい。さらに、各形態においては、走査線２２、信号線２６、制御線２７，２８、および電源線層４１は直線状であり、幅が一様としたが、本発明はこの態様に限定されるものではなく、配線の幅が他の部分より太くなるようにしてもよいし、曲がって形成されていてもよい。
(7) Any transistor, capacitor, wiring or the like may be omitted without departing from the scope of the present invention. For example, in the tenth embodiment, the compensation transistor Tcmp and the light emission control transistor Tel may be omitted, and the pixel electrode conduction unit may be a source wiring or a drain wiring of the driving transistor Tdr. For example, in the seventh embodiment, the light emission control transistor Tel may be omitted, and the pixel electrode conduction portion may be a source wiring or a drain wiring of the driving transistor Tdr. Further, when the capacitive element C is composed of two or more types of capacitive elements, any of these may be omitted. Further, a transistor other than the transistor described in each embodiment, a capacitor, a wiring, or the like may be added as appropriate. Further, in each embodiment, the
＜電子機器＞
前述の各形態に例示した有機エレクトロルミネッセンス装置１００は各種の電子機器の表示装置として好適に利用される。図１０８には、前述の各形態に例示した有機エレクトロルミネッセンス装置１００を利用した頭部装着型の表示装置９０（HMD：Head Mounted Display）が電子機器として例示されている。
<Electronic equipment>
The
表示装置９０は、利用者の頭部に装着可能な電子機器であり、利用者の左眼に重なる透過部（レンズ）９２Ｌと、利用者の右眼に重なる透過部９２Ｒと、左眼用の有機エレクトロルミネッセンス装置１００Ｌおよびハーフミラー９４Ｌと、右眼用の有機エレクトロルミネッセンス装置１００Ｒおよびハーフミラー９４Ｒとを具備する。有機エレクトロルミネッセンス装置１００Ｌと有機エレクトロルミネッセンス装置１００Ｒとは、出射光が相互に反対の方向に進行するように配置される。左眼用のハーフミラー９４Ｌは、透過部９２Ｌの透過光を利用者の左眼側に透過させるとともに、有機エレクトロルミネッセンス装置１００Ｌからの出射光を利用者の左眼側に反射させる。同様に、右眼用のハーフミラー９４Ｒは、透過部９２Ｒの透過光を利用者の右眼側に透過させるとともに有機エレクトロルミネッセンス装置１００Ｒからの出射光を利用者の右眼側に反射させる。したがって、利用者は、透過部９２Ｌおよび透過部９２Ｒを介して観察される像と各有機エレクトロルミネッセンス装置１００による表示画像とを重畳した画像を知覚する。また、相互に視差が付与された立体視画像（左眼用画像および右眼用画像）を有機エレクトロルミネッセンス装置１００Ｌと有機エレクトロルミネッセンス装置１００Ｒとに表示させることで、利用者に表示画像の立体感を知覚させることが可能である。
The
なお、前述の各形態の有機エレクトロルミネッセンス装置１００が適用される電子機器は図１０８の表示装置９０に限定されない。例えば、ビデオカメラやスチルカメラ等の撮像装置に利用される電子式ビューファインダー（EVF：Electronic View Finder）にも本発明の有機エレクトロルミネッセンス装置１００が好適に利用される。また、携帯電話機、携帯情報端末（スマートフォン）、テレビやパーソナルコンピューター等のモニター、カーナビゲーション装置等の各種の電子機器に本発明の発光装置を採用することが可能である。
Note that the electronic apparatus to which the
１００……有機エレクトロルミネッセンス装置、１０……基板、１０Ａ……能動領域、１２……第１領域、１４……第２領域、１６……表示領域、１８……周辺領域、２２……走査線、２６……信号線、２７……制御線、２８……制御線、３０……駆動回路、３２……走査線駆動回路、３４……信号線駆動回路、３６……実装端子、４１……第１電源導電体（電源線層）、４２……第２電源導電体、４３−０，４３−１……上部電源線層、４５……発光素子、４６……発光機能層、６０……光路調整層、６５……画素定義層、Ｃ……容量素子、Ｃ１……第１容量電極、Ｃ２……第２容量電極、ＣＡ０，ＣＡ１，ＣＡ２，ＣＡ３，ＣＡ４……容量電極層、Ｅ１……第１電極、Ｅ２……第２電極、Ｌ（Ｌ０，ＬＡ，ＬＢ，ＬＣ，ＬＤ，ＬＥ）……絶縁層、Ｑ（ＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４，ＱＢ５，ＱＢ６，ＱＣ１，ＱＣ２，ＱＣ３，ＱＣ４，ＱＤ１，ＱＤ２，ＱＤ３，ＱＥ１）……中継電極、Ｔｃｍｐ……補償トランジスター、Ｔｄｒ……駆動トランジスター、Ｔｅｌ……発光制御トランジスター、Ｔｓｌ……選択トランジスター。
DESCRIPTION OF
Claims (11)
前記第１トランジスターの一方の電流端に接続された電源線層と、
前記第１トランジスターのゲートに接続された第１容量電極と、第２容量電極と、を有する容量素子と、
第２トランジスターと、
前記第２トランジスターのゲートに接続された走査線と、
前記第２トランジスターの一方の電流端に接続された信号線と、
前記第１トランジスターの他方の電流端に接続された画素電極と、を備え、
前記容量素子の少なくとも一部は、前記走査線が形成された層と、前記信号線が形成された層との間に設けられ、
前記容量素子と前記第２トランジスターとは、平面視上で重なるように配置される、
ことを特徴とする有機エレクトロルミネッセンス装置。 A first transistor;
A power line layer connected to one current end of the first transistor;
A capacitive element having a first capacitive electrode connected to the gate of the first transistor and a second capacitive electrode;
A second transistor;
A scan line connected to the gate of the second transistor;
A signal line connected to one current end of the second transistor;
A pixel electrode connected to the other current terminal of the first transistor,
At least a part of the capacitive element is provided between the layer in which the scanning line is formed and the layer in which the signal line is formed ,
The capacitive element and the second transistor are arranged so as to overlap in a plan view.
An organic electroluminescence device characterized by that.
ことを特徴とする請求項１に記載の有機エレクトロルミネッセンス装置。 The power line layer is provided in a layer between the first capacitor electrode and the layer in which the signal line is formed.
The organic electroluminescent device according to claim 1.
ことを特徴とする請求項１または請求項２に記載の有機エレクトロルミネッセンス装置。 The power line layer is provided in a layer between the first capacitor electrode and the pixel electrode.
The organic electroluminescence device according to claim 1, wherein the organic electroluminescence device is provided.
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の有機エレクトロルミネッセンス装置。 A plurality of conduction holes penetrating each layer from a layer forming a current end of the first transistor to a layer on which the pixel electrode is formed; and a plurality of relay electrodes connected to each of the plurality of conduction holes. The other current end of the first transistor and the pixel electrode are connected by the plurality of conduction holes and the plurality of relay electrodes.
The organic electroluminescent device according to any one of claims 1 to 3, wherein
ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の有機エレクトロルミネッセンス装置。 The second capacitor electrode is electrically connected to the power line layer and is formed under the power line layer.
The organic electroluminescence device according to any one of claims 1 to 4, wherein the organic electroluminescence device is characterized by the above.
ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の有機エレクトロルミネッセンス装置。 The capacitive element and the first transistor are arranged so as to overlap in a plan view.
It organic electroluminescent device according to any one of claims 1 to 5, characterized in.
ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の有機エレクトロルミネッセンス装置。 The signal line and the second transistor are arranged so as to overlap in a plan view.
The organic electroluminescence device according to any one of claims 1 to 6 , wherein the organic electroluminescence device is characterized by the above.
ことを特徴とする請求項１ないし請求項７のいずれか１項に記載の有機エレクトロルミネッセンス装置。 A third transistor connected between the other current end of the first transistor and the pixel electrode, wherein the capacitive element and the third transistor are arranged to overlap in plan view;
It organic electroluminescent device according to any one of claims 1 to 7, characterized in.
ことを特徴とする請求項８に記載の有機エレクトロルミネッセンス装置。 A connection portion between the other current end of the first transistor and one current end of the third transistor includes a fourth transistor having one current end connected thereto, and the capacitive element and the fourth transistor are: Arranged so as to overlap in plan view,
The organic electroluminescence device according to claim 8 .
ことを特徴とする請求項９に記載の有機エレクトロルミネッセンス装置。 The signal line and the fourth transistor are arranged so as to overlap in a plan view.
The organic electroluminescent device according to claim 9 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014179305A JP6459317B2 (en) | 2014-09-03 | 2014-09-03 | Organic electroluminescence device and electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014179305A JP6459317B2 (en) | 2014-09-03 | 2014-09-03 | Organic electroluminescence device and electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016053640A JP2016053640A (en) | 2016-04-14 |
| JP6459317B2 true JP6459317B2 (en) | 2019-01-30 |
Family
ID=55745131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014179305A Active JP6459317B2 (en) | 2014-09-03 | 2014-09-03 | Organic electroluminescence device and electronic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6459317B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11778862B2 (en) | 2016-09-07 | 2023-10-03 | Sony Semiconductor Solutions Corporation | Display device and electronic device including capacitors connected to anode electrode of light emitting unit |
| WO2018055902A1 (en) | 2016-09-21 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | Display device and electronic device |
| JP7204429B2 (en) * | 2018-11-06 | 2023-01-16 | キヤノン株式会社 | Displays and electronics |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5508301B2 (en) * | 2011-01-18 | 2014-05-28 | パナソニック株式会社 | Luminescent display device |
| JP5682385B2 (en) * | 2011-03-10 | 2015-03-11 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
| JP5803232B2 (en) * | 2011-04-18 | 2015-11-04 | セイコーエプソン株式会社 | Organic EL device and electronic device |
| JP5998458B2 (en) * | 2011-11-15 | 2016-09-28 | セイコーエプソン株式会社 | Pixel circuit, electro-optical device, and electronic apparatus |
| KR101985298B1 (en) * | 2012-10-26 | 2019-06-04 | 삼성디스플레이 주식회사 | Organic light emitting diode display and manufacturing method thereof |
-
2014
- 2014-09-03 JP JP2014179305A patent/JP6459317B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016053640A (en) | 2016-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170901 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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