JP6337725B2

JP6337725B2 - Semiconductor device

Info

Publication number: JP6337725B2
Application number: JP2014197823A
Authority: JP
Inventors: 威倪; 林　哲也; 林　　哲也; 俊治丸井; 健太江森
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2014-09-29
Filing date: 2014-09-29
Publication date: 2018-06-06
Anticipated expiration: 2034-09-29
Also published as: JP2016072319A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

炭化珪素を用いた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、ノイズによる誤動作を防ぐために、ゲート閾値電圧を高くする必要がある。また、導通損失を低減するために、チャネル移動度を大きくする必要がある。しかしながら、ＭＯＳ構造部のゲート絶縁膜と炭化珪素半導体層との界面に高密度の界面準位が発生し、チャネル移動度がバルク移動度に比べて著しく低下する。それに加え、チャネル移動度とゲート閾値電圧はトレードオフの関係になっている。 In a metal oxide semiconductor field effect transistor (MOSFET) using silicon carbide, it is necessary to increase a gate threshold voltage in order to prevent malfunction due to noise. In addition, in order to reduce conduction loss, it is necessary to increase channel mobility. However, a high-density interface state is generated at the interface between the gate insulating film and the silicon carbide semiconductor layer in the MOS structure portion, and the channel mobility is significantly lowered as compared with the bulk mobility. In addition, channel mobility and gate threshold voltage have a trade-off relationship.

このトレードオフを改善するために、ゲート電極の材料を、従来一般的に用いられているＮ型多結晶シリコンからＰ型多結晶シリコンに変更することより、ゲート閾値電圧を仕事関数の違いで１Ｖ高くし、且つ、チャネルの不純物の種類及び濃度を調整することにより、チャネル移動度を向上させる手法が知られている（例えば、特許文献１参照）。 In order to improve this trade-off, the gate threshold voltage is changed to 1 V with a difference in work function by changing the material of the gate electrode from the N-type polycrystalline silicon generally used conventionally to the P-type polycrystalline silicon. A technique for improving channel mobility by increasing the level and adjusting the type and concentration of impurities in the channel is known (see, for example, Patent Document 1).

特開２０１１−１４６４２６号公報JP 2011-146426 A

しかしながら、ゲート電極をＰ型にすると、ゲート抵抗が増加するため、ＭＯＳＦＥＴのスイッチング損失が増加するという問題がある。 However, when the gate electrode is made P-type, the gate resistance increases, so that there is a problem that the switching loss of the MOSFET increases.

上記問題点に鑑み、本発明は、ゲート電極をＰ型としたときと同様にゲート閾値電圧を増加させることができ、且つスイッチング損失を低減することができる半導体装置を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a semiconductor device capable of increasing the gate threshold voltage and reducing the switching loss as in the case where the gate electrode is a P-type. .

本発明の一態様によれば、第１導電型のドリフト領域内に形成された第２導電型のウェル領域と、ウェル領域内に形成された第１導電型のソース領域と、ソース領域及びウェル領域と接するゲート絶縁膜と、ゲート絶縁膜を介してソース領域及びウェル領域に接するように形成されたゲート電極とを備え、ゲート電極が第１ゲート領域及び第２ゲート領域を有し、第２ゲート領域は第１導電型の半導体材料からなり、第２ゲート領域の少なくとも一部がゲート絶縁膜を介してウェル領域と接し、第１ゲート領域のキャリヤ濃度が、第２ゲート領域のキャリヤ濃度より高い半導体装置が提供される。 According to one aspect of the present invention, the second conductivity type well region formed in the first conductivity type drift region, the first conductivity type source region formed in the well region, the source region and the well A gate insulating film in contact with the region, and a gate electrode formed so as to be in contact with the source region and the well region through the gate insulating film, the gate electrode having a first gate region and a second gate region, The gate region is made of a semiconductor material of the first conductivity type, at least part of the second gate region is in contact with the well region through the gate insulating film, and the carrier concentration of the first gate region is higher than the carrier concentration of the second gate region. A high semiconductor device is provided.

本発明によれば、ゲート電極をＰ型としたときと同様にゲート閾値電圧を増加させることができ、且つスイッチング損失を低減することができる半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of increasing the gate threshold voltage and reducing the switching loss as in the case where the gate electrode is P-type.

本発明の第１の実施形態に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の図１のＡ−Ａ部分のバンド図である。FIG. 2 is a band diagram of the AA portion in FIG. 1 of the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置のゲートソース間電圧とゲートソース間容量との関係を表すグラフである。4 is a graph showing the relationship between the gate-source voltage and the gate-source capacitance of the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ａに引き続く工程断面図である。FIG. 4B is a process cross-sectional view subsequent to FIG. 4A, illustrating an example of the semiconductor device manufacturing method according to the first exemplary embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｂに引き続く工程断面図である。FIG. 4D is a process cross-sectional view subsequent to FIG. 4B, illustrating an example of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｃに引き続く工程断面図である。FIG. 4D is a process cross-sectional view subsequent to FIG. 4C, illustrating an example of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｄに引き続く工程断面図である。FIG. 4D is a process cross-sectional view subsequent to FIG. 4D illustrating an example of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す図４Ｅに引き続く工程断面図である。FIG. 4D is a process cross-sectional view subsequent to FIG. 4E illustrating an example of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態の第１の変形例に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on the 1st modification of the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。It is process sectional drawing which shows an example of the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ａに引き続く工程断面図である。FIG. 7B is a process cross-sectional view subsequent to FIG. 7A, illustrating an example of a semiconductor device manufacturing method according to the second embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｂに引き続く工程断面図である。FIG. 7D is a process cross-sectional view subsequent to FIG. 7B, illustrating an example of a semiconductor device manufacturing method according to the second embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｃに引き続く工程断面図である。FIG. 7D is a process cross-sectional view subsequent to FIG. 7C, illustrating an example of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｄに引き続く工程断面図である。FIG. 7D is a process cross-sectional view subsequent to FIG. 7D, illustrating an example of a method for manufacturing a semiconductor device according to a second embodiment of the present invention. 本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図７Ｅに引き続く工程断面図である。FIG. 7E is a process cross-sectional view subsequent to FIG. 7E, illustrating an example of a semiconductor device manufacturing method according to the second embodiment of the present invention. 本発明の第２の実施形態の第１の変形例に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on the 1st modification of the 2nd Embodiment of this invention. 本発明の第２の実施形態の第２の変形例に係る半導体装置の一例を示す断面図である。It is sectional drawing which shows an example of the semiconductor device which concerns on the 2nd modification of the 2nd Embodiment of this invention.

図面を参照して、第１及び第２の実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。 The first and second embodiments will be described with reference to the drawings. In the description of the drawings, the same portions are denoted by the same reference numerals, and description thereof is omitted.

本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型（Ｎ^＋型）の半導体基板（炭化珪素基板）１と、炭化珪素基板１の一方の主面に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ウェル領域３内に形成された第１導電型（Ｎ^＋型）のソース領域４と、ソース領域４及びウェル領域３と接するゲート絶縁膜７と、ゲート絶縁膜７を介してソース領域４及びウェル領域３に接するように形成されたゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、ウェル領域３及びソース領域４に電気的に接続されたソース電極１３と、ドリフト領域２と電気的に接続されたドレイン電極１２とを備える。 As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a first conductive type (N ⁺ -type) semiconductor substrate (silicon carbide substrate) 1 and one main surface of the silicon carbide substrate 1. A first conductivity type (N-type) drift region 2 formed in the first region, a second conductivity type (P-type) well region 3 formed in the drift region 2, and a first region formed in the well region 3. A conductive type (N ⁺ -type) source region 4, a gate insulating film 7 in contact with the source region 4 and the well region 3, and a gate formed in contact with the source region 4 and the well region 3 through the gate insulating film 7. An electrode 8, an interlayer insulating film 9 covering the gate electrode 8, a source electrode 13 electrically connected to the well region 3 and the source region 4, and a drain electrode 12 electrically connected to the drift region 2 Prepare.

Ｎ型ドリフト領域２は、例えば炭化珪素エピタキシャル成長層である。ドリフト領域２の不純物濃度は、Ｎ^＋型炭化珪素基板１の不純物濃度よりも低く、１×１０^１４〜１×１０^１８ｃｍ^−３程度である。ドリフト領域２の主面側には、Ｐ型ウェル領域３及びＮ^＋型ソース領域４が形成されている。ウェル領域３の不純物濃度は１×１０^１７ｃｍ^−３程度である。ソース領域４の不純物濃度は１×１０^２０ｃｍ^−３程度である。 N type drift region 2 is, for example, a silicon carbide epitaxial growth layer. The impurity concentration of drift region 2 is lower than the impurity concentration of N ⁺ -type silicon carbide substrate 1 and is about 1 × 10 ¹⁴ to 1 × 10 ¹⁸ cm ⁻³ . On the main surface side of the drift region 2, a P-type well region 3 and an N ⁺ -type source region 4 are formed. The impurity concentration of the well region 3 is about 1 × 10 ¹⁷ cm ⁻³ . The impurity concentration of the source region 4 is about 1 × 10 ²⁰ cm ⁻³ .

炭化珪素基板１の表面上には、ドリフト領域２、ウェル領域３及びソース領域４に接するようにゲート絶縁膜７が形成されている。このゲート絶縁膜７を介して、ドリフト領域２、ウェル領域３及びソース領域４に接するようにゲート電極８が形成されている。 A gate insulating film 7 is formed on the surface of silicon carbide substrate 1 so as to be in contact with drift region 2, well region 3 and source region 4. A gate electrode 8 is formed in contact with the drift region 2, the well region 3 and the source region 4 through the gate insulating film 7.

ゲート電極８は、第１ゲート領域８１及び第２ゲート領域８２を有する。第１ゲート領域８１は、第２ゲート領域８２と電気的に接続されている。第１ゲート領域８１は、ゲート絶縁膜７を介してドリフト領域２及びソース領域４と接している。第２ゲート領域８２は、ゲート絶縁膜７を介してウェル領域３と接している。第２ゲート領域８２のキャリヤ濃度は、第１ゲート領域８１のキャリヤ濃度より低い。例えば、第２ゲート領域８２は、第１ゲート領域８１より低い不純物濃度の半導体材料からなる。本発明の第１の実施形態では、第１ゲート領域８１は不純物濃度１×１０^２０ｃｍ^−３のＮ^＋型多結晶シリコンからなり、第２ゲート領域８２は不純物濃度１×１０^１６ｃｍ^−３のＮ⁻型多結晶シリコンからなるものとする。 The gate electrode 8 has a first gate region 81 and a second gate region 82. The first gate region 81 is electrically connected to the second gate region 82. The first gate region 81 is in contact with the drift region 2 and the source region 4 through the gate insulating film 7. The second gate region 82 is in contact with the well region 3 through the gate insulating film 7. The carrier concentration of the second gate region 82 is lower than the carrier concentration of the first gate region 81. For example, the second gate region 82 is made of a semiconductor material having an impurity concentration lower than that of the first gate region 81. In the first embodiment of the present invention, the first gate region 81 is made of N ⁺ type polycrystalline silicon having an impurity concentration of 1 × 10 ²⁰ cm ⁻³ , and the second gate region 82 is an impurity concentration of 1 × 10 ¹⁶ cm ^−3. N ^- type polycrystalline silicon.

ソース電極１３は、層間絶縁膜９を介してゲート電極８と接し、ソース領域４と電気的に低抵抗でオーミック接続されている。また、ソース電極１３はウェル領域３にも接している。ソース領域４とウェル領域３とは、ソース電極１３を介して同電位をとる。必要に応じて、伝導性をよくするためにソース電極１３は高濃度のＰ型半導体領域（図示省略）を介して、ウェル領域３と接してもよい。Ｎ^＋型炭化珪素基板１の裏面には、ドレイン電極１２が電気的に低抵抗でオーミック接続されている。 The source electrode 13 is in contact with the gate electrode 8 through the interlayer insulating film 9 and is electrically connected to the source region 4 in an ohmic manner with a low resistance. The source electrode 13 is also in contact with the well region 3. The source region 4 and the well region 3 take the same potential via the source electrode 13. If necessary, the source electrode 13 may be in contact with the well region 3 through a high-concentration P-type semiconductor region (not shown) in order to improve conductivity. A drain electrode 12 is electrically ohmically connected to the back surface of the N ⁺ type silicon carbide substrate 1 with low resistance.

次に、本発明の第１の実施形態に係る半導体装置の基本的な動作の一例を説明する。 Next, an example of a basic operation of the semiconductor device according to the first embodiment of the present invention will be described.

図１に示す半導体装置のオン・オフ動作については、ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極８とソース電極１３間の電圧を所定のゲート閾値電圧以上にするとゲート電極８側面のＰ型ウェル領域３のチャネル部に反転層が形成されるためオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。一方、ゲート電極８とソース電極１３間の電圧を所定のゲート閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。この際、ドレインソース間に高い電圧が瞬間的に印加される。これによって、ドリフト領域２に空乏層が形成される。 As for the on / off operation of the semiconductor device shown in FIG. 1, the potential of the gate electrode 8 is controlled with a predetermined positive potential applied to the drain electrode 12 with the potential of the source electrode 13 as a reference. Function. That is, when the voltage between the gate electrode 8 and the source electrode 13 is set to a predetermined gate threshold voltage or more, an inversion layer is formed in the channel portion of the P-type well region 3 on the side surface of the gate electrode 8, so A current flows to the source electrode 13. On the other hand, when the voltage between the gate electrode 8 and the source electrode 13 is set to a predetermined gate threshold voltage or less, the inversion layer disappears and is turned off, thereby interrupting the current. At this time, a high voltage is instantaneously applied between the drain and the source. As a result, a depletion layer is formed in the drift region 2.

ゲートソース間電圧が０Ｖの時の、図１にＡ−Ａ線で示すチャネル界面でのバンド図のシミュレーション結果を図２に示す。図２において、Ｅｃは伝導体準位であり、Ｅｆはフェルミ準位であり、Ｅｖは価電子帯準位である。図２に示すように、ウェル領域３のＰ型炭化珪素、第１ゲート領域８１のＮ^＋型多結晶シリコン、第２ゲート領域８２のＮ⁻型多結晶シリコンの不純物準位は同じとなる必要がある。このため、ゲート絶縁膜７と第２ゲート領域８１の界面では、バンドが曲げられ、第２ゲート領域８２の不純物準位は価電子帯に近い配置になる。このため、ゲート絶縁膜７界面付近の第２ゲート領域８１はＰ型とみなすことができ、ゲート閾値電圧はＮ型ゲート電極より１Ｖ大きくなる。 FIG. 2 shows the simulation result of the band diagram at the channel interface indicated by the AA line in FIG. 1 when the gate-source voltage is 0V. In FIG. 2, Ec is a conductor level, Ef is a Fermi level, and Ev is a valence band level. As shown in FIG. 2, P-type silicon carbide well region 3, N ⁺ -type polycrystalline silicon of the first gate region 81, N of the second gate region 82 ^- -type polycrystalline impurity level of silicon required to be the same There is. Therefore, the band is bent at the interface between the gate insulating film 7 and the second gate region 81, and the impurity level of the second gate region 82 is arranged close to the valence band. For this reason, the second gate region 81 in the vicinity of the interface of the gate insulating film 7 can be regarded as P-type, and the gate threshold voltage is 1 V higher than that of the N-type gate electrode.

また、特許文献１に記載の完全Ｐ^＋型多結晶シリコンのゲート電極と比較して、第１ゲート領域８１がＮ^＋型多結晶シリコンからなり、ゲート抵抗が小さくなるので、スイッチング損失の低減ができる。また、バンド曲がりによって、Ｎ⁻型第２ゲート領域８２に空乏層が広がる。このため、ゲートソース間容量を低減することができる。 Further, compared with the gate electrode of complete P ⁺ type polycrystalline silicon described in Patent Document 1, the first gate region 81 is made of N ⁺ type polycrystalline silicon, and the gate resistance is reduced, so that the switching loss is reduced. it can. In addition, a depletion layer spreads in the N ⁻ -type second gate region 82 due to the band bending. For this reason, the capacity | capacitance between gate sources can be reduced.

図３は、ゲートソース間電圧とゲートソース間容量の関係のシミュレーション結果である。図３中の実線は本発明の第１の実施形態に係る半導体装置であり、第１ゲート領域８１がＮ⁻型多結晶シリコンからなり、第２ゲート領域８２がＮ^＋型多結晶シリコンからなるものである。一方、図３中の破線は比較例であって、第１ゲート領域及び第２ゲート領域がいずれもＮ⁻型多結晶シリコンからなる従来の完全Ｎ型多結晶シリコンゲートのＭＯＳＦＥＴである。図３から、本発明のゲートソース間容量が、比較例よりも低くなっていることが分かる。また、同じ原理で、完全Ｐ型多結晶シリコンゲートのＭＯＳＦＥＴと比べても、ゲートソース間容量が低くなる（図示省略）。 FIG. 3 is a simulation result of the relationship between the gate-source voltage and the gate-source capacitance. A solid line in FIG. 3 shows the semiconductor device according to the first embodiment of the present invention, in which the first gate region 81 is made of N ⁻ type polycrystalline silicon and the second gate region 82 is made of N ⁺ type polycrystalline silicon. Is. On the other hand, the broken line in FIG. 3 is a comparative example, and is a conventional complete N-type polycrystalline silicon gate MOSFET in which both the first gate region and the second gate region are made of N ⁻ type polycrystalline silicon. FIG. 3 shows that the gate-source capacitance of the present invention is lower than that of the comparative example. In addition, the gate-source capacitance is reduced (not shown) on the same principle as compared with a full P-type polycrystalline silicon gate MOSFET.

また、本発明の第１の実施形態では、ウェル領域３の不純物濃度を１×１０^１７ｃｍ^−３とし、第２ゲート領域８２の不純物濃度をウェル領域３の不純物濃度よりも低い１×１０^１６ｃｍ^−３としているが、この２つの濃度関係で、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが変わる。特に、曲がる量は最終的に第１ゲート領域８１とウェル領域３の不純物準位で決まる。 In the first embodiment of the present invention, the impurity concentration of the well region 3 is 1 × 10 ¹⁷ cm ^−3, and the impurity concentration of the second gate region 82 is 1 × 10 ¹⁶ lower than the impurity concentration of the well region 3. Although it is cm ⁻³ , the band bending of the gate insulating film 7 and the second gate region 82 changes depending on these two concentration relationships. In particular, the amount of bending is ultimately determined by the impurity levels of the first gate region 81 and the well region 3.

図２のバンド図から分かるように、バンドの曲がりは、ウェル領域３とゲート絶縁膜７間で起こる曲がりと、ゲート絶縁膜７と第２ゲート領域８２で起こる曲がりで構成されている。第２ゲート領域８２の不純物濃度がウェル領域３の不純物濃度より低い場合は、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きく、ウェル領域３とゲート絶縁膜７側のバンド曲がりが小さくなる。逆に、第２ゲート領域８２の不純物濃度がウェル領域３の不純物濃度より高い場合は、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが小さく、ウェル領域３とゲート絶縁膜７側のバンド曲がりが大きくなる。 As can be seen from the band diagram of FIG. 2, the bending of the band is composed of a bending occurring between the well region 3 and the gate insulating film 7 and a bending occurring between the gate insulating film 7 and the second gate region 82. When the impurity concentration of the second gate region 82 is lower than the impurity concentration of the well region 3, the band bending of the gate insulating film 7 and the second gate region 82 is large, and the band bending of the well region 3 and the gate insulating film 7 side is small. Become. Conversely, when the impurity concentration of the second gate region 82 is higher than the impurity concentration of the well region 3, the band bending between the gate insulating film 7 and the second gate region 82 is small, and the band on the well region 3 and the gate insulating film 7 side. Bending increases.

ゲートソース間容量はゲート絶縁膜７の容量と第２ゲート領域８２の空乏層容量の直接容量であり、空乏層が大きいとゲートソース間容量が小さい。ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きければ、第２ゲート領域８２の空乏層が広く容量が小さい。即ち、第２ゲート領域８２の不純物濃度が、ウェル領域３の不純物濃度以下の場合、ゲート絶縁膜７と第２ゲート領域８２のバンド曲がりが大きいため、ゲートソース間容量が低く、スイッチング損失を更に低減することができる。 The gate-source capacitance is a direct capacitance between the capacitance of the gate insulating film 7 and the depletion layer capacitance of the second gate region 82. When the depletion layer is large, the gate-source capacitance is small. If the band bending between the gate insulating film 7 and the second gate region 82 is large, the depletion layer of the second gate region 82 is wide and the capacitance is small. That is, when the impurity concentration of the second gate region 82 is equal to or lower than the impurity concentration of the well region 3, the band bending between the gate insulating film 7 and the second gate region 82 is large. Can be reduced.

以上説明したように、本発明の第１の実施形態に係る半導体装置によれば、ゲート電極８の第２ゲート領域８２が第１ゲート領域８１より低いキャリヤ濃度（不純物濃度）の半導体材料からなり、且つゲート絶縁膜７を介してウェル領域３に接している。ＭＯＳＦＥＴのゲート閾値電圧は、ウェル領域３とゲート電極８間のフラットバンド電圧に影響される。フラットバンド電圧はウェル領域３とゲート電極８間のバンド曲がりで決まる。熱平衡状態ではウェル領域３と第１ゲート領域８１の不純物準位は同じレベルになる。このため、ウェル領域３と第１ゲート領域８１の間の第２ゲート領域８２はこれに合わせて、バンドが曲がる。このため、第２ゲート領域８２の導電型によらずに、ゲート絶縁膜７界面付近ではウェル領域３と同じ不純物準位になる。これによって、フラットバンド電圧は小さい。ウェル領域３を反転させるには従来の高い不純物濃度のゲートと比べて、高いゲートソース間電圧が必要になる。このため、ゲート閾値を高くすることができる。 As described above, according to the semiconductor device of the first embodiment of the present invention, the second gate region 82 of the gate electrode 8 is made of a semiconductor material having a carrier concentration (impurity concentration) lower than that of the first gate region 81. And in contact with the well region 3 through the gate insulating film 7. The gate threshold voltage of the MOSFET is affected by the flat band voltage between the well region 3 and the gate electrode 8. The flat band voltage is determined by the band bending between the well region 3 and the gate electrode 8. In the thermal equilibrium state, the impurity levels of the well region 3 and the first gate region 81 are at the same level. Therefore, the band of the second gate region 82 between the well region 3 and the first gate region 81 is bent accordingly. Therefore, regardless of the conductivity type of the second gate region 82, the impurity level is the same as that of the well region 3 in the vicinity of the interface of the gate insulating film 7. As a result, the flat band voltage is small. Inversion of the well region 3 requires a higher gate-source voltage than a conventional gate having a high impurity concentration. For this reason, the gate threshold can be increased.

また、ゲート絶縁膜７界面付近での第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と揃うため、第２ゲート領域８２のバンドが曲げられ、第２ゲート領域８２に空乏層が広がる。このため、ゲートソース間容量を低減することができ、スイッチング損失を低減することができる。したがって、ゲート閾値が高く、且つスイッチング損が小さい半導体装置を提供することができる。 Further, since the impurity level of the second gate region 82 near the interface of the gate insulating film 7 is aligned with the impurity level of the well region 3, the band of the second gate region 82 is bent, and the depletion layer is formed in the second gate region 82. Spread. For this reason, the capacity | capacitance between gate sources can be reduced and a switching loss can be reduced. Therefore, a semiconductor device with a high gate threshold and a small switching loss can be provided.

また、第１ゲート領域８１が第１導電型（Ｎ型）の半導体材料からなることにより、第２導電型（Ｐ型）ウェル領域３と第１ゲート領域８１の不純物準位が揃う必要がある。第１ゲート領域８１とウェル領域３に挟まれる第２ゲート領域８２においては、ゲート絶縁膜７付近はウェル領域３と同じ不純物準位となる。第１ゲート領域８１付近は第１ゲート領域８１の不純物準位となる。このため、第１ゲート領域８１とウェル領域３は異なる導電型の場合、第２ゲート領域８２のバンド曲がりが大きい。したがって、第２ゲート領域８２は空乏層が大きくなり、ゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。 Further, since the first gate region 81 is made of the first conductive type (N type) semiconductor material, the impurity levels of the second conductive type (P type) well region 3 and the first gate region 81 need to be aligned. . In the second gate region 82 sandwiched between the first gate region 81 and the well region 3, the vicinity of the gate insulating film 7 has the same impurity level as the well region 3. The vicinity of the first gate region 81 is an impurity level of the first gate region 81. Therefore, when the first gate region 81 and the well region 3 have different conductivity types, the band bending of the second gate region 82 is large. Therefore, the second gate region 82 has a large depletion layer, a small gate-source capacitance, and a low switching loss semiconductor device can be provided.

また、第２ゲート領域８２を第１導電型（Ｎ型）にすることで、ゲートソース間電圧が０Ｖの場合に、第２ゲート領域８２の不純物準位はウェル領域３の不純物準位と同じでなければいけないため、バンドが曲げられ、空乏層が広がっている。このため、低いゲートソース間電圧においても、第２ゲート領域８２が第２導電型（Ｐ型）の場合よりゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。 Further, by making the second gate region 82 the first conductivity type (N type), the impurity level of the second gate region 82 is the same as the impurity level of the well region 3 when the gate-source voltage is 0V. Because it must be, the band is bent and the depletion layer is widened. Therefore, even when the gate-source voltage is low, the gate-source capacitance is smaller than when the second gate region 82 is of the second conductivity type (P type), and a semiconductor device with low switching loss can be provided.

また、第２ゲート領域８２の不純物濃度を、ウェル領域３の不純物濃度以下にすることで、ゲートソース間電圧が０Ｖの場合、第２ゲート領域８２に空乏層がより大きく広がる。このため、更に低いゲートソース間、又はゲートドレイン間容量を実現でき、更に低いスイッチング損失の半導体装置を提供することができる。 In addition, by setting the impurity concentration of the second gate region 82 to be equal to or less than the impurity concentration of the well region 3, the depletion layer spreads more greatly in the second gate region 82 when the gate-source voltage is 0V. For this reason, a lower gate-source capacitance or a gate-drain capacitance can be realized, and a semiconductor device with lower switching loss can be provided.

次に、図４Ａ〜図４Ｆを用いて、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明する。 Next, an example of a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.

まず、図４Ａに示すように、Ｎ^＋型炭化珪素基板１上にＮ⁻型炭化珪素エピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。Ｎ^＋型炭化珪素基板１は数十から数百μｍ程度の厚みを持つ。Ｎ⁻型のドリフト領域２は、例えば不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３、厚さが数μｍ〜数十μｍとして形成される。 First, as shown in FIG. 4A, a drift region 2 made of an N ⁻ type silicon carbide epitaxial layer is formed on an N ⁺ type silicon carbide substrate 1. There are several polytypes (crystal polymorphs) in silicon carbide, but here it will be described as representative 4H. N ⁺ type silicon carbide substrate 1 has a thickness of about several tens to several hundreds of μm. The N ⁻ type drift region 2 is formed, for example, with an impurity concentration of 1 × 10 ¹⁴ to 1 × 10 ¹⁸ cm ⁻³ and a thickness of several μm to several tens of μm.

次に、図４Ｂに示すように、ドリフト領域２にイオン注入によってＰ型ウェル領域３及びＮ^＋型ソース領域４を形成する。具体的には、イオン注入領域をパターニングするために、熱化学気相成長（熱ＣＶＤ）法やプラズマＣＶＤ法等を用いて、ドリフト領域２上にシリコン酸化膜等のマスク材を形成してもよい。次に、一般的なフォトリソグラフィー法等を用いて、マスク材上にレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。 Next, as shown in FIG. 4B, a P-type well region 3 and an N ⁺ -type source region 4 are formed in the drift region 2 by ion implantation. Specifically, in order to pattern the ion implantation region, a mask material such as a silicon oxide film may be formed on the drift region 2 by using a thermal chemical vapor deposition (thermal CVD) method or a plasma CVD method. Good. Next, a resist is patterned on the mask material using a general photolithography method or the like (not shown). The mask material is etched using the patterned resist as a mask. As an etching method, wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. Next, the resist is removed with oxygen plasma or sulfuric acid.

マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型ウェル領域３及びＮ^＋型ソース領域４を形成する。Ｐ型不純物としてはアルミニウム（Ａｌ）やボロン（Ｂ）を用いることができ、Ｎ型不純物としては窒素（Ｎ）を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェトエッチングによって除去する。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。例えば、ウェル領域３の不純物濃度が１×１０^１７ｃｍ^−３、ソース領域４の不純物濃度が１×１０^２０ｃｍ^−３となるように形成するのが好適である。 P-type and N-type impurities are ion-implanted using the mask material as a mask to form a P-type well region 3 and an N ⁺ -type source region 4. Aluminum (Al) or boron (B) can be used as the P-type impurity, and nitrogen (N) can be used as the N-type impurity. At this time, by performing ion implantation while the substrate temperature is heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in the implanted region. After the ion implantation, the mask material is removed by wet etching using, for example, hydrofluoric acid. Next, the ion-implanted impurity is activated by heat treatment. A temperature of about 1700 ° C. can be used as the heat treatment temperature, and argon or nitrogen can be suitably used as the atmosphere. For example, it is preferable that the impurity concentration of the well region 3 is 1 × 10 ¹⁷ cm ⁻³ and the impurity concentration of the source region 4 is 1 × 10 ²⁰ cm ⁻³ .

次に、図４Ｃに示すように、ドリフト領域２上にゲート絶縁膜７を形成する。この工程においては熱酸化法でも、堆積法でもよい。例えば熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜７の厚さは数十ｎｍが好ましい。ゲート絶縁膜７を形成後、Ｐ型ウェル領域３とゲート絶縁膜７界面の界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏ等の雰囲気中で１０００℃程度のアニールを行ってもよい。 Next, as shown in FIG. 4C, the gate insulating film 7 is formed on the drift region 2. In this step, a thermal oxidation method or a deposition method may be used. For example, in the case of thermal oxidation, by heating the substrate in an oxygen atmosphere at a temperature of about 1100 ° C., a silicon oxide film is formed in all portions where the substrate is exposed to oxygen. The thickness of the gate insulating film 7 is preferably several tens of nm. After the gate insulating film 7 is formed, annealing at about 1000 ° C. may be performed in an atmosphere of nitrogen, argon, N ₂ O or the like in order to reduce the interface state between the P-type well region 3 and the gate insulating film 7 interface. Good.

次に、ゲート絶縁膜７上にゲート電極８を形成する。まず、図４Ｄに示すように、ゲート絶縁膜７上に、ゲート絶縁膜７を介してウェル領域３と接するように第２ゲート領域８２を形成する。ここでは一例として、Ｎ⁻型多結晶シリコンで第２ゲート領域８２を形成する。多結晶シリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ＰＣｌ_３ガスを堆積中に導入することで、多結晶シリコンをＮ型にすることができる。また、ＰＣｌ_３の流量比で多結晶の不純物濃度を制御が可能で、ここでは１×１０^１６ｃｍ^−３が好適である。次に、Ｎ⁻型多結晶シリコン上にレジストを塗布し、一般的なフォトリソグラフィー法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、反応性イオンエッチング等のドライエッチングを用いて、Ｎ⁻型多結晶シリコンをエッチングする。 Next, a gate electrode 8 is formed on the gate insulating film 7. First, as shown in FIG. 4D, a second gate region 82 is formed on the gate insulating film 7 so as to be in contact with the well region 3 through the gate insulating film 7. Here, as an example, the second gate region 82 is formed of N ⁻ type polycrystalline silicon. Low pressure CVD may be used as the polycrystalline silicon deposition method. By introducing PCl ₃ gas during deposition, the polycrystalline silicon can be made N-type. Further, the impurity concentration of the polycrystal can be controlled by the flow rate ratio of PCl ₃ , and 1 × 10 ¹⁶ cm ⁻³ is preferable here. Next, a resist is applied on the N ⁻ -type polycrystalline silicon, and the resist is patterned using a general photolithography method (not shown). Using the patterned resist as a mask, the N ⁻ -type polycrystalline silicon is etched using dry etching such as reactive ion etching.

次に、図４Ｅに示すように、ゲート絶縁膜７上に、第２ゲート領域８２を覆うように第１ゲート領域８１を形成する。第１ゲート領域８１は、第２ゲート領域８２と同じ方法で形成することができる。例えば、第１ゲート領域８１はＮ^＋多結晶シリコンからなり、不純物濃度が１×１０^２０ｃｍ^−３であることが好ましい。この結果、第１ゲート領域８１及び第２ゲート領域８２を有するゲート電極８が形成される。 Next, as shown in FIG. 4E, a first gate region 81 is formed on the gate insulating film 7 so as to cover the second gate region 82. The first gate region 81 can be formed by the same method as the second gate region 82. For example, the first gate region 81 is preferably made of N ⁺ polycrystalline silicon and has an impurity concentration of 1 × 10 ²⁰ cm ⁻³ . As a result, the gate electrode 8 having the first gate region 81 and the second gate region 82 is formed.

次に、ゲート電極８を覆うように層間絶縁膜９を形成する。層間絶縁膜９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜９を堆積後、一般的なフォトリソグラフィー法等を用いて、層間絶縁膜９上にレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。このエッチングでは、層間絶縁膜９と、基板表面に露出しているゲート絶縁膜７とを同時に除去する。除去後の断面構造を図４Ｆで示す。 Next, an interlayer insulating film 9 is formed so as to cover the gate electrode 8. A silicon oxide film can be used as the interlayer insulating film 9, and a thermal CVD method or a plasma CVD method can be used as a deposition method. After the interlayer insulating film 9 is deposited, a resist is patterned on the interlayer insulating film 9 by using a general photolithography method or the like (not shown). The mask material is etched using the patterned resist as a mask. As an etching method, wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. In this etching, the interlayer insulating film 9 and the gate insulating film 7 exposed on the substrate surface are simultaneously removed. The cross-sectional structure after removal is shown in FIG. 4F.

次に、ソース電極１３及びドレイン電極１２を形成する。ソース電極１３は、Ｐ型ウェル領域３及びＮ^＋型ソース領域４に電気的に低抵抗でオーミック接続するように形成される。ソース電極１３としてはニッケルシリサイド（ＮｉＳｉ）が好適に用いられるが、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）等の金属でもよい。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更にソース電極１３上にチタンやアルミニウムを積層した積層構造としてもよい。 Next, the source electrode 13 and the drain electrode 12 are formed. The source electrode 13 is formed so as to be in ohmic contact with the P-type well region 3 and the N ⁺ -type source region 4 with low electrical resistance. Although nickel silicide (NiSi) is preferably used as the source electrode 13, a metal such as cobalt silicide (CoSi) or titanium silicide (TiSi) may be used. As a deposition method, an evaporation method, a sputtering method, a CVD method, or the like can be used. Further, a laminated structure in which titanium or aluminum is laminated on the source electrode 13 may be employed.

また、Ｎ^＋型炭化珪素基板１の裏面にドレイン電極１２を形成する。例えば、ソース電極１３と同様に、ニッケルをＮ^＋型炭化珪素基板１の裏面に堆積する。次に１０００℃程度のアニールを施し炭化珪素（ＳｉＣ）とニッケル（Ｎｉ）を合金化させニッケルシリサイド（ＮｉＳｉ）を形成し、ソース電極１３及びドレイン電極１２を形成する。以上の工程を経て、図１に示す本発明の第１の実施形態の半導体装置が完成する。 In addition, drain electrode 12 is formed on the back surface of N ⁺ type silicon carbide substrate 1. For example, similarly to the source electrode 13, nickel is deposited on the back surface of the N ⁺ type silicon carbide substrate 1. Next, annealing is performed at about 1000 ° C. to alloy silicon carbide (SiC) and nickel (Ni) to form nickel silicide (NiSi), and the source electrode 13 and the drain electrode 12 are formed. Through the above steps, the semiconductor device according to the first embodiment of the present invention shown in FIG. 1 is completed.

（第１の変形例）
本発明の第１の実施形態の第１の変形例に係る半導体装置は、図５に示すように、第２ゲート領域８２がゲート絶縁膜７を介して、ドリフト領域２に接する点が、図１に示した半導体装置と異なる。第１の変形例に係る半導体装置の他の構成は、第１の実施形態と同様である。 (First modification)
As shown in FIG. 5, the semiconductor device according to the first modification of the first embodiment of the present invention is that the second gate region 82 is in contact with the drift region 2 through the gate insulating film 7. 1 is different from the semiconductor device shown in FIG. Other configurations of the semiconductor device according to the first modification are the same as those in the first embodiment.

第１の変形例に係る半導体装置の動作は、第１の実施形態と同様である。第１の変形例に係る半導体装置の製造方法は、第２ゲート領域８２のエッチング時のレジストマスクパターンを変更する他は、第１の実施形態と同様である。 The operation of the semiconductor device according to the first modification is the same as that of the first embodiment. The manufacturing method of the semiconductor device according to the first modification is the same as that of the first embodiment except that the resist mask pattern at the time of etching the second gate region 82 is changed.

第１の変形例によれば、第１の実施形態と同様の効果を有する上で、ゲートドレイン間容量の低減も可能となる。具体的には、ゲート絶縁膜７と接するドリフト領域２はソース電極１３と同電位になるときに、ドリフト領域２、ゲート絶縁膜７及び第２ゲート領域８２でＭＯＳキャパシタを構成する。このため、ゲートソース間に正電圧を印加することで、第２ゲート領域８２に空乏層が広がり、ゲートドレイン間容量が低減される。したがって、低いスイッチング損失の半導体装置を提供することができる。 According to the first modification, it is possible to reduce the gate-drain capacitance while having the same effect as the first embodiment. Specifically, the drift region 2, the gate insulating film 7, and the second gate region 82 constitute a MOS capacitor when the drift region 2 in contact with the gate insulating film 7 has the same potential as the source electrode 13. For this reason, by applying a positive voltage between the gate and the source, a depletion layer spreads in the second gate region 82 and the capacitance between the gate and drain is reduced. Therefore, a semiconductor device with low switching loss can be provided.

（第２の変形例）
本発明の第１の実施形態の第２の変形例では、第１ゲート領域８１として半導体材料を用いる代わりに、金属又は金属と半導体との合金を用いる場合を説明する。例えば、金属としてはチタン（Ｔｉ）、アルミニウム（Ａｌ）又は白金（Ｐｔ）等の材料を適用することができる。金属と半導体との合金としては、タングステンシリサイド（ＷＳｉ）又はチタンシリサイド（ＴｉＳｉ）等の材料を適用することができる。ここでは一例として、仕事関数の大きいＰｔを第１ゲート領域８１に適用する。第２の変形例に係る半導体装置の他の構成は、第１の実施形態と同様である。 (Second modification)
In the second modification of the first embodiment of the present invention, a case where a metal or an alloy of a metal and a semiconductor is used instead of using a semiconductor material as the first gate region 81 will be described. For example, a material such as titanium (Ti), aluminum (Al), or platinum (Pt) can be applied as the metal. As an alloy of a metal and a semiconductor, a material such as tungsten silicide (WSi) or titanium silicide (TiSi) can be applied. Here, as an example, Pt having a large work function is applied to the first gate region 81. Other configurations of the semiconductor device according to the second modification are the same as those in the first embodiment.

第２の変形例に係る半導体装置の動作方法は、第１の実施形態と同様である。第２の変形例に係る半導体装置の製造方法では、第２ゲート領域８２を形成後、第１ゲート領域８１の形成工程において、金属膜又は金属と半導体との合金膜を堆積する。堆積方法はスパッタやＭＯＣＶＤ等の方法が適用できる。第２の変形例に係る半導体装置の製造方法の他の工程は、第１の実施形態と同様である。 The operation method of the semiconductor device according to the second modification is the same as that of the first embodiment. In the method for manufacturing a semiconductor device according to the second modification, after the second gate region 82 is formed, a metal film or an alloy film of a metal and a semiconductor is deposited in the step of forming the first gate region 81. As a deposition method, a method such as sputtering or MOCVD can be applied. Other steps of the semiconductor device manufacturing method according to the second modification are the same as those in the first embodiment.

第２の変形例によれば、第１の実施形態と同様の効果を有する上、第１ゲート領域８１は金属又は合金で形成されていることで、ゲート電極８の抵抗をより低減することができ、低いスイッチング損失の半導体装置を提供することができる。 According to the second modification, in addition to the same effects as those of the first embodiment, the resistance of the gate electrode 8 can be further reduced by forming the first gate region 81 from a metal or an alloy. Thus, a semiconductor device with low switching loss can be provided.

また、第１ゲート領域８１の仕事関数が第２ゲート領域８２の仕事関数より大きいことにより、第２ゲート領域８２のバンド曲がりを大きくできる。このため、第２ゲート領域８２の空乏層ができ、ゲートソース間容量が小さく、低いスイッチング損失の半導体装置を提供することができる。 Further, since the work function of the first gate region 81 is larger than the work function of the second gate region 82, the band bending of the second gate region 82 can be increased. For this reason, a depletion layer of the second gate region 82 is formed, a gate-source capacitance is small, and a semiconductor device with low switching loss can be provided.

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図６に示すように、第１導電型（Ｎ^＋型）の半導体基板（炭化珪素基板）１と、炭化珪素基板１の一方の主面に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ウェル領域３内に形成された第１導電型（Ｎ^＋型）のソース領域４と、ソース領域４及びウェル領域３と接するゲート絶縁膜７と、ゲート絶縁膜７を介してソース領域４及びウェル領域３に接するように形成されたゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、ウェル領域３及びソース領域４に電気的に接続されたソース電極１３と、ドリフト領域２と電気的に接続されたドレイン電極１２とを備える。 (Second Embodiment)
As shown in FIG. 6, the semiconductor device according to the second embodiment of the present invention includes a first conductivity type (N ⁺ type) semiconductor substrate (silicon carbide substrate) 1 and one main surface of the silicon carbide substrate 1. A first conductivity type (N-type) drift region 2 formed in the first region, a second conductivity type (P-type) well region 3 formed in the drift region 2, and a first region formed in the well region 3. A conductive type (N ⁺ -type) source region 4, a gate insulating film 7 in contact with the source region 4 and the well region 3, and a gate formed in contact with the source region 4 and the well region 3 through the gate insulating film 7. An electrode 8, an interlayer insulating film 9 covering the gate electrode 8, a source electrode 13 electrically connected to the well region 3 and the source region 4, and a drain electrode 12 electrically connected to the drift region 2 Prepare.

Ｎ型高濃度のＮ^＋型炭化珪素基板１の表面上には、炭化珪素からなるＮ型低濃度のドリフト領域２が形成されている。ドリフト領域２の主面側にはＰ型ウェル領域３及びＮ^＋型ソース領域４が形成されている。更に、Ｐ型ウェル領域３及びＮ^＋型ソース領域４を貫通してドリフト領域２に至るように溝５が形成されている。ドリフト領域２、Ｐ型ウェル領域３及びＮ^＋型ソース領域４に接するように、溝５の側面及び底部にゲート絶縁膜７が形成されている。ゲート絶縁膜７を介して溝５の側面及び底部にゲート電極８が形成されている。 An N-type low concentration drift region 2 made of silicon carbide is formed on the surface of an N-type high concentration N ⁺ type silicon carbide substrate 1. A P-type well region 3 and an N ⁺ -type source region 4 are formed on the main surface side of the drift region 2. Further, a trench 5 is formed so as to penetrate the P-type well region 3 and the N ⁺ -type source region 4 and reach the drift region 2. A gate insulating film 7 is formed on the side and bottom of the trench 5 so as to be in contact with the drift region 2, the P-type well region 3 and the N ⁺ -type source region 4. A gate electrode 8 is formed on the side surface and bottom of the trench 5 with the gate insulating film 7 interposed therebetween.

ゲート電極８は、第１ゲート領域８１及び第２ゲート領域８２を有する。第２ゲート領域８２は、ゲート絶縁膜７を介してドリフト領域２、ウェル領域３及びソース領域４と接する。第１ゲート領域８１は、第２ゲート領域８２と電気的に接続されている。第１ゲート領域８１は、ゲート絶縁膜７を介してウェル領域３と接する。 The gate electrode 8 has a first gate region 81 and a second gate region 82. The second gate region 82 is in contact with the drift region 2, the well region 3, and the source region 4 through the gate insulating film 7. The first gate region 81 is electrically connected to the second gate region 82. The first gate region 81 is in contact with the well region 3 through the gate insulating film 7.

ソース電極１３は、層間絶縁膜９を介してゲート電極８と接する。ソース電極１３はソース領域４と電気的に低抵抗でオーミック接続されている。ソース電極１３はウェル領域３とも接する。ソース領域４とウェル領域３とは、ソース電極１３を介して同電位をとる。Ｎ^＋型炭化珪素基板１の裏面にはドレイン電極１２が電気的に低抵抗でオーミック接続されている。 Source electrode 13 is in contact with gate electrode 8 through interlayer insulating film 9. The source electrode 13 is ohmically connected to the source region 4 with low resistance. The source electrode 13 is also in contact with the well region 3. The source region 4 and the well region 3 take the same potential via the source electrode 13. A drain electrode 12 is electrically ohmically connected to the back surface of the N ⁺ type silicon carbide substrate 1 with low resistance.

本発明の第２の実施形態に係る半導体装置の他の構成は、第１の実施形態と同様である。また、本発明の第２の実施形態に係る半導体装置の動作は、第１の実施形態と同様である。 Other configurations of the semiconductor device according to the second embodiment of the present invention are the same as those of the first embodiment. The operation of the semiconductor device according to the second embodiment of the present invention is the same as that of the first embodiment.

本発明の第２の実施形態によれば、ゲート電極８の第２ゲート領域８２が第１ゲート領域８１より低濃度の半導体材料からなり、且つゲート絶縁膜７を介してウェル領域３に接している。ＭＯＳＦＥＴのゲート閾値電圧は、ウェル領域３とゲート電極８間のフラットバンド電圧に影響される。フラットバンド電圧はウェル領域３とゲート電極８間のバンド曲がりで決まる。熱平衡状態ではウェル領域３と第１ゲート領域８１の不純物準位は同じレベルになる。このため、ウェル領域３と第１ゲート領域８１の間の第２ゲート領域８２はこれに合わせて、バンドが曲がる。このため、第２ゲート領域８２の導電型によらずに、ゲート絶縁膜７界面付近ではウェル領域３と同じ不純物準位になる。これによって、フラットバンド電圧は小さい。ウェル領域３を反転させるには従来の高い不純物濃度のゲートと比べて、高いゲートソース間電圧が必要になる。このため、ゲート閾値を高くすることができる。 According to the second embodiment of the present invention, the second gate region 82 of the gate electrode 8 is made of a semiconductor material having a lower concentration than the first gate region 81 and is in contact with the well region 3 through the gate insulating film 7. Yes. The gate threshold voltage of the MOSFET is affected by the flat band voltage between the well region 3 and the gate electrode 8. The flat band voltage is determined by the band bending between the well region 3 and the gate electrode 8. In the thermal equilibrium state, the impurity levels of the well region 3 and the first gate region 81 are at the same level. Therefore, the band of the second gate region 82 between the well region 3 and the first gate region 81 is bent accordingly. Therefore, regardless of the conductivity type of the second gate region 82, the impurity level is the same as that of the well region 3 in the vicinity of the interface of the gate insulating film 7. As a result, the flat band voltage is small. Inversion of the well region 3 requires a higher gate-source voltage than a conventional gate having a high impurity concentration. For this reason, the gate threshold can be increased.

また、ゲート電極８はゲート絶縁膜７を介して、溝５の側壁でウェル領域３と接することで、チャネルは溝５の側壁に形成することができる。したがって、半導体素子の小型化が可能となる。 Further, the gate electrode 8 is in contact with the well region 3 on the side wall of the groove 5 through the gate insulating film 7, so that the channel can be formed on the side wall of the groove 5. Therefore, the semiconductor element can be reduced in size.

次に、図４Ａ、図７Ａ〜図７Ｆを用いて、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明する。 Next, an example of a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 4A and 7A to 7F.

次に、ドリフト領域２にイオン注入によってＰ型ウェル領域３及びＮ^＋型ソース領域４を形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域２上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。 Next, a P-type well region 3 and an N ⁺ -type source region 4 are formed in the drift region 2 by ion implantation. In order to pattern the ion implantation region, a mask material may be formed on the drift region 2 by the following process. A silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method. Next, a resist is patterned on the mask material (not shown). As a patterning method, a general photolithography method can be used. The mask material is etched using the patterned resist as a mask. As an etching method, wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. Next, the resist is removed with oxygen plasma or sulfuric acid.

マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型ウェル領域３及びＮ^＋型ソース領域４を形成する。Ｐ型不純物としては、アルミやボロンを用いることができる。またＮ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェトエッチングによって除去する。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。本工程完了後の断面構造は図７Ａで示す。 P-type and N-type impurities are ion-implanted using the mask material as a mask to form a P-type well region 3 and an N ⁺ -type source region 4. Aluminum or boron can be used as the P-type impurity. Nitrogen can be used as the N-type impurity. At this time, by performing ion implantation while the substrate temperature is heated to about 600 ° C., it is possible to suppress the occurrence of crystal defects in the implanted region. After the ion implantation, the mask material is removed by wet etching using, for example, hydrofluoric acid. Next, the ion-implanted impurity is activated by heat treatment. A temperature of about 1700 ° C. can be used as the heat treatment temperature, and argon or nitrogen can be suitably used as the atmosphere. The cross-sectional structure after completion of this process is shown in FIG. 7A.

次に、図７Ｂに示すように、ドリフト領域２に溝５を形成する。まずＮ^＋型ソース領域４上にマスク材１４を形成する。マスク材１４としては図７Ａの工程と同様に、パターニングされた絶縁膜を使用することができる。次にマスク材１４をマスクにして溝５を形成する。溝５を形成する方法としては、ドライエッチング法が好適に用いられる。溝５の深さとしてはＰ型ウェル領域３の深さより深くする必要がある。溝５を形成後、マスク材１４を除去する。例えばマスク材１４がシリコン酸化膜の場合はフッ酸によるウェットエッチングが好適である。 Next, as shown in FIG. 7B, a groove 5 is formed in the drift region 2. First, a mask material 14 is formed on the N ⁺ type source region 4. As the mask material 14, a patterned insulating film can be used as in the process of FIG. 7A. Next, the groove 5 is formed using the mask material 14 as a mask. As a method of forming the groove 5, a dry etching method is preferably used. The depth of the groove 5 needs to be deeper than the depth of the P-type well region 3. After the groove 5 is formed, the mask material 14 is removed. For example, when the mask material 14 is a silicon oxide film, wet etching with hydrofluoric acid is suitable.

次に、図７Ｃに示すように、ドリフト領域２の上面並びに溝５の側面及び底部を覆うようにゲート絶縁膜７を形成する。この工程においては熱酸化法でも、堆積法でもよい。例として、熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜７を形成後、Ｐ型ウェル領域３とゲート絶縁膜７界面の界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏ等の雰囲気中で１０００℃程度のアニールを行ってもよい。またゲート絶縁膜７の厚さは数十ｎｍが好ましい。 Next, as shown in FIG. 7C, the gate insulating film 7 is formed so as to cover the top surface of the drift region 2 and the side surfaces and bottom of the trench 5. In this step, a thermal oxidation method or a deposition method may be used. As an example, in the case of thermal oxidation, a silicon oxide film is formed in all portions where the substrate contacts oxygen by heating the substrate in an oxygen atmosphere to a temperature of about 1100 ° C. After the gate insulating film 7 is formed, annealing at about 1000 ° C. may be performed in an atmosphere of nitrogen, argon, N ₂ O or the like in order to reduce the interface state between the P-type well region 3 and the gate insulating film 7 interface. Good. The thickness of the gate insulating film 7 is preferably several tens of nm.

次に、溝５に埋設されるように、ゲート電極８を形成する。まず第２ゲート領域８２を形成する。ここでは一例として、Ｎ⁻型多結晶シリコンで第２ゲート領域８２を形成する。多結晶シリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ＰＣｌ_３ガスを堆積中に導入することで、多結晶シリコンはＮ型にすることができる。また、ＰＣｌ_３の流量比で多結晶の不純物濃度を制御が可能で、ここでは１×１０^１６ｃｍ^−３が好適である。成膜厚さとしては溝５を埋めない厚さが必要である。次にＮ⁻型多結晶シリコンをエッチングする。エッチング方法としては、反応性イオンエッチング等のドライエッチングを用いることができる。エッチングの断面図は図７Ｄで示す。 Next, the gate electrode 8 is formed so as to be embedded in the trench 5. First, the second gate region 82 is formed. Here, as an example, the second gate region 82 is formed of N ⁻ type polycrystalline silicon. Low pressure CVD may be used as the polycrystalline silicon deposition method. By introducing PCl ₃ gas during deposition, the polycrystalline silicon can be made N-type. Further, the impurity concentration of the polycrystal can be controlled by the flow rate ratio of PCl ₃ , and 1 × 10 ¹⁶ cm ⁻³ is preferable here. The film thickness needs to be a thickness that does not fill the grooves 5. Next, the N ⁻ type polycrystalline silicon is etched. As an etching method, dry etching such as reactive ion etching can be used. A cross-sectional view of the etching is shown in FIG. 7D.

次に、第１ゲート領域８１を形成する。第１ゲート領域８１は第２ゲート領域８２と同じ方法で形成できる。例えば、第１ゲート領域８１はＮ^＋多結晶シリコンで、不純物濃度は１×１０^２０ｃｍ^−３であることが好ましい。第１ゲート領域８１の多結晶シリコンのエッチングを行う。エッチング方法としては、マスク材を用いた選択エッチングが好ましい。マスク材はレジスタが好適である。一例として、このエッチング処理はウェル領域３まで露出させ、これによって後のソース電極１３がソース領域４の側壁でコンタクトが取れるようになる。ゲート電極８のエッチング後の断面構造は図７Ｅに示す。 Next, the first gate region 81 is formed. The first gate region 81 can be formed by the same method as the second gate region 82. For example, the first gate region 81 is preferably N ⁺ polycrystalline silicon, and the impurity concentration is preferably 1 × 10 ²⁰ cm ⁻³ . The polycrystalline silicon in the first gate region 81 is etched. As an etching method, selective etching using a mask material is preferable. A resistor is suitable for the mask material. As an example, this etching process exposes the well region 3 so that the subsequent source electrode 13 can be contacted by the side wall of the source region 4. The cross-sectional structure after etching the gate electrode 8 is shown in FIG. 7E.

次に、ゲート電極８を覆うように層間絶縁膜９を形成する。層間絶縁膜９としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。堆積後、層間絶縁膜９上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。このエッチングでは層間絶縁膜９と基板表面にあるゲート絶縁膜７と一緒に除去し、更に、ウェル領域３を露出するまで、エッチングを行うことが好適である。除去後の断面構造は図７Ｆに示す。 Next, an interlayer insulating film 9 is formed so as to cover the gate electrode 8. A silicon oxide film can be used as the interlayer insulating film 9, and a thermal CVD method or a plasma CVD method can be used as a deposition method. After deposition, a resist is patterned on the interlayer insulating film 9 (not shown). As a patterning method, a general photolithography method can be used. The mask material is etched using the patterned resist as a mask. As an etching method, wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. In this etching, it is preferable to perform the etching until the interlayer insulating film 9 and the gate insulating film 7 on the substrate surface are removed, and further, the well region 3 is exposed. The cross-sectional structure after removal is shown in FIG. 7F.

次に、ソース電極１３及びドレイン電極１２を形成する。具体的には、Ｐ型ウェル領域３及びＮ^＋型ソース領域４に電気的に低抵抗でオーミック接続するようにソース電極１３を形成する。ソース電極１３としてはニッケルシリサイド（ＮｉＳｉ）が好適に用いられるが。コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）等の金属でもよい。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法等を用いることができる。更にソース電極１３上にチタン（Ｔｉ）やアルミニウム（Ａｌ）を積層した積層構造としてもよい。次にＮ^＋型炭化珪素基板１裏面に同様にニッケル（Ｎｉ）を堆積する。次に１０００℃程度のアニールを施し炭化珪素（ＳｉＣ）とニッケルを合金化させニッケルシリサイド（Ｎｉ）を形成し、ソース電極１３及びドレイン電極１２を形成する。この結果、図６に示した半導体装置が完成する。 Next, the source electrode 13 and the drain electrode 12 are formed. Specifically, the source electrode 13 is formed so as to be in ohmic contact with the P-type well region 3 and the N ⁺ -type source region 4 with low resistance. As the source electrode 13, nickel silicide (NiSi) is preferably used. Metals such as cobalt silicide (CoSi) and titanium silicide (TiSi) may be used. As a deposition method, an evaporation method, a sputtering method, a CVD method, or the like can be used. Furthermore, a stacked structure in which titanium (Ti) or aluminum (Al) is stacked on the source electrode 13 may be employed. Next, nickel (Ni) is similarly deposited on the back surface of the N ⁺ type silicon carbide substrate 1. Next, annealing is performed at about 1000 ° C. to alloy silicon carbide (SiC) and nickel to form nickel silicide (Ni), and the source electrode 13 and the drain electrode 12 are formed. As a result, the semiconductor device shown in FIG. 6 is completed.

本発明の第２の実施形態に係る半導体装置の製造方法によれば、第２ゲート領域８２を形成するときに、マスクを使用せずに形成することができる。このため、マスクのあわせずれが生じず、高い信頼性の半導体装置を提供することができる。 According to the method for manufacturing a semiconductor device according to the second embodiment of the present invention, the second gate region 82 can be formed without using a mask. Therefore, mask misalignment does not occur, and a highly reliable semiconductor device can be provided.

（第１の変形例）
本発明の第２の実施形態では、図６に示すように、第２ゲート領域８２が溝５の全側壁に接している場合を説明した。本発明の第２の実施形態の第１の変形例として、図８に示すように、第２ゲート領域８２が溝５の側面の一部に接している点が、第２の実施の形態と異なる。第２ゲート領域８２は溝５の側壁において、少なくともウェル領域３と対向して形成すればよく、第２の実施形態と同様の効果がある。また、図示は省略するが、第２ゲート領域８２をウェル領域３及びソース領域４の両方に対向するように形成しても、第２の実施形態と同様の効果を奏する。 (First modification)
In the second embodiment of the present invention, the case where the second gate region 82 is in contact with the entire side wall of the trench 5 has been described as shown in FIG. As a first modification of the second embodiment of the present invention, as shown in FIG. 8, the point that the second gate region 82 is in contact with a part of the side surface of the trench 5 is different from the second embodiment. Different. The second gate region 82 may be formed on the side wall of the trench 5 so as to face at least the well region 3, and has the same effect as that of the second embodiment. Although not shown, even if the second gate region 82 is formed so as to face both the well region 3 and the source region 4, the same effect as in the second embodiment can be obtained.

（第２の変形例）
第２の実施形態の第２の変形例に係る半導体装置は、図９に示すように、第２ゲート領域８２がゲート絶縁膜７を介して溝５の底部のドリフト領域２と接する点が、図６に示した半導体装置と異なる。 (Second modification)
As shown in FIG. 9, the semiconductor device according to the second modification of the second embodiment is such that the second gate region 82 is in contact with the drift region 2 at the bottom of the trench 5 through the gate insulating film 7. Different from the semiconductor device shown in FIG.

第２の変形例に係る半導体装置の動作方法は、第２の実施形態と同様である。また、第２の変形例に係る半導体装置の製造方法では、第２ゲート領域８２の多結晶シリコンを堆積後、除去せずに、その表面に第１ゲート領域８１の多結晶シリコンを堆積する。その後のエッチングにおいて、溝５の外部の第１ゲート領域８１と第２ゲート領域８２を同時に除去する。 The operation method of the semiconductor device according to the second modification is the same as that of the second embodiment. Further, in the method of manufacturing a semiconductor device according to the second modification, after depositing the polycrystalline silicon in the second gate region 82, the polycrystalline silicon in the first gate region 81 is deposited on the surface without being removed. In the subsequent etching, the first gate region 81 and the second gate region 82 outside the trench 5 are simultaneously removed.

第２の変形例によれば、第２の実施形態と同様の効果を有する上、第２の実施形態と比べて、溝５の底部でゲートドレイン間容量を低減できるので、より低いスイッチング損失の半導体装置を提供することができる。 According to the second modification, the same effect as that of the second embodiment can be obtained, and the gate-drain capacitance can be reduced at the bottom of the trench 5 as compared with the second embodiment. A semiconductor device can be provided.

（その他の実施形態）
上記のように、本発明の第１及び第２の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the first and second embodiments of the present invention have been described. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、第１及び第２の実施形態において、炭化珪素基板１上に半導体装置を製造する場合を説明したが、炭化珪素基板１に特に限定されず、バンドギャップの広い半導体材料からなる半導体基板上に半導体装置を製造してもよい。バンドギャップの広い半導体材料としては、窒化ガリウム（ＧａＮ）やダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化ガリウムアルミニウム（ＡｌＧａＮ）等が挙げられる。 For example, in the first and second embodiments, the case where the semiconductor device is manufactured on the silicon carbide substrate 1 has been described. However, the present invention is not particularly limited to the silicon carbide substrate 1 and is on a semiconductor substrate made of a semiconductor material having a wide band gap. A semiconductor device may be manufactured. Examples of the semiconductor material having a wide band gap include gallium nitride (GaN), diamond, zinc oxide (ZnO), and gallium aluminum nitride (AlGaN).

また、ゲート電極８としてＮ型ポリシリコンを用いて説明したが、Ｐ型ポリシリコンでもよい。また、ゲート電極８としては、他の半導体材料でもよく、金属材料等の他の導電性材料でもよい。例えば、Ｐ型ポリ炭化珪素、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等が挙げられる。 Further, although N-type polysilicon has been described as the gate electrode 8, it may be P-type polysilicon. The gate electrode 8 may be another semiconductor material or another conductive material such as a metal material. For example, P-type polysilicon carbide, silicon germanium (SiGe), aluminum (Al), and the like can be given.

また、ゲート絶縁膜７としてはシリコン酸化膜を説明したが、シリコン窒化膜でもよく、シリコン酸化膜とシリコン窒化膜との積層構造でもよい。ゲート絶縁膜７がシリコン窒化膜であり、等方性エッチングを行う場合は、１６０℃の熱燐酸による洗浄でエッチングができる。 Further, although the silicon oxide film has been described as the gate insulating film 7, it may be a silicon nitride film or a laminated structure of a silicon oxide film and a silicon nitride film. When the gate insulating film 7 is a silicon nitride film and isotropic etching is performed, the etching can be performed by cleaning with 160 ° C. hot phosphoric acid.

１…半導体基板（炭化珪素基板）
２…ドリフト領域
３…ウェル領域
４…ソース領域
５…溝
７…ゲート絶縁膜
８…ゲート電極
９…層間絶縁膜
１２…ドレイン電極
１３…ソース電極
１４…マスク材
８１…第１ゲート領域
８２…第２ゲート領域
1 ... Semiconductor substrate (silicon carbide substrate)
2 ... Drift region 3 ... Well region 4 ... Source region 5 ... Groove 7 ... Gate insulating film 8 ... Gate electrode 9 ... Interlayer insulating film 12 ... Drain electrode 13 ... Source electrode 14 ... Mask material 81 ... First gate region 82 ... First 2 gate area

Claims

A semiconductor substrate;
A drift region of a first conductivity type formed on one main surface of the semiconductor substrate;
A second conductivity type well region formed in the drift region;
A first conductivity type source region formed in the well region;
A gate insulating film in contact with the source region and the well region;
A gate electrode formed so as to be in contact with the source region and the well region via the gate insulating film;
An interlayer insulating film covering the gate electrode;
A source electrode electrically connected to the well region and the source region;
A drain electrode electrically connected to the drift region,
The gate electrode has a first gate region and a second gate region;
The second gate region is made of a semiconductor material of a first conductivity type ,
At least a portion of the second gate region is in contact with the well region via the gate insulating film;
A semiconductor device, wherein a carrier concentration in the first gate region is higher than a carrier concentration in the second gate region.

A groove having a depth reaching the drift region through the source region and the well region;
The semiconductor device according to claim 1, wherein the gate electrode is in contact with the source region and the well region via the gate insulating film on a side surface of the trench.

The semiconductor device according to claim 1, wherein the first gate region is made of a semiconductor material of a first conductivity type.

The semiconductor device according to claim 1, wherein the first gate region is made of a metal or an alloy of a metal and a semiconductor.

The semiconductor device according to claim 4, wherein a work function of the first gate region is larger than a work function of the second gate region.

The semiconductor device according to claim 1 , wherein the second gate region is in contact with the drift region through the gate insulating film.

The impurity concentration in the second gate region, the semiconductor device according to claim 1, wherein the or less impurity concentration of the well region.