JP6332668B2 - WIRING BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE - Google Patents
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Description
本発明は、配線基板及びその製造方法と半導体装置に関する。 The present invention relates to a wiring board, a manufacturing method thereof, and a semiconductor device.
従来、半導体チップなどの電子部品を実装するための配線基板がある。そのような配線基板では、ソルダレジスト層のホール内に配置されたパッドの上に外部接続用のはんだバンプが設けられている。 Conventionally, there is a wiring board for mounting an electronic component such as a semiconductor chip. In such a wiring board, solder bumps for external connection are provided on pads disposed in the holes of the solder resist layer.
後述する予備的事項の欄で説明するように、はんだバンプを形成する方法では、電解めっきでホール内にはんだ層を埋め込んで形成した後に、はんだ層をマスクにしてシード層をウェットエッチングする工程がある。 As will be described later in the section of preliminary matters, in the method of forming a solder bump, the step of wet etching the seed layer using the solder layer as a mask after the solder layer is embedded in the hole by electrolytic plating is formed. is there.
このとき、はんだ層の周縁部の下にシード層のアンダーカットが生じるため、はんだ層をリフローさせてはんだバンプを形成する際に、はんだバンプの下にボイドが発生して接続強度が弱くなる問題がある。 At this time, an undercut of the seed layer occurs under the peripheral edge of the solder layer, so when forming the solder bump by reflowing the solder layer, a void is generated under the solder bump and the connection strength is weakened. There is.
また、隣り合うはんだバンプの間の領域にはんだが流出して、はんだバンプ同士が短絡する問題がある。 Further, there is a problem that the solder flows out to a region between adjacent solder bumps, and the solder bumps are short-circuited.
はんだバンプの十分な接続強度が得られる新規な構造の配線基板及びその製造方法と半導体装置を提供することを目的とする。 It is an object of the present invention to provide a wiring board having a novel structure capable of obtaining sufficient connection strength of solder bumps, a manufacturing method thereof, and a semiconductor device.
以下の開示の一観点によれば、パッドを備えた配線部材と、前記配線部材の上に、前記パッドの外周縁上を覆うように配置された保護絶縁層と、前記パッドを露出するように前記保護絶縁層に開口されたホールと、前記ホールの開口端側に配置され、前記保護絶縁層の表面の高さよりも低い段差面と、前記段差面を囲う外周側面とから形成される段差部と、前記パッドの上から前記ホールの側面及び前記段差部の段差面に形成されたシード層と、前記シード層の上に設けられ、電解めっき層から形成されたはんだバンプとを有し、前記ホールの段差部上の前記シード層の上面は、前記保護絶縁層の上面の高さ位置よりも下に配置されており、かつ、前記段差部の外周側面が前記シード層から露出しており、前記外周側面に前記はんだバンプが接している配線基板が提供される。 According to one aspect of the disclosure below, a wiring member provided with a pad, a protective insulating layer disposed on the wiring member so as to cover an outer peripheral edge of the pad, and the pad exposed A stepped portion formed from a hole opened in the protective insulating layer, a stepped surface disposed on the opening end side of the hole and lower than the height of the surface of the protective insulating layer, and an outer peripheral side surface surrounding the stepped surface And a seed layer formed on the side surface of the hole and the step surface of the step portion from above the pad, and a solder bump provided on the seed layer and formed from an electrolytic plating layer , The upper surface of the seed layer on the step portion of the hole is disposed below the height position of the upper surface of the protective insulating layer, and the outer peripheral side surface of the step portion is exposed from the seed layer, The solder bumps on the outer peripheral side Wiring board that is provided with.
また、その開示の他の観点によれば、パッドを備えた配線部材を用意する工程と、前記パッドを露出するように開口されたホールを備え、前記パッドの外周縁上を覆う保護絶縁層を前記配線部材の上に形成する工程であって、前記ホールの開口端側に、前記保護絶縁層の表面の高さよりも低い段差面と、前記段差面を囲う外周側面とから形成される段差部が配置され、前記ホールの内面に前記段差部に沿って、前記ホールの段差部の深さよりも厚みが薄いシード層を形成する共に、前記保護絶縁層の上に前記シード層を形成する工程と、前記ホールの段差部上の前記シード層の側面の位置に、めっきレジスト層の開口部の側面が配置されるようにして、前記ホールの上に前記開口部が配置された前記めっきレジスト層を前記シード層の上に形成する工程と、前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジスト層の開口部にはんだ層を形成する工程と、前記めっきレジスト層を除去する工程と、前記はんだ層をマスクにして前記シード層をウェットエッチングにより除去することにより、前記シード層が前記保護絶縁層の上面より下側に下がって配置され、前記はんだ層の周囲に凹部が形成される工程とを有する配線基板の製造方法が提供される。 According to another aspect of the disclosure, a step of preparing a wiring member provided with a pad, and a protective insulating layer that includes a hole opened so as to expose the pad and covers the outer peripheral edge of the pad A step portion formed on the wiring member, the step portion being formed on the opening end side of the hole from a step surface lower than the height of the surface of the protective insulating layer and an outer peripheral side surface surrounding the step surface Forming a seed layer having a thickness smaller than the depth of the stepped portion of the hole along the stepped portion on the inner surface of the hole and forming the seed layer on the protective insulating layer; , the position of the side surface of the seed layer on the stepped portion of the hole, as the side surface of the opening of the plating resist layer is disposed, the plating resist layer in which the opening is disposed over the hole Shape on top of the seed layer A step of forming a solder layer in the opening of the plating resist layer by electrolytic plating using the seed layer as a plating power feeding path, a step of removing the plating resist layer, and using the solder layer as a mask. And removing the seed layer by wet etching so that the seed layer is disposed below the upper surface of the protective insulating layer and a recess is formed around the solder layer . A manufacturing method is provided.
以下の開示によれば、保護絶縁層のホールの開口端側が段差部となっているため、はんだ層をマスクにしてシード層をウェットエッチングする際に、はんだ層の周縁部の下にシード層のアンダーカットが発生しにくい構造となっている。 According to the following disclosure, since the opening end side of the hole of the protective insulating layer is a stepped portion, when the seed layer is wet etched using the solder layer as a mask, the seed layer is formed under the peripheral portion of the solder layer. Undercut is unlikely to occur.
このため、はんだ層をリフローさせてはんだバンプを形成する際に、はんだバンプの下にボイドが発生することが防止され、はんだバンプの十分な接続強度を得ることができる。 For this reason, when the solder layer is formed by reflowing the solder layer, voids are prevented from being generated under the solder bump, and sufficient connection strength of the solder bump can be obtained.
また、はんだ層をマスクにしてシード層をウェットエッチングすると、はんだ層と段差部の外側側面との間に環状の凹部が形成される。 When the seed layer is wet-etched using the solder layer as a mask, an annular recess is formed between the solder layer and the outer side surface of the stepped portion.
これにより、はんだ層をリフローさせてはんだバンプを形成する際に、はんだの流出が凹部で阻止されるため、はんだバンプ同士の短絡を防止することができる。 Accordingly, when the solder layer is reflowed to form the solder bump, the outflow of the solder is blocked by the concave portion, and thus it is possible to prevent a short circuit between the solder bumps.
以下、実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments will be described with reference to the accompanying drawings.
実施形態を説明する前に、基礎となる予備的事項について説明する。図１〜図５は予備的事項に係るはんだバンプの形成方法を示す断面図である。 Prior to describing the embodiment, preliminary items that serve as a basis will be described. 1-5 is sectional drawing which shows the formation method of the solder bump concerning a preliminary matter.
図１（ａ）に示すように、予備的事項に係るはんだバンプの形成方法では、まず、絶縁層１２０の上に銅からなるパッドＰが形成された構造を含む配線部材１００を用意する。パッドＰは不図示のビア導体を介して内部の多層配線層に接続されている。
As shown in FIG. 1A, in the solder bump forming method according to the preliminary matter, first, a
さらに、パッドＰの上にホール２００ａが設けられたソルダレジスト層２００を絶縁層１２０の上に形成する。
Further, a solder resist
次いで、図１（ｂ）に示すように、無電解めっきにより、ソルダレジスト層２００のホール２００ａ内のパッドＰの上に拡散バリア用の中間金属層３００を形成する。
Next, as shown in FIG. 1B, an
続いて、図１（ｃ）に示すように、無電解めっきにより、ソルダレジスト層２００のホールの内面及びソルダレジスト層２００の上に銅からなるシード層４００を形成する。さらに、図２（ａ）に示すように、ソルダレジスト層２００のホール２００ａを含む領域に開口部５００ａが設けられためっきレジスト層５００をシード層４００の上に形成する。
Subsequently, as shown in FIG. 1C, a
次いで、図２（ｂ）に示すように、シード層４００をめっき給電経路に利用する電解めっきにより、めっきレジスト層５００の開口部５００ａ内にはんだ層４２０を形成する。さらに、図３（ａ）に示すように、めっきレジスト層５００を除去して、シード層４００を露出させる。
Next, as shown in FIG. 2B, a
続いて、図３（ｂ）に示すように、はんだ層４２０をマスクにして、シード層４００をウェットエッチングする。図３（ｂ）には、シード層４００がその厚みの途中までエッチングされた状態が示されている。
Subsequently, as shown in FIG. 3B, the
はんだ層４２０をマスクにしてシード層４００をウェットエッチングすると、はんだ層４２０の側面下端から等方的にエッチングが進む。このため、はんだ層４２０の側面下端から内側にもシード層４００のエッチングが進んではんだ層４２０の下にアンダーカットＵＣが生ずる。
When the
図４（ａ）に示すように、シード層４００のエッチングを進めてジャストエッチングの時点からさらにオーバーエッチングを行うと、シード層４００のアンダーカットＵＣがさらに内側に食い込んだ形状となる。例えば、シード層４００の厚みが２μｍ程度の場合は、アンダーカットＵＣの幅は５〜１０μｍになる。シード層４００のアンダーカットＵＣの幅は、はんだ層４２０のパターンの粗密にも大きく依存する。
As shown in FIG. 4A, when the etching of the
さらに、図４（ｂ）に示すように、はんだ層４２０を加熱処理することにより、はんだ層４２０をリフローさせて表面が丸まったはんだバンプＳＢを形成する。このとき、はんだ層４２０の周縁部の下にシード層４００のアンダーカットＵＣが生じて空洞になっているため、はんだバンプＳＢの周縁部の下にボイドＶが発生しやすい問題がある。はんだバンプＳＢの周縁部の下にボイドＶが発生すると、はんだバンプＳＢの引張り強度が弱くなり、パッドＰとの電気接続の信頼性が低下する。
Further, as shown in FIG. 4B, the
また、予備的事項の配線部材１００は、隣り合うはんだ層４２０の間のソルダレジスト層２００の表面が平坦であるため、はんだ層４２０をリフローさせる際に、はんだが外側に流出しやすい構造となっている。
Further, since the
図５に示すように、特に、隣り合うはんだ層４２０の配列ピッチが１００μｍ以下に狭く設定され、かつはんだ層４２０のボリュームが大きい場合は、複数のはんだバンプＳＢの間の領域にはんだが流出して、はんだバンプＳＢ同士が短絡する問題がある。 As shown in FIG. 5, in particular, when the arrangement pitch of the adjacent solder layers 420 is set narrowly to 100 μm or less and the volume of the solder layers 420 is large, the solder flows out to the region between the plurality of solder bumps SB. Thus, there is a problem that the solder bumps SB are short-circuited.
以下に説明する実施形態の配線基板及びその製造方法は、前述した不具合を解消することができる。 The wiring board and the manufacturing method thereof according to the embodiments described below can solve the above-described problems.
（実施形態）
図６〜図１２は実施形態の配線基板の製造方法を示す図、図１３及び図１４は実施形態の配線基板を示す図である。以下、配線基板の製造方法を説明しながら、配線基板の構造について説明する。
(Embodiment)
6 to 12 are views showing a method of manufacturing the wiring board according to the embodiment, and FIGS. 13 and 14 are views showing the wiring board according to the embodiment. Hereinafter, the structure of the wiring board will be described while explaining the manufacturing method of the wiring board.
実施形態の配線基板の製造方法では、図６（ａ）に示すように、まず、はんだバンプが形成される配線部材５を用意する。配線部材５は内部に多層配線層（不図示）を備えており、最上の絶縁層１０の上にパッドＰを備えている。パッドＰはビア導体（不図示）を介して内部の多層配線層に接続されている。
In the method for manufacturing a wiring board according to the embodiment, as shown in FIG. 6A, first, a
パッドＰは、例えば、無電解めっきでシード層として形成された銅層の上に電解めっきで形成された銅層が積層されて形成される。 The pad P is formed, for example, by laminating a copper layer formed by electrolytic plating on a copper layer formed as a seed layer by electroless plating.
配線部材５はコア基板の両面側にビルドアップ配線が形成されたリジットタイプの配線部材であってもよいし、コア基板を有さないコアレスタイプの配線部材であってもよい。コアレスタイプの配線部材を採用する場合は、パッドＰの側面及び下面が最上の絶縁層１０に埋め込まれ、パッドＰの上面が絶縁層１０から露出していてもよい。
The
また、パッドＰは、島状に並んで配置されたパッド電極であってもよいし、引き出し配線の一端又は中間地点に配置されたパッド部であってもよい。 Further, the pad P may be a pad electrode arranged in an island shape, or may be a pad portion arranged at one end or an intermediate point of the lead wiring.
次いで、図６（ｂ）に示すように、絶縁層１０及びパッドＰの上にポジ型の感光性樹脂層２０ａを形成する。感光性樹脂層２０ａの形成は、未硬化の樹脂フィルムを貼付してもよいし、液状樹脂を塗布してもよい。
Next, as shown in FIG. 6B, a positive type
続いて、図７（ａ）に示すように、フォトリソグラフィのフォトマスクとして、ハーフトーンマスク３０を用意する。図７（ｂ）は図７（ａ）のハーフトーンマスク３０を上側からみた平面図である。
Subsequently, as shown in FIG. 7A, a
図７（ａ）及び（ｂ）に示すように、ハーフトーンマスク３０は、光をほぼ１００％透過させる透過部３０ａと、光を５０％程度透過させる半透過部３０ｂと、光を遮光する遮光部３０ｃとを備えている。透過部３０ａ及び半透過部３０ｂの光の透過率は、適宜調整することができる。
As shown in FIGS. 7A and 7B, the
図７（ｂ）の平面図に示すように、ハーフトーンマスク３０の透過部３０ａは円形状で形成され、透過部３０ａを取り囲むように透過部３０ａの周囲に環状の半透過部３０ｂが配置されている。環状の半透過部３０ｂの外側領域が遮光部３０ｃとなっている。
As shown in the plan view of FIG. 7B, the
そして、このハーフトーンマスク３０を介して、配線部材５に形成したポジ型の感光性樹脂層２０ａに対して露光を行う。
Then, the positive type
このとき、ハーフトーンマスク３０の透過部３０ａに対応する部分の感光性樹脂層２０ａは、厚み方向の全体が露光される。また、ハーフトーンマスク３０の半透過部３０ｂに対応する部分の感光性樹脂層２０ａは、厚みの途中まで露光される。
At this time, the entire
その後に、図８（ａ）に示すように、感光性樹脂層２０ａに対して現像処理を行うと、感光性樹脂層２０ａの露光された部分が現像液に溶けて消失し、未露光の部分の感光性樹脂層２０ａがパターンとして残される。
Thereafter, as shown in FIG. 8A, when the
これにより、パッドＰの上の感光性樹脂層２０ａにホール２２が開口される。さらに、感光性樹脂層２０ａを加熱処理して硬化させることにより、パッドＰの上にホール２２が形成された保護絶縁層２０を得る。保護絶縁層２０はソルダレジスト層として形成され、その厚みは例えば１５μｍ〜２５μｍである。
Thereby, the
図８（ａ）に示すように、保護絶縁層２０のホール２２は、開口端側に段差部Ｓを備えて形成される。図８（ｂ）の平面図に示すように、段差部Ｓは、ホール２２の下部のホール部分の上側周囲に環状に形成されている。
As shown in FIG. 8A, the
ホール２２の段差部Ｓは、ホール２２の開口端の周囲の保護絶縁膜２０が鉛直方向に掘り下げられるようにして形成される。段差部Ｓは保護絶縁層２０の表面の高さ位置よりも低い段差面Ｓ１とその外周に接する外周側面Ｓ２とから形成される。
The stepped portion S of the
前述したハーフトーンマスク３０の透過部３０ａに対応する部分がホール２２の段差部Ｓよりも内側のホール部分となる。また、ハーフトーンマスク３０の半透過部３０ｂに対応する部分がホール２２の段差部Ｓとなる。
A portion corresponding to the
例えば、ホール２２の底部の直径は４０μｍ〜５０μｍであり、段差部Ｓの段差面Ｓ１の幅Ｗは１０μｍ〜２０μｍであり、深さＤは５μｍ〜１０μｍである。
For example, the diameter of the bottom portion of the
なお、段差部Ｓを備えたホール２２の別の形成方法として、フォトリソグラフィで感光性樹脂層にストレート形状のホールを形成した後に、レーザでホールの周囲の樹脂層を除去して段差部を形成する方法を採用してもよい。
As another method for forming the
あるいは、全面に非感光性樹脂層を形成して硬化させた後に、レーザで樹脂層を加工して段差部を備えたホールを形成してもよい。 Alternatively, after forming and curing a non-photosensitive resin layer on the entire surface, the resin layer may be processed with a laser to form a hole having a stepped portion.
次いで、図９（ａ）に示すように、保護絶縁層２０のホール２２内のパッドＰの上に、無電解めっきにより中間金属層４０を形成する。中間金属層４０は、例えば、下から順に、厚みが５μｍ程度のニッケル（Ｎｉ）層／厚みが０．１μｍ〜０．５μｍのパラジウム（Ｐｄ）層／厚みが０．１μｍ〜０．５μｍの金（Ａｕ）層が積層されて形成される。
Next, as shown in FIG. 9A, an
中間金属層４０は、パッドＰとはんだバンプとの間の拡散バリア、パッドＰの酸化防止及びはんだバンプとの密着性の向上を目的として形成される。なお、拡散バリアなどの機能が不要な場合は、中間金属層４０を省略してもよい。
The
続いて、図９（ｂ）に示すように、無電解めっきにより、保護絶縁層２０のホール２２内及び保護絶縁層２０の上に銅などからなるシード層５０を形成する。無電解めっきの代わりに、スパッタ法によってシード層５０を形成してもよい。
Subsequently, as shown in FIG. 9B, a
シード層５０の厚みは前述したホール２２の段差部Ｓの深さＤ（図８（ａ））よりも薄く形成される。例えば、ホール２２の段差部Ｓの深さＤが５〜１０μｍの場合は、シード層５０の厚みは１〜６μｍである。
The
このようにすることにより、後述するように、はんだ層をマスクにしてシード層５０をエッチングするときに、はんだ層の側面の下端がより露出しにくい構造となるため、シート層５０のアンダーカットの発生を抑制することができる。
In this way, as will be described later, when the
シード層５０は、保護絶縁層２０のホール２２内では、段差部Ｓを有する側面に沿って形成される。このため、シード層５０は、保護絶縁層２０のホール２２の段差部Ｓの上にそれに沿った段差部Ｓｘを備えて形成される。
The
シード層５０の段差部Ｓｘは、保護絶縁層２０上のシード層５０の表面の高さ位置よりも低い段差面Ｓｙとその外周に接する外周側面Ｓｚから形成される。
The step portion Sx of the
次いで、図１０（ａ）に示すように、保護絶縁層２０のホール２２の上に開口部６０ａが設けられためっきレジスト層６０をシード層５０の上に形成する。このとき、めっきレジスト層６０の開口部６０ａの側面がシード層５０の段差部Ｓｘの外周側面Ｓｚの上に配置されるように位置合わせする。
Next, as shown in FIG. 10A, a plating resist
またこのとき、位置合わせのマージンを確保するため、めっきレジスト層６０の開口部６０ａの側面がシード層５０の段差部Ｓｘの外周側面Ｓｚよりも多少外側の位置に配置されるようにしてもよい。
At this time, the side surface of the opening 60 a of the plating resist
このように、ホール２２の段差部Ｓ上のシード層５０の側面が露出するようにして、ホール２２の上に開口部６０ａが配置されためっきレジスト層６０をシード層５０の上に形成する。
In this way, the plating resist
次いで、図１０（ｂ）に示すように、シード層５０をめっき給電経路に利用する電解めっきにより、めっきレジスト層６０の開口部６０ａ内にはんだ層７０を形成する。はんだ層７０の側面はシード層５０の段差部Ｓｘの外側側面Ｓｚの位置又はそれよりも外側の位置に配置される。
Next, as shown in FIG. 10B, a
はんだ層７０としては、錫（Ｓｎ）・銀（Ａｇ）系のはんだ、又は錫（Ｓｎ）・ビスマス（Ｂｉ）系のなどの錫系のはんだが使用される。あるいは、錫（Ｓｎ）のみからなるはんだを使用してもよい。
As the
例えば、はんだ層７０の直径は４０μｍ〜５０μｍであり、その高さはシード層５０の最上面から５μｍ〜２０μｍである。
For example, the diameter of the
その後に、図１１（ａ）に示すように、めっきレジスト層６０を除去して、シード層５０を露出させる。
Thereafter, as shown in FIG. 11A, the plating resist
続いて、図１１（ｂ）に示すように、はんだ層７０をマスクにして、シード層５０をウェットエッチングする。シード層５０が銅からなる場合は、ウェットエッチングのエッチャントとして、過酸化水素−硫酸系のエッチング液が使用される。
Subsequently, as shown in FIG. 11B, the
図１１（ｂ）には、シード層５０が厚みの途中までエッチングされた時点の様子が示されている。
FIG. 11B shows a state at the time when the
前述したように、本実施形態では、パッドＰの上に配置される保護絶縁層２０のホール２２はその開口端側に段差部Ｓを備えている。そして、シード層５０は、ホール２２の段差部Ｓの上にそれに沿った段差部Ｓｘを備えて形成される。さらに、はんだ層７０の側面の下端がシード層５０の段差部Ｓｘの外周側面Ｓｚによって被覆されている。
As described above, in this embodiment, the
これにより、図１１（ｂ）に示すように、シード層５０を厚みの途中までエッチングした状態では、はんだ層７０の側面の下端がシード層５０で被覆されているため、はんだ層７０の下端から内側にシード層５０がサイドエッチングすることがない。
As a result, as shown in FIG. 11B, in the state where the
さらに、図１２（ａ）に示すように、さらにエッチングを進めて、シード層５０がジャストエッチングされて保護絶縁層２０の表面が露出する状態においても、はんだ層７０の下端がシード層５０で被覆されている。
Further, as shown in FIG. 12A, the lower end of the
このように、シート層５０のエッチング開始時からジャストエッチング時までは、はんだ層７０の側面の下端がシード層５０で被覆されているため、シード層５０がサイドエッチングされることがない。
Thus, since the lower end of the side surface of the
図１２（ｂ）には、シード層５０に対してジャストエッチング時からさらにオーバーエッチングを行った後の状態が示されてきる。図１２（ｂ）に示すように、シード層５０のオーバーエッチング時に、はんだ層７０の側面の下端が露出するが、この時点でエッチングが終了するため、はんだ層７０の側面の下端から内側にシード層５０がアンダーカットするおそれがなくなる。
FIG. 12B shows a state after further over-etching is performed on the
例えば、シード層５０のジャストエッチングまでに要した時間に対して、３０％程度のオーバーエッチングを行うことにより、図１２（ｂ）に示す状態となる。
For example, the state shown in FIG. 12B is obtained by performing overetching of about 30% with respect to the time required until the
また、保護絶縁層２０のホール２２の段差部Ｓ上では、シード層５０が保護絶縁層２０の上面より下側に下がって配置され、はんだ層７０の周囲に環状の凹部Ｃが形成された状態となる。
Further, on the stepped portion S of the
前述したように、シード層５０の厚みをホール２２の段差部Ｓの深さＤ（図８（ａ））よりも薄く設定することにより、はんだ層７０の側面の下端がシード層５０から露出しにくくなるため、シード層５０のアンダーカットをより少なく抑えることができる。
As described above, the lower end of the side surface of the
さらに、はんだ層７０の側面の下端が露出した後に、続けてオーバーエッチングを行うとしても、はんだ層７０の側面の下端から内側にシード層５０のアンダーカットが多少発生するだけある。このように、かなりのオーバーエッチングを行うとしても、予備的事項で説明した方法よりシード層５０のアンダーカット量をかなり少なく抑えることができる。
Further, even if overetching is continued after the lower end of the side surface of the
比較例として、シード層５０の厚みをホール２２の段差部Ｓの深さＤと同一に設定する場合は、シード層５０のジャストエッチング時にはんだ層７０の側面の下端が露出することになる。このため、オーバーエッチング時の直後からシード層５０のアンダーカットが生じることになり、上記した形態よりアンダーカットの発生に関して不利になる。
As a comparative example, when the thickness of the
しかし、予備的事項で説明した方法では、シード層のエッチング開始時からアンダーカットが発生することを考慮すると、この比較例の形態においても予備的事項の方法よりもアンダーカット量を抑制できることが理解される。 However, in the method described in the preliminary matter, it is understood that the undercut amount can be suppressed more than the preliminary method in this comparative example in consideration of the occurrence of undercut from the start of etching of the seed layer. Is done.
また、前述した図１０（ａ）において、めっきレジスト層６０の開口部６０ａの側面がシード層５０の段差部Ｓの外周側面Ｓｚよりも外側の位置に配置される場合は、エッチング開始時からはんだ層７０の下端からシード層５０にアンダーカットが生じることになる。
10A, when the side surface of the
しかし、段差部Ｓが存在するため、シード層５０のアンダーカットの進行は、はんだ層７０の下端側の側面で止まるため、予備的事項の方法に比べてアンダーカットの食い込み量が少なくなり、ボイドの問題が生じにくくなる。
However, since the step S is present, the undercut progress of the
次いで、図１３に示すように、はんだ層７０を加熱処理することにより、はんだ層７０をリフローさせて表面が丸まったはんだバンプＳＢを形成する。このとき、はんだ層７０の周縁部の下側にシード層５０のアンダーカットは発生していないため、はんだバンプＳＢの周縁部の下にボイドが発生するおそれがない。
Next, as shown in FIG. 13, the
これにより、はんだバンプＳＢの周縁部の全体に密着性を確保するためのシード層５０が確実に配置されるので、はんだバンプＳＢが十分な引張り強度をもって形成され、パッドＰとの電気接続の信頼性を向上させることができる。
As a result, the
また、シード層５０のエッチングでかなりのオーバーエッチングを行うとしても、問題にならない程度の微小なアンダーカットが発生するだけなので、プロセスマージンを広げることができ、製造歩留りを向上させることができる。
Even if a considerable over-etching is performed in the etching of the
また、図１２（ｂ）に示したように、はんだ層７０の周囲に凹部Ｃが形成されているため、はんだ層７０をリフローさせる際に、はんだの流出を凹部Ｃによってせき止めることができる。
Further, as shown in FIG. 12B, since the recess C is formed around the
従って、図１４に示すように、隣り合うはんだ層７０の配列ピッチが狭く、かつはんだ層７０のボリュームが大きい場合であっても、複数のはんだバンプＳＢの間の領域にはんだが流出してはんだバンプＳＢ同士が短絡することが防止される。 Therefore, as shown in FIG. 14, even when the arrangement pitch of the adjacent solder layers 70 is narrow and the volume of the solder layers 70 is large, the solder flows out into the region between the plurality of solder bumps SB and the solder A short circuit between the bumps SB is prevented.
なお、はんだの流出の防止効果をさらに高めたい場合は、前述した図１２（ｂ）において、ホール２２の段差部Ｓ上のシード層５０を全てエッチングして除去してもよい。この場合、凹部Ｃの深さが深くなるため、はんだの流出をさらに防止することができる。この場合は、シード層５０に多少のアンダーカットが発生するため、図１２（ｂ）の構造よりは、はんだバンプＳＢの接続強度については不利になる。
If it is desired to further enhance the effect of preventing the solder from flowing out, the
ホール２２の段差部Ｓ上のシード層５０を全てエッチングする場合は、例えば、シード層５０のジャストエッチングまでに要した時間に対して、５０％〜６０％程度のオーバーエッチングを行えばよい。
When all the
以上により、実施形態の配線基板１が得られる。図１３に示すように、実施形態の配線基板１は、絶縁層１０とその上に形成されたパッドＰとを備えた配線部材５を有する。配線部材５の絶縁層１０の上には、パッドＰの一部を覆うように保護絶縁層２０が配置されている。パッドＰの上の保護絶縁層２０にホール２２が形成されている。
As described above, the
ホール２２は開口端側に環状に配置された段差部Ｓを備えている。段差部Ｓは、保護絶縁層２０の表面の高さ位置よりも低い段差面Ｓ１とその外周に接する外周側面Ｓ２とから形成される。
The
また、保護絶縁層２０のホール２２内のパッドＰの上には中間金属層４０が形成されている。中間金属層４０は、下から順に、ニッケル層／パラジウム層／金層が形成された積層膜からなる。
An
さらに、ホール２２内の中間金属層４０の上からホール２２の側面及び段差部Ｓの段差面Ｓ１までの領域にシード層５０が形成されている。あるいは、中間金属層４０が省略される場合は、ホール２２内のパッドＰの上からホール２２の側面及び段差部Ｓの段差面Ｓ１までの領域にシード層５０が形成される。
Further, a
また、ホール２２を埋め込むようにシード層５０の上にはんだバンプＳＢが形成されている。はんだバンプＳＢは保護絶縁層２０の上面から上側に突出して形成されている。
Solder bumps SB are formed on the
前述したように、本実施形態の配線基板１では、保護絶縁層２０のホール２２の開口端側が段差部Ｓとなっているため、はんだ層７０の周縁部の下側にシード層５０のアンダーカットが発生しない構造とすることができる。
As described above, in the
このため、はんだ層７０をリフローさせてはんだバンプＳＢを形成する際に、はんだバンプＳＢの下にボイドが発生することが防止され、はんだバンプＳＢの十分な接続強度を得ることができる。
For this reason, when the
また、はんだ層７０をマスクにしてシード層５０をウェットエッチングすると、はんだ層７０の周囲に環状の凹部Ｃが形成された状態となる。このため、はんだ層７０をリフローさせてはんだバンプＳＢを形成する際に、はんだの流出を凹部Ｃでせき止めることができるので、はんだバンプＳＢ同士の短絡を防止することができる。
In addition, when the
図１５に示すように、図１４の配線基板１のはんだバンプＳＢに半導体素子８０の電極８２を配置し、リフロー加熱することにより、半導体素子８０の電極８２を配線基板１のはんだバンプＳＢにフリップチップ接続する。
As shown in FIG. 15, the
半導体素子８０の電極８２は、電極パッドであってもよいし、電極ポストであってもよい。半導体素子８０としては、例えば、ＣＰＵチップやメモリチップなどのＬＳＩチップが使用される。
The
さらに、半導体素子８０と配線基板１との間にアンダーフィル樹脂８４を充填する。
Further, an
これにより、実施形態の半導体装置２が得られる。本実施形態では、前述したように、配線基板１のはんだバンプＳＢの狭ピッチ化を図ることができるため、高性能な半導体素子２の実装に対応することができる。
Thereby, the
１…配線基板、２…半導体装置、５…配線部材、１０…絶縁層、２０ａ…感光性樹脂層、２０…保護絶縁層、２２…ホール、３０…ハーフトーンマスク、３０ａ…透過部、３０ｂ…半透過部、３０ｃ…遮光部、４０…中間金属層、５０…シード層、６０…めっきレジスト層、６０ａ…開口部、７０…はんだ層、Ｃ…凹部、Ｐ…パッド、ＳＢ…はんだバンプ、Ｓ，Ｓｘ…段差部、Ｓ１，Ｓｙ…段差面、Ｓ２，Ｓｚ…外周側面。
DESCRIPTION OF
Claims (7)
前記配線部材の上に、前記パッドの外周縁上を覆うように配置された保護絶縁層と、
前記パッドを露出するように前記保護絶縁層に開口されたホールと、
前記ホールの開口端側に配置され、前記保護絶縁層の表面の高さよりも低い段差面と、前記段差面を囲う外周側面とから形成される段差部と、
前記パッドの上から前記ホールの側面及び前記段差部の段差面に形成されたシード層と、
前記シード層の上に設けられ、電解めっき層から形成されたはんだバンプと
を有し、
前記ホールの段差部上の前記シード層の上面は、前記保護絶縁層の上面の高さ位置よりも下に配置されており、かつ、
前記段差部の外周側面が前記シード層から露出しており、前記外周側面に前記はんだバンプが接していることを特徴とする配線基板。 A wiring member provided with a pad;
A protective insulating layer disposed on the wiring member so as to cover the outer peripheral edge of the pad;
A hole opened in the protective insulating layer to expose the pad;
A stepped portion which is disposed on the opening end side of the hole and is formed of a stepped surface lower than the height of the surface of the protective insulating layer, and an outer peripheral side surface surrounding the stepped surface;
A seed layer formed on the side surface of the hole and the stepped surface of the stepped portion from above the pad;
A solder bump provided on the seed layer and formed from an electrolytic plating layer ;
The upper surface of the seed layer on the stepped portion of the hole is disposed below the height position of the upper surface of the protective insulating layer; and
The wiring board , wherein an outer peripheral side surface of the stepped portion is exposed from the seed layer, and the solder bump is in contact with the outer peripheral side surface .
前記配線部材の上に、前記パッドの外周縁上を覆うように配置された保護絶縁層と、
前記パッドを露出するように前記保護絶縁層に開口されたホールと、
前記ホールの開口端側に配置され、前記保護絶縁層の表面の高さよりも低い段差面と、前記段差面を囲う外周側面とから形成される段差部と、
前記パッドの上から前記ホールの側面及び前記段差部の段差面に形成されたシード層と、
前記シード層の上に設けられ、電解めっき層から形成されたはんだバンプとを有し、
前記ホールの段差部上の前記シード層の上面は、前記保護絶縁層の上面の高さ位置よりも下に配置されており、かつ、
前記段差部の外周側面が前記シード層から露出しており、前記外周側面に前記はんだバンプが接している配線基板と、
前記配線基板のはんだバンプに電極が接続された半導体素子と
を有することを特徴とする半導体装置。 A wiring member provided with a pad;
A protective insulating layer disposed on the wiring member so as to cover the outer peripheral edge of the pad;
A hole opened in the protective insulating layer to expose the pad;
A stepped portion which is disposed on the opening end side of the hole and is formed of a stepped surface lower than the height of the surface of the protective insulating layer, and an outer peripheral side surface surrounding the stepped surface;
A seed layer formed on the side surface of the hole and the stepped surface of the stepped portion from above the pad;
A solder bump provided on the seed layer and formed from an electrolytic plating layer ;
The upper surface of the seed layer on the stepped portion of the hole is disposed below the height position of the upper surface of the protective insulating layer; and
A wiring board in which an outer peripheral side surface of the stepped portion is exposed from the seed layer, and the solder bump is in contact with the outer peripheral side surface;
And a semiconductor element having electrodes connected to solder bumps of the wiring board .
前記パッドを露出するように開口されたホールを備え、前記パッドの外周縁上を覆う保護絶縁層を前記配線部材の上に形成する工程であって、前記ホールの開口端側に、前記保護絶縁層の表面の高さよりも低い段差面と、前記段差面を囲う外周側面とから形成される段差部が配置され、
前記ホールの内面に前記段差部に沿って、前記ホールの段差部の深さよりも厚みが薄いシード層を形成する共に、前記保護絶縁層の上に前記シード層を形成する工程と、
前記ホールの段差部上の前記シード層の側面の位置に、めっきレジスト層の開口部の側面が配置されるようにして、前記ホールの上に前記開口部が配置された前記めっきレジスト層を前記シード層の上に形成する工程と、
前記シード層をめっき給電経路に利用する電解めっきにより、前記めっきレジスト層の開口部にはんだ層を形成する工程と、
前記めっきレジスト層を除去する工程と、
前記はんだ層をマスクにして前記シード層をウェットエッチングにより除去することにより、前記シード層が前記保護絶縁層の上面より下側に下がって配置され、前記はんだ層の周囲に凹部が形成される工程とを有することを特徴とする配線基板の製造方法。 Preparing a wiring member provided with a pad;
Forming a protective insulating layer on the wiring member, the hole including the hole opened to expose the pad, and covering the outer peripheral edge of the pad; A step portion formed by a step surface lower than the height of the surface of the layer and an outer peripheral side surface surrounding the step surface is disposed;
Forming a seed layer having a thickness smaller than the depth of the stepped portion of the hole along the stepped portion on the inner surface of the hole, and forming the seed layer on the protective insulating layer;
The position of the side surface of the seed layer on the stepped portion of the hole, as the side surface of the opening of the plating resist layer is arranged, the said plating resist layer in which the opening is disposed over the hole Forming on the seed layer;
A step of forming a solder layer in the opening of the plating resist layer by electrolytic plating using the seed layer as a plating power feeding path;
Removing the plating resist layer;
Removing the seed layer by wet etching using the solder layer as a mask so that the seed layer is disposed below the upper surface of the protective insulating layer, and a recess is formed around the solder layer; A method for manufacturing a wiring board, comprising:
前記配線部材の上に、ポジ型の感光性樹脂層を形成する工程と、
ハーフトーンマスクを使用するフォトリソグラフィにより、前記感光性樹脂層に、前記開口端に段差部を有するホールを形成する工程とを含むことを特徴とする請求項５に記載の配線基板の製造方法。 The step of forming a protective insulating layer provided with the holes includes:
Forming a positive photosensitive resin layer on the wiring member;
The method of manufacturing a wiring board according to claim 5 , further comprising: forming a hole having a stepped portion at the opening end in the photosensitive resin layer by photolithography using a halftone mask.
前記はんだ層を加熱処理によってリフローさせてはんだバンプを得る工程を有することを特徴とする請求項５又は６に記載の配線基板の製造方法。 After the step of removing the seed layer by wet etching,
The method for manufacturing a wiring board according to claim 5 , further comprising a step of reflowing the solder layer by heat treatment to obtain a solder bump.
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