JP6302037B2 - Method for manufacturing semiconductor device - Google Patents
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Description
本発明は酸化物半導体を有する半導体装置及びその作製方法に関する。 The present invention relates to a semiconductor device including an oxide semiconductor and a manufacturing method thereof.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電気機器は全て半導体装置である。
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electric appliance are all semiconductor devices.
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジ
スタ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路
(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
A technique for forming a transistor (also referred to as a thin film transistor (TFT)) using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention. The transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (display device). A silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
例えば、トランジスタの活性層として、インジウム(In)、ガリウム(Ga)、およ
び亜鉛(Zn)を含む非晶質酸化物半導体を用いたトランジスタが特許文献1に開示され
ている。
For example,
酸化物半導体における酸素欠損はドナーとなることが知られており、トランジスタのチ
ャネル形成領域に酸化物半導体を用いる場合は、酸素欠損の極力少ない酸化物半導体層を
用いることが好ましい。
It is known that oxygen vacancies in an oxide semiconductor serve as donors. When an oxide semiconductor is used for a channel formation region of a transistor, an oxide semiconductor layer with as few oxygen vacancies as possible is preferably used.
しかしながら、初期の酸化物半導体層の酸素欠損が少ない場合でも、様々な要因によっ
て酸素欠損は増加しうる。酸化物半導体層中の酸素欠損が増加すると、例えば、トランジ
スタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフト
など、電気特性の不良を引き起こす場合がある。
However, even when there are few oxygen vacancies in the initial oxide semiconductor layer, oxygen vacancies can increase due to various factors. An increase in oxygen vacancies in the oxide semiconductor layer may cause defective electrical characteristics, such as a transistor being normally on, an increase in leakage current, and a shift in threshold voltage due to stress application.
したがって、本発明の一態様は、酸化物半導体層中の酸素欠損の増加を抑制することが
できる半導体装置を提供することを目的の一つとする。また、電気特性が良好な半導体装
置を提供することを目的の一つとする。また、信頼性の高い半導体装置を提供することを
目的の一つとする。
Therefore, an object of one embodiment of the present invention is to provide a semiconductor device in which an increase in oxygen vacancies in an oxide semiconductor layer can be suppressed. Another object is to provide a semiconductor device with favorable electrical characteristics. Another object is to provide a highly reliable semiconductor device.
本発明の一態様は、酸化物半導体層をチャネル形成領域に含む半導体装置において、酸
化物半導体層の下側に接して設けられた酸化物絶縁膜と、酸化物半導体層の上側に接して
設けられたゲート絶縁膜と、を用いて該酸化物絶縁膜または該ゲート絶縁膜中の酸素を酸
化物半導体層中に供給する。また、ソース電極層、およびドレイン電極層に用いる金属膜
に導電性の窒化物を用いることで、該金属膜への酸素の拡散または移動を抑制する。より
詳細には以下の通りである。
According to one embodiment of the present invention, in a semiconductor device including an oxide semiconductor layer in a channel formation region, the oxide insulating film provided in contact with the lower side of the oxide semiconductor layer and the upper side of the oxide semiconductor layer are provided. The oxide insulating film or oxygen in the gate insulating film is supplied into the oxide semiconductor layer using the gate insulating film thus formed. Further, by using conductive nitride for the metal film used for the source electrode layer and the drain electrode layer, diffusion or movement of oxygen to the metal film is suppressed. More details are as follows.
本発明の一態様は、酸化物絶縁膜上に酸化物半導体層を形成し、酸化物半導体層上に接
して第1のソース電極層および第1のドレイン電極層を形成し、第1のソース電極層およ
び第1のドレイン電極層をそれぞれ覆い、且つ酸化物半導体層に接する第2のソース電極
層および第2のドレイン電極層を形成し、酸化物絶縁膜、酸化物半導体層、第2のソース
電極層、および第2のドレイン電極層上にゲート絶縁膜を形成し、ゲート絶縁膜中に酸素
を注入し、ゲート絶縁膜中の酸素を酸化物半導体層中に供給することを特徴とする半導体
装置の作製方法である。
According to one embodiment of the present invention, an oxide semiconductor layer is formed over an oxide insulating film, a first source electrode layer and a first drain electrode layer are formed in contact with the oxide semiconductor layer, and the first source Forming a second source electrode layer and a second drain electrode layer which respectively cover the electrode layer and the first drain electrode layer and are in contact with the oxide semiconductor layer; and an oxide insulating film, an oxide semiconductor layer, a second A gate insulating film is formed over the source electrode layer and the second drain electrode layer, oxygen is injected into the gate insulating film, and oxygen in the gate insulating film is supplied into the oxide semiconductor layer A method for manufacturing a semiconductor device.
上記作製方法において、ゲート絶縁膜中に酸素を注入する方法は、イオン注入法などを用
いればよい。また、ゲート絶縁膜中に酸素を注入する前に、ゲート絶縁膜上にゲート電極
を形成してもよい。また、ゲート絶縁膜中に酸素を注入する前に、ゲート絶縁膜上にゲー
ト電極を形成し、ゲート電極上に保護絶縁膜を形成し、保護絶縁膜を介してゲート絶縁膜
中に酸素を注入してもよい。
In the above manufacturing method, an ion implantation method or the like may be used as a method for implanting oxygen into the gate insulating film. Further, a gate electrode may be formed on the gate insulating film before oxygen is injected into the gate insulating film. Before injecting oxygen into the gate insulating film, a gate electrode is formed on the gate insulating film, a protective insulating film is formed on the gate electrode, and oxygen is injected into the gate insulating film through the protective insulating film. May be.
また、上記作製方法で得られる構成も本発明の一態様であり、その構成は、酸化物絶縁膜
と、酸化物絶縁膜上に形成された酸化物半導体層と、酸化物半導体層に接する第1のソー
ス電極層および第1のドレイン電極層と、第1のソース電極層および第1のドレイン電極
層をそれぞれ覆い、且つ酸化物半導体層に接する第2のソース電極層および第2のドレイ
ン電極層と、酸化物絶縁膜、酸化物半導体層、第2のソース電極層、および第2のドレイ
ン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、酸化物半導体層と
重畳する位置に形成されたゲート電極層と、ゲート絶縁膜およびゲート電極層上に形成さ
れた保護絶縁膜と、を有し、ゲート絶縁膜が、酸化物絶縁膜と第2のソース電極層および
第2のドレイン電極層の外周で一部が接している半導体装置である。
The structure obtained by the above manufacturing method is also one embodiment of the present invention. The structure includes an oxide insulating film, an oxide semiconductor layer formed over the oxide insulating film, and a structure in contact with the oxide semiconductor layer. A first source electrode layer and a first drain electrode layer; and a second source electrode layer and a second drain electrode which respectively cover the first source electrode layer and the first drain electrode layer and are in contact with the oxide semiconductor layer A gate insulating film formed on the oxide insulating film, the oxide semiconductor layer, the second source electrode layer, and the second drain electrode layer; an oxide semiconductor layer formed on the gate insulating film; A gate electrode layer formed at an overlapping position; and a protective insulating film formed on the gate insulating film and the gate electrode layer. The gate insulating film includes an oxide insulating film, a second source electrode layer, and The outer periphery of the second drain electrode layer A semiconductor device in which a part is in contact.
また、本発明の他の一態様は、酸化物絶縁膜と、酸化物絶縁膜上に形成された酸化物半導
体層と、酸化物半導体層に接する第1のソース電極層および第1のドレイン電極層と、第
1のソース電極層および第1のドレイン電極層にそれぞれに接し、且つ酸化物半導体層に
接する第2のソース電極層および第2のドレイン電極層と、酸化物絶縁膜、酸化物半導体
層、第1のソース電極層、第1のドレイン電極層、第2のソース電極層、および第2のド
レイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、酸化物半導体
層と重畳する位置に形成されたゲート電極層と、ゲート絶縁膜およびゲート電極層上に形
成された保護絶縁膜と、を有し、ゲート絶縁膜が、酸化物絶縁膜と第1のソース電極層お
よび前記第1のドレイン電極層の外周で一部が接している半導体装置である。
Another embodiment of the present invention is an oxide insulating film, an oxide semiconductor layer formed over the oxide insulating film, a first source electrode layer in contact with the oxide semiconductor layer, and a first drain electrode A second source electrode layer and a second drain electrode layer in contact with the oxide semiconductor layer and in contact with the first source electrode layer and the first drain electrode layer, and an oxide insulating film and an oxide A gate insulating film formed on the semiconductor layer, the first source electrode layer, the first drain electrode layer, the second source electrode layer, and the second drain electrode layer; And a protective insulating film formed on the gate insulating film and the gate electrode layer, wherein the gate insulating film includes the oxide insulating film and the first insulating film. Source electrode layer and the first drain electrode A semiconductor device in which a part is in contact with the outer periphery.
上記各構成において、第1のソース電極層および第1のドレイン電極層は、Al、Cr
、Cu、Ta、Ti、Mo、Wの中から選ばれた少なくとも一つの材料またはこれらを主
成分とする合金材料であると好ましい。
In each of the above structures, the first source electrode layer and the first drain electrode layer are made of Al, Cr
At least one material selected from Cu, Ta, Ti, Mo, and W, or an alloy material containing these as a main component is preferable.
また、上記各構成において、第1のソース電極層および第1のドレイン電極層の端部は
、階段状の形状を有していると好ましい。
In each of the above structures, it is preferable that end portions of the first source electrode layer and the first drain electrode layer have a stepped shape.
また、上記各構成において、第2のソース電極層および第2のドレイン電極層は、窒化
タンタル、窒化チタン、ルテニウムの中から選ばれた少なくとも一つの材料またはこれら
を主成分とする合金材料であると好ましい。
In each of the above structures, the second source electrode layer and the second drain electrode layer are at least one material selected from tantalum nitride, titanium nitride, and ruthenium, or an alloy material containing these as a main component. And preferred.
また、上記各構成において、保護絶縁膜は、窒化シリコン膜であると好ましい。 In each of the above structures, the protective insulating film is preferably a silicon nitride film.
また、上記各構成において、酸化物半導体層は結晶質を含み、結晶質のc軸は、酸化物
半導体層の表面の法線ベクトルに平行であると好ましい。
In each of the above structures, the oxide semiconductor layer preferably contains a crystalline material, and the crystalline c-axis is preferably parallel to the normal vector of the surface of the oxide semiconductor layer.
本発明の一態様によって、酸化物半導体層中の酸素欠損の増加を抑制した半導体装置を
提供することができる。また、電気特性が良好な半導体装置を提供することができる。ま
た、信頼性の高い半導体装置を提供することができる。
According to one embodiment of the present invention, a semiconductor device in which an increase in oxygen vacancies in an oxide semiconductor layer is suppressed can be provided. In addition, a semiconductor device with favorable electrical characteristics can be provided. In addition, a highly reliable semiconductor device can be provided.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。
Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.
また、本実施の形態において、トランジスタの「ソース」や「ドレイン」の機能は、異
なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合
などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイ
ン」の用語は、入れ替えて用いることができるものとする。
In this embodiment, the functions of “source” and “drain” of a transistor may be switched when a transistor with a different polarity is used or when the direction of current changes in circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
(Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention is described with reference to drawings.
図1(A)、(B)、(C)、(D)、(E)は、本発明の一態様のトランジスタの上
面図および断面図である。図1(A)はトランジスタの上面図を示し、図1(B)は、図
1(A)に示す一点鎖線X1−Y1の断面に相当する。また、図1(C)は、図1(A)
に示す一点鎖線V1−W1の断面に相当する。また、図1(D)は、図1(B)に示すト
ランジスタの各構成の幅を示す図である。また、図1(E)は、図1(B)に示す領域1
05の拡大図である。なお、図1(A)の上面図では、図の明瞭化のために一部の要素を
透過、または省いて図示している。
1A, 1B, 1C, 1D, and 1E are a top view and cross-sectional views of a transistor of one embodiment of the present invention. FIG. 1A illustrates a top view of a transistor, and FIG. 1B corresponds to a cross section taken along dashed-dotted line X1-Y1 in FIG. Further, FIG. 1 (C) is shown in FIG.
It corresponds to the cross section of the dashed-dotted line V1-W1 shown in FIG. FIG. 1D illustrates the width of each structure of the transistor illustrated in FIG. FIG. 1E illustrates a
FIG. Note that in the top view of FIG. 1A, some elements are illustrated as transparent or omitted for the sake of clarity.
図1(A)、(B)、(C)、(D)、(E)に示すトランジスタ150は、基板10
2上に形成された酸化物絶縁膜104と、酸化物絶縁膜104上に形成された酸化物半導
体層106と、酸化物半導体層106上に形成された第1のソース電極層108aおよび
第1のドレイン電極層108bと、第1のソース電極層108aおよび第1のドレイン電
極層108bのそれぞれの上に形成された第2のソース電極層110aおよび第2のドレ
イン電極層110bと、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極
層110a、および第2のドレイン電極層110b上に形成されたゲート絶縁膜112と
、ゲート絶縁膜112上に形成され、酸化物半導体層106と重畳する位置に形成された
ゲート電極層114と、ゲート絶縁膜112、およびゲート電極層114上に形成された
保護絶縁膜116と、を有する。なお、保護絶縁膜116の上方に他の絶縁層または配線
等を形成してもよい。
The
2, an
基板102は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成され
た基板であってもよい。この場合、トランジスタ150のゲート電極層114、第1のソ
ース電極層108a、第1のドレイン電極層108b、第2のソース電極層110aおよ
び第2のドレイン電極層110bの少なくとも一つは、上記の他のデバイスと電気的に接
続されていてもよい。
The
酸化物絶縁膜104は、基板102からの不純物の拡散を防止する役割を有するほか、
酸化物半導体層106に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜
とする。とくに酸化物絶縁膜104は、過剰な酸素を含む絶縁膜がより好ましい。過剰酸
素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶
縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放
出量が1.0×1019atoms/cm3以上である膜とする。また、過剰な酸素とは
、加熱処理により酸化物半導体層中、または酸化シリコン中、または酸化窒化シリコン中
を移動可能な酸素、または、本来の化学量論的組成にある酸素より過剰に存在する酸素、
または、酸素の不足によるVo(酸素ベーカンシー(空孔))を満たす、または充填する
機能を有する酸素を示す。酸化物絶縁膜104から放出される酸素は、酸化物半導体層1
06のチャネル形成領域に拡散または移動させることができることから、酸化物半導体層
に形成されうる酸素欠損に酸素を補填することができる。したがって、安定したトランジ
スタの電気特性を得ることができる。
The
Since the
Alternatively, oxygen having a function of filling or filling Vo (oxygen vacancy) due to lack of oxygen is shown. Oxygen released from the
Since oxygen can be diffused or moved to the
また、酸化物絶縁膜104は、酸化物半導体層106に接して設けられているため、酸
化物半導体層106に酸素を下側から直接拡散させることができるとともに、ゲート絶縁
膜112と接して設けられているため、ゲート絶縁膜112を介して酸化物半導体層10
6に酸素を上側から拡散させることができる。
In addition, since the
6 can diffuse oxygen from above.
また、イオン注入法などによってゲート絶縁膜112に酸素を注入し、ゲート絶縁膜11
2から酸化物半導体層106に拡散させる。
In addition, oxygen is implanted into the
2 is diffused into the
より具体的には、酸化物絶縁膜104から放出される酸素は、第2のソース電極層110
aの外側(図1においては、左側)および第2のドレイン電極層110bの外側(図1に
おいては、右側)からゲート絶縁膜112を通って、酸化物半導体層106のチャネル形
成領域となる上側に入り込むことができる。すなわち、ゲート絶縁膜112は、酸化物絶
縁膜104と第2のソース電極層110aおよび第2のドレイン電極層110bの外周で
一部が接している構造である。
More specifically, oxygen released from the
An upper side serving as a channel formation region of the
したがって、ゲート絶縁膜112は、酸化物絶縁膜104から放出される酸素が酸化物
半導体層106のチャネル形成領域に拡散できるように、第2のソース電極層110aお
よび第2のドレイン電極層110b、ならびに保護絶縁膜116で挟持されている。よっ
て、第2のソース電極層110aおよび第2のドレイン電極層110b、ならびに保護絶
縁膜116には、酸素の拡散または移動が少ない材料を用いる。よって、ゲート絶縁膜を
介して酸化物半導体層中に酸素を拡散させる際に、ソース電極層およびドレイン電極層に
酸素が拡散または移動するのを抑制することができる。
Therefore, the
このような構造のトランジスタとすることによって、酸化物半導体層106のチャネル
形成領域に対して酸化物絶縁膜104およびゲート絶縁膜112から過剰酸素を供給する
ことができるため、酸化物半導体層106を用いたトランジスタのしきい値電圧をノーマ
リオフとすることができる。したがって、酸化物半導体層106中の酸素欠損の増加を抑
制した半導体装置を提供することができる。また、信頼性の高い半導体装置を提供するこ
とができる。
With the transistor having such a structure, excess oxygen can be supplied from the
なお、基板102が他のデバイスが形成された基板である場合、酸化物絶縁膜104は
、層間絶縁膜としての機能も有する。その場合は、酸化物絶縁膜104の表面が平坦にな
るようにCMP(Chemical Mechanical Polishing)法等
で平坦化処理を行うことが好ましい。
Note that in the case where the
酸化物半導体層106として用いることのできる酸化物半導体は、少なくともインジウ
ム(In)もしくは亜鉛(Zn)を含むことが好ましい。または、InとZnの双方を含
むことが好ましい。酸化物半導体層106に用いることのできる材料、および形成方法に
ついては、トランジスタの作製方法について詳細を説明する。
An oxide semiconductor that can be used as the
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するた
めには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に
真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密
度が、1×1017/cm3未満であること、好ましくは1×1015/cm3未満であ
ること、さらに好ましくは1×1013/cm3未満であることを指す。
Note that in order to impart stable electric characteristics to the transistor including the oxide semiconductor layer as a channel, the impurity concentration in the oxide semiconductor layer is reduced so that the oxide semiconductor layer is intrinsic or substantially intrinsic. It is valid. Here, substantially intrinsic means that the carrier density of the oxide semiconductor layer is less than 1 × 10 17 / cm 3 , preferably less than 1 × 10 15 / cm 3 , and more preferably 1 × It indicates less than 10 13 / cm 3 .
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金
属元素は不純物となる。例えば、水素および窒素は、ドナー準位を形成し、キャリア密度
を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当
該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
In the oxide semiconductor layer, hydrogen, nitrogen, carbon, silicon, and a metal element other than the main component are impurities. For example, hydrogen and nitrogen form donor levels and increase the carrier density. Silicon forms impurity levels in the oxide semiconductor layer. The impurity level becomes a trap and may deteriorate the electrical characteristics of the transistor.
酸化物半導体層を真性または実質的に真性とするためには、SIMSにおける分析にお
いて、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018a
toms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
また、水素濃度は、2×1020atoms/cm3以下、好ましくは5×1019at
oms/cm3以下、より好ましくは1×1019atoms/cm3以下、さらに好ま
しくは5×1018atoms/cm3以下とする。また、窒素濃度は、5×1019a
toms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましく
は1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/c
m3以下とする。
In order to make the oxide semiconductor layer intrinsic or substantially intrinsic, the silicon concentration is less than 1 × 10 19 atoms / cm 3 , preferably 5 × 10 18 a in SIMS analysis.
It is less than toms / cm 3 , more preferably less than 1 × 10 18 atoms / cm 3 .
The hydrogen concentration is 2 × 10 20 atoms / cm 3 or less, preferably 5 × 10 19 at.
oms / cm 3 or less, more preferably 1 × 10 19 atoms / cm 3 or less, and even more preferably 5 × 10 18 atoms / cm 3 or less. The nitrogen concentration is 5 × 10 19 a
less than toms / cm 3 , preferably 5 × 10 18 atoms / cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less, and even more preferably 5 × 10 17 atoms / cm 3
m 3 or less.
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化
物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないた
めには、シリコン濃度を1×1019atoms/cm3未満、好ましくは5×1018
atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とすれ
ばよい。また、炭素濃度を1×1019atoms/cm3未満、好ましくは5×101
8atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とす
ればよい。
In addition, in the case where the oxide semiconductor layer includes a crystal, the crystallinity of the oxide semiconductor layer may be reduced if silicon or carbon is included at a high concentration. In order not to reduce the crystallinity of the oxide semiconductor layer, the silicon concentration is less than 1 × 10 19 atoms / cm 3 , preferably 5 × 10 18.
It may be less than atoms / cm 3 , more preferably less than 1 × 10 18 atoms / cm 3 . The carbon concentration is less than 1 × 10 19 atoms / cm 3 , preferably 5 × 10 1.
It may be less than 8 atoms / cm 3 , more preferably less than 1 × 10 18 atoms / cm 3 .
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトラン
ジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、
数yA/μm〜数zA/μmにまで低減することが可能となる。
In addition, the off-state current of the transistor using the oxide semiconductor film purified as described above for the channel formation region is extremely small, and the off-state current normalized by the channel width of the transistor is
It can be reduced to several yA / μm to several zA / μm.
また、酸化物半導体層106として用いることのできる酸化物半導体は、膜中の局在準
位を低減することで、酸化物半導体層106を用いたトランジスタに安定した電気特性を
付与することができる。なお、トランジスタに安定した電気特性を付与するためには、酸
化物半導体層106中のCPM測定(CPM:Constant Photocurre
nt Method)で得られる局在準位による吸収係数は、1×10−3cm−1未満
、好ましくは3×10−4cm−1未満とすればよい。
An oxide semiconductor that can be used as the
(nt Method), the absorption coefficient due to the localized level may be less than 1 × 10 −3 cm −1 , preferably less than 3 × 10 −4 cm −1 .
第1のソース電極層108aおよび第1のドレイン電極層108bには、酸素と結合し
易い導電材料を用いることができる。例えば、Al、Cr、Cu、Ta、Ti、Mo、W
などを用いることができる。後のプロセス温度が比較的高くできることなどから、融点の
高いWを用いることが特に好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散
または移動し易い材料も含まれる。
For the first
Etc. can be used. It is particularly preferable to use W having a high melting point because the subsequent process temperature can be made relatively high. Note that the conductive material that easily binds to oxygen includes a material in which oxygen easily diffuses or moves.
酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素
が、酸素と結合し易い導電材料側に拡散または移動する現象が起こる。トランジスタの作
製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソ
ース電極およびドレイン電極と接触した近傍の領域に酸素欠損が発生し、当該領域はn型
化する。したがって、n型化した当該領域はトランジスタのソースまたはドレインとして
作用させることができる。
When the conductive material that is easily bonded to oxygen is brought into contact with the oxide semiconductor layer, a phenomenon occurs in which oxygen in the oxide semiconductor layer diffuses or moves toward the conductive material that is easily bonded to oxygen. Since there are several heating steps in the manufacturing process of the transistor, oxygen vacancies are generated in the vicinity of the oxide semiconductor layer in contact with the source electrode and the drain electrode due to the above phenomenon, and the region becomes n-type. To do. Therefore, the n-type region can serve as the source or drain of the transistor.
しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生
によってn型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。
この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフ
の制御ができない状態(導通状態)が現れる。そのため、チャネル長が極短いトランジス
タを形成する場合は、ソース電極およびドレイン電極に酸素と結合し易い導電材料を用い
ることは好ましくない。
However, in the case of forming a transistor with an extremely short channel length, the n-type region due to the generation of oxygen vacancies may extend in the channel length direction of the transistor.
In this case, a state (conduction state) in which on / off cannot be controlled by a threshold voltage shift or a gate voltage appears in the electrical characteristics of the transistor. Therefore, in the case of forming a transistor with an extremely short channel length, it is not preferable to use a conductive material that easily binds to oxygen for the source electrode and the drain electrode.
したがって、本発明の一態様では、ソース電極およびドレイン電極を積層とし、チャネ
ル長を定める第2のソース電極層110aおよび第2のドレイン電極層110bには、酸
素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒
化チタンなどの導電性窒化物、またはルテニウムなどを用いることが好ましい。なお、酸
素と結合しにくい導電材料には、酸素が拡散または移動しにくい材料も含まれる。
Therefore, in one embodiment of the present invention, the source electrode and the drain electrode are stacked, and the second
なお、図1の構造のトランジスタにおいて、チャネル長とは、第2のソース電極層11
0aと第2のドレイン電極層110bの間隔のことをいう。
Note that in the transistor having the structure in FIG. 1, the channel length refers to the second source electrode layer 11.
This is the distance between 0a and the second
上記酸素と結合しにくい導電材料を第2のソース電極層110aおよび第2のドレイン
電極層110bに用いることによって、酸化物半導体層106に形成されるチャネル形成
領域に酸素欠損が形成されることを抑制することができ、チャネルのn型化を抑えること
ができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得
ることができる。
By using the conductive material which is not easily bonded to oxygen for the second
なお、上記酸素と結合しにくい導電材料のみでソース電極およびドレイン電極を形成す
ると、酸化物半導体層106とのコンタクト抵抗が高くなりすぎることから、図1に示す
ように、第1のソース電極層108aおよび第1のドレイン電極層108bを酸化物半導
体層106上に形成し、第1のソース電極層108aおよび第1のドレイン電極層108
bを覆うように第2のソース電極層110aおよび第2のドレイン電極層110bを形成
することが好ましい。
Note that when the source electrode and the drain electrode are formed using only a conductive material that is not easily bonded to oxygen, the contact resistance with the
The second
このとき、第1のソース電極層108aおよび第1のドレイン電極層108bと酸化物
半導体層106との接触面積を大として酸素欠損生成によってn型化した領域によりコン
タクト抵抗を下げ、第2のソース電極層110aおよび第2のドレイン電極層110bと
酸化物半導体層106との接触面積は小とすることが好ましい。第2のソース電極層11
0aおよび第2のドレイン電極層110bと酸化物半導体層106とのコンタクト抵抗が
大きいとトランジスタの電気特性を低下させる場合がある。
At this time, the contact area between the first
When the contact resistance between 0a and the second
ここで、上述したn型化した領域について、図1(E)を用いて説明を行う。図1(E
)は、図1(B)に示す領域105の拡大図を表しており、酸化物半導体層106と、第
1のソース電極層108aが接触した領域において、酸化物半導体層106中の酸素が第
1のソース電極層108a側に引き抜かれn型化領域106aが形成されている。なお、
n型化領域106aは、酸化物半導体層106の酸素欠損が多い領域であり、且つ第1の
ソース電極層108aの成分、例えば第1のソース電極層108aとして、タングステン
膜を用いた場合、n型化領域106a中にタングステンの元素が混入する。また、図示し
ていないが、ソース電極層108a側の酸化物半導体層106と接する領域に、酸化物半
導体層106中の酸素が入り込み、混合層が形成されうる。
Here, the n-type region described above will be described with reference to FIG. FIG.
FIG. 1B is an enlarged view of the
The n-
なお、領域105は、主として酸化物半導体層106と第1のソース電極層108aと
の拡大図について説明したが、酸化物半導体層106と第1のドレイン電極層108b側
においても、上述したn型化領域が形成される。
Note that although the
なお、n型化領域106aは、酸化物半導体層106中において、ソース領域またはド
レイン領域として用いてもよい。
Note that the n-
また、第2のソース電極層110aおよび第2のドレイン電極層110bに酸素と結合
しにくい導電材料を用いることによって、酸化物絶縁膜104からゲート絶縁膜112を
介して、酸化物半導体層106の上側から酸素を供給する際に、第2のソース電極層11
0aおよび第2のドレイン電極層110bに酸素が拡散または移動することが少ないため
、好適に酸化物半導体層106に酸素を供給することができる。
In addition, by using a conductive material that does not easily bond to oxygen for the second
Since oxygen hardly diffuses or moves to 0a and the second
ゲート絶縁膜112には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよ
び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜112
は上記材料の積層であってもよい。
The
May be a laminate of the above materials.
ゲート電極層114は、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru
、Ag、TaおよびWなどの導電膜を用いることができる。また、ゲート電極層114は
、上記材料の積層であってもよい。
The
, Ag, Ta, and W can be used. The
保護絶縁膜116には、酸素の拡散または移動が少ない材料を用いると良い。また、保
護絶縁膜116は、膜中に水素の含有量が少ない材料を用いると良い。保護絶縁膜116
中の水素の含有量としては、好ましくは5×1019cm−3未満、さらに好ましくは5
×1018cm−3未満とする。保護絶縁膜116中の水素の含有量を上記数値とするこ
とによって、トランジスタのオフ電流を低くすることができる。例えば、保護絶縁膜11
6としては、窒化シリコン膜、窒化酸化シリコン膜を用いるとよい。
For the protective
The hydrogen content is preferably less than 5 × 10 19 cm −3 , more preferably 5
It shall be less than x10 < 18 > cm < -3 >. By setting the hydrogen content in the protective
6 may be a silicon nitride film or a silicon nitride oxide film.
ここで、図1(D)に示す断面図を用いて、各構成の間隔について説明を行う。 Here, intervals between the components are described with reference to a cross-sectional view illustrated in FIG.
第1のソース電極層108aと第1のドレイン電極層108bとの間隔(L1)は、0
.8μm以上、好ましくは1.0μm以上とする。L1が0.8μmより小さいとチャネ
ル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特
性が低下する可能性がある。
The distance (L1) between the first
. The thickness is 8 μm or more, preferably 1.0 μm or more. If L1 is smaller than 0.8 μm, the influence of oxygen vacancies generated in the channel formation region cannot be eliminated, and the electrical characteristics of the transistor may be deteriorated.
一方、第2のソース電極層110aと第2のドレイン電極層110bとの間隔(L2)
は、L1より小さい値とすることができ、例えば、30nm以下としても良好なトランジ
スタの電気特性を得ることができる。
On the other hand, the distance (L2) between the second
Can be a value smaller than L1, for example, good electrical characteristics of a transistor can be obtained even when the thickness is 30 nm or less.
また、ゲート電極層114の幅をL0とするとき、図1(D)に示すようにL0≧L1
≧L2(L1はL2以上L0以下)とすることで、ゲート電極層114が、ゲート絶縁膜
112を介してソース電極層(第1のソース電極層108aおよび第2のソース電極層1
10a)ならびにドレイン電極層(第1のドレイン電極層108bおよび第2のドレイン
電極層110b)と重畳する領域を設けることができる。このような構成とすることで、
微細化されたトランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させ
ることができる。
Further, when the width of the
By setting ≧ L2 (L1 is not less than L2 and not more than L0), the
10a) and a region overlapping with the drain electrode layer (the first
The on characteristics (eg, on-state current and field-effect mobility) of a miniaturized transistor can be improved.
また、酸化物半導体層106の幅をL3とし、トランジスタ150の幅をL4とすると
き、L3は1μm未満、L4は1μm以上2.5μm以下とすることが好ましい。L3お
よびL4を上記数値とすることによって、トランジスタの微細化を図ることができる。
When the width of the
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を好適供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の
高い半導体装置を提供することができる。
The above is the transistor of one embodiment of the present invention, and the structure of the transistor can suppress an increase in oxygen vacancies in the oxide semiconductor layer. In particular, the transistor
Oxygen can be preferably supplied from the oxide insulating film in contact with the oxide semiconductor layer and the gate insulating film into the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態2)
本実施の形態では、実施の形態1で説明した図1に示すトランジスタ150の作製方法
について図2乃至図4を用いて説明する。
(Embodiment 2)
In this embodiment, a method for manufacturing the
基板102には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用い
ることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体
基板、シリコンゲルマニウムなどの化合物半導体基板、SOI(Silicon On
Insulator)基板などを用いることも可能であり、これらの基板上に半導体素子
が設けられたものを用いてもよい。
As the
It is also possible to use an insulator) substrate, or a substrate in which a semiconductor element is provided on these substrates.
酸化物絶縁膜104は、プラズマCVD(Chemical Vapor Depos
ition)法またはスパッタリング法等により、酸化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウ
ム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウ
ムおよび酸化タンタルなどの酸化物絶縁膜、またはこれらの混合材料を用いて形成するこ
とができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層106と
接する上層は酸化物半導体層106への酸素の供給源となりえる酸素を含む材料で形成す
る。
The
It is possible to use aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, etc. These oxide insulating films or a mixed material thereof can be used. Alternatively, a stack of the above materials may be used, and at least an upper layer in contact with the
また、酸化物絶縁膜104に、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオンインプランテーション法などを用いて酸素を注入してもよい。酸素を注入する
ことによって、酸化物絶縁膜104にさらに過剰な酸素を含有させることができる。
Alternatively, oxygen may be implanted into the
次に、酸化物絶縁膜104上に酸化物半導体層をスパッタリング法、CVD法、MBE
(Molecular Beam Epitaxy)法、ALD(Atomic Lay
er Deposition)法またはPLD(Pulse Laser Deposi
tion)法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層106を
形成する(図2(A)参照)。なお、エッチングの前に加熱工程を行ってもよい。
Next, an oxide semiconductor layer is formed over the
(Molecular Beam Epitaxy) method, ALD (Atomic Ray)
er Deposition) or PLD (Pulse Laser Deposi)
The
酸化物半導体層106として用いることのできる酸化物半導体は、少なくともインジウ
ム(In)もしくは亜鉛(Zn)を含むことが好ましい。または、InとZnの双方を含
むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを
減らすため、それらと共に、スタビライザーを含むことが好ましい。
An oxide semiconductor that can be used as the
スタビライザーとしては、ガリウム(Ga)、スズ(Sn)、ハフニウム(Hf)、ア
ルミニウム(Al)、またはジルコニウム(Zr)等がある。また、他のスタビライザー
としては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(
Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム
(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビ
ウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)等があ
る。
Examples of the stabilizer include gallium (Ga), tin (Sn), hafnium (Hf), aluminum (Al), and zirconium (Zr). Other stabilizers include lanthanoids such as lanthanum (La), cerium (Ce), praseodymium (
Pr), neodymium (Nd), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), ytterbium ( Yb) and lutetium (Lu).
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn酸化物
、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−
Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物、In−Al−Zn酸化物、I
n−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al
−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸
化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、I
n−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy
−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸
化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化
物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al
−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いる
ことができる。
For example, as an oxide semiconductor, indium oxide, tin oxide, zinc oxide, In—Zn oxide, Sn—Zn oxide, Al—Zn oxide, Zn—Mg oxide, Sn—Mg oxide, In—
Mg oxide, In-Ga oxide, In-Ga-Zn oxide, In-Al-Zn oxide, I
n-Sn-Zn oxide, Sn-Ga-Zn oxide, Al-Ga-Zn oxide, Sn-Al
-Zn oxide, In-Hf-Zn oxide, In-La-Zn oxide, In-Ce-Zn oxide, In-Pr-Zn oxide, In-Nd-Zn oxide, In-Sm-Zn Oxide, I
n-Eu-Zn oxide, In-Gd-Zn oxide, In-Tb-Zn oxide, In-Dy
-Zn oxide, In-Ho-Zn oxide, In-Er-Zn oxide, In-Tm-Zn oxide, In-Yb-Zn oxide, In-Lu-Zn oxide, In-Sn-Ga -Zn oxide, In-Hf-Ga-Zn oxide, In-Al-Ga-Zn oxide, In-Sn-Al
-Zn oxide, In-Sn-Hf-Zn oxide, and In-Hf-Al-Zn oxide can be used.
なお、ここで、例えば、In−Ga−Zn酸化物とは、InとGaとZnを主成分とし
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。また、本明細書においては、In−Ga−
Zn酸化物で構成した膜をIGZO膜とも呼ぶ。
Note that here, for example, an In—Ga—Zn oxide means an oxide containing In, Ga, and Zn as its main components, and there is no limitation on the ratio of In, Ga, and Zn. In and G
Metal elements other than a and Zn may be contained. In this specification, In—Ga—
A film made of Zn oxide is also called an IGZO film.
また、InMO3(ZnO)m(m>0、且つ、mは整数でない)で表記される材料を
用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれた一つの金属元素ま
たは複数の金属元素を示す。また、In2SnO5(ZnO)n(n>0、且つ、nは整
数)で表記される材料を用いてもよい。
Alternatively, a material represented by InMO 3 (ZnO) m (m> 0 and m is not an integer) may be used. Note that M represents one metal element or a plurality of metal elements selected from Ga, Fe, Mn, and Co. Alternatively, a material represented by In 2 SnO 5 (ZnO) n (n> 0 and n is an integer) may be used.
なお、酸化物半導体膜の成膜には、スパッタリング法を用いることが好ましい。スパッ
タリング法としては、RFスパッタリング法、DCスパッタリング法、ACスパッタリン
グ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も
均一とすることからDCスパッタリング法を用いることが好ましい。
Note that a sputtering method is preferably used for forming the oxide semiconductor film. As the sputtering method, an RF sputtering method, a DC sputtering method, an AC sputtering method, or the like can be used. In particular, the DC sputtering method is preferably used because dust generated during film formation can be reduced and the film thickness distribution can be made uniform.
また、酸化物半導体膜として、単結晶、多結晶(ポリクリスタルともいう。)または非
晶質などの状態を有する膜を用いることができる。好ましくは、酸化物半導体膜は、CA
AC−OS(C Axis Aligned Crystalline Oxide S
emiconductor)膜とする。
As the oxide semiconductor film, a film having a single crystal state, a polycrystalline (also referred to as polycrystal) state, an amorphous state, or the like can be used. Preferably, the oxide semiconductor film is CA.
AC-OS (C Axis Aligned Crystalline Oxide S
an emitter) film.
CAAC−OS膜で構成された酸化物半導体膜は、スパッタリング法によっても作製す
ることができる。スパッタリング法によってCAAC−OS膜を得るには酸化物半導体膜
の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種とし
て結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距
離を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100℃〜50
0℃、好適には200℃〜400℃、さらに好適には250℃〜300℃にすると好まし
い。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半
導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復するこ
とができる。
An oxide semiconductor film including a CAAC-OS film can be formed by a sputtering method. In order to obtain a CAAC-OS film by a sputtering method, it is important to form hexagonal crystals in the initial stage of deposition of the oxide semiconductor film and to grow crystals using the crystals as seeds. It is. For this purpose, the distance between the target and the substrate is increased (for example, about 150 mm to 200 mm) and the substrate heating temperature is set to 100 ° C. to 50
The temperature is preferably 0 ° C, preferably 200 ° C to 400 ° C, and more preferably 250 ° C to 300 ° C. In addition to this, the deposited oxide semiconductor film is heat-treated at a temperature higher than the substrate heating temperature at the time of film formation to repair micro defects contained in the film and defects at the lamination interface. Can do.
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡(TEM:Transmission Electr
on Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グ
レインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界
に起因する電子移動度の低下が抑制される。
The CAAC-OS film is not completely single crystal nor completely amorphous. CAAC-OS
The film is an oxide semiconductor film having a crystal-amorphous mixed phase structure in which an amorphous phase includes a crystal part and an amorphous part. Note that the crystal part is often large enough to fit in a cube whose one side is less than 100 nm. In addition, a transmission electron microscope (TEM) is used.
(on Microscope), the boundary between the amorphous part and the crystal part included in the CAAC-OS film is not clear. Further, a grain boundary (also referred to as a grain boundary) cannot be confirmed in the CAAC-OS film by TEM. Therefore, in the CAAC-OS film, reduction in electron mobility due to grain boundaries is suppressed.
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸
およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
5°以上5°以下の範囲も含まれることとする。
In the crystal part included in the CAAC-OS film, the c-axis is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, and triangular when viewed from the direction perpendicular to the ab plane. It has a shape or hexagonal atomic arrangement, and metal atoms are arranged in layers or metal atoms and oxygen atoms are arranged in layers as viewed from the direction perpendicular to the c-axis. Note that the directions of the a-axis and the b-axis may be different between different crystal parts. In this specification, when simply described as vertical,
The range of 85 ° to 95 ° is also included. In addition, when simply describing as parallel,
A range of 5 ° to 5 ° is also included.
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CA
AC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、C
AAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
Note that the distribution of crystal parts in the CAAC-OS film is not necessarily uniform. For example, CA
In the formation process of the AC-OS film, when crystal growth is performed from the surface side of the oxide semiconductor film, the ratio of crystal parts in the vicinity of the surface of the oxide semiconductor film may be higher in the vicinity of the surface. C
When an impurity is added to the AAC-OS film, the crystal part in a region to which the impurity is added becomes amorphous in some cases.
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形
成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。
なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
Since the c-axis of the crystal part included in the CAAC-OS film is aligned in a direction parallel to the normal vector of the formation surface of the CAAC-OS film or the normal vector of the surface, the shape of the CAAC-OS film (formation surface) Depending on the cross-sectional shape of the surface or the cross-sectional shape of the surface).
Note that the c-axis direction of the crystal part is parallel to the normal vector of the surface where the CAAC-OS film is formed or the normal vector of the surface. The crystal part is formed by film formation or by performing crystallization treatment such as heat treatment after film formation.
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
In a transistor using a CAAC-OS film, change in electrical characteristics due to irradiation with visible light or ultraviolet light is small. Therefore, the transistor has high reliability.
CAAC−OS膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い
、スパッタ法によって成膜することができる。当該スパッタ用ターゲットにイオンが衝突
すると、スパッタ用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平
行な面を有する平板状またはペレット状のスパッタ粒子として剥離することがある。この
場合、当該平板状のスパッタ粒子が、結晶状態を維持したまま基板に到達することで、C
AAC−OS膜を成膜することができる。
The CAAC-OS film can be formed by a sputtering method using a polycrystalline oxide semiconductor sputtering target, for example. When ions collide with the sputtering target, the crystal region included in the sputtering target is cleaved from the ab plane, and may be separated as flat or pellet-like sputtered particles having a plane parallel to the ab plane. is there. In this case, the flat sputtered particles reach the substrate while maintaining the crystalline state, so that C
An AAC-OS film can be formed.
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。 In order to form the CAAC-OS film, the following conditions are preferably applied.
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物(水素、水、二酸化炭素および窒素など)を低
減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−80
℃以下、好ましくは−100℃以下である成膜ガスを用いる。
By reducing the mixing of impurities during film formation, the crystal state can be prevented from being broken by impurities. For example, impurities (hydrogen, water, carbon dioxide, nitrogen, and the like) existing in the deposition chamber may be reduced. In addition, impurities in the deposition gas may be reduced. Specifically, dew point is -80
A film forming gas having a temperature not higher than ° C., preferably not higher than −100 ° C. is used.
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレー
ションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは2
00℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状
のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒
子の平らな面が基板に付着する。
Further, by increasing the substrate heating temperature during film formation, migration of sputtered particles occurs after reaching the substrate. Specifically, the substrate heating temperature is 100 ° C. or higher and 740 ° C. or lower, preferably 2
The film is formed at a temperature between 00 ° C. and 500 ° C. By increasing the substrate heating temperature during film formation, when flat sputtered particles reach the substrate, migration occurs on the substrate, and the flat surface of the sputtered particles adheres to the substrate.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
In addition, it is preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing electric power. The oxygen ratio in the film forming gas is 30% by volume or more, preferably 100%.
Volume%.
スパッタリング用ターゲットの一例として、In−Ga−Zn−O化合物ターゲットに
ついて以下に示す。
As an example of the sputtering target, an In—Ga—Zn—O compound target is described below.
InOX粉末、GaOY粉末およびZnOZ粉末を所定のモル数で混合し、加圧処理後
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn−O化合物ターゲットとする。なお、X、YおよびZは任意の正数である。ここで
、粉末の種類、およびその混合するモル数比は、作製するスパッタリング用ターゲットに
よって適宜変更すればよい。
In-Ga which is polycrystalline by mixing InO X powder, GaO Y powder and ZnO Z powder in a predetermined number of moles, and after heat treatment at a temperature of 1000 ° C. or higher and 1500 ° C. or lower.
—Zn—O compound target. X, Y and Z are arbitrary positive numbers. Here, the kind of powder and the mole number ratio to be mixed may be appropriately changed depending on the sputtering target to be produced.
次に、第1の加熱処理を行うこがと好ましい。第1の加熱処理は、250℃以上650
℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を10ppm以上含む雰囲気、または減圧状態で行えばよい。また、第1の加熱処理の雰
囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを
10ppm以上含む雰囲気で行ってもよい。第1の加熱処理によって、酸化物半導体層1
06の結晶性を高め、さらに酸化物絶縁膜104、および酸化物半導体層106から水素
や水などの不純物を除去することができる。なお、酸化物半導体層106を形成するエッ
チングの前に第1の加熱工程を行ってもよい。
Next, it is preferable to perform the first heat treatment. The first heat treatment is performed at 250 ° C. or higher and 650 ° C.
It may be performed at a temperature of not higher than ° C., preferably not lower than 300 ° C. and not higher than 500 ° C., in an inert gas atmosphere, an atmosphere containing an oxidizing gas of 10 ppm or higher, or in a reduced pressure state. The atmosphere of the first heat treatment may be performed in an atmosphere containing 10 ppm or more of an oxidizing gas in order to supplement desorbed oxygen after heat treatment in an inert gas atmosphere. By the first heat treatment, the
The crystallinity of 06 can be increased and impurities such as hydrogen and water can be removed from the
次に、酸化物半導体層106上に第1のソース電極層108aおよび第1のドレイン電
極層108bとなる第1の導電膜108を形成する(図2(B)参照)。第1の導電膜1
08としては、Al、Cr、Cu、Ta、Ti、Mo、W、またはこれらを主成分とする
合金材料を用いることができる。例えば、スパッタリング法などにより100nmのタン
グステン膜を形成する。
Next, the first
As 08, Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy material containing these as a main component can be used. For example, a 100 nm tungsten film is formed by sputtering or the like.
次に、第1の導電膜108上にレジストマスク190a、190bを形成する(図2(
C)参照)。
Next, resist
C)).
次に、レジストマスク190a、190bをマスクとして、第1の導電膜108を酸化
物半導体層106上で分断するようにエッチングし、第1のソース電極層108aおよび
第1のドレイン電極層108bを形成した後、レジストマスク190a、190bを除去
する(図2(C)参照)。
Next, using the resist
このとき、第1の導電膜108のオーバーエッチングによって、図2(D)に示すよう
に酸化物半導体層106の一部がエッチングされた形状となる。ただし、第1の導電膜1
08と酸化物半導体層106のエッチングの選択比が大きい場合は、酸化物半導体層10
6がほとんどエッチングされない形状となる。
At this time, a part of the
When the etching selectivity between 08 and the
6 has a shape that is hardly etched.
また、第1の導電膜108のオーバーエッチングによって、図2(D)に示すように酸
化物絶縁膜104の一部、より具体的には第1のソース電極層108aおよび第1のドレ
イン電極層108b外周がエッチングされた形状となる。
Further, by over-etching the first
次に、酸化物半導体層106、第1のソース電極層108aおよび第1のドレイン電極
層108b上に、第2のソース電極層110aおよび第2のドレイン電極層110bとな
る第2の導電膜110を形成する(図3(A)参照)。第2の導電膜としては、窒化タン
タル、窒化チタンなどの導電性窒化物、またはルテニウム、あるいはこれらを主成分とす
る合金材料を用いることができる。例えば、スパッタリング法などにより20nmの窒化
タンタル膜を形成する。
Next, the second
次に、第2の導電膜110を分断するようにエッチングし、第2のソース電極層110
aおよび第2のドレイン電極層110bを形成する(図3(B)参照)。このとき、図3
(B)に示す形状のように、酸化物半導体層106の一部がエッチングされた形状として
もよい。また、図示しないが、第2のソース電極層110aおよび第2のドレイン電極層
110bのエッチングの際に、酸化物絶縁膜104の一部、より具体的には第2のソース
電極層110aおよび第2のドレイン電極層110bの外周がエッチングされた形状とし
てもよい。
Next, the second
a and the second
A shape in which part of the
なお、チャネル長(第2のソース電極層110aと第2のドレイン電極層110bとの
間)が極短いトランジスタを形成する場合は、まず、第1のソース電極層108aおよび
第1のドレイン電極層108bを覆うような形状に第2の導電膜110をエッチングし、
その後、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い
、エッチングすることによって、第2のソース電極層110aおよび第2のドレイン電極
層110bを形成することができる。なお、当該レジストマスクとしては、ポジ型レジス
トを用いれば、露光領域を最小限にすることができ、スループットを向上させることがで
きる。このような方法を用いれば、チャネル長を30nm以下とするトランジスタを形成
することができる。
Note that in the case of forming a transistor with an extremely short channel length (between the second
Thereafter, resist mask processing is performed using a method suitable for thin line processing such as electron beam exposure, and etching is performed, whereby the second
次に、第2の加熱処理を行うことが好ましい。第2の加熱処理は、第1の加熱処理と同
様の条件で行うことができる。第2の加熱処理により、酸化物半導体層106から、さら
に水素や水などの不純物を除去することができる。
Next, it is preferable to perform the second heat treatment. The second heat treatment can be performed under conditions similar to those of the first heat treatment. By the second heat treatment, impurities such as hydrogen and water can be further removed from the
次に、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極層110aおよ
び第2のドレイン電極層110b上にゲート絶縁膜112を形成する。ゲート絶縁膜11
2には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化
酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸
化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなど
を用いることができる。なお、ゲート絶縁膜112は、上記材料の積層であってもよい。
ゲート絶縁膜112は、スパッタリング法、CVD法、MBE法、ALD法またはPLD
法などを用いて形成することができる。
Next, the
2 includes aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide. be able to. Note that the
The
It can be formed using a method or the like.
また、ゲート絶縁膜112は、形成後に連続して加熱処理を行うと好ましい。例えば、
ゲート絶縁膜112をPE−CVD装置で成膜し、真空中で連続して加熱処理を行う。該
加熱処理は、ゲート絶縁膜112膜中から、水素、水分等を除去することができる。該加
熱処理を行うことによって、脱水または脱水素化された緻密なゲート絶縁膜112を形成
することができる。
The
The
そして、加熱処理後、ゲート絶縁膜112に、イオン注入法、イオンドーピング法、プラ
ズマイマージョンイオンインプランテーション法などを用いて酸素を注入する(図3(C
)参照)。酸素を注入することによって、ゲート絶縁膜112に過剰な酸素を含有させる
ことができる。図3(C)では、酸素120をゲート絶縁膜112に注入する模式図を示
す。酸素120には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン(分子
イオン、クラスタイオンを含む)、のいずれかが含まれている。なお、ゲート絶縁膜11
2に酸素を注入する工程は、ゲート絶縁膜112の形成後であれば特に限定されず、ゲー
ト電極形成後に行ってもよいし、保護絶縁膜形成後に行ってもよい。
After the heat treatment, oxygen is implanted into the
)reference). By injecting oxygen, the
The step of injecting oxygen into 2 is not particularly limited as long as it is after the
次に、ゲート絶縁膜112上にゲート電極層114となる第3の導電膜113を形成し
、その後所望の領域にレジストマスク192を形成する(図3(D)参照)。第3の導電
膜113としては、Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag
、Ta、W、またはこれらを主成分とする合金材料を用いることができる。第3の導電膜
113は、スパッタリング法などにより形成することができる。
Next, a third
, Ta, W, or an alloy material containing these as a main component can be used. The third
次に、第3の導電膜113をエッチングし、ゲート電極層114を形成した後、レジス
トマスク192を除去する(図4(A)参照)。
Next, after the third
次に、ゲート絶縁膜112、およびゲート電極層114上に保護絶縁膜116を形成す
る。保護絶縁膜116としては、酸素の拡散または移動が少ない材料を用いると良い。ま
た、保護絶縁膜116は、膜中に水素の含有量が少ない材料を用いると良い。保護絶縁膜
116中の水素の含有量としては、好ましくは5×1019cm−3未満、さらに好まし
くは5×1018cm−3未満とする。保護絶縁膜116中の水素の含有量を上記数値と
することによって、トランジスタのオフ電流を低くすることができる。
Next, the protective
例えば、保護絶縁膜116としては、窒化シリコン膜、窒化酸化シリコン膜を用いると
よい。また、保護絶縁膜116は、スパッタリング法、CVD法、MBE法、ALD法ま
たはPLD法を用いて形成することができる。とくに、保護絶縁膜116は、スパッタリ
ング法を用いて窒化シリコン膜を形成すると、膜中の水、水素の含有量が少ないため、好
ましい。
For example, as the protective
保護絶縁膜116の形成後、ゲート絶縁膜112に、イオン注入法、イオンドーピング
法、プラズマイマージョンイオンインプランテーション法などを用いて酸素120を注入
する(図4(B)参照)。ここでの酸素の注入は、保護絶縁膜116を通過させて行う。
また、酸素の注入は、ゲート絶縁膜112の形成後であれば回数も特に限定されず、ゲー
ト電極層114の形成後に行ってもよいし、さらに保護絶縁膜116の形成後に行っても
よい。
After the protective
The number of oxygen implantations is not particularly limited as long as it is after the
また、ゲート絶縁膜112形成後の1回と保護絶縁膜116の形成後の1回と合計2回行
う必要はなく、いずれか一方のみでよい。
In addition, it is not necessary to perform the process twice in total, once after the
また、酸素の注入は、基板の全面を一度に処理してもよいし、例えば、線状のイオンビー
ムを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対
的に移動(スキャン)させることで、ゲート絶縁膜112全面に酸素120を導入するこ
とができる。
In addition, oxygen implantation may be performed on the entire surface of the substrate at once, or for example, a linear ion beam may be used. In the case of using a linear ion beam,
酸素120の供給ガスとしては、Oを含有するガスを用いればよく、例えば、O2ガス、
N2Oガス、CO2ガス、COガス、NO2ガス等を用いることができる。なお、酸素の
供給ガスに希ガス(例えばAr)を含有させてもよい。
As a supply gas of
N 2 O gas, CO 2 gas, CO gas, NO 2 gas, or the like can be used. Note that a rare gas (eg, Ar) may be included in the oxygen supply gas.
また、例えば、イオン注入法で酸素の導入を行う場合、酸素120のドーズ量は1×10
13ions/cm2以上5×1016ions/cm2以下とするのが好ましい。例え
ば、組成がSiOx(x>0)で表現される酸化シリコンを用いる場合、単結晶の酸化シ
リコンはSiO2であるので、過剰な酸素を含む絶縁膜のxは2を超えることが好ましい
。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、ゲート絶縁膜112
の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適宜制御すれば
よい。
For example, when oxygen is introduced by an ion implantation method, the dose of
It is preferable that it is 13 ions / cm 2 or more and 5 × 10 16 ions / cm 2 or less. For example, in the case where silicon oxide whose composition is expressed by SiO x (x> 0) is used, since the single crystal silicon oxide is SiO 2 , x of the insulating film containing excess oxygen is preferably more than 2. Note that the region containing oxygen in excess of the stoichiometric composition is the
As long as it exists in a part of Note that the depth of oxygen implantation may be appropriately controlled depending on the implantation conditions.
次に、第3の加熱処理を行うことが好ましい。第3の加熱処理は、第1の加熱処理と同
様の条件で行うことができる。第3の加熱処理により、酸化物絶縁膜104、ゲート絶縁
膜112から酸素が放出されやすくなり、酸化物半導体層106の酸素欠損を低減するこ
とができる。
Next, it is preferable to perform a third heat treatment. The third heat treatment can be performed under conditions similar to those of the first heat treatment. By the third heat treatment, oxygen is easily released from the
以上の工程で、図1及び図4(C)に示すトランジスタ150を作製することができる
。
Through the above process, the
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態3)
本実施の形態では、実施の形態1で説明したトランジスタとは異なる構造のトランジス
タについて図5および図6を用いて説明する。
(Embodiment 3)
In this embodiment, a transistor having a structure different from that of the transistor described in
図5(A)、(B)、(C)は、本発明の一態様のトランジスタの上面図および断面図
である。図5(A)はトランジスタの上面図を示し、図5(B)は、図5(A)に示す一
点鎖線X2−Y2の断面に相当する。また、図5(C)は、図5(A)に示す一点鎖線V
2−W2の断面に相当する。なお、図5(A)の上面図では、図の明瞭化のために一部の
要素を透過、または省いて図示している。また、実施の形態1で示すトランジスタと、同
一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略
する。
FIGS. 5A, 5B, and 5C are a top view and cross-sectional views of a transistor of one embodiment of the present invention. FIG. 5A illustrates a top view of the transistor, and FIG. 5B corresponds to a cross section taken along dashed-dotted line X2-Y2 in FIG. FIG. 5C shows a one-dot chain line V shown in FIG.
It corresponds to a cross section of 2-W2. Note that in the top view of FIG. 5A, some elements are illustrated as transparent or omitted for clarity. Further, the same portions as those of the transistor described in
図5(A)、(B)、(C)に示すトランジスタ152は、基板102上に形成された
酸化物絶縁膜104と、酸化物絶縁膜104上に形成された酸化物半導体層106と、酸
化物半導体層106上に形成された第1のソース電極層108aおよび第1のドレイン電
極層108bと、第1のソース電極層108aおよび第1のドレイン電極層108bのそ
れぞれの上に形成された第2のソース電極層110aおよび第2のドレイン電極層110
bと、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極層110a、およ
び第2のドレイン電極層110b上に形成されたゲート絶縁膜112と、ゲート絶縁膜1
12上に形成され、酸化物半導体層106と重畳する位置に形成されたゲート電極層11
4と、ゲート絶縁膜112、およびゲート電極層114上に形成された保護絶縁膜116
と、を有する。なお、保護絶縁膜116の上部に他の絶縁層または配線等を形成してもよ
い。
5A, 5B, and 5C includes an
b, the
12 and the gate electrode layer 11 formed at a position overlapping with the
4, the protective
And having. Note that another insulating layer, a wiring, or the like may be formed over the protective
本実施の形態に示すトランジスタ152は、実施の形態1に示すトランジスタ150と
異なる点として、第1ソース電極層168a、および第1のドレイン電極層168bの形
状が異なる。なお第1のソース電極層168a、および第1のドレイン電極層168bの
上方に形成される第2のソース電極層110a、第2のドレイン電極層110b、ゲート
絶縁膜112、ゲート電極層114、保護絶縁膜116も第1のソース電極層168a、
および第2のドレイン電極層168bの形状に合わせた形状となる。
The
The shape of the second
第1のソース電極層168a、および第1のドレイン電極層168bを図5に示すよう
な階段状の形状とすることで、第2のソース電極層110a、第2のドレイン電極層11
0b、およびゲート絶縁膜112の被覆性を良好にすることができる。また、ゲート絶縁
膜112の被覆性が良好となることで、酸化物絶縁膜104から放出される酸素が、ゲー
ト絶縁膜112を介して酸化物半導体層106のチャネルとなる上側へ拡散または移動し
やすい構造となる。
By forming the first
The coverage of 0b and the
ここで、図6を用いてトランジスタ152の作製方法について説明を行う。
Here, a method for manufacturing the
図2(C)に示すトランジスタ150の作製方法と同様の作製方法にて、図6(A)に
示す工程まで形成する(図6(A)参照)。なお、図6(A)と図2(C)に示す断面構
造は同一である。
The transistor is formed up to the process illustrated in FIG. 6A by a manufacturing method similar to that of the
次に、レジストマスク190a、190bを用いて、第1の導電膜108をエッチング
し第1のソース電極層108a、および第1のドレイン電極層108bを形成する(図6
(B)参照)。
Next, the first
(See (B)).
次に、レジストマスク190a、190bをアッシングによって、レジストマスクを後
退または縮小させることによって、レジストマスク194a、194bを形成する(図6
(C)参照)。
Next, the resist
(See (C)).
次に、レジストマスク194a、194bを用いて、第1のソース電極層108a、お
よび第1のドレイン電極層108bをエッチングすることによって、第1のソース電極層
168a、および第1のドレイン電極層168bを形成する(図6(D)参照)。
Next, the first
このように、アッシングによってレジストマスクを後退または縮小させる工程とエッチ
ングの工程を交互に複数回行うことで、第1のソース電極層168a、および第1のドレ
イン電極層168bの端部の形状を階段状に形成することができる。
In this manner, the shape of the end portions of the first
なお、これ以降の工程については、先の実施の形態に示すトランジスタ150と同様の
作製工程を行うことで、本実施の形態に示すトランジスタ152を作製することができる
。
Note that in the subsequent steps, the
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。
The above is the transistor of one embodiment of the present invention, and the structure of the transistor can suppress an increase in oxygen vacancies in the oxide semiconductor layer. In particular, the transistor
Oxygen can be supplied from the oxide insulating film in contact with the oxide semiconductor layer and the gate insulating film into the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態4)
本実施の形態では、実施の形態1で説明したトランジスタとは異なる構造のトランジス
タについて図7および図8を用いて説明する。
(Embodiment 4)
In this embodiment, a transistor having a structure different from that of the transistor described in
図7(A)、(B)、(C)、(D)は、本発明の一態様のトランジスタの上面図およ
び断面図である。図7(A)はトランジスタの上面図を示し、図7(B)は、図7(A)
に示す一点鎖線X3−Y3の断面に相当する。また、図7(C)は、図7(A)に示す一
点鎖線V3−W3の断面に相当する。また、図7(D)は、図7(B)に示すトランジス
タの各構成の幅を示す図である。なお、図7(A)の上面図では、図の明瞭化のために一
部の要素を透過、または省いて図示している。また、実施の形態1で示すトランジスタと
、同一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は
省略する。
7A, 7B, 7C, and 7D are a top view and cross-sectional views of a transistor of one embodiment of the present invention. 7A shows a top view of the transistor, and FIG. 7B shows a top view of the transistor in FIG.
Corresponds to the cross section of the alternate long and short dash line X3-Y3. FIG. 7C corresponds to a cross section taken along dashed-dotted line V3-W3 in FIG. FIG. 7D illustrates the width of each structure of the transistor illustrated in FIG. 7B. Note that in the top view of FIG. 7A, some elements are illustrated as transparent or omitted for the sake of clarity. Further, the same portions as those of the transistor described in
図7(A)、(B)、(C)、(D)に示すトランジスタ154は、基板102上に形
成された酸化物絶縁膜104と、酸化物絶縁膜104上に形成された酸化物半導体層10
6と、酸化物半導体層106上に形成された第1のソース電極層108aおよび第1のド
レイン電極層108bと、第1のソース電極層108aおよび第1のドレイン電極層10
8bのそれぞれの上に形成された第2のソース電極層110aおよび第2のドレイン電極
層110bと、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極層110
a、および第2のドレイン電極層110b上に形成されたゲート絶縁膜112と、ゲート
絶縁膜112上に形成され、酸化物半導体層106と重畳する位置に形成されたゲート電
極層174と、ゲート絶縁膜112、およびゲート電極層174上に形成された保護絶縁
膜116と、を有する。なお、保護絶縁膜116の上部に他の絶縁層または配線等を形成
してもよい。
A
6, the first
8b, the second
a, a
本実施の形態に示すトランジスタ154は、実施の形態1に示すトランジスタ150と
異なる点として、ゲート電極層174の形状が異なる。トランジスタ150においては、
ゲート電極層114は、第1のソース電極層108a、第1のドレイン電極層108b、
第2のソース電極層110a、および第2のドレイン電極層110bと重畳する位置に設
けられているが、本実施の形態に示すトランジスタ154においては、第2のソース電極
層110a、および第2のドレイン電極層110bと重畳する位置に設けられた構造であ
る。換言すると、第1のソース電極層108a、および第1のドレイン電極層108bと
重畳する位置には、ゲート電極層174が設けられない構造である。
The
The
The
ここで、図7(D)に示す断面図を用いて、各構成の間隔について説明を行う。 Here, intervals between the components are described with reference to a cross-sectional view illustrated in FIG.
第1のソース電極層108aと第1のドレイン電極層108bとの間隔(L1)は、0
.8μm以上、好ましくは1.0μm以上とする。L1が0.8μmより小さいとチャネ
ル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特
性が低下する可能性がある。
The distance (L1) between the first
. The thickness is 8 μm or more, preferably 1.0 μm or more. If L1 is smaller than 0.8 μm, the influence of oxygen vacancies generated in the channel formation region cannot be eliminated, and the electrical characteristics of the transistor may be deteriorated.
一方、第2のソース電極層110aと第2のドレイン電極層110bとの間隔(L2)
は、L1より小さい値とすることができ、例えば、30nm以下としても良好なトランジ
スタの電気特性を得ることができる。
On the other hand, the distance (L2) between the second
Can be a value smaller than L1, for example, good electrical characteristics of a transistor can be obtained even when the thickness is 30 nm or less.
ゲート電極層114の幅をL0とするとき、L1≧L0≧L2(L0はL2以上L1以
下)とすることで、ゲート−ドレイン間およびゲート−ソース間の寄生容量を極力小さく
することができ、トランジスタの周波数特性を向上することができる。なお、良好なトラ
ンジスタの電気特性を得るには、L0−L2を2nm以上20nm以下、L1−L2を2
0nm以上1μm以下とすることが好ましい。
When the width of the
The thickness is preferably 0 nm or more and 1 μm or less.
ただし、高い周波数特性を必要としないトランジスタにおいては、図1(B)に示すよ
うに、L0≧L1≧L2(L1はL2以上L0以下)としてもよい。このような構造では
、ゲート電極形成時の工程の難易度を低減させることができる。
However, in a transistor that does not require high frequency characteristics, L0 ≧ L1 ≧ L2 (L1 is L2 or more and L0 or less) may be used, as shown in FIG. In such a structure, the difficulty of the process at the time of forming the gate electrode can be reduced.
また、酸化物半導体層106の幅をL3とし、トランジスタ150の幅をL4とすると
き、L3は1μm未満、L4は1μm以上2.5μm以下とすることが好ましい。L3お
よびL4を上記数値とすることによって、トランジスタの微細化を図ることができる。
When the width of the
ここで、図8を用いてトランジスタ154の作製方法について説明を行う。
Here, a method for manufacturing the
図3(D)に示すトランジスタ150の作製方法と同様の作製方法にて、図8(A)に
示す工程まで形成する(図8(A)参照)。なお、図3(D)に示す断面と、図8(A)
に示す断面において、レジストマスク196の形状が異なる。
The transistor is formed up to the process illustrated in FIG. 8A by a manufacturing method similar to that of the
The shape of the resist
なお、レジストマスク196は、フォトリソグラフィ法などによって形成されたマスク
に、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい
。スリミング処理としては、例えば、ラジカル状態の酸素(酸素ラジカル)などを用いる
アッシング処理を適用することができる。スリミング処理の結果、フォトリソグラフィ法
などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1/2以下、よ
り好ましくは1/3以下の線幅まで微細化することが可能である。例えば、線幅は、20
nm以上2000nm以下、好ましくは50nm以上350nm以下とすることができる
。
Note that the resist
The thickness can be set in the range from nm to 2000 nm, preferably from 50 nm to 350 nm.
次に、レジストマスク196を用いて、第3の導電膜113をエッチングしゲート電極
層174を形成する(図8(B)参照)。
Next, the third
なお、これ以降の工程については、先の実施の形態に示すトランジスタ150と同様の
作製工程を行うことで、本実施の形態に示すトランジスタ154を作製することができる
。
Note that for the subsequent steps, the
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。
The above is the transistor of one embodiment of the present invention, and the structure of the transistor can suppress an increase in oxygen vacancies in the oxide semiconductor layer. In particular, the transistor
Oxygen can be supplied from the oxide insulating film in contact with the oxide semiconductor layer and the gate insulating film into the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態5)
本実施の形態では、実施の形態1で説明したトランジスタとは異なる構造のトランジス
タについて図9および図10を用いて説明する。
(Embodiment 5)
In this embodiment, a transistor having a structure different from that of the transistor described in
まず、図9に示すトランジスタ156について説明を行う。
First, the
図9(A)、(B)、(C)は、本発明の一態様のトランジスタの上面図および断面図
である。図9(A)はトランジスタの上面図を示し、図9(B)は、図9(A)に示す一
点鎖線X4−Y4の断面に相当する。また、図9(C)は、図9(A)に示す一点鎖線V
4−W4の断面に相当する。なお、図9(A)の上面図では、図の明瞭化のために一部の
要素を透過、または省いて図示している。また、実施の形態1で示すトランジスタと、同
一部分または同様の機能を有する部分には同一の符号を用い、その繰り返しの説明は省略
する。
9A, 9B, and 9C are a top view and cross-sectional views of a transistor of one embodiment of the present invention. 9A illustrates a top view of the transistor, and FIG. 9B corresponds to a cross section taken along dashed-dotted line X4-Y4 in FIG. 9A. Further, FIG. 9C shows a one-dot chain line V shown in FIG.
It corresponds to a cross section of 4-W4. Note that in the top view of FIG. 9A, some elements are illustrated as transparent or omitted for the sake of clarity. Further, the same portions as those of the transistor described in
図9(A)、(B)、(C)に示すトランジスタ156は、基板102上に形成された
酸化物絶縁膜104と、酸化物絶縁膜104上に形成された酸化物半導体層106と、酸
化物半導体層106上に形成された第1のソース電極層168aおよび第1のドレイン電
極層168bと、第1のソース電極層168aおよび第1のドレイン電極層168bのそ
れぞれの上に形成された第2のソース電極層110aおよび第2のドレイン電極層110
bと、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極層110a、およ
び第2のドレイン電極層110b上に形成されたゲート絶縁膜112と、ゲート絶縁膜1
12上に形成され、酸化物半導体層106と重畳する位置に形成されたゲート電極層17
4と、ゲート絶縁膜112、およびゲート電極層174上に形成された保護絶縁膜116
と、を有する。なお、保護絶縁膜116の上部に他の絶縁層または配線等を形成してもよ
い。
A
b, the
12 and a
4, the
And having. Note that another insulating layer, a wiring, or the like may be formed over the protective
本実施の形態に示すトランジスタ156は、実施の形態1に示すトランジスタ150と
異なる点として、第1ソース電極層168a、および第1のドレイン電極層168bの形
状、ならびにゲート電極層174の形状が異なる。なお第1のソース電極層168a、お
よび第1のドレイン電極層168bの上方に形成される第2のソース電極層110a、第
2のドレイン電極層110b、ゲート絶縁膜112、ゲート電極層174、保護絶縁膜1
16も第1のソース電極層168a、および第2のドレイン電極層168bの形状に合わ
せた形状となる。
The
16 also has a shape that matches the shape of the first
また、トランジスタ150においては、ゲート電極層114は、第1のソース電極層1
08a、第1のドレイン電極層108b、第2のソース電極層110a、および第2のド
レイン電極層110bと重畳する位置に設けられているが、本実施の形態に示すトランジ
スタ156においては、第2のソース電極層110a、および第2のドレイン電極層11
0bと重畳する位置に設けられた構造である。換言すると、第1のソース電極層108a
、および第1のドレイン電極層108bと重畳する位置には、ゲート電極層174が設け
られない構造である。
In the
08a, the first
It is a structure provided at a position overlapping 0b. In other words, the first
In addition, the
その他の構成については、先の実施の形態に示すトランジスタ152、およびトランジ
スタ154の作製方法を参考にすることで本実施の形態に示すトランジスタ156を形成
することができる。
For other structures, the
次に、図10に示すトランジスタ158について、説明を行う。
Next, the
図10(A)、(B)、(C)に示すトランジスタ158は、基板102上に形成され
た酸化物絶縁膜104と、酸化物絶縁膜104上に形成された酸化物半導体層106と、
酸化物半導体層106上に形成された第1のソース電極層178aおよび第1のドレイン
電極層178bと、第1のソース電極層178aおよび第1のドレイン電極層178bの
それぞれの上に形成された第2のソース電極層180aおよび第2のドレイン電極層18
0bと、酸化物絶縁膜104、酸化物半導体層106、第2のソース電極層180a、お
よび第2のドレイン電極層180b上に形成されたゲート絶縁膜112と、ゲート絶縁膜
112上に形成され、酸化物半導体層106と重畳する位置に形成されたゲート電極層1
74と、ゲート絶縁膜112、およびゲート電極層174上に形成された保護絶縁膜11
6と、を有する。なお、保護絶縁膜116の上部に他の絶縁層または配線等を形成しても
よい。
10A, 10B, and 10C includes an
Formed on each of the first
0b, the
74, the protective insulating film 11 formed on the
6. Note that another insulating layer, a wiring, or the like may be formed over the protective
本実施の形態に示すトランジスタ158は、実施の形態1に示すトランジスタ150と
異なる点として、第1ソース電極層178a、第1のドレイン電極層178b、第2のソ
ース電極層180a、および第2のドレイン電極層180bの形状、ならびにゲート電極
層174の形状が異なる。なお第1のソース電極層178a、および第1のドレイン電極
層178bの上方に形成される第2のソース電極層180a、第2のドレイン電極層18
0b、ゲート絶縁膜112、ゲート電極層174、保護絶縁膜116も第1のソース電極
層178a、および第2のドレイン電極層178bの形状に合わせた形状となる。
The
0b, the
第1のソース電極層178a、および第1のドレイン電極層178bを図10に示す形
状とすることで、第2のソース電極層180a、第2のドレイン電極層180b、および
ゲート絶縁膜112の被覆性を良好にすることができる。
The first
また、第2のソース電極層180a、および第2のドレイン電極層180bは、チャネ
ル長方向の断面(図10(B))において、第1のソース電極層178a、および第1の
ドレイン電極層178bよりも外側に設けられる。このように、第2のソース電極層18
0a、および第2のドレイン電極層180bは、少なくとも酸化物半導体層106のチャ
ネル長となる領域に設けられればよく、第1のソース電極層178a、および第1のドレ
イン電極層178bを覆っていない構造としてもよい。ただし、先の実施の形態に示すト
ランジスタのように、第1のソース電極層および第1のドレイン電極層を第2のソース電
極層および第2のドレイン電極層で覆うことによって、第1のソース電極層および第2の
ドレイン電極層の側面に酸素が拡散または移動する可能性が低減するため、酸化物絶縁膜
からゲート絶縁膜を介して、酸化物半導体層に好適に酸素を供給することができる。
The second
0a and the second
以上が本発明の一態様におけるトランジスタであり、当該トランジスタの構成は、酸化
物半導体層中の酸素欠損の増加を抑制することができる。とくに、当該トランジスタは、
酸化物半導体層に接する酸化物絶縁膜、およびゲート絶縁膜から酸化物半導体層中に酸素
を供給することができる。したがって、良好な電気特性を示すとともに長期信頼性の高い
半導体装置を提供することができる。
The above is the transistor of one embodiment of the present invention, and the structure of the transistor can suppress an increase in oxygen vacancies in the oxide semiconductor layer. In particular, the transistor
Oxygen can be supplied from the oxide insulating film in contact with the oxide semiconductor layer and the gate insulating film into the oxide semiconductor layer. Therefore, a semiconductor device that exhibits favorable electrical characteristics and high long-term reliability can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態6)
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置(記憶
装置)の一例を、図面を用いて説明する。
(Embodiment 6)
In this embodiment, an example of a semiconductor device (memory device) that uses a transistor which is one embodiment of the present invention, can hold stored data even when power is not supplied, and has no limit on the number of writing times. This will be described with reference to the drawings.
図11(A)に半導体装置の断面図、図11(B)に半導体装置の回路図をそれぞれ示
す。
FIG. 11A is a cross-sectional view of the semiconductor device, and FIG. 11B is a circuit diagram of the semiconductor device.
図11(A)および図11(B)に示す半導体装置は、下部に第1の半導体材料を用い
たトランジスタ3200を有し、上部に第2の半導体材料を用いたトランジスタ3202
および容量素子3204を有している。なお、トランジスタ3202としては、実施の形
態1乃至5で説明したトランジスタを用いることができ、本実施の形態では、実施の形態
1の図1に示すトランジスタ150を適用する例を示している。また、容量素子3204
は、一方の電極をトランジスタ3202のゲート電極、他方の電極をトランジスタ320
2のソース電極またはドレイン電極、誘電体をトランジスタ3202のゲート絶縁膜11
2と同じ材料を用いる構造とすることで、トランジスタ3202と同時に形成することが
できる。
A semiconductor device illustrated in FIGS. 11A and 11B includes a
And a
Has one electrode as the gate electrode of the
2 source electrode or drain electrode, and a dielectric as the gate insulating film 11 of the
2 can be formed at the same time as the
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど
)とし、第2の半導体材料を実施の形態1で説明した酸化物半導体とすることができる。
酸化物半導体以外の材料として、例えば結晶性シリコンを用いたトランジスタは、高速動
作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特
性により長時間の電荷保持を可能とする。
Here, it is desirable that the first semiconductor material and the second semiconductor material have different band gaps. For example, the first semiconductor material can be a semiconductor material other than an oxide semiconductor (such as silicon), and the second semiconductor material can be the oxide semiconductor described in
For example, a transistor using crystalline silicon as a material other than an oxide semiconductor can easily operate at high speed. On the other hand, a transistor including an oxide semiconductor can hold charge for a long time because of electrical characteristics with low off-state current.
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明
するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情
報を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタを用い
る他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構
成をここで示すものに限定する必要はない。
Note that although all the above transistors are described as n-channel transistors, it goes without saying that p-channel transistors can be used. Further, in addition to using the transistor described in
図11(A)におけるトランジスタ3200は、半導体材料(例えば、結晶性シリコン
など)を含む基板3000に設けられたチャネル形成領域と、チャネル形成領域を挟むよ
うに設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領
域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有す
る。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合がある
が、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、
トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電
極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層
との記載には、ソース領域が含まれうる。
A
In order to describe the connection relationship of the transistors, the source electrode layer and the drain electrode layer may be expressed including the source region and the drain region. That is, in this specification, the term “source electrode layer” can include a source region.
基板3000上にはトランジスタ3200を囲むように素子分離絶縁層3106が設け
られており、トランジスタ3200を覆うように酸化物絶縁膜3220が設けられている
。なお、素子分離絶縁層3106は、LOCOS(Local Oxidation o
f Silicon)や、STI(Shallow Trench Isolation
)などの素子分離技術を用いて形成することができる。
An element
f Silicon) and STI (Shallow Trench Isolation)
) Or the like.
例えば、結晶性シリコン基板を用いたトランジスタ3200は、高速動作が可能である
。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の
読み出しを高速に行うことができる。トランジスタ3202および容量素子3204の形
成前の処理として、トランジスタ3200を覆う酸化物絶縁膜3220にCMP処理を施
して、酸化物絶縁膜3220を平坦化すると同時にトランジスタ3200のゲート電極層
の上面を露出させる。
For example, the
酸化物絶縁膜3220上にはトランジスタ3202が設けられ、そのソース電極または
ドレイン電極の一方は延在して、容量素子3204の一方の電極として作用する。
A
図11(A)に示すトランジスタ3202は、酸化物半導体層にチャネルが形成される
トップゲート型トランジスタである。トランジスタ3202は、オフ電流が小さいため、
これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体
記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
A
By using this, the stored contents can be retained for a long time. In other words, since it is possible to obtain a semiconductor memory device that does not require a refresh operation or has a very low frequency of the refresh operation, power consumption can be sufficiently reduced.
また、トランジスタ3202と重畳するように酸化物絶縁膜3220を介して電極31
50が設けられている。当該電極に適切な電位を供給することで、トランジスタ3202
のしきい値電圧を制御することができる。また、トランジスタ3202の長期信頼性を高
めることができる。
Further, the electrode 31 is interposed through the
50 is provided. By supplying an appropriate potential to the electrode, the
Can be controlled. In addition, long-term reliability of the
図11(A)に示すように、トランジスタ3200とトランジスタ3202は重畳する
ように形成することができるため、その占有面積を低減することができる。したがって、
半導体装置の集積度を高めることができる。
As illustrated in FIG. 11A, the
The degree of integration of the semiconductor device can be increased.
次に、図11(A)に対応する回路構成の一例を図11(B)に示す。 Next, an example of a circuit configuration corresponding to FIG. 11A is illustrated in FIG.
図11(B)において、第1の配線(1st Line)とトランジスタ3200のソ
ース電極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ3
200のドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd L
ine)とトランジスタ3202のソース電極層またはドレイン電極層の一方とは、電気
的に接続され、第4の配線(4th Line)と、トランジスタ3202のゲート電極
層とは、電気的に接続されている。そして、トランジスタ3200のゲート電極層と、ト
ランジスタ3202のソース電極層またはドレイン電極層の一方は、容量素子3204の
電極の他方と電気的に接続され、第5の配線(5th Line)と、容量素子3204
の電極の他方は電気的に接続されている。
In FIG. 11B, the first wiring (1st Line) and the source electrode layer of the
The drain electrode layer 200 is electrically connected. Also, the third wiring (3rd L
ine) and one of the source electrode layer and the drain electrode layer of the
The other electrode is electrically connected.
図11(B)に示す半導体装置では、トランジスタ3200のゲート電極層の電位が保
持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能
である。
In the semiconductor device illustrated in FIG. 11B, information can be written, held, and read as follows by utilizing the feature that the potential of the gate electrode layer of the
情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジス
タ3202がオン状態となる電位にして、トランジスタ3202をオン状態とする。これ
により、第3の配線の電位が、トランジスタ3200のゲート電極層、および容量素子3
204に与えられる。すなわち、トランジスタ3200のゲート電極層には、所定の電荷
が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lo
wレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後
、第4の配線の電位を、トランジスタ3202がオフ状態となる電位にして、トランジス
タ3202をオフ状態とすることにより、トランジスタ3200のゲート電極層に与えら
れた電荷が保持される(保持)。
Information writing and holding will be described. First, the potential of the fourth wiring is set to a potential at which the
204. That is, predetermined charge is supplied to the gate electrode layer of the transistor 3200 (writing). Here, a charge giving two different potential levels (hereinafter referred to as Lo)
Any one of w-level charge and high-level charge) is given. After that, the potential of the fourth wiring is set to a potential at which the
トランジスタ3202のオフ電流は極めて小さいため、トランジスタ3200のゲート
電極層の電荷は長時間にわたって保持される。
Since the off-state current of the
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ3200のゲ
ート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トラ
ンジスタ3200をnチャネル型とすると、トランジスタ3200のゲート電極層にHi
ghレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ3
200のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vt
h_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ32
00を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって
、第5の配線の電位をVth_HとVth_Lの中間の電位V0とすることにより、トラ
ンジスタ3200のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにお
いて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vt
h_H)となれば、トランジスタ3200は「オン状態」となる。Lowレベル電荷が与
えられていた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジ
スタ3200は「オフ状態」のままである。このため、第2の配線の電位を判別すること
で、保持されている情報を読み出すことができる。
Next, reading of information will be described. When an appropriate potential (readout potential) is applied to the fifth wiring in a state where a predetermined potential (constant potential) is applied to the first wiring, according to the amount of charge held in the gate electrode layer of the
The apparent threshold V th_H when the gh level charge is applied is the same as that of the
Apparent threshold V t when low level charge is applied to the 200 gate electrode layers
This is because it becomes lower than h_L . Here, the apparent threshold voltage is the transistor 32.
A potential of the fifth wiring necessary to turn 00 into an “on state” is assumed. Therefore, by setting the potential of the fifth wiring to a potential V 0 that is intermediate between V th_H and V th_L , the charge given to the gate electrode layer of the
h_H ), the
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状
態にかかわらずトランジスタ3200が「オフ状態」となるような電位、つまり、Vth
_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわ
らずトランジスタ3200が「オン状態」となるような電位、つまり、Vth_Lより大
きい電位を第5の配線に与えればよい。
Note that in the case of using memory cells arranged in an array, it is necessary to read only information of a desired memory cell. In the case where information is not read out in this manner, a potential at which the
A potential smaller than _H may be supplied to the fifth wiring. Alternatively , a potential that turns on the
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)で
あっても、長期にわたって記憶内容を保持することが可能である。
In the semiconductor device described in this embodiment, stored data can be held for an extremely long time by using a transistor with an extremely small off-state current that uses an oxide semiconductor for a channel formation region. That is, the refresh operation is not necessary or the frequency of the refresh operation can be extremely low, so that power consumption can be sufficiently reduced. In addition, stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
In addition, in the semiconductor device described in this embodiment, high voltage is not required for writing data,
There is no problem of deterioration of the element. For example, unlike the conventional nonvolatile memory, it is not necessary to inject electrons into the floating gate or extract electrons from the floating gate, so that there is no problem of deterioration of the gate insulating film. That is, in the semiconductor device according to the disclosed invention, there is no limit to the number of rewritable times that is a problem in the conventional nonvolatile memory,
Reliability is dramatically improved. Further, since data is written depending on the on / off state of the transistor, high-speed operation can be easily realized.
以上のように、微細化および高集積化を実現し、かつ高い電気的特性が付与された半導
体装置、および該半導体装置を提供することができる。
As described above, a semiconductor device that achieves miniaturization and high integration and is provided with high electrical characteristics, and the semiconductor device can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態7)
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない
状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につい
て、実施の形態6に示した構成と異なる半導体装置の説明を行う。
(Embodiment 7)
In this embodiment, a semiconductor device which uses a transistor which is one embodiment of the present invention, can hold stored data even when power is not supplied, and has no limit on the number of writing times is described in Embodiment 6. A description will be given of a semiconductor device different from the structure shown.
図12(A)は、半導体装置の回路構成の一例を示し、図12(B)は半導体装置の一
例を示す概念図である。なお、当該半導体装置に含まれるトランジスタ4162としては
、実施の形態1乃至5で説明したトランジスタを用いることができる。また、容量素子4
254は、実施の形態6で説明した容量素子3204と同様に、トランジスタ4162の
作製工程にて同時に作製することができる。
FIG. 12A illustrates an example of a circuit configuration of a semiconductor device, and FIG. 12B is a conceptual diagram illustrating an example of a semiconductor device. Note that as the
The transistor 254 can be manufactured at the same time in the manufacturing process of the
図12(A)に示す半導体装置において、ビット線BLとトランジスタ4162のソー
ス電極とは電気的に接続され、ワード線WLとトランジスタ4162のゲート電極とは電
気的に接続され、トランジスタ4162のドレイン電極と容量素子4254の一方の端子
とは電気的に接続されている。
In the semiconductor device illustrated in FIG. 12A, the bit line BL and the source electrode of the
次に、図12(A)に示す半導体装置(メモリセル4250)に、情報の書き込みおよ
び保持を行う場合について説明する。
Next, the case where data is written and held in the semiconductor device (memory cell 4250) illustrated in FIG.
まず、ワード線WLの電位を、トランジスタ4162がオン状態となる電位として、ト
ランジスタ4162をオン状態とする。これにより、ビット線BLの電位が、容量素子4
254の一方の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トラン
ジスタ4162がオフ状態となる電位として、トランジスタ4162をオフ状態とするこ
とにより、容量素子4254の一方の端子の電位が保持される(保持)。
First, the potential of the word line WL is set to a potential at which the
It is given to one terminal of 254 (writing). After that, the potential of one terminal of the
酸化物半導体を用いたトランジスタ4162は、オフ電流が極めて小さいという特徴を
有している。このため、トランジスタ4162をオフ状態とすることで、容量素子425
4の第1の端子の電位(あるいは、容量素子4254に蓄積された電荷)を極めて長時間
にわたって保持することが可能である。
The
The potential of the fourth first terminal (or the charge accumulated in the capacitor 4254) can be held for an extremely long time.
次に、情報の読み出しについて説明する。トランジスタ4162がオン状態となると、
浮遊状態であるビット線BLと容量素子4254とが導通し、ビット線BLと容量素子4
254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線
BLの電位の変化量は、容量素子4254の第1の端子の電位(あるいは容量素子425
4に蓄積された電荷)によって、異なる値をとる。
Next, reading of information will be described. When the
The bit line BL in a floating state and the
The charge is redistributed between 254. As a result, the potential of the bit line BL changes. The amount of change in the potential of the bit line BL depends on the potential of the first terminal of the capacitor 4254 (or the capacitor 425).
The value varies depending on the charge accumulated in 4.
例えば、容量素子4254の第1の端子の電位をV、容量素子4254の容量をC、ビ
ット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配され
る前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電
位は、(CB×VB0+C×V)/(CB+C)となる。したがって、メモリセル425
0の状態として、容量素子4254の第1の端子の電位がV1とV0(V1>V0)の2
状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=(CB×V
B0+C×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電
位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
For example, the potential of the first terminal of the
As a state of 0, the potential of the first terminal of the
If the state is taken, the potential of the bit line BL when the potential V1 is held (= (CB × V
It can be seen that (B0 + C × V1) / (CB + C)) is higher than the potential of the bit line BL when the potential V0 is held (= CB × VB0 + C × V0) / (CB + C)).
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことがで
きる。
Then, information can be read by comparing the potential of the bit line BL with a predetermined potential.
このように、図12(A)に示す半導体装置は、トランジスタ4162のオフ電流が極
めて小さいという特徴から、容量素子4254に蓄積された電荷は長時間にわたって保持
することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが
可能である。
As described above, the semiconductor device illustrated in FIG. 12A can hold charge that is accumulated in the
次に、図12(B)に示す半導体装置について、説明を行う。 Next, the semiconductor device illustrated in FIG. 12B is described.
図12(B)に示す半導体装置は、上部に記憶回路として図12(A)に示したメモリ
セル4250を複数有するメモリセルアレイ4251(メモリセルアレイ4251aおよ
び4251を有し、下部に、メモリセルアレイ4251を動作させるために必要な周辺回
路4253を有する。なお、周辺回路4253は、メモリセルアレイ4251と電気的に
接続されている。
A semiconductor device illustrated in FIG. 12B includes a memory cell array 4251 (
図12(B)に示した構成とすることにより、周辺回路4253をメモリセルアレイ4
251の直下に設けることができるため半導体装置の小型化を図ることができる。
With the structure shown in FIG. 12B, the
Since the semiconductor device can be provided immediately below 251, the size of the semiconductor device can be reduced.
周辺回路4253に設けられるトランジスタは、トランジスタ4162とは異なる半導
体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウ
ム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるこ
とがより好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を
用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタによ
り、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが
可能である。
A transistor provided in the
なお、図12(B)に示した半導体装置では、メモリセルアレイ4251がメモリセル
アレイ4251aとメモリセルアレイ4251bの積層である構成を例示したが、積層す
るメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても
良いし、単層であってもよい。
Note that in the semiconductor device illustrated in FIG. 12B, the structure in which the
トランジスタ4162は、酸化物半導体を用いて形成されており、実施の形態1乃至5
で説明したトランジスタを用いることができる。酸化物半導体を用いたトランジスタは、
オフ電流が小さいため、長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減す
ることができる。
The
The transistor described in the above can be used. Transistors using oxide semiconductors
Since the off-state current is small, stored data can be held for a long time. That is, the frequency of the refresh operation can be made extremely low, so that power consumption can be sufficiently reduced.
また、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が
可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広
義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えること
で、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と
記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
In addition, a peripheral circuit using a transistor using a material other than an oxide semiconductor (in other words, a transistor capable of high-speed operation) and a transistor using an oxide semiconductor (in a broader sense, sufficient off-state current is provided). By integrally including a memory circuit using a small transistor, a semiconductor device having unprecedented characteristics can be realized. Further, the peripheral circuit and the memory circuit have a stacked structure, whereby the semiconductor device can be integrated.
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置を提供することができる。
As described above, a semiconductor device that achieves miniaturization and high integration and has high electrical characteristics can be provided.
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
(実施の形態8)
本実施の形態では、実施の形態1乃至5で説明したトランジスタを用いることのできる
電子機器の例について説明する。
(Embodiment 8)
In this embodiment, examples of electronic devices that can use the transistors described in
実施の形態1乃至5で説明したトランジスタは、さまざまな電子機器(遊技機も含む)
に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、
デスクトップ型またはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(
Digital Versatile Disc)などの記録媒体に記憶された静止画ま
たは動画を再生する画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、
ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯
電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻
訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ICチップ
、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディ
ショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵
庫、電気冷凍庫、電気冷凍冷蔵庫、DNA保存用冷凍庫、放射線測定器、透析装置等の医
療機器、などが挙げられる。また、煙感知器、ガス警報装置、防犯警報装置などの警報装
置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ
、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエ
ンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子
機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内
燃機関と電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(P
HEV)、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む
原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水
艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙
げられる。これらの電子機器の具体例を図13、図14、図15、および図16に示す。
The transistor described in any of
Can be applied to. Electronic devices include televisions, monitors and other display devices, lighting devices,
Desktop or laptop personal computer, word processor, DVD (
Digital Versatile Disc), an image playback device for playing back still images or moving images stored in a recording medium, portable CD player, radio, tape recorder,
Headphone stereo, stereo, cordless telephone cordless handset, transceiver, portable radio, mobile phone, car phone, portable game machine, calculator, personal digital assistant, electronic notebook, electronic book, electronic translator, voice input device, video camera, High-frequency heating devices such as digital still cameras, electric shavers, IC chips, microwave ovens, electric rice cookers, electric washing machines, electric vacuum cleaners, air conditioners, etc., dishwashers, dish dryers, clothes dryers, and futon dryers And medical equipment such as a refrigerator, an electric refrigerator, an electric freezer, an electric refrigerator-freezer, a DNA storage freezer, a radiation measuring instrument, and a dialysis machine. Moreover, alarm devices, such as a smoke detector, a gas alarm device, and a security alarm device, are also mentioned. Further examples include industrial equipment such as guide lights, traffic lights, belt conveyors, elevators, escalators, industrial robots, and power storage systems. In addition, an engine using petroleum and a moving body driven by an electric motor using electric power from a non-aqueous secondary battery are also included in the category of electronic devices. Examples of the moving body include an electric vehicle (EV), a hybrid vehicle (HEV) having both an internal combustion engine and an electric motor, and a plug-in hybrid vehicle (P
HEV), tracked vehicles with tire wheels changed to endless tracks, motorbikes including electric assist bicycles, motorcycles, electric wheelchairs, golf carts, small or large ships, submarines, helicopters, aircraft, rockets, artificial Examples include satellites, space probes, planetary probes, and spacecraft. Specific examples of these electronic devices are illustrated in FIGS. 13, 14, 15, and 16.
まず、警報装置の例として火災報知器の構成について図13を用いて説明する。なお、
本明細書中において、火災報知器とは、火災の発生を急報する装置全般を示すものであり
、例えば、住宅用火災警報器や、自動火災報知設備や、当該自動火災報知設備に用いられ
る火災感知器なども火災報知器に含むものとする。
First, the structure of a fire alarm will be described with reference to FIG. 13 as an example of an alarm device. In addition,
In this specification, a fire alarm indicates a general device that promptly reports the occurrence of a fire. For example, a fire alarm used in a house, an automatic fire alarm facility, or a fire used in the automatic fire alarm facility. Sensors are also included in the fire alarm.
図13に示す警報装置は、マイクロコンピュータ500を少なくとも有する。ここで、
マイクロコンピュータ500は、警報装置の内部に設けられている。マイクロコンピュー
タ500は、高電位電源線VDDと電気的に接続されたパワーゲートコントローラ503
と、高電位電源線VDDおよびパワーゲートコントローラ503と電気的に接続されたパ
ワーゲート504と、パワーゲート504と電気的に接続されたCPU(Central
Processing Unit)505と、パワーゲート504およびCPU505
と電気的に接続された検出部509と、が設けられる。また、CPU505には、揮発性
記憶部506と不揮発性記憶部507と、が含まれる。
The alarm device illustrated in FIG. 13 includes at least a
The
A
Processing Unit) 505,
And a
また、CPU505は、インターフェース508を介してバスライン502と電気的に
接続されている。インターフェース508もCPU505と同様にパワーゲート504と
電気的に接続されている。インターフェース508のバス規格としては、例えば、I2C
バスなどを用いることができる。また、本実施の形態に示す警報装置には、インターフェ
ース508を介してパワーゲート504と電気的に接続される発光素子530が設けられ
る。
The
A bus or the like can be used. In addition, the alarm device described in this embodiment is provided with a light-emitting
発光素子530は指向性の強い光を放出するものが好ましく、例えば、有機EL素子、
無機EL素子、LED(Light Emitting Diode)などを用いること
ができる。
The
An inorganic EL element, an LED (Light Emitting Diode), or the like can be used.
パワーゲートコントローラ503はタイマーを有し、当該タイマーに従ってパワーゲー
ト504を制御する。パワーゲート504は、パワーゲートコントローラ503の制御に
従って、CPU505、検出部509およびインターフェース508に高電位電源線VD
Dから供給される電源を供給または遮断する。ここで、パワーゲート504としては、例
えば、トランジスタなどのスイッチング素子を用いることができる。
The
Supply or cut off the power supplied from D. Here, as the
このようなパワーゲートコントローラ503およびパワーゲート504を用いることに
より、光量を測定する期間に検出部509、CPU505およびインターフェース508
への電源供給を行い、測定期間の合間には検出部509、CPU505およびインターフ
ェース508への電源供給を遮断することができる。このように警報装置を動作させるこ
とにより、上記の各構成に常時電源供給を行う場合より消費電力の低減を図ることができ
る。
By using the
The power supply to the
また、パワーゲート504としてトランジスタを用いる場合、不揮発性記憶部507に
用いられる、極めてオフ電流の低いトランジスタ、例えば、酸化物半導体を用いたトラン
ジスタを用いることが好ましい。このようなトランジスタを用いることにより、パワーゲ
ート504で電源を遮断する際にリーク電流を低減し、消費電力の低減を図ることができ
る。
In the case where a transistor is used as the
本実施の形態に示す警報装置に直流電源501を設け、直流電源501から高電位電源
線VDDに電源を供給しても良い。直流電源501の高電位側の電極は、高電位電源線V
DDと電気的に接続され、直流電源501の低電位側の電極は、低電位電源線VSSと電
気的に接続される。低電位電源線VSSはマイクロコンピュータ500に電気的に接続さ
れる。ここで、高電位電源線VDDは、高電位Hが与えられている。また、低電位電源線
VSSは、例えば接地電位(GND)などの低電位Lが与えられている。
A
The electrode on the low potential side of the
直流電源501として電池を用いる場合は、例えば、高電位電源線VDDと電気的に接
続された電極と、低電位電源線VSSに電気的に接続された電極と、当該電池を保持する
ことができる筐体と、を有する電池ケースを筐体に設ける構成とすればよい。なお、本実
施の形態に示す警報装置は、必ずしも直流電源501を設ける必要はなく、例えば、当該
警報装置の外部に設けられた交流電源から配線を介して電源を供給する構成としても良い
。
In the case where a battery is used as the
また、上記電池として、二次電池、例えば、リチウムイオン二次電池(リチウムイオン
蓄電池、リチウムイオン電池、またはリチウムイオンバッテリーとも呼ぶ。)を用いるこ
ともできる。また、当該二次電池を充電できるように太陽電池を設けることが好ましい。
In addition, a secondary battery such as a lithium ion secondary battery (also referred to as a lithium ion storage battery, a lithium ion battery, or a lithium ion battery) can be used as the battery. In addition, a solar battery is preferably provided so that the secondary battery can be charged.
検出部509は、異常に係る物理量を計測して計測値をCPU505に送信する。異常
に係る物理量は、警報装置の用途によって異なり、火災報知器として機能する警報装置で
は、火災に係る物理量を計測する。故に、検出部509には、火災に係る物理量として光
量を計測し、煙の存在を感知する。
The
検出部509は、パワーゲート504と電気的に接続された光センサ511と、パワー
ゲート504と電気的に接続されたアンプ512と、パワーゲート504およびCPU5
05と電気的に接続されたADコンバータ513と、を有する。発光素子530、および
検出部509に設けられた光センサ511、アンプ512並びにADコンバータ513は
、パワーゲート504が検出部509に電源を供給したときに動作する。
The
And an
ここで、図13に示す警報装置の断面の一部を図14に示す。当該警報装置は、p型の
半導体基板601に形成された素子分離領域603と、ゲート絶縁膜607、ゲート電極
層609、n型の不純物領域611a、n型の不純物領域611b、絶縁膜615および
絶縁膜617を有するn型のトランジスタ719とが形成されている。n型のトランジス
タ719は、単結晶シリコンなど、酸化物半導体とは異なる半導体を用いて形成されるた
め、十分な高速動作が可能となる。これにより、高速アクセスが可能なCPUの揮発性記
憶部を形成することができる。
Here, FIG. 14 shows a part of a cross section of the alarm device shown in FIG. The alarm device includes an
絶縁膜615および絶縁膜617の一部を選択的にエッチングした開口部には、コンタ
クトプラグ619aおよびコンタクトプラグ619bが形成され、絶縁膜617、コンタ
クトプラグ619aおよびコンタクトプラグ619b上に溝部を有する絶縁膜621が設
けられている。
A
絶縁膜621の溝部に配線623aおよび配線623bが形成されており、絶縁膜62
1、配線623aおよび配線623b上には、スパッタリング法またはCVD法等によっ
て形成された絶縁膜620が設けられている。また、当該絶縁膜上に溝部を有する絶縁膜
622が形成されている。
A
1. An insulating
絶縁膜622の溝部には、第2のトランジスタ717のバックゲート電極として機能す
る電極624が形成されている。このような電極624を設けることにより、第2のトラ
ンジスタ717のしきい値電圧の制御を行うことができる。
An
絶縁膜622および電極624上には、スパッタリング法またはCVD法等により形成
された酸化物絶縁膜625が設けられており、酸化物絶縁膜625上には、第2のトラン
ジスタ717と、光電変換素子714が設けられている。
An
第2のトランジスタ717は、酸化物半導体層606と、酸化物半導体層606に接す
る第1のソース電極層616aおよび第1のドレイン電極層616bと、第1のソース電
極層616aおよび第1のドレイン電極層616bの上部に接する第2のソース電極層6
26aおよび第2のドレイン電極層626bと、ゲート絶縁膜612と、ゲート電極層6
04と、保護絶縁膜618を含む。また、光電変換素子714と第2のトランジスタ71
7を覆う絶縁膜645、および絶縁膜646が設けられ、絶縁膜646上に第1のドレイ
ン電極層616bに接して配線649を有する。配線649は、第2のトランジスタ71
7のドレイン電極とn型のトランジスタ719のゲート電極層609とを電気的に接続す
るノードとして機能する。
The
26a and the second
04 and a protective
7 and an insulating
7 serves as a node for electrically connecting the drain electrode 7 and the
また、本実施の形態においては、第2のトランジスタ717と配線649の接続箇所は
、第1のドレイン電極層616bに接する構成について例示したが、これに限定されず、
例えば、第2のドレイン電極層626bに接する構成としてもよい。
In this embodiment, the connection portion between the
For example, the structure may be in contact with the second
ここで、第2のトランジスタ717には、実施の形態1乃至5で説明したトランジスタ
を用いることができ、酸化物半導体層606は、実施の形態1で説明した酸化物半導体層
106に相当する。また、第1のソース電極層616aおよび第1のドレイン電極層61
6bのそれぞれは、実施の形態1で説明した第1のソース電極層108aおよび第1のド
レイン電極層108bに相当する。また、第2のソース電極層626aおよび第2のドレ
イン電極層626bのそれぞれは、実施の形態1で説明した第2のソース電極層110a
および第2のドレイン電極層110bに相当する。
Here, the transistor described in
Each of 6b corresponds to the first
And correspond to the second
光センサ511は、光電変換素子714と、容量素子と、第1のトランジスタと、第2
のトランジスタ717と、第3のトランジスタと、n型のトランジスタ719と、を含む
。ここで光電変換素子714としては、例えば、フォトダイオードなどを用いることがで
きる。
The
光電変換素子714の端子の一方は、低電位電源線VSSと電気的に接続され、端子の
他方は、第2のトランジスタ717の第1のソース電極層616aもしくは第1のドレイ
ン電極層616bの一方、および/または第2のソース電極層626aもしくは第2のド
レイン電極層626bの一方に電気的に接続される。
One terminal of the
第2のトランジスタ717のゲート電極層604には、電荷蓄積制御信号Txが与えら
れ、第1のソース電極層616aもしくは第1のドレイン電極層616bの他方、および
/または第2のソース電極層626aもしくは第2のドレイン電極層626bの他方は、
容量素子の一対の電極の一方、第1のトランジスタのソース電極およびドレイン電極の一
方、およびn型のトランジスタ719のゲート電極と電気的に接続される(以下、当該ノ
ードをノードFDと呼ぶ場合がある)。
The
One of the pair of electrodes of the capacitor, one of the source electrode and the drain electrode of the first transistor, and the gate electrode of the n-
容量素子の一対の電極の他方は、低電位電源線VSSと電気的に接続される。第1のト
ランジスタのゲート電極は、リセット信号Resが与えられ、ソース電極およびドレイン
電極の他方は、高電位電源線VDDと電気的に接続される。
The other of the pair of electrodes of the capacitor is electrically connected to the low potential power supply line VSS. A reset signal Res is supplied to the gate electrode of the first transistor, and the other of the source electrode and the drain electrode is electrically connected to the high potential power supply line VDD.
n型のトランジスタ719のソース電極およびドレイン電極の一方は、第3のトランジ
スタのソース電極およびドレイン電極の一方と、アンプ512と電気的に接続される。ま
た、n型のトランジスタ719のソース電極およびドレイン電極の他方は、高電位電源線
VDDと電気的に接続される。第3のトランジスタのゲート電極は、バイアス信号Bia
sが与えられ、ソース電極およびドレイン電極の他方は、低電位電源線VSSと電気的に
接続される。
One of a source electrode and a drain electrode of the n-
s is provided, and the other of the source electrode and the drain electrode is electrically connected to the low potential power supply line VSS.
なお、容量素子は必ずしも設ける必要はなく、例えば、n型のトランジスタ719など
の寄生容量が十分大きい場合、容量素子を設けない構成としても良い。
Note that the capacitor is not necessarily provided. For example, when the parasitic capacitance of the n-
また、第1のトランジスタおよび第2のトランジスタ717には、極めてオフ電流の低
いトランジスタを用いることが好ましい。また、極めてオフ電流の低いトランジスタとし
ては、酸化物半導体を含むトランジスタを用いることが好ましい。このような構成とする
ことによりノードFDの電位を長時間保持することが可能となる。
For the first transistor and the
また、図14に示す構成は、第2のトランジスタ717と電気的に接続して、酸化物絶
縁膜625上に光電変換素子714が設けられている。
In the structure illustrated in FIG. 14, the
光電変換素子714は、酸化物絶縁膜625上に設けられた半導体膜660と、半導体
膜660上に接して設けられた第1のソース電極層616a、電極616cと、を有する
。第1のソース電極層616aは第2のトランジスタ717のソース電極またはドレイン
電極として機能する電極であり、光電変換素子714と第2のトランジスタ717とを電
気的に接続している。また、光電変換素子714においては、第1のソース電極層616
a、および電極616c上に、それぞれ第2のソース電極層626aおよび電極626c
が設けられている。
The
a and the
Is provided.
半導体膜660、第2のソース電極層626aおよび電極626c上には、ゲート絶縁
膜612、保護絶縁膜618、絶縁膜645、および絶縁膜646が設けられている。ま
た、絶縁膜646上に配線656が設けられており、ゲート絶縁膜612、保護絶縁膜6
18、絶縁膜645、および絶縁膜646に設けられた開口を介して電極616cと接す
る。
A
18, the insulating
電極616cは、第1のソース電極層616aおよび第1のドレイン電極層616bと
、配線656は、配線649と同様の工程で作成することができる。
The
半導体膜660としては、光電変換を行うことができる半導体膜を設ければよく、例え
ば、シリコンやゲルマニウムなどを用いることができる。半導体膜660にシリコンを用
いた場合は、可視光を検知する光センサとして機能する。また、シリコンとゲルマニウム
では吸収できる電磁波の波長が異なるため、半導体膜660にゲルマニウムを用いる構成
とすると、赤外線を中心に検知するセンサとして用いることができる。
As the
以上のように、マイクロコンピュータ500に、光センサ511を含む検出部509を
内蔵して設けることができるので、部品数を削減し、警報装置の筐体を縮小することがで
きる。なお、光センサまたは光電変換素子の位置に自由度が必要な場合は、光センサまた
は光電変換素子を外付けとして、マイクロコンピュータ500に電気的に接続すればよい
。
As described above, since the
上述したICチップを含む警報装置には、先の実施の形態に示したトランジスタを用い
た複数の回路を組み合わせ、それらを1つのICチップに搭載したCPU505が用いら
れる。
The alarm device including the IC chip described above uses a
図15は、実施の形態1乃至5で説明したトランジスタを少なくとも一部に用いたCP
Uの具体的な構成を示すブロック図である。
FIG. 15 illustrates a CP in which the transistor described in any of
It is a block diagram which shows the specific structure of U.
図15(A)に示すCPUは、基板1190上に、ALU1191(ALU:Arit
hmetic logic unit、演算回路)、ALUコントローラ1192、イン
ストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコン
トローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフ
ェース1198(Bus I/F)、書き換え可能なROM1199、およびROMイン
ターフェース1189(ROM I/F)を有している。基板1190は、半導体基板、
SOI基板、ガラス基板などを用いる。ROM1199およびROMインターフェース1
189は、別チップに設けてもよい。もちろん、図15(A)に示すCPUは、その構成
を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有
している。
The CPU illustrated in FIG. 15A is provided over the
hlogic logic unit (arithmetic circuit),
An SOI substrate, a glass substrate, or the like is used.
189 may be provided in another chip. Needless to say, the CPU illustrated in FIG. 15A is just an example in which the configuration is simplified, and an actual CPU may have various configurations depending on the application.
バスインターフェース1198を介してCPUに入力された命令は、インストラクショ
ンデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、イン
タラプトコントローラ1194、レジスタコントローラ1197、タイミングコントロー
ラ1195に入力される。
Instructions input to the CPU via the
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントロ
ーラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種
制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御す
るための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のア
ドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう
。
The
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ11
92、インストラクションデコーダ1193、インタラプトコントローラ1194、およ
びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信
号CLK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上
記各種回路に供給する。
The
92, a signal for controlling the operation timing of the
図15(A)に示すCPUでは、レジスタ1196に、メモリセルが設けられている。
レジスタ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いるこ
とができる。
In the CPU illustrated in FIG. 15A, a memory cell is provided in the
As the memory cell of the
図15(A)に示すCPUにおいて、レジスタコントローラ1197は、ALU119
1からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジ
スタ1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行う
か、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータ
の保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が
行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの
書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止すること
ができる。
In the CPU shown in FIG. 15A, the
1, the holding operation in the
電源停止に関しては、図15(B)または図15(C)に示すように、メモリセル群と
、電源電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子
を設けることにより行うことができる。以下に図15(B)および図15(C)の回路の
説明を行う。
The power supply is stopped by providing a switching element between the memory cell group and a node to which the power supply potential VDD or the power supply potential VSS is applied as shown in FIG. Can do. The circuits in FIGS. 15B and 15C will be described below.
図15(B)および図15(C)では、メモリセルへの電源電位の供給を制御するスイ
ッチング素子に、先の実施の形態で示したトランジスタを含む記憶回路の構成の一例を示
す。
FIG. 15B and FIG. 15C illustrate an example of a structure of a memory circuit including the transistor described in the above embodiment as a switching element that controls supply of a power supply potential to a memory cell.
図15(B)に示す記憶装置は、スイッチング素子1141と、メモリセル1142を
複数有するメモリセル群1143とを有している。具体的に、各メモリセル1142には
、先の実施の形態に記載されているトランジスタを用いることができる。メモリセル群1
143が有する各メモリセル1142には、スイッチング素子1141を介して、ハイレ
ベルの電源電位VDDが供給されている。さらに、メモリセル群1143が有する各メモ
リセル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられ
ている。
A memory device illustrated in FIG. 15B includes a
A high-level power supply potential VDD is supplied to each
図15(B)では、スイッチング素子1141として、先の実施の形態で示したトラン
ジスタを用いており、当該トランジスタは、そのゲート電極層に与えられる信号SigA
によりスイッチングが制御される。
In FIG. 15B, the transistor described in the above embodiment is used as the
The switching is controlled by.
なお、図15(B)では、スイッチング素子1141がトランジスタを一つだけ有する
構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子1141が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
Note that FIG. 15B illustrates a structure in which the
また、図15(B)では、スイッチング素子1141により、メモリセル群1143が
有する各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されている
が、スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されて
いてもよい。
In FIG. 15B, the
また、図15(C)には、メモリセル群1143が有する各メモリセル1142に、ス
イッチング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶
装置の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各
メモリセル1142への、ローレベルの電源電位VSSの供給を制御することができる。
FIG. 15C illustrates an example of a memory device in which a low-level power supply potential VSS is supplied to each
メモリセル群と、電源電位VDDまたは電源電位VSSの与えられているノード間に、
スイッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場
合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。
具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置
への情報の入力を停止している間でも、CPUの動作を停止することができ、それにより
消費電力を低減することができる。
Between the memory cell group and the node to which the power supply potential VDD or the power supply potential VSS is applied,
Even when a switching element is provided to temporarily stop the operation of the CPU and stop the supply of power supply voltage, data can be retained and power consumption can be reduced.
Specifically, for example, the operation of the CPU can be stopped while the user of the personal computer stops inputting information to an input device such as a keyboard, thereby reducing power consumption. it can.
ここでは、CPUを例に挙げて説明したが、DSP(Digital Signal
Processor)、カスタムLSI、FPGA(Field Programmab
le Gate Array)等のLSIにも応用可能である。
Here, the CPU has been described as an example, but a DSP (Digital Signal)
Processor), custom LSI, FPGA (Field Program)
le Gate Array).
図16(A)において、警報装置8100は、住宅用火災警報器であり、検出部と、マ
イクロコンピュータ8101を有している。マイクロコンピュータ8101は、先の実施
の形態に示したトランジスタを用いたCPUを含む電気機器の一例である。
In FIG. 16A, an
図16(A)において、室内機8200および室外機8204を有するエアコンディシ
ョナーは、先の実施の形態に示したトランジスタを用いたCPUを含む電気機器の一例で
ある。具体的に、室内機8200は、筐体8201、送風口8202、CPU8203等
を有する。図16(A)において、CPU8203が、室内機8200に設けられている
場合を例示しているが、CPU8203は室外機8204に設けられていてもよい。また
は、室内機8200と室外機8204の両方に、CPU8203が設けられていてもよい
。先の実施の形態に示したトランジスタをエアコンディショナーのCPUに用いることに
よって省電力化が図れる。
In FIG. 16A, an air conditioner including an
図16(A)において、電気冷凍冷蔵庫8300は、先の実施の形態に示したトランジ
スタを用いたCPUを含む電気機器の一例である。具体的に、電気冷凍冷蔵庫8300は
、筐体8301、冷蔵室用扉8302、冷凍室用扉8303、CPU8304等を有する
。図12(A)では、CPU8304が、筐体8301の内部に設けられている。先の実
施の形態に示したトランジスタを電気冷凍冷蔵庫8300のCPU8304に用いること
によって省電力化が図れる。
In FIG. 16A, an electric refrigerator-
図16(B)において、電気機器の一例である電気自動車の例を示す。電気自動車97
00には、二次電池9701が搭載されている。二次電池9701の電力は、制御回路9
702により出力が調整されて、駆動装置9703に供給される。制御回路9702は、
図示しないROM、RAM、CPU等を有する処理装置9704によって制御される。先
の実施の形態に示したトランジスタを電気自動車9700のCPUに用いることによって
省電力化が図れる。
FIG. 16B illustrates an example of an electric vehicle which is an example of an electric device. Electric car 97
00 includes a
The output is adjusted by 702 and supplied to the
It is controlled by a
駆動装置9703は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置9704は、電気自動車9700の運転者の操作
情報(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回
路9702は、処理装置9704の制御信号により、二次電池9701から供給される電
気エネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している
場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせ
ることができる。
Note that this embodiment can be combined with any of the other embodiments or examples in this specification as appropriate.
本実施例では、酸化物半導体膜上に導電膜を形成し、SIMS(Secondary
Ion Mass Spectrometry)分析により、積層された膜間の元素の拡
散または移動について調べた結果について説明する。
In this embodiment, a conductive film is formed over an oxide semiconductor film, and SIMS (Secondary
A result obtained by examining the diffusion or movement of elements between stacked films by Ion Mass Spectrometry analysis will be described.
図17(A)、(B)は、スパッタリング法を用いてIGZO膜およびタングステン膜
の積層サンプルを作製し、酸素同位体(18O)の深さ方向のプロファイルを熱処理前後
でSIMS分析した結果である。なお、IGZO膜は、In:Ga:Zn=1:1:1ま
たは1:3:2(原子数比)をスパッタリングターゲットとし、Ar:O2(18O)=
2:1(流量比)を成膜ガスとして用いてDCスパッタリング法で形成している。また、
タングステン膜は、タングステンをスパッタリングターゲットとし、Ar100%を成膜
ガスとしてDCスパッタリング法を用いて形成した。なお、熱処理は、300℃、350
℃、400℃、450℃の各1時間で行い、熱処理を施していないサンプルを含めて各5
サンプルで比較を行った。
FIGS. 17A and 17B show results of SIMS analysis of the oxygen isotope ( 18 O) in the depth direction before and after the heat treatment by fabricating a stacked sample of an IGZO film and a tungsten film by using a sputtering method. is there. Note that the IGZO film uses In: Ga: Zn = 1: 1: 1 or 1: 3: 2 (atomic ratio) as a sputtering target, and Ar: O 2 ( 18 O) =
It is formed by DC sputtering using 2: 1 (flow rate ratio) as a film forming gas. Also,
The tungsten film was formed by DC sputtering using tungsten as a sputtering target and
℃, 400 ℃, 450 ℃ each one hour, including the samples not subjected to heat treatment each 5
Comparisons were made with samples.
ここで、In:Ga:Zn=1:1:1(原子数比)をスパッタリングターゲットとし
て形成したIGZO膜は、結晶性を有するIGZO膜であり、In:Ga:Zn=1:3
:2(原子数比)をスパッタリングターゲットとして形成したIGZO膜は、非晶質のI
GZO膜である。
Here, the IGZO film formed using In: Ga: Zn = 1: 1: 1 (atomic ratio) as a sputtering target is an IGZO film having crystallinity, and In: Ga: Zn = 1: 3.
: 2 (atomic ratio) is an IGZO film formed using a sputtering target.
It is a GZO film.
図17(A)、(B)に示すように、酸化物半導体膜の組成や結晶性に関わらず、熱処
理温度が高くなると、酸化物半導体膜中の酸素がタングステン膜側に取り込まれることが
わかる。
As shown in FIGS. 17A and 17B, it is understood that oxygen in the oxide semiconductor film is taken into the tungsten film side when the heat treatment temperature is increased regardless of the composition and crystallinity of the oxide semiconductor film. .
トランジスタの作製工程にはいくつかの加熱工程があることから、上記現象により、酸
化物半導体層のソース電極およびドレイン電極と接した近傍の領域に酸素欠損が発生し、
当該領域はn型化する。したがって、n型化した当該領域は、トランジスタのソースまた
はドレインとして機能させることができる。
Since there are several heating steps in the manufacturing process of the transistor, oxygen vacancies are generated in the vicinity of the oxide semiconductor layer in contact with the source electrode and the drain electrode due to the above phenomenon.
The region becomes n-type. Therefore, the n-type region can function as a source or a drain of the transistor.
図18(A)、(B)は上記タングステン膜に換えて、窒化タンタル膜を用いて作製し
たサンプルについてSIMS分析した結果である。窒化タンタル膜は、タンタルをスパッ
タリングターゲットとし、Ar:N2=5:1(流量比)を成膜ガスとして反応性スパッ
タリング法(DCスパッタリング法)で形成した。なお、熱処理として、上記と同様の各
4条件で行い、熱処理を施していないサンプルを含めて各5サンプルで比較を行った。
18A and 18B show the results of SIMS analysis of a sample manufactured using a tantalum nitride film instead of the tungsten film. The tantalum nitride film was formed by a reactive sputtering method (DC sputtering method) using tantalum as a sputtering target and Ar: N 2 = 5: 1 (flow rate ratio) as a film forming gas. In addition, as heat processing, it carried out on each of 4 conditions similar to the above, and compared with each of 5 samples including the sample which has not performed heat processing.
図18(A)は、In:Ga:Zn=1:1:1のIGZO膜と窒化タンタル膜の積層
サンプルにおけるSIMS分析結果である。いずれのサンプルも窒化タンタル膜中への酸
素の移動は確認されず、図17(A)に示したタングステン膜とは異なった挙動を示した
。また、図18(B)は、In:Ga:Zn=1:3:2のIGZO膜と窒化タンタル膜
の積層サンプルにおけるSIMS分析結果である。いずれのサンプルも窒化タンタル膜中
への酸素の移動は確認されず、図17(B)に示したタングステン膜とは異なった挙動を
示した。したがって、窒化タンタル膜は酸素と結合しにくい膜、または酸素が移動しにく
い膜ということができる。
FIG. 18A shows SIMS analysis results of a stacked sample of an IGZO film and a tantalum nitride film of In: Ga: Zn = 1: 1: 1. None of the samples showed any movement of oxygen into the tantalum nitride film, and showed a behavior different from that of the tungsten film shown in FIG. FIG. 18B shows SIMS analysis results of a stacked sample of an IGZO film and a tantalum nitride film with In: Ga: Zn = 1: 3: 2. None of the samples showed any movement of oxygen into the tantalum nitride film, and showed a behavior different from that of the tungsten film shown in FIG. Therefore, it can be said that the tantalum nitride film is a film that hardly binds to oxygen or a film that hardly moves oxygen.
図19(A)、(B)は、上記タングステン膜に換えて、窒化チタン膜を用いて作製し
たサンプルについてSIMS分析した結果である。窒化チタン膜は、チタンをスパッタリ
ングターゲットとし、N2100%を成膜ガスとして反応性スパッタリング法(DCスパ
ッタリング法)で形成した。なお熱処理として、上記と同様の各4条件で行い、熱処理を
施していないサンプルを含めて各5サンプルで比較を行った。
FIGS. 19A and 19B show the results of SIMS analysis of a sample manufactured using a titanium nitride film instead of the tungsten film. The titanium nitride film was formed by a reactive sputtering method (DC sputtering method) using titanium as a sputtering target and
図19(A)は、In:Ga:Zn=1:1:1のIGZO膜と窒化チタン膜の積層サ
ンプルにおけるSIMS分析結果である。いずれのサンプルも窒化チタン膜中への酸素の
移動は確認されず、図17(A)に示したタングステン膜とは異なった挙動を示した。ま
た、図19(B)は、In:Ga:Zn=1:3:2のIGZO膜と窒化チタン膜の積層
サンプルにおけるSIMS分析結果である。いずれのサンプルも窒化チタン膜中への酸素
の移動は確認されず、図17(B)に示したタングステン膜とは異なった挙動を示した。
したがって、窒化チタン膜は酸素と結合しにくい膜、または酸素が移動しにくい膜という
ことができる。
FIG. 19A shows SIMS analysis results of a stacked sample of an IGZO film and a titanium nitride film with In: Ga: Zn = 1: 1: 1. None of the samples showed any movement of oxygen into the titanium nitride film, and showed a behavior different from that of the tungsten film shown in FIG. FIG. 19B shows SIMS analysis results of a stacked sample of an IGZO film and a titanium nitride film with In: Ga: Zn = 1: 3: 2. None of the samples showed any movement of oxygen into the titanium nitride film, and exhibited a behavior different from that of the tungsten film shown in FIG.
Therefore, the titanium nitride film can be said to be a film that hardly binds to oxygen or a film that hardly moves oxygen.
続いて、IGZO膜中への不純物の移動についてSIMS分析により調べた結果につい
て説明する。
Next, the results of investigation by SIMS analysis on the migration of impurities into the IGZO film will be described.
図20(A)、(B)は、スパッタリング法でIGZO膜上に窒化タンタルまたは窒化
チタン膜を形成し、窒素の深さ方向のプロファイルを熱処理前後でSIMS分析した結果
である。なお、IGZO膜は、In:Ga:Zn=1:1:1(原子数比)をスパッタリ
ングターゲットとし、Ar:O2=2:1(流量比)を成膜ガスとして用いてDCスパッ
タリング法で形成した。また、窒化タンタル膜および窒化チタン膜は、前述の作製方法で
形成した。なお、熱処理は、400℃、1時間の条件で行い、熱処理を施していないサン
プルを含めて各2サンプルで比較を行った。
20A and 20B show the results of SIMS analysis of the depth profile of nitrogen before and after the heat treatment by forming a tantalum nitride or titanium nitride film on the IGZO film by a sputtering method. Note that the IGZO film is formed by DC sputtering using In: Ga: Zn = 1: 1: 1 (atomic ratio) as a sputtering target and Ar: O 2 = 2: 1 (flow ratio) as a deposition gas. Formed. Further, the tantalum nitride film and the titanium nitride film were formed by the above-described manufacturing method. In addition, heat processing was performed on 400 degreeC and the conditions for 1 hour, and each 2 samples including the sample which has not performed heat processing were compared.
図20(A)、(B)に示すように、いずれのサンプルもIGZO膜中への窒素の移動
は確認されないことが分かった。したがって、IGZO膜中でドナーとなる窒素は、窒化
タンタルおよび窒化チタン膜からIGZO膜中に広く移動することがないため、トランジ
スタのチャネル形成領域をn型化させないことが分かった。
As shown in FIGS. 20A and 20B, it was found that no migration of nitrogen into the IGZO film was confirmed in any sample. Therefore, it was found that nitrogen serving as a donor in the IGZO film does not move widely from the tantalum nitride and titanium nitride films into the IGZO film, and thus does not make the channel formation region of the transistor n-type.
また、図21(A)、(B)は、図20で例示した同様のサンプルについて、Taまた
はTiの深さ方向のプロファイルをSIMS分析した結果である。図21(A)、(B)
に示すように、IGZO膜中へのTaまたはTiの移動が確認されないことが分かった。
したがって、トランジスタの電気特性に影響する不純物となりえるTiおよびTaは、窒
化タンタル膜または窒化チタン膜からIGZO膜中に広く移動することがないことが分か
った。
FIGS. 21A and 21B are the results of SIMS analysis of the profile in the depth direction of Ta or Ti for the same sample illustrated in FIG. 21A and 21B
As shown in FIG. 3, it was found that Ta or Ti did not move into the IGZO film.
Therefore, it has been found that Ti and Ta, which can be impurities affecting the electric characteristics of the transistor, do not move widely from the tantalum nitride film or the titanium nitride film into the IGZO film.
以上により、窒化タンタル、窒化チタンなどの導電性窒化物は、酸素と結合しにくい膜
または酸素が移動しにくい膜であり、当該導電性窒化膜中の窒素および金属元素は、酸化
物半導体膜中に移動しにくいことが示された。
As described above, a conductive nitride such as tantalum nitride or titanium nitride is a film that does not easily bond to oxygen or a film that does not easily transfer oxygen, and nitrogen and a metal element in the conductive nitride film can be contained in the oxide semiconductor film. It was difficult to move to.
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することが
できる。
This example can be implemented in combination with any of the other embodiments described in this specification as appropriate.
本実施例では、酸化物半導体膜上に導電膜を形成した後に導電膜を除去し、酸化物半導
体膜のシート抵抗値を測定した結果について説明する。
In this example, a result obtained by forming a conductive film over an oxide semiconductor film, removing the conductive film, and measuring the sheet resistance value of the oxide semiconductor film will be described.
図22は、スパッタリング法を用いてIGZO膜を形成し、IGZO膜に積層してスパ
ッタリング法によりタングステン膜または窒化チタン膜を形成し、その後タングステン膜
または窒化チタン膜を除去して作製したサンプルについて、IGZO膜をエッチングした
深さに対するシート抵抗値を測定した結果である。また、比較として、IGZO膜上に導
電膜を形成していないサンプルも作製した。なお、IGZO膜は、In:Ga:Zn=1
:1:1(原子数比)をスパッタリングターゲットとし、Ar:O2(18O)=2:1
(流量比)を成膜ガスとして用いてDCスパッタリング法で形成した。また、タングステ
ン膜は、タングステンをスパッタリングターゲットとし、Ar100%を成膜ガスとして
DCスパッタリング法を用いて形成した。窒化チタン膜は、チタンをスパッタリングター
ゲットとし、N2100%を成膜ガスとして反応性スパッタリング法(DCスパッタリン
グ法)で形成した。タングステン膜および窒化チタン膜のエッチングには、過酸化水素水
を用いた。IGZO膜のエッチングには、過酸化水素水とアンモニアの混合水溶液を用い
た。また、IGZO膜のエッチング深さは、エッチングの前後における分光エリプソメト
リーを用いて測定した残膜の厚さから求めた。
FIG. 22 shows a sample formed by forming an IGZO film using a sputtering method, stacking the IGZO film on the IGZO film, forming a tungsten film or a titanium nitride film by a sputtering method, and then removing the tungsten film or the titanium nitride film. It is the result of having measured the sheet resistance value with respect to the depth which etched the IGZO film | membrane. For comparison, a sample in which a conductive film was not formed over the IGZO film was also produced. Note that the IGZO film has In: Ga: Zn = 1.
: 1: 1 (atomic ratio) as a sputtering target, Ar: O 2 ( 18 O) = 2: 1
(Flow rate ratio) was used as a film forming gas and formed by DC sputtering. The tungsten film was formed by DC sputtering using tungsten as a sputtering target and
図22に示すように、IGZO膜上にタングステン膜を形成したサンプルでは、IGZ
O膜の表面から約5nmの深さまで低抵抗化していることが確認できた。これは、IGZ
O膜の表面近傍に低抵抗なIGZOとタングステンの混合層が形成されていること、また
はIGZO膜中の酸素がタングステン膜中に移動することでIGZO膜の表面近傍の酸素
欠損によるn型化した領域が形成されていること、などを示唆している。
As shown in FIG. 22, in the sample in which the tungsten film is formed on the IGZO film, the IGZ
It was confirmed that the resistance was reduced from the surface of the O film to a depth of about 5 nm. This is IGZ
A low-resistance mixed layer of IGZO and tungsten is formed in the vicinity of the surface of the O film, or oxygen in the IGZO film moves into the tungsten film so that it becomes n-type due to oxygen vacancies in the vicinity of the surface of the IGZO film. This suggests that a region has been formed.
一方、IGZO膜上に窒化チタンを形成したサンプル、および導電膜を形成していない
サンプルでは、IGZO膜の低抵抗化は確認できなかった。これは、窒化チタンを構成す
る元素がIGZO膜中に移動しにくいこと、または、IGZO膜中の酸素は窒化チタン膜
に移動しにくいこと、などを示唆している。
On the other hand, in the sample in which titanium nitride was formed on the IGZO film and the sample in which the conductive film was not formed, the resistance reduction of the IGZO film could not be confirmed. This suggests that elements constituting titanium nitride are difficult to move into the IGZO film, or that oxygen in the IGZO film is difficult to move to the titanium nitride film.
図23(A)は、スパッタリング法を用いてIGZO膜を形成し、IGZO膜に積層し
てスパッタリング法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理
を施した後に、タングステン膜または窒化チタン膜を除去して作製したサンプルについて
、IGZO膜をエッチングした深さに対するシート抵抗値を測定した結果である。また、
比較として、IGZO膜上に導電膜を形成していないサンプルも作製した。なお、IGZ
O膜、タングステン膜、窒化チタン膜の形成および除去は、上述と同様に行った。加熱処
理は、N2雰囲気下で400℃、1時間の条件で行った。
FIG. 23A illustrates a case where an IGZO film is formed by a sputtering method, stacked over the IGZO film to form a tungsten film or a titanium nitride film, and then subjected to heat treatment, and then the tungsten film or the titanium nitride film is subjected to heat treatment. It is the result of having measured the sheet resistance value with respect to the depth which etched the IGZO film | membrane about the sample produced by removing a film | membrane. Also,
For comparison, a sample in which a conductive film was not formed over the IGZO film was also produced. IGZ
Formation and removal of the O film, tungsten film, and titanium nitride film were performed in the same manner as described above. The heat treatment was performed under the condition of 400 ° C. for 1 hour in an N 2 atmosphere.
図23(A)に示すように、いずれのサンプルにおいても、IGZO膜の低抵抗化が確
認された。ここで、IGZO膜上にタングステン膜を形成したサンプルが、表面近傍で最
も低抵抗化され、且つ、最も深くまで低抵抗化されていることが確認できた。これは、タ
ングステン膜が最もIGZO膜中の酸素を取り込みやすいことを示している。また、IG
ZO膜上に窒化チタンを形成したサンプルでは、IGZO膜上に導電膜を形成しないサン
プルと同様の挙動を示している。すなわち、IGZO膜上にタングステン膜が形成された
サンプルでは、タングステン膜にIGZO膜中の酸素が移動することによりIGZO膜の
低抵抗化が生じるのに対し、IGZO膜上に窒化チタン膜を形成したサンプルでは、IG
ZO膜から放出される酸素は窒化チタン膜を透過して上方に放出されることを示唆してい
る。この結果は、実施例1で示したSIMS分析の結果とよく一致している。
As shown in FIG. 23A, it was confirmed that the resistance of the IGZO film was lowered in any of the samples. Here, it was confirmed that the sample in which the tungsten film was formed on the IGZO film had the lowest resistance near the surface and the lowest resistance. This indicates that the tungsten film is most likely to take up oxygen in the IGZO film. Also IG
The sample in which titanium nitride is formed on the ZO film shows the same behavior as the sample in which the conductive film is not formed on the IGZO film. That is, in the sample in which the tungsten film is formed on the IGZO film, the resistance of the IGZO film is lowered by the movement of oxygen in the IGZO film to the tungsten film, whereas the titanium nitride film is formed on the IGZO film. In the sample, IG
This suggests that oxygen released from the ZO film is released upward through the titanium nitride film. This result is in good agreement with the SIMS analysis result shown in Example 1.
図23(B)は、スパッタリング法により酸化シリコン膜を形成し、酸化シリコン膜上
にスパッタリング法を用いてIGZO膜を形成し、IGZO膜に積層してスパッタリング
法によりタングステン膜または窒化チタン膜を形成し、その後加熱処理を施した後に、タ
ングステン膜または窒化チタン膜を除去して作製したサンプルについて、IGZO膜をエ
ッチングした深さに対するシート抵抗値を測定した結果である。また、比較として、IG
ZO膜上に導電膜を形成していないサンプルも作製した。酸化シリコン膜は、シリコンを
スパッタリングターゲットとし、O2100%を成膜ガスとして反応性スパッタリング法
(DCスパッタリング法)で形成した。なお、IGZO膜、タングステン膜、窒化チタン
膜の形成および除去は、上述と同様に行った。加熱処理は、N2雰囲気下で400℃、1
時間の条件で行った。
In FIG. 23B, a silicon oxide film is formed by a sputtering method, an IGZO film is formed on the silicon oxide film by a sputtering method, and a tungsten film or a titanium nitride film is formed by stacking the IGZO film by a sputtering method. Then, the sheet resistance value with respect to the depth obtained by etching the IGZO film is measured for a sample manufactured by removing the tungsten film or the titanium nitride film after the heat treatment. For comparison, IG
A sample in which a conductive film was not formed over the ZO film was also produced. The silicon oxide film was formed by a reactive sputtering method (DC sputtering method) using silicon as a sputtering target and
Performed under time conditions.
図23(B)では、図23(A)に示した結果と比較して、IGZO膜が低抵抗化され
る領域が厚さ方向に浅くなっていることが確認できた。これは、熱処理によって酸化シリ
コン膜からIGZO膜に酸素が供給され、IGZO膜中の酸素欠損が低減されることによ
りIGZO膜が高抵抗化されたことを示している。このように、IGZO膜よりも下側に
酸素放出可能な膜を用いることで、IGZO膜の低抵抗化される領域の厚さを制御するこ
とができることが分かった。
In FIG. 23B, it was confirmed that the region where the resistance of the IGZO film is reduced is shallower in the thickness direction than the result shown in FIG. This indicates that oxygen is supplied from the silicon oxide film to the IGZO film by the heat treatment, and oxygen vacancies in the IGZO film are reduced, so that the resistance of the IGZO film is increased. Thus, it was found that the thickness of the region of the IGZO film where the resistance is reduced can be controlled by using a film capable of releasing oxygen below the IGZO film.
以上により、タングステン膜などの酸素を取り込みやすい導電膜をIGZO膜と接して
形成することにより、IGZO膜の該導電膜と接する近傍の領域を低抵抗化させることが
できることが確認できた。さらに、熱処理を施すことにより、IGZO膜中の低抵抗化す
る領域を深さ方向に拡大させることができることが確認できた。また、IGZO膜の近傍
に酸素放出可能な膜を形成することにより、低抵抗化する領域の厚さを制御することがで
きることが分かった。
As described above, it has been confirmed that by forming a conductive film that easily takes in oxygen, such as a tungsten film, in contact with the IGZO film, a region in the vicinity of the IGZO film in contact with the conductive film can be reduced in resistance. Furthermore, it has been confirmed that by performing the heat treatment, the region of the IGZO film where the resistance is reduced can be expanded in the depth direction. It was also found that the thickness of the region where the resistance is reduced can be controlled by forming a film capable of releasing oxygen in the vicinity of the IGZO film.
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することが
できる。
This example can be implemented in combination with any of the other embodiments described in this specification as appropriate.
102 基板
104 酸化物絶縁膜
105 領域
106 酸化物半導体層
106a n型化領域
108 導電膜
108a ソース電極層
108b ドレイン電極層
110 導電膜
110a ソース電極層
110b ドレイン電極層
112 ゲート絶縁膜
113 導電膜
114 ゲート電極層
120 酸素
116 保護絶縁膜
150 トランジスタ
152 トランジスタ
154 トランジスタ
156 トランジスタ
158 トランジスタ
168a ソース電極層
168b ドレイン電極層
174 ゲート電極層
178a ソース電極層
178b ドレイン電極層
180a ソース電極層
180b ドレイン電極層
190a レジストマスク
190b レジストマスク
192 レジストマスク
194a レジストマスク
194b レジストマスク
196 レジストマスク
500 マイクロコンピュータ
501 直流電源
502 バスライン
503 パワーゲートコントローラ
504 パワーゲート
505 CPU
506 揮発性記憶部
507 不揮発性記憶部
508 インターフェース
509 検出部
511 光センサ
512 アンプ
513 ADコンバータ
530 発光素子
601 半導体基板
603 素子分離領域
604 ゲート電極層
606 酸化物半導体層
607 ゲート絶縁膜
609 ゲート電極層
611a 不純物領域
611b 不純物領域
612 ゲート絶縁膜
615 絶縁膜
616a ソース電極層
616b ドレイン電極層
616c 電極
617 絶縁膜
618 保護絶縁膜
619a コンタクトプラグ
619b コンタクトプラグ
620 絶縁膜
621 絶縁膜
622 絶縁膜
623a 配線
623b 配線
624 電極
625 酸化物絶縁膜
626a ソース電極層
626b ドレイン電極層
626c 電極
645 絶縁膜
646 絶縁膜
649 配線
656 配線
660 半導体膜
714 光電変換素子
717 トランジスタ
719 トランジスタ
1141 スイッチング素子
1142 メモリセル
1143 メモリセル群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
3000 基板
3106 素子分離絶縁層
3150 電極
3200 トランジスタ
3202 トランジスタ
3204 容量素子
3220 酸化物絶縁膜
4162 トランジスタ
4250 メモリセル
4251 メモリセルアレイ
4251a メモリセルアレイ
4251b メモリセルアレイ
4253 周辺回路
4254 容量素子
8100 警報装置
8101 マイクロコンピュータ
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9700 電気自動車
9701 二次電池
9702 制御回路
9703 駆動装置
9704 処理装置
102
506
1192
3000
8204
9700
Claims (3)
前記酸化物半導体層上に第1の導電層及び第2の導電層を形成し、
前記第1の導電層上及び前記第2の導電層上に導電膜を形成し、
前記導電膜をパターン形成して、前記第1の導電層上の第3の導電層と、前記第2の導電層上の第4の導電層とを形成し、
前記第3の導電層上、前記第4の導電層上及び前記酸化物半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体層上にゲート電極層を形成し、
前記ゲート電極層上に絶縁層を形成し、
前記絶縁層を介して前記ゲート絶縁膜へ酸素を供給する半導体装置の作製方法であって、
前記酸化物半導体層は、第1乃至第4の領域と、チャネル形成領域と、を有し、
前記ゲート絶縁膜は、前記チャネル形成領域において、前記酸化物半導体層と接し、
前記第1の領域は、前記第3の領域と前記チャネル形成領域との間に位置し、且つ前記第3の導電層と接する領域を有し、
前記第2の領域は、前記第4の領域と前記チャネル形成領域との間に位置し、且つ前記第4の導電層と接する領域を有し、
前記第3の領域は、前記第1の領域より低抵抗化された領域であり、
前記第4の領域は、前記第2の領域より低抵抗化された領域であり、
前記絶縁膜は、前記ゲート絶縁膜と接する領域を有することを特徴とする半導体装置の作製方法。 Forming an oxide semiconductor layer over the oxide insulating film;
Forming a first conductive layer and a second conductive layer on the oxide semiconductor layer;
Forming a conductive film on the first conductive layer and the second conductive layer;
Patterning the conductive film to form a third conductive layer on the first conductive layer and a fourth conductive layer on the second conductive layer;
Forming a gate insulating film on the third conductive layer, the fourth conductive layer, and the oxide semiconductor layer;
Forming a gate electrode layer on the oxide semiconductor layer through the gate insulating film;
Forming an insulating layer on the gate electrode layer;
A method for manufacturing a semiconductor device for supplying oxygen to the gate insulating film through the insulating layer,
The oxide semiconductor layer has first to fourth regions and a channel formation region,
The gate insulating film is in contact with the oxide semiconductor layer in the channel formation region;
The first region has a region located between the third region and the channel formation region and in contact with the third conductive layer;
The second region has a region located between the fourth region and the channel formation region and in contact with the fourth conductive layer,
The third region is a region having a lower resistance than the first region,
The fourth region is a region having a lower resistance than the second region,
The method for manufacturing a semiconductor device, wherein the insulating film includes a region in contact with the gate insulating film.
前記第1の領域は、前記ゲート電極層と重なる領域を有し、
前記第2の領域は、前記ゲート電極層と重なる領域を有し、
前記第3の領域は、前記ゲート電極層と重ならない領域を有し、
前記第4の領域は、前記ゲート電極層と重ならない領域を有することを特徴とする半導体装置の作製方法。 In claim 1,
The first region has a region overlapping with the gate electrode layer,
The second region has a region overlapping with the gate electrode layer,
The third region has a region that does not overlap the gate electrode layer;
The method for manufacturing a semiconductor device, wherein the fourth region has a region which does not overlap with the gate electrode layer.
加熱処理を経て、前記ゲート絶縁膜中の酸素を前記チャネル形成領域に供給することを特徴とする半導体装置の作製方法。 In claim 1 or 2,
A method for manufacturing a semiconductor device, wherein oxygen in the gate insulating film is supplied to the channel formation region through heat treatment.
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