JP6390451B2 - 電池ブロックの放電制御装置 - Google Patents
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Description
図1に示すように、組電池1は、n個の電池ブロック2(1)〜2(n)を直列に接続して構成されており、電池ブロック2は、m個の電池セル3を直列に接続して構成されている。各電池ブロック2(1)〜2(n)には、それぞれに対応してIC(放電制御装置)4(1)〜4(n)が接続されている。IC4は、電圧検出回路5,スイッチング電源回路6,負荷7及び消費電流制御回路8(信号生成手段)等を備えている。スイッチング電源回路6は、電池ブロック2の両端子(+B,−B)に接続されており、電池ブロック2の端子電圧を降圧して生成した動作用電源を負荷7に供給する。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図9に示すように、第2実施形態の消費電流値制御回路21(信号生成手段)は、積分器22(電圧信号生成手段),コンパレータ23(1)〜23(n)及びロジック回路24で構成されている。
図11に示すように、第3実施形態のIC31(放電制御装置)は、消費電流値制御回路32(情報送信手段,放電時間制御手段)と、電池ブロック2の両端に接続される放電回路33(放電手段)と、通信回路34(情報送信手段)とを備えている。消費電流値制御回路32は、通信回路34により、バス35を介して外部のマイクロコンピュータ(マイコン)36(制御回路)と通信を行う。また、消費電流値制御回路32は放電回路33に対して、後述するように放電量制御信号を出力する。
図14に示すように、第4実施形態のIC41(放電制御装置)は、降圧型のチャージポンプ回路で構成されるスイッチング電源回路42を備えている。また、IC41は、第1実施形態の構成に替わる電圧検出回路43及び消費電流制御回路44(放電時間制御手段)を備えており、スイッチング電源回路42の出力側には、放電回路45(電源放電手段)が配置されている。
図15に示すように、第5実施形態の電圧検出回路51は、FET16に対して並列に、もう1つのPチャネルMOSFET52(放電手段)が接続されている。検出制御回路53は、FET16,52の何れか一方をオンするか、双方を同時にオンするかによって放電量を調整する。この場合、FET52はFET16と同じサイズでも、異なるサイズでも良い。また、例えばFET52のソース側に抵抗素子を挿入してオン時の抵抗値を調整しても良い。
放電手段として、バイポーラトランジスタを用いても良い。
Claims (4)
- 複数の電池セル(3)を直列に接続してなる電池ブロック(2)の放電を行う複数の放電手段(15,17,52)と、
前記電池ブロックより入力される電源に基づいて、負荷(7)に供給する負荷用電源を生成するスイッチング電源回路(6)と、
このスイッチング電源回路が前記負荷用電源を生成するために使用しているPWM信号が入力され、前記PWM信号のデューティに基づいて前記複数の放電手段によって行われる放電状態を制御する制御信号を生成する信号生成手段(8,21)とを備えたことを特徴とする電池ブロックの放電制御装置。 - 前記信号生成手段(8)は、
前記PWM信号のデューティをデジタル値に変換する変換手段(8a,8b)と、
前記デジタル値に対応した放電時間が記憶されている放電時間マップ(8c)とを備え、
前記放電時間マップより前記デジタル値に対応した放電時間を読み出して、前記制御信号を生成することを特徴とする請求項1記載の電池ブロックの放電制御装置。 - 前記信号生成手段(21)は、
前記PWM信号のデューティに応じた電圧信号を生成する電圧信号生成手段(22)と、
前記電圧信号を、それぞれ異なる閾値電圧と比較する複数のコンパレータ(23)と、
これら複数のコンパレータの比較結果信号が入力され、各比較結果信号の値に応じて前記制御信号を生成するロジック回路(24)とを備えることを特徴とする請求項1記載の電池ブロックの放電制御装置。 - チャージポンプ回路を有して構成され、複数の電池セルを直列に接続してなる電池ブロックより入力される電源に基づいて、負荷に供給する負荷用電源を生成するスイッチング電源回路(42)と、
このスイッチング電源回路の出力部に接続され、前記負荷用電源を放電させる電源放電手段(45)と、
前記チャージポンプ回路を構成する各降圧段部の降圧電圧が入力され、各降圧電圧の差に応じて、前記電源放電手段により前記負荷用電源を放電させる時間を制御する放電時間制御手段(44)とを備えたことを特徴とする電池ブロックの放電制御装置。
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