JP6382288B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、特に、溝を有する半導体装置およびその製造方法に関するものである。

高アスペクト比の溝内に絶縁膜を充填した素子分離（Deep Trench Isolation：ＤＴＩ
）構造は、たとえば特開２００２−１１８２５６号公報に開示されている。

この公報に記載の技術では、まず半導体基板の表面に溝が形成され、その後に、その溝内を埋め込むように第１の絶縁膜が半導体基板の表面上に成膜される。この第１の絶縁膜が異方性エッチングされることにより、第１の絶縁膜に溝内に達する開口が形成されるとともに、第１の絶縁膜の開口の上端コーナ部が溝の上端コーナ部よりも緩やかな傾斜とされる。さらに上記の異方性エッチングにより、半導体基板の表面上の第１の絶縁膜の膜厚が減ぜられる。この後、上記開口を埋め込むように第２の絶縁膜が半導体基板の表面上に成膜される。

上記のようにＤＴＩ構造が形成された後に、半導体基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電子素子が形成される。

特開２００２−１１８２５６号公報

上記の方法では、高アスペクト比の溝内を第１および第２の絶縁膜で埋め込む必要がある。このため、２回の絶縁膜堆積と、開口上端部の拡張のための異方性エッチングが必要となり、フロー時間が長くなり、処理時間と費用が掛かるプロセスとなっていた。

また溝内部に中空が存在すると、その後のウエット処理で中空部が基板表面に露出するおそれがある。溝内部の中空部が基板表面に露出した場合、その露出部からレジスト材などが中空部に入り込んで除去できなくなる。中空部内のレジスト材などは後工程で噴出して異物として現れ、パターン欠陥の原因となる。

本発明は、上記課題を鑑みてなされたものであり、その目的は、簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供することである。

本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
支持基板と、埋め込み絶縁膜と半導体層とがこの順で積層された構成を有する半導体基板が準備され、半導体層上にゲート電極を有し、半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタが形成される製造方法である。ＭＯＳトランジスタを平面視において取り囲む溝が半導体層から埋め込み絶縁膜に達するように形成される。ゲート電極の上を覆い半導体層の主表面に沿うように拡がり、かつ溝内に中空を形成するように溝を充填する第１の絶縁膜が形成される。
まず支持基板と、埋め込み絶縁膜と半導体層とがこの順で積層された構成を有する半導体基板が準備される。半導体層の主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝が、半導体層の主表面から埋め込み絶縁膜に達するように形成される。上記素子上を覆うように、かつ溝内に中空を形成するように素子上および溝内に第１の絶縁膜が形成される。上記第１の絶縁膜に素子の導電部分に達する孔が形成される。

本実施例によれば、素子の完成後に溝が形成される。このため、素子の形成途中に溝内にレジストなどが入り込むことがない。したがって、簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を実現することができる。

また、半導体基板が支持基板と埋め込み絶縁膜と半導体層との積層構成を有し、溝が半導体層の主表面から埋め込み絶縁膜に達するように形成される。このため、分離能力を高めることができる。

本発明の実施の形態１におけるチップ状態の半導体装置の構成を示す概略平面図である。 図１に示す素子形成領域が平面視において溝に取り囲まれた様子を示す一部破断斜視図である。 本発明の実施の形態１における半導体装置の構成を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 半導体装置の特性を調べる評価用ＴＥＧの構成を示す概略断面図である。 ＤＴＩ構造の溝の幅と、当該溝の耐圧との関係を示すグラフである。 溝の延在する方向に平行な方向に延在するシート抵抗が形成されたＴＥＧの構成を示す概略平面図である。 図１５のＸＶＩ−ＸＶＩ線に沿う部分における概略断面図である。 溝の延在する方向に直交する方向に延在するシート抵抗が形成されたＴＥＧの構成を示す概略平面図である。 図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う部分における概略断面図である。 本発明の実施の形態１の半導体基板を用いて、素子形成領域を取り囲むようにゲッタリングサイトが形成された構成を示す概略断面図である。 図１９の半導体基板にフィールド酸化膜が形成された構成を示す概略断面図である。 図２０の半導体基板に溝が形成された構成を示す概略断面図である。 埋め込み絶縁膜が形成されないバルクの半導体基板に溝が形成され、溝の側面にエッチングダメージが形成された状態を示す概略断面図である。 埋め込み絶縁膜が形成された半導体基板に溝が形成され、溝の側面にエッチングダメージが形成された状態を示す概略断面図である。 本発明の実施の形態１における半導体装置の溝の形状を示す概略断面図である。 本発明の実施の形態２における半導体装置の一の例の溝の形状を示す概略断面図である。 本発明の実施の形態２における半導体装置の他の例の溝の形状を示す概略断面図である。 本発明の実施の形態２における半導体装置の一の例の構成を示す概略断面図である。 図２７の溝部分を拡大して示す拡大断面図である。 本発明の実施の形態２における半導体装置の他の例の構成を示す概略断面図である。 図２９の溝部分を拡大して示す拡大断面図である。 半導体層の上部の層に溝（貫通孔）が形成された後で、半導体層に溝が形成される前の状態を示す概略断面図である。 半導体層がエッチングされる原理を示す概略断面図である。 図３２における半導体層がエッチングされた後の状態を示す概略断面図である。 ウェハの中心部における、ＤＴＩ幅が０．８μｍである溝の上部の断面の状態を示す写真である。 ウェハの中心部における、ＤＴＩ幅が０．９μｍである溝の上部の断面の状態を示す写真である。 ウェハの中心部における、ＤＴＩ幅が１．０μｍである溝の上部の断面の状態を示す写真である。 ウェハの中心部における、ＤＴＩ幅が１．１μｍである溝の上部の断面の状態を示す写真である。 ウェハの周辺部における、ＤＴＩ幅が０．８μｍである溝の上部の断面の状態を示す写真である。 ウェハの周辺部における、ＤＴＩ幅が０．９μｍである溝の上部の断面の状態を示す写真である。 ウェハの周辺部における、ＤＴＩ幅が１．０μｍである溝の上部の断面の状態を示す写真である。 ウェハの周辺部における、ＤＴＩ幅が１．１μｍである溝の上部の断面の状態を示す写真である。 図４３のグラフに示す、溝の幅と中空頂点の高さとの寸法の位置を説明するための概略断面図である。 溝の幅と中空頂点の高さとの関係を示すグラフである。 溝の内部に正常に形成された中空を断面から見た形状を示す写真である。 溝の内部に形成された、上部が膨張した中空を断面から見た形状の一例を示す写真である。 図４５の中空の上部がさらに膨張した形状を示す写真である。 スパッタリングにより溝の上部に形成されたアルミニウムの薄膜を断面から見た形状の一例を示す写真である。 図４７に示す溝の上部のアルミニウムの薄膜を除去した後における中空の変形を断面から見た形状の一例を示す写真である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢに、図２５と同様の溝が形成された構成を示す概略断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢに、図２６と同様の溝が形成された構成を示す概略断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢを用いて形成された、本発明の実施の形態２における半導体装置の一の例の構成を示す概略断面図である。 図５１の溝部分を拡大して示す拡大断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢを用いて形成された、本発明の実施の形態２における半導体装置の他の例の構成を示す概略断面図である。 図５３の溝部分を拡大して示す拡大断面図である。 本発明の実施の形態３における半導体装置の一の例の溝の形状を示す概略断面図である。 本発明の実施の形態３における半導体装置の他の例の溝の形状を示す概略断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢに、図５５と同様の溝が形成された構成を示す図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢに、図５６と同様の溝が形成された構成を示す図である。 本発明の実施の形態３における半導体装置の一の例の構成を示す概略断面図である。 図５９の溝部分を拡大して示す拡大断面図である。 本発明の実施の形態３における半導体装置の他の例の構成を示す概略断面図である。 図６１の溝部分を拡大して示す拡大断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢを用いて形成された、本発明の実施の形態３における半導体装置の一の例の構成を示す概略断面図である。 図６３の溝部分を拡大して示す拡大断面図である。 埋め込み絶縁膜ＢＯＸが存在しないバルクの半導体基板ＳＵＢを用いて形成された、本発明の実施の形態３における半導体装置の他の例の構成を示す概略断面図である。 図６５の溝部分を拡大して示す拡大断面図である。 本発明の実施の形態４において、中空の上の層間絶縁膜を厚くすることを説明するための概略断面図である。 本発明の実施の形態４において、図６７の層間絶縁膜の上に更に層間絶縁膜が積層された状態を説明するための概略断面図である。 本発明の実施の形態４における半導体装置の構成を示す概略断面図である。 図６９の溝部分を拡大して示す拡大断面図である。 本発明の実施の形態５において、溝を形成する領域に素子分離用絶縁膜（ＬＯＣＯＳ）が形成された状態を示す概略断面図である。 本発明の実施の形態５において、素子分離用絶縁膜を貫通して埋め込み絶縁膜に達するように溝が形成された状態を示す概略断面図である。 本発明の実施の形態５において、下敷き酸化膜の上および溝の内部に層間絶縁膜が形成された状態を示す概略断面図である。 本発明の実施の形態５において、素子分離用絶縁膜の形成された素子の内部の応力を示すグラフおよび、当該素子の概略断面図である。 本発明の実施の形態５における半導体装置の構成を示す概略断面図である。 本発明の実施の形態６において、溝を形成する領域に下敷き酸化膜と下敷き窒化膜とマスク材とが形成された状態を示す概略断面図である。 本発明の実施の形態６において、図７６に続く工程として形成される溝の状態を示す概略断面図である。 本発明の実施の形態７において、図７７に続く工程として形成される側壁絶縁膜の状態を示す概略断面図である。 本発明の実施の形態７において、図７８に続く工程として形成される溝の内部の状態を示す概略断面図である。 本発明の実施の形態７における半導体装置の構成を示す概略断面図である。 図８０の溝部分を拡大して示す拡大断面図である。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置は、たとえばＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）に適用可能である。このＢｉＣ−ＤＭＯＳの半導体チップＳＣＣは、たとえば低耐圧のＣＭＯＳ（Complementary MOS）トランジスタを集積したようなロジック部と、高耐圧素子を用いた出力ドライバ部とを有している。上記の出力ドライバ部では素子の１つ１つの形成領域である素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲによって平面視において取り囲まれている。また複数の素子形成領域ＤＦＲが、平面視においてゲッタリングサイトＧＴによって取り囲まれている。

図２を参照して、たとえば出力ドライバ部では、１つ１つの高耐圧素子の素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲにより平面的に取り囲まれている。この溝ＤＴＲは半導体基板ＳＵＢの表面に形成されている。

図３を参照して、半導体基板ＳＵＢは、支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと、半導体層ＳＬとがこの順で（図３の下側から上側へ）積層された構成を有するＳＯＩ（Silicon On Insulator）基板である。支持基板ＳＳはたとえばｐ型のシリコン基板よりなっており、埋め込み絶縁膜ＢＯＸはたとえばシリコン酸化膜よりなっており、半導体層ＳＬはたとえばｎ^-シリコン層よりなっている。半導体層ＳＬの主表面（図３における上側の表面）に、ＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタなどの素子が形成されている。これらの素子は、たとえばｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、ゲート電極層ＧＥなどの導電部分を有している。

ＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタなどのそれぞれの素子形成領域ＤＦＲを平面視において取り囲むように、半導体層ＳＬの主表面から半導体層ＳＬを貫通するように、ＤＴＩ構造をなす溝ＤＴＲが形成されている。つまり溝ＤＴＲは、半導体層ＳＬの上側の主表面から埋め込み絶縁膜ＢＯＸに達するように、図３の上下方向に延在している。溝ＤＴＲは、それぞれの素子形成領域ＤＦＲを取り囲むことにより、それぞれの素子形成領域ＤＦＲ間を電気的に分離している。

ＣＭＯＳトランジスタは、図３の左側のｎＭＯＳトランジスタと、右側のｐＭＯＳトランジスタとが組み合わせられた構成となっている。ｎＭＯＳトランジスタはｐ型ウェル領域ＰＷＲと、ソース領域またはドレイン領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥとを主に有している。ｐＭＯＳトランジスタはｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

高耐圧ＭＯＳトランジスタは、中央部分に溝ＤＴＲが存在することにより、溝ＤＴＲの左側と右側との２つの素子に分かれて配置されている。左側の高耐圧ＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型領域ＮＤＲと、ｐ型領域ＰＢＲと、ソース領域またはドレイン領域としてのｎ⁺領域ＮＲと、ｐ⁺コンタクト領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。右側の高耐圧ＭＯＳトランジスタは、ｐ型オフセット領域ＰＯＲと、ｎ型ウェル領域ＮＷＲと、ソース領域またはドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。

本実施の形態においては、ｎ⁺領域ＮＲやｐ⁺領域ＰＲのそれぞれの表面上にシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。

また右側の高耐圧ＭＯＳトランジスタのｐ型オフセット領域ＰＯＲ上にはマスク絶縁層ＭＩが形成されている。また隣接する素子間の電気的な分離などのために半導体層ＳＬの主表面には適宜、フィールド酸化膜ＦＯがたとえば４００ｎｍの厚みで形成されている。

上記のＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ上を覆うように、下敷き酸化膜ＮＳＧ（第２の絶縁膜）および層間絶縁膜ＩＩ（第１の絶縁膜）が形成されている。下敷き酸化膜ＮＳＧは、半導体層ＳＬの主表面上（つまり半導体基板ＳＵＢの主表面上）にたとえば３００ｎｍの厚みで形成されている。下敷き酸化膜ＮＳＧはたとえば不純物がドープされていないノンドープのシリコン酸化膜である。

層間絶縁膜ＩＩは、下敷き酸化膜ＮＳＧ上を覆うように、かつ溝ＤＴＲの内部に中空ＳＰを形成するように、下敷き酸化膜ＮＳＧ上および溝ＤＴＲの内部に形成されている。層間絶縁膜ＩＩは、下敷き酸化膜ＮＳＧと同様に、半導体チップＳＣＣを覆うように形成されている。

つまり溝ＤＴＲ内に形成される絶縁膜ＩＩは、高耐圧ＭＯＳトランジスタ上に形成される層間絶縁膜ＩＩである。また溝ＤＴＲ内は、絶縁膜ＩＩで完全に埋め込まれてはおらず、溝ＤＴＲの内部には中空（空隙）ＳＰが形成されている。

この中空ＳＰは溝の深さとほぼ同じ高さを有していてもよい。溝ＤＴＲのアスペクト比（深さ／幅）は１以上であることが好ましい。また溝ＤＴＲの幅は８０Ｖのブレークダウン電圧を基準にして０．３μｍ以上であることが好ましい。

層間絶縁膜ＩＩは、たとえばＢＰ−ＴＥＯＳ（Boro-Phospho-Tetra-Ethyl-Ortho-Silicate）と、その上にプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜との積層構造よりなっている。なお層間絶縁膜ＩＩに含まれるＢＰ−ＴＥＯＳは、Ｐ−ＴＥＯＳ（ＰＳＧ：Phosphorus Silicon Glass）、Ｂ−ＴＥＯＳ（ＢＳＧ：Boro Silicata Glass）のようなＩＩＩ族元素およびＶ族元素の少なくともいずれかの不純物を含んだ絶縁膜であればよい。

下敷き酸化膜ＮＳＧおよび層間絶縁膜ＩＩにはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ上には配線層ＩＣＬが形成されている。配線層ＩＣＬはコンタクトホールＣＨ内のプラグ導電層ＰＬを介して素子の導電部分（たとえばソース領域、ドレイン領域としてのｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、ゲート電極層ＧＥなど）に電気的に接続されている。言い換えれば、コンタクトホールＣＨは下敷き酸化膜ＮＳＧおよび層間絶縁膜ＩＩに形成された孔であり、当該孔は素子の導電部分に達するように延在している。なお、ｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ上にシリサイド層ＳＣが形成されている場合には、コンタクトホールＣＨはシリサイド層ＳＣに達するように形成されている。またシリサイド層が形成されていない場合には、コンタクトホールＣＨはｎ⁺領域ＮＲ、ｐ⁺領域ＰＲに達するように形成されている。

次に、本実施の形態の半導体装置として、図３に示すＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタを有する半導体チップＳＣＣの製造方法について図４〜図１２を用いて説明する。

図４を参照して、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと、半導体層ＳＬとがこの順に積層された構成を有するＳＯＩ基板として半導体基板ＳＵＢが準備される。半導体層ＳＬには、ｎ型領域ＮＤＲ、フィールド酸化膜ＦＯなどが形成される。このフィールド酸化膜ＦＯは、半導体層ＳＬの主表面上に酸化膜ＯＸＩと窒化膜ＮＩとをこの順で積層し、窒化膜ＮＩを選択的に除去した後に、その窒化膜ＮＩから露出した部分を熱酸化することにより形成される。この後、窒化膜ＮＩおよび酸化膜ＯＸＩが除去され、フィールド酸化膜ＦＯが形成されていない半導体層ＳＬの主表面が露出する。

図５を参照して、ｎ型ウェル領域ＮＷＲ、ｐ型ウェル領域ＰＷＲ、ｎ型領域ＮＤＲ、ｐ型領域ＰＤＲ、ｐ型オフセット領域ＰＯＲ、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、酸化絶縁膜ＯＩ、ｎ⁺領域ＮＲ、ｐ⁺領域ＰＲ、側壁絶縁膜ＳＷなどが形成される。

これにより、半導体層ＳＬの主表面（半導体基板ＳＵＢの表面）に、各素子（高耐圧ＭＯＳトランジスタ、ＣＭＯＳトランジスタなど）が完成する。つまり各素子の完成とは以下のように形成されることである。

高耐圧ＭＯＳトランジスタとして図５中左側のトランジスタは、ｎ型ウェル領域ＮＷＲと、ｎ型領域ＮＤＲと、ｐ型領域ＰＢＲと、ソースまたはドレインとしてのｎ⁺領域ＮＲと、コンタクト領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

高耐圧ＭＯＳトランジスタとして図５中右側のトランジスタは、ｎ型ウェル領域ＮＷＲと、ｐ型オフセット領域ＰＯＲと、ソースまたはドレインとしてのｐ⁺領域ＰＲと、コンタクト領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

ＣＭＯＳトランジスタは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが完成するように形成される。ｐＭＯＳトランジスタは、ｎ型ウェル領域ＮＷＲと、１対のソース／ドレイン領域としてのｐ⁺領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。ｎＭＯＳトランジスタは、ｐ型ウェル領域ＰＷＲと、１対のソース／ドレイン領域としてのｎ⁺領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。

図６を参照して、ｎ⁺領域ＮＲおよびｐ⁺領域ＰＲの各々の表面上にシリサイド層ＳＣが形成される。シリサイド層ＳＣは、半導体層ＳＬの表面全面を覆うように高融点金属層を形成した後に熱処理を加えて高融点金属とシリコンとを反応させることにより形成される。この際、半導体層ＳＬの主表面上にマスク絶縁層ＭＩを形成しておくことにより、マスク絶縁層ＭＩが形成された箇所においては、半導体層ＳＬの主表面と高融点金属層とが接触することはないため、シリサイド層ＳＣは形成されない。なお、シリサイド層ＳＣ形成後、未反応の高融点金属層は除去される。

図７を参照して、各素子上を覆うように、下敷き酸化膜ＮＳＧが形成される。下敷き酸化膜ＮＳＧはたとえば６００ｎｍの厚みのノンドープのシリコン酸化膜からなる。

図８を参照して、下敷き酸化膜ＮＳＧ上を覆うように、フォトレジストＰＨＲが塗布される。

このフォトレジストＰＨＲは通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして、下敷き酸化膜ＮＳＧおよびフィールド酸化膜ＦＯとが順に異方性エッチングされる。これにより下敷き酸化膜ＮＳＧとフィールド酸化膜ＦＯとを貫通する溝ＤＴＲＡが形成される。この後、フォトレジストＰＨＲがアッシングなどによって除去される。

図９を参照して、下敷き酸化膜ＮＳＧをマスクとして半導体層ＳＬに異方性エッチングが施される。これにより、溝ＤＴＲＡの直下の半導体基板ＳＵＢ（半導体層ＳＬ）が選択的に除去される。これにより、半導体基板ＳＵＢ（半導体層ＳＬ）の主表面から埋め込み絶縁膜ＢＯＸに達するように溝ＤＴＲが形成される。

このエッチング時に下敷き酸化膜ＮＳＧも所定膜厚だけエッチング除去され、当初の厚み６００ｎｍのおよそ半分の厚み、たとえば３００ｎｍの厚みとなる。

なお、形成される素子の特性上、ＩＩＩ族元素やＶ族元素などの不純物が半導体層ＳＬの内部に固相拡散されることを防ぐことが好ましい場合には、固相拡散を抑制したい側壁上に保護用の絶縁膜（ライナー膜）を形成することが好ましい。ライナー膜はたとえば熱酸化法や窒化処理、プラズマＣＶＤ法を用いて形成される、シリコン酸化膜やシリコン窒化膜であることが好ましい。

図１０を参照して、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡ（第１の絶縁膜）が形成される。この絶縁膜ＩＩＡは、たとえば１３２０ｎｍの厚みのＢＰ−ＴＥＯＳにより形成される。この絶縁膜ＩＩＡの上面がたとえばＣＭＰ（Chemical Mechanical Polishing）法により研磨除去される。

図１１を参照して、上記のＣＭＰ法により、絶縁膜ＩＩは上面を平坦化されて層間絶縁膜ＩＩとなる。ＣＭＰ法を用いてたとえば６４０ｎｍ研削することにより、層間絶縁膜ＩＩの厚みは、たとえば６８０ｎｍとされる。

図１２を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩおよび下敷き酸化膜ＮＳＧを貫通して半導体基板ＳＵＢの表面（シリサイド層ＳＣの表面）に達するコンタクトホールＣＨ（孔）が形成される。このコンタクトホールＣＨからは、たとえばソース領域やドレイン領域などの表面に形成されたシリサイド層ＳＣの表面が露出する。

図３を参照して、コンタクトホールＣＨ内にプラグ導電層ＰＬが形成される。この後、プラグ導電層ＰＬを介して各素子の導電部分と電気的に接続するように層間絶縁膜ＩＩ上に配線層ＩＣＬが形成される。

プラグ導電層ＰＬおよび配線層ＩＣＬは、たとえばアルミニウムからなる金属薄膜であることが好ましく、チタンとタングステンとの金属薄膜を積層したものであってもよい。あるいは窒化チタン（ＴｉＮ）の薄膜をバリアメタルとして形成し、その上にアルミニウムの金属薄膜を積層した構成であってもよい。

以上により、図３に示す本実施の形態の半導体装置が製造される。
次に、ＤＴＩ構造における溝ＤＴＲ内に中空がある場合とない場合との特性の違いについて調べた結果を説明する。

本実施の形態の半導体装置の特性を調べるために、評価用ウェハを準備した。そのウェハの表面に配置される半導体チップのサンプルに対して耐圧の評価を行なった。

各半導体チップには、図１３に示す評価ＴＥＧが形成されている。図１３を参照して、この評価ＴＥＧは、平面視において領域Ａと、その領域ＡとはＤＴＩ構造によって分けられた領域Ｂとを有している。領域ＡおよびＢの各々は、半導体層ＳＬの主表面に形成されたｎ型ウェル領域ＮＷＲと、そのｎ型ウェル領域ＮＷＲ内の表面に形成されたｎ⁺領域ＮＲとを有している。

溝ＤＴＲの幅が０．６μｍから１．０μｍへと大きくなるにしたがって、リーク電流が急激に大きくなり始める電圧の値が約４００Ｖから約６００Ｖへと大きくなっている。つまり溝ＤＴＲの幅が大きくなる方がリーク電流を抑え、溝ＤＴＲの耐圧が高くなることがわかった。溝ＤＴＲの幅（ＤＴＩ幅）と、各ＴＥＧの耐圧との関係をグラフにしたものを図１４に示す。

図１４を参照して、溝ＤＴＲの幅が０．６μｍから１．０μｍへと大きくなるにしたがって溝ＤＴＲの耐圧が約４００Ｖから約６００Ｖへと大きくなっている。溝ＤＴＲの幅を０．１μｍ大きくすると、平均して溝ＤＴＲの耐圧が６０Ｖ高くなっていることがわかる。図１４から溝ＤＴＲの幅が大きくなる方が溝ＤＴＲの耐圧が高くなることがわかった。

次に、溝ＤＴＲの近傍における半導体層ＳＬ表面の応力について調べた結果について説明する。

この応力の測定は、溝ＤＴＲの近傍における半導体層ＳＬの表面に不純物領域よりなる抵抗を形成し、その抵抗値を測定することにより行なった。具体的には、図１５および図１６に示すように、平面視において溝ＤＴＲに平行に配置したシート抵抗ＳＨＲと、図１７および図１８に示すように平面視において溝ＤＴＲに直交に配置したシート抵抗ＳＨＲとの各抵抗値が、応力の影響により異なる特性を示すことを利用して応力の測定を行なった。

図１５の平行配置ＴＥＧおよび図１７の直交配置ＴＥＧのいずれとも溝ＤＴＲの深さは約５μｍ、幅は約０．８μｍであり、その溝ＤＴＲによって取り囲まれる半導体層ＳＬの平面形状は約１００μｍ×約１００μｍである。また図１５の平行配置ＴＥＧおよび図１７の直交配置ＴＥＧのいずれにおいても、シート抵抗ＳＨＲの平行形状は約２０μｍ×約２μｍであり、シート抵抗ＳＨＲの深さ（拡散深さ）は約０．６μｍである。

図１５の平行配置ＴＥＧおよび図１７の直交配置ＴＥＧのいずれにおいてもシート抵抗ＳＨＲの平面形状の長手方向に電流が流される。つまり、図１５の平行配置ＴＥＧにおいてはシート抵抗ＳＨＲの電流方向に対して垂直方向に応力がかかっていることになり、また図１７の直交配置ＴＥＧにおいてはシート抵抗ＳＨＲの電流方向に対して平行方向に応力がかかっていることになる。

シート抵抗ＳＨＲの抵抗値は、このシート抵抗ＳＨＲに電圧を印加したときにシート抵抗ＳＨＲに流れる電流値を測定することにより行なった。また、この測定は図１５および図１６に示す平行配置ＴＥＧにおいてはシート抵抗ＳＨＲと溝ＤＴＲとの距離を１〜２０μｍの範囲で変化させて行ない、図１７および図１８に示す直交配置ＴＥＧにおいてはシート抵抗ＳＨＲと溝ＤＴＲとの距離を２〜２０μｍの範囲で変化させて行なった。

溝ＤＴＲの内部に中空ＳＰが存在しない場合には、シート抵抗ＳＨＲと溝ＤＴＲとの距離が短くなるにつれ、その抵抗値の変化が顕著となった。特に図１５や図１６に示す「ＤＴＲと平行」の場合は、溝ＤＴＲからの距離が１μｍの場合にシート抵抗ＳＨＲの抵抗値の変化割合が１５％近くになっている。

これに対して、溝ＤＴＲの内部に中空ＳＰが存在する場合には、シート抵抗ＳＨＲと溝ＤＴＲとの距離が変化しても、シート抵抗ＳＨＲの抵抗値はほとんど変化しない結果となった。このことは、溝ＤＴＲの内部に中空ＳＰを設けた場合には、溝ＤＴＲの内部における応力が小さくなることを意味する。よって、溝ＤＴＲの内部に中空ＳＰが生じるように、その溝ＤＴＲ内に絶縁膜を形成することで半導体層ＳＬ表面に応力が生じることを抑制できることがわかった。

次に、本実施の形態の作用効果について説明する。
本実施の形態によれば、図４〜図９に示すように高耐圧ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲが形成されるため、その溝ＤＴＲを層間絶縁膜ＩＩで埋め込むことが可能となる。これにより、溝ＤＴＲを埋め込む絶縁膜を層間絶縁膜とは別途に形成する必要がなくなるため、製造方法における工程数を大幅に削減することができる。

また高耐圧ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲが形成される。素子完成後の製造フローでは素子完成前の製造フローよりも溝ＤＴＲ内を埋め込む絶縁膜表面がウエットエッチングにさらされる回数が少ない。このため、その溝ＤＴＲ内に中空ＳＰが存在していても、その中空ＳＰが表面に露出することは抑制される。これにより、表面に露出した中空ＳＰ内にレジストなどの異物が入り込むことがないため、製造途中でその中空ＳＰ内の異物が噴出すことによるパターンの欠陥が生じることも防止できる。

また溝ＤＴＲ内に積極的に中空ＳＰを形成することで、図１４を用いて説明したように、ＤＴＩ構造により分離された素子のリーク電流を抑制することができ、耐圧を高めることができる。

また溝ＤＴＲ内に積極的に中空ＳＰを形成することで、溝ＤＴＲ近傍における半導体層ＳＬの応力を低減することができる。これは、溝ＤＴＲ内部のシリコン酸化膜と、シリコンとの熱膨張係数の差により発生する応力を、空隙である中空ＳＰが緩和することができるためである。溝ＤＴＲ近傍における半導体層ＳＬの応力を低減することにより、半導体層ＳＬ内における結晶欠陥の発生を抑制することができる。

また、高耐圧ＭＯＳトランジスタなどの素子が完成した後にＤＴＩ構造の溝ＤＴＲが形成されるため、素子の形成中に素子形成領域ＤＦＲ（図１参照）における半導体層ＳＬなどの内部に形成される異物（金属不純物など）ＣＮＴを、ゲッタリングサイトＧＴ（図１参照）に集めることができる。このことについて以下に、図１９〜図２１を参照しながら説明する。

図１９を参照して、半導体基板ＳＵＢのうち最終的に素子が形成される予定の素子形成領域ＤＦＲを取り囲むようにゲッタリングサイトＧＴが形成される。この後、図２０に示すようにフィールド酸化膜ＦＯが形成され、さらに図２１に示すようにフィールド酸化膜ＦＯおよび半導体層ＳＬを貫通するように溝ＤＴＲが形成される。

たとえば図２０に示すように、溝ＤＴＲが形成される前の時点で半導体層ＳＬの内部に異物ＣＮＴが入った場合、半導体基板ＳＵＢに対するプロセス中の熱処理により、異物ＣＮＴは半導体層ＳＬの内部を移動してゲッタリングサイトＧＴに吸収される。しかし図２１に示すように溝ＤＴＲが形成された後に、溝ＤＴＲに取り囲まれた素子形成領域ＤＦＲにおける半導体層ＳＬの内部に異物ＣＮＴが入れば、後工程における熱処理時においても異物ＣＮＴがゲッタリングサイトＧＴの方へ移動することができなくなる。つまり異物ＣＮＴは溝ＤＴＲに取り囲まれた領域（素子形成領域ＤＦＲ）の内部に取り残される。異物ＣＮＴが半導体層ＳＬの内部に貯留すれば、半導体基板ＳＵＢの表面に形成される素子の特性が劣化する可能性があるため、高効率にゲッタリングがなされることが好ましい。

素子形成領域ＤＦＲに素子が形成され終わった後に溝ＤＴＲが形成される本実施の形態の製造方法は、異物ＣＮＴのゲッタリングができる時間が長くなる。したがって、より確実に半導体層ＳＬの内部の異物ＣＮＴをゲッタリングすることができる。

さらに本実施の形態においては支持基板ＳＳ上に埋め込み絶縁膜ＢＯＸ（シリコン酸化膜）が配置された半導体基板ＳＵＢを用いている。このため、溝ＤＴＲの壁面に沿って拡散領域を形成することで、溝ＤＴＲの側面に形成されるダメージ層を通るリーク電流を抑制することができる。このことについて以下に、図２２〜図２３を参照しながら説明する。

まず図２２を用いて半導体基板がＳＯＩ基板ではなくバルクのシリコン基板よりなる場合について説明する。

図２２（Ａ）を参照して、半導体基板ＳＵＢに溝ＤＴＲを形成する際、溝ＤＴＲの壁部にエッチングのダメージ（結晶欠陥）が生じる。このため、溝ＤＴＲの壁部にｎ型半導体領域ＮＳＲとｐ型半導体領域ＰＳＲとのｐｎ接合があると、上記エッチングダメージを介してそのｐｎ接合部にリーク電流が発生する。

このリーク電流の発生を防止するために、溝ＤＴＲのエッチングダメージが生じた壁部に図２２（Ｂ）に示すようなｎ型またはｐ型の拡散領域ＳＤＲを形成することも考えられる。つまり拡散領域ＳＤＲを形成することで、溝ＤＴＲに接する部分にｐｎ接合が形成されなくなり、ｐｎ接合でのリーク電流の発生を防止することができる。

しかし、半導体基板ＳＵＢにバルクのシリコン基板を用いた場合にこのような拡散領域ＳＤＲを形成すると、拡散領域ＳＤＲによってｐ型半導体領域ＰＳＲ同士が電気的に接続される恐れがあり、溝ＤＴＲによる電気的分離の意味がなくなる。このため、半導体基板ＳＵＢにバルクのシリコン基板を用いた場合には、上記エッチングダメージによる結晶欠陥をなくするために、結晶性回復のための熱処理が必要となり、製造工程が複雑となる。

次に図２３を用いて半導体基板ＳＵＢがＳＯＩ基板よりなる場合について説明する。
図２３（Ａ）を参照して、半導体基板ＳＵＢがＳＯＩ基板よりなる場合にも、溝ＤＴＲの壁部に接する部分にｎ型半導体領域ＮＳＲとｐ型半導体領域ＰＳＲとのｐｎ接合部があると、溝ＤＴＲの壁部のエッチングダメージを介して、そのｐｎ接合部にリーク電流が生じる。しかし、図２３（Ｂ）に示すように、溝ＤＴＲの壁部に沿って拡散領域ＳＤＲを形成することによって、溝ＤＴＲの壁部に接する部分にｐｎ接合が位置することはなくなる。このため、そのｐｎ接合部において上記エッチングダメージを介したリーク電流の発生を防止することができる。

また、本実施の形態では半導体基板ＳＵＢがＳＯＩ基板であり溝ＤＴＲが埋め込み絶縁膜ＢＯＸに達するように形成されているため、溝ＤＴＲの両側に形成された拡散領域ＳＤＲ同士は、埋め込み絶縁膜ＢＯＸによって互いに電気的に分離されている。このため、拡散領域ＳＤＲによって、溝ＤＴＲの両側のｐ型半導体領域ＰＳＲ同士が互いに電気的に接続されることもない。

さらに、この拡散領域ＳＤＲを層間絶縁膜ＩＩに含まれる不純物（ボロン、リンなどのＩＩＩ族元素やＶ族元素）の固相拡散により形成することができる。この場合、拡散領域ＳＤＲを形成するための別途の不純物のイオン注入などの工程も不要となり、製造工程を簡略化することもできる。また結晶性回復のための熱処理も不要となってさらに製造工程を簡略化することができる。

溝ＤＴＲの側面から半導体層ＳＬの内部へのＩＩＩ族元素などの不純物の固相拡散は極めて均一に行なわれる。つまり固相拡散領域ＳＤＲの内部における電位は領域内でほぼ一定となる。このため固相拡散領域ＳＤＲの内部を、特に複数並んだエッチングダメージ間を縫うようにリーク電流が流れることを抑制することができる。

また本実施の形態のようにＳＯＩ基板よりなる半導体基板ＳＵＢを用いれば、溝ＤＴＲの内部の電界に基づく溝ＤＴＲの真の耐圧を調べることができる。たとえば埋め込み絶縁膜ＢＯＸを有さないバルクの半導体基板ＳＵＢに溝ＤＴＲが形成された半導体装置においても、溝ＤＴＲの内部に中空ＳＰが存在すれば溝ＤＴＲの内部の電界が小さくなり、溝ＤＴＲの耐圧が向上する。しかしここでの耐圧とは図２２に示すｐ型半導体領域ＰＳＲとｎ型半導体領域ＮＳＲとがなすｐｎ接合の耐圧であり、溝ＤＴＲの真の耐圧との間には誤差が存在する。しかし埋め込み絶縁膜ＢＯＸを備える半導体基板ＳＵＢにおいては、溝ＤＴＲの内部の真の耐圧を高精度に調べることができる。

（実施の形態２）
本実施の形態は、実施の形態１と比較して、溝ＤＴＲおよび下敷き酸化膜ＮＳＧの構成および製造方法において異なっている。以下、本実施の形態の構成について説明する。

図２４に示すように、実施の形態１では半導体層ＳＬにおける溝ＤＴＲの幅Ｗ１は下敷き酸化膜ＮＳＧにおける溝ＤＴＲの幅Ｗ２とほぼ同じである。これに対し実施の形態２の溝ＤＴＲでは、図２５および図２６を参照して、溝ＤＴＲの底部（溝ＤＴＲの最下部）の幅Ｗ１が、下敷き酸化膜ＮＳＧ（第２の絶縁膜）における溝ＤＴＲの幅Ｗ２（下敷き酸化膜ＮＳＧを貫通する貫通孔の幅）よりも大きくなっている。

図２５および図２６に示す下敷き酸化膜ＮＳＧの貫通孔（下敷き酸化膜ＮＳＧにおける溝ＤＴＲ）の幅Ｗ２は、図２４に示す実施の形態１の下敷き酸化膜ＮＳＧの貫通孔の幅Ｗ２と同じであるとする。ここで図２５のように半導体層ＳＬの溝ＤＴＲの幅Ｗ２中その溝ＤＴＲの深さ方向全体にわたってほぼ均一な幅で、かつ下敷き酸化膜ＮＳＧの溝ＤＴＲの幅Ｗ２よりも大きくなっていてもよい。あるいは図２６のように半導体層ＳＬの溝ＤＴＲの幅Ｗ１は、溝ＤＴＲの底部に近づくにつれて（埋め込み絶縁膜ＢＯＸに近づくにつれて）広くなっていてもよい。

図２４〜図２６においては溝ＤＴＲの形状のみを示しており、溝ＤＴＲの内部の層間絶縁膜ＩＩやフィールド酸化膜ＦＯについては、説明の便宜上、図示が省略されている。図２５の形状を有する溝ＤＴＲが形成された半導体装置は図２７のような態様となり、溝ＤＴＲ部の近辺の拡大図は図２８のようになる。図２６の形状を有する溝ＤＴＲが形成された半導体装置は図２９のような態様となり、溝ＤＴＲ部の近辺の拡大図は図３０のようになる。図２７および図２９は、実施の形態１における図３に相当する図である。図２８および図３０に示す下敷き酸化膜ＮＳＧの貫通孔ＰＲＣＨの幅は、実施の形態１の下敷き酸化膜ＮＳＧの貫通孔の幅とほぼ同じである。

なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図２７〜図３０において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の製造方法について説明する。
本実施の形態の製造方法は、図４〜図８に示す実施の形態１と同様の工程を経る。この図８の溝ＤＴＲＡ付近の構成を簡略化しかつ拡大して図３１に示す。この後、フォトレジストＰＨＲが除去されて、下敷き酸化膜ＮＳＧをマスクとして半導体層ＳＬにエッチングを施すことにより、埋め込み絶縁膜ＢＯＸに達する溝ＤＴＲが形成される。この溝ＤＴＲ形成のエッチング方法または条件を実施の形態１の条件から変更することにより、図２５または図２６に示す形状の溝ＤＴＲが形成される。

具体的に図２５に示す幅広の溝ＤＴＲの形成においては、実施の形態１と同様の条件で溝ＤＴＲを形成した後に、溝ＤＴＲの幅を広げるためにウェットエッチングが行なわれる。このウェットエッチングによってシリコンよりなる半導体層ＳＬが、シリコン酸化膜よりなる下敷き酸化膜ＮＳＧおよびフィールド酸化膜ＦＯに対して優先的に除去されて、溝ＤＴＲの半導体層ＳＬ部の幅が広がる。

また図２６に示すテーパ形状の溝ＤＴＲの形成においては、図３１に示す状態からフォトレジストＰＨＲが除去された後の半導体層ＳＬのエッチング条件が実施の形態１とは異なる。実施の形態１の溝ＤＴＲを形成する際のエッチングにおいては、一例として４Ｐａの圧力下でＡｒ（アルゴン）ガスとＳＦ₆（六フッ化硫黄）ガスとＯ₂（酸素）ガスとがそれぞれ５０ｓｃｃｍ、６０ｓｃｃｍ、２５ｓｃｃｍの条件で供給され、４０Ｗの高周波電力を供給した状態が１２０秒間保持される。これに対して、図２６に示す本実施の形態のテーパ形状の溝ＤＴＲを形成する際のエッチングにおいては、一例として３Ｐａの圧力下でＡｒガスとＳＦ₆ガスとＯ₂ガスとがそれぞれ２５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの条件で供給され、５０Ｗの高周波電力を供給した状態が１６０秒間保持される。

シリコンからなる半導体層ＳＬがエッチングされる際には、図３２に示すように、シリコンＳｉとＳＦ₆ガス中のフッ素（Ｆ）のイオンＩＯＮとが反応してＳｉＦ_xが生成される。ＳｉＦ_xが形成されることにより半導体層ＳＬのＳｉは削り取られる。

またシリコンＳｉとＯ₂ガスとが反応することにより、溝の側面には側壁保護膜ＰＦＭが形成される。側壁保護膜ＰＦＭは、図３２における左右方向に深くエッチングがなされることを抑制するものである。つまり側壁保護膜ＰＦＭが形成されることにより、エッチングは図３２の横方向にはあまり進行せず、図３２の上下方向に（深く掘られるように）進行する。またアルゴンガスは上記の反応を中和するために添加される。

このようにして図３３に示すように、下敷き酸化膜ＮＳＧなどに溝が掘られた領域の直下の半導体層ＳＬが選択的にエッチングされ、溝ＤＴＲが形成される。このようなエッチングメカニズムにおいて本実施の形態における上記エッチング条件を採用することにより図２６に示すテーパ形状の溝ＤＴＲが形成可能である。

この後、図１０〜図１２に示す実施の形態１と同様の工程を経ることにより、本実施の形態２の半導体装置が製造される。

次に本実施の形態の作用効果について説明する。
本実施の形態においては、溝ＤＴＲの底部の幅Ｗ１が大きいため耐圧を大きく確保できるとともに、溝ＤＴＲの開口幅Ｗ２が小さいため、後工程のエッチングにより溝ＤＴＲ内の中空ＳＰが外部に露出してしまうことを防止できる。以下、そのことを説明する。

実施の形態１において溝ＤＴＲの幅を大きくすれば、溝ＤＴＲによる耐圧を向上させることができる。

しかし、図３４〜図３７に示すようにウェハ中心部の溝ＤＴＲの幅がＣＡＤの設計時の寸法において０．８〜１．０μｍと大きくなるにつれて、溝ＤＴＲ内の中空ＳＰの頂点（中空頂点ＳＰＴ）はＣＭＰ法による研磨後の界面に近づき、溝ＤＴＲの幅が１．１μｍでは中空ＳＰが十分にキャッピングされないことがわかる。また、図３８〜図４１に示すようにウェハ周辺部の溝ＤＴＲの幅がＣＡＤの設計時の寸法において０．８〜１．１μｍと大きくなった場合も上記と同様に、中空ＳＰの頂点がＣＭＰ法による研磨後界面に近づくことがわかる。このため、実施の形態１の構成においては、溝ＤＴＲの幅を広くすると中空頂点ＳＰＴから層間絶縁膜ＩＩの上側の表面までの距離が短くなり、場合によっては中空頂点ＳＰＴが層間絶縁膜ＩＩの上側の表面を突き抜ける可能性がある。これは溝ＤＴＲの幅が大きいほど、中空頂点ＳＰＴが半導体層ＳＬの上側の表面に比べて高い位置に存在するようになるためである。一例として図３６に示すように、溝ＤＴＲの幅が１．０μｍである素子形成領域ＤＦＲの、中空頂点ＳＰＴから下敷き酸化膜ＮＳＧの頂点までの距離は１６８０Å（１６８ｎｍ）である。

図４２の概略断面図においては、溝ＤＴＲの幅（ＤＴＩ幅）をＷで示し、半導体層ＳＬの上部の表面から中空頂点ＳＰＴまでの上下方向の距離をＨで示している。Ｗを変化させたときのＨの変化を、素子形成領域ＤＦＲおよび素子形成領域ＤＦＲの周辺領域のそれぞれに形成された溝ＤＴＲに対して調べた結果が図４３である。

図４３のグラフの横軸は図４２のＷの値を示しており、縦軸は図４２のＨの値を示している。そしてプロットされた印のうちひし形の「中心」は半導体チップＳＣＣの中心領域に形成された素子形成領域ＤＦＲに形成された溝ＤＴＲを示し、正方形の「周辺」は半導体チップＳＣＣの周辺領域に形成された素子形成領域ＤＦＲに形成された溝ＤＴＲを示す。

図４３のグラフから、「中心」「周辺」ともに溝ＤＴＲの幅が広くなるほど半導体層ＳＬの最上面からＳＰ頂点（ＳＰＴ）までの距離が大きくなることがわかる。言い換えれば、層間絶縁膜ＩＩの最上面から中空頂点ＳＰＴまでの距離が小さくなることがわかる。

中空頂点ＳＰＴが高い位置に存在する結果、中空頂点ＳＰＴから層間絶縁膜ＩＩの上側の表面までの距離が短くなれば、層間絶縁膜ＩＩを形成した後に配線層ＩＣＬやプラグ導電層ＰＬを形成する後工程（図３参照）を行なう際の熱処理により、中空頂点ＳＰＴが変形を起こすことがある。

具体的には、図４４の写真に示す中空ＳＰのように、層間絶縁膜ＩＩの最上部から中空頂点ＳＰＴまでの距離が十分に高く、中空頂点ＳＰＴが尖った断面形状をしているのが好ましい状態である。このとき、中空頂点ＳＰＴの上に十分な厚みの層間絶縁膜ＩＩが配置されていることになるため、中空頂点ＳＰＴが層間絶縁膜ＩＩの上側の表面を突き抜ける可能性は低い。

しかし、中空頂点ＳＰＴから層間絶縁膜ＩＩまでの距離が短い（中空頂点ＳＰＴの上の層間絶縁膜ＩＩが薄い）場合には、後工程においてたとえばＴｉＮ薄膜形成後の熱処理などにより、中空頂点ＳＰＴが膨張するように変形する。これは熱処理により中空ＳＰを構成するガスが膨張するためである。図４５および図４６は層間絶縁膜ＩＩ上にＴｉＮをスパッタリングにより形成し、８８０℃で熱処理した後の状態を示している。

配線層ＩＣＬやプラグ導電層ＰＬの形成時のエッチング時に、中空頂点ＳＰＴ上の薄い層間絶縁膜ＩＩも同時にエッチングされる。これにより、中空頂点ＳＰＴが層間絶縁膜ＩＩを突き抜ける可能性がある。

図４７を参照して、たとえばスパッタリングによりアルミニウム薄膜ＩＣＬＡ（まだエッチングされていない）が中空ＳＰ上の層間絶縁膜ＩＩ上に形成された時点では、中空ＳＰ上のアルミニウム薄膜ＩＣＬＡも中空ＳＰ以外の領域上のアルミニウム薄膜ＩＣＬＡも、ほぼ同じ膜厚を有している。

しかしアルミニウム薄膜ＩＣＬＡのパターニングにより溝ＤＴＲ上（中空ＳＰ上）のアルミニウム薄膜ＩＣＬＡが除去されると、そのエッチングで層間絶縁膜ＩＩもある程度除去されるため、図４８のように中空ＳＰが層間絶縁膜ＩＩを突き破ることがある。これはアルミニウムの下部の薄い層間絶縁膜ＩＩが同時にエッチングされ、かつ中空ＳＰの上部が膨張するためである。中空ＳＰの上部の膨張が大きいほど、層間絶縁膜ＩＩを突き破る可能性が高くなる。

以上より、溝ＤＴＲの幅が広くなれば、中空頂点ＳＰＴが高くなり中空頂点ＳＰＴ上の層間絶縁膜ＩＩが薄くなる。すると後工程における熱処理時に中空ＳＰの上部が膨張する変形を起こし、中空ＳＰ上の薄い層間絶縁膜ＩＩを突き破る不具合が起こることがあるといえる。中空ＳＰ上の層間絶縁膜ＩＩが突き破られれば、その後の成膜工程などで溝ＤＴＲ内が完全に埋め込まれるおそれがあり、その場合に当該溝ＤＴＲにおいて素子を電気的に分離する機能が低下する。このことを考慮すれば、溝ＤＴＲの幅を狭くすることが好ましい。

そこで実施の形態２のように、少なくとも溝ＤＴＲと連続するように形成された下敷き酸化膜ＮＳＧの貫通孔ＰＲＣＨの幅を、半導体層ＳＬの溝ＤＴＲの幅よりも小さくなるように形成する。逆に言えば上記のように、下敷き酸化膜ＮＳＧの貫通孔ＰＲＣＨの幅は実施の形態１の溝ＤＴＲと同じとし、半導体層ＳＬの溝ＤＴＲの幅を貫通孔ＰＲＣＨの幅よりも大きくなるようにする。

このようにすれば、溝ＤＴＲの大きい幅により溝ＤＴＲの耐圧を高めることができるとともに、溝ＤＴＲよりも貫通孔ＰＲＣＨの幅が小さいことにより、中空ＳＰの上部が変形して層間絶縁膜ＩＩを突き抜ける不具合の発生を抑制することができる。

以上に述べた実施の形態２の溝ＤＴＲは、実施の形態１の溝ＤＴＲと同様の効果を奏する。ただし実施の形態２の溝ＤＴＲは、埋め込み絶縁膜ＢＯＸの存在しない半導体基板ＳＵＢに対して形成されてもよい。その場合の態様を図４９〜図５４に示す。

なお上記の図４５および図４６にて説明したＴｉＮのスパッタリングによる形成後の熱処理の温度を８００℃以下にすることにより、中空ＳＰの上部が膨張するなどの変形を起こすことを抑制することができる。

本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

（実施の形態３）
本実施の形態は、実施の形態１と比較して、溝ＤＴＲおよび下敷き酸化膜ＮＳＧの構成および製造方法において異なっている。以下、本実施の形態の構成について説明する。

実施の形態３の溝ＤＴＲは、図５５および図５６を参照して、下敷き酸化膜ＮＳＧ（第２の絶縁膜）における溝ＤＴＲの幅（下敷き酸化膜ＮＳＧを貫通する貫通孔の幅）が、溝ＤＴＲの開口端の幅（半導体層ＳＬに形成される溝ＤＴＲの、下敷き酸化膜ＮＳＧに最も近い最上部における幅）よりも大きくなっている。この点において、実施の形態３の溝ＤＴＲは、図２４に示す実施の形態１の溝ＤＴＲや図２５に示す実施の形態２の溝ＤＴＲと異なる。

図５５および図５６に示す溝ＤＴＲの開口端の幅（半導体層ＳＬに形成される溝ＤＴＲの、下敷き酸化膜ＮＳＧに最も近い最上部における幅）は、図２４に示す実施の形態１の溝ＤＴＲの幅と同じであるとする。ここで図５５のように単純に下敷き酸化膜ＮＳＧにおける溝ＤＴＲの幅が、半導体層ＳＬの溝ＤＴＲの開口端の幅より大きくなっていてもよい。あるいは図５６のように、半導体層ＳＬの断面における角部が切り取られた形状（テーパ形状）を形成していてもよい。

図５５および図５６においては溝ＤＴＲの形状のみを示しており、溝ＤＴＲやフィールド酸化膜ＦＯについては、説明の便宜上、図示が省略されている。また図５５および図５６は埋め込み絶縁膜ＢＯＸを備える半導体基板ＳＵＢを用いて実施の形態３の溝ＤＴＲを形成した例を示している。しかし実施の形態３においても実施の形態２と同様に、埋め込み絶縁膜ＢＯＸの存在しないバルクのシリコンよりなる半導体基板ＳＵＢに対して溝ＤＴＲが形成されてもよい。その場合、図５５は図５７のようになり、図５６は図５８のようになる。

図５５の形状を有する溝ＤＴＲが形成された半導体装置は図５９のような態様となり、溝ＤＴＲ部の近辺の拡大図は図６０のようになる。図５６の形状を有する溝ＤＴＲが形成された半導体装置は図６１のような態様となり、溝ＤＴＲ部の近辺の拡大図は図６２のようになる。図５７の形状を有する溝ＤＴＲが形成された半導体装置は図６３のような態様となり、溝ＤＴＲ部の近辺の拡大図は図６４のようになる。図５８の形状を有する溝ＤＴＲが形成された半導体装置は図６５のような態様となり、溝ＤＴＲ部の近辺の拡大図は図６６のようになる。

図５９、６１、６３、６５は、実施の形態１における図３に相当する図である。図６０、６２、６４、６６に示す半導体層ＳＬの溝ＤＴＲの幅は、実施の形態１の半導体層ＳＬの溝ＤＴＲの幅とほぼ同じである。

なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図５５〜図６６において実施の形態１と同一の要素については同一の符号を付し、その説明を省略する。

実施の形態３においては、下敷き酸化膜ＮＳＧの溝ＤＴＲ（貫通孔ＰＲＣＨ）の幅を半導体層ＳＬの溝ＤＴＲの幅よりも大きくするために、通常の埋め込み絶縁膜に達するように溝ＤＴＲを形成する工程（たとえば実施の形態１の図９に対応）を行なった後、特に下敷き酸化膜ＮＳＧの溝ＤＴＲ（貫通孔ＰＲＣＨ）の幅を大きくするために更にエッチングを行なうことが好ましい。このときの下敷き酸化膜ＮＳＧへのエッチングガスとしてアルゴンガスと六フッ化硫黄（ＳＦ₆）ガスと酸素ガスとが混合されたガスを用いることが好ましい。

実施の形態３においては実施の形態２と逆に、下敷き酸化膜ＮＳＧの貫通孔ＰＲＣＨの幅が半導体層ＳＬの溝ＤＴＲの幅よりも大きくなるように加工を行なう。このため一見、実施の形態２と逆の効果、すなわち貫通孔ＰＲＣＨの幅が大きいために中空頂点ＳＰＴが高い位置に存在し、その上の層間絶縁膜ＩＩが薄くなるように思われる。しかし実際には貫通孔ＰＲＣＨを半導体層ＳＬの溝ＤＴＲの幅よりも大きくすれば、後工程にて形成される層間絶縁膜ＩＩが溝ＤＴＲの内部によりスムーズに埋め込まれるようになる。これは溝ＤＴＲの内部への層間絶縁膜ＩＩの入口である、下敷き酸化膜ＮＳＧの貫通孔ＰＲＣＨの幅が大きいためである。

溝ＤＴＲの内部に層間絶縁膜ＩＩがスムーズに埋め込まれると、溝ＤＴＲの内部での層間絶縁膜ＩＩの充填率が高くなる。このため、溝ＤＴＲの内部に形成される中空ＳＰの容積が小さくなる分だけ、中空頂点ＳＰＴが低い位置に形成される。すると中空頂点ＳＰＴの上により厚い層間絶縁膜ＩＩを形成することができる。したがって中空ＳＰの上部が膨張などの変形を起こす可能性を低減し、溝ＤＴＲの品質を向上することができる。

なお上述したように溝ＤＴＲの内部に層間絶縁膜ＩＩをスムーズに埋め込ませるためには、下敷き酸化膜ＮＳＧが１００ｎｍ以上の厚みを有することが好ましい。また、層間絶縁膜ＩＩを構成するＢＰ−ＴＥＯＳ中に含まれるＩＩＩ族元素とＶ族元素との含有割合を最適化することによっても、上記と同様に溝ＤＴＲの内部への層間絶縁膜ＩＩの埋め込みがスムーズにすることができる。

本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

（実施の形態４）
上述したように、溝ＤＴＲの中空頂点ＳＰＴ上の層間絶縁膜ＩＩが薄いと、後工程において中空ＳＰが層間絶縁膜ＩＩを突き抜ける可能性がある。この現象を抑制するために、たとえば図６７に示す中空頂点ＳＰＴ上の層間絶縁膜ＩＩの厚みＨ₁がより厚くなるように、つまり層間絶縁膜ＩＩ全体がより厚くなるように形成することが好ましい。このような構成はたとえば以下の方法で製造することができる。

たとえば実施の形態１の図１０において形成する絶縁膜ＩＩＡよりも厚い絶縁膜を形成した後、実施の形態１の図１１と同じ厚み分だけＣＭＰにより研磨除去する方法がある。このようにすれば中空ＳＰ上には、実施の形態１の図１１に示す層間絶縁膜ＩＩよりも（図６７にＨ₁で示す）厚みが大きい層間絶縁膜ＩＩが形成される。

または、たとえば図６７に示す、中空ＳＰ上における厚みがＨ₁である層間絶縁膜ＩＩを形成した後に、図６８に示すように、層間絶縁膜ＩＩと同様の材質からなる層間絶縁膜ＩＩＬを追加するように積層する方法もある。このようにすれば、中空ＳＰ上における層間絶縁膜ＩＩの厚みは図６８に示すようにＨ₁＋Ｈ₂となる。つまり中空ＳＰ上には、たとえば実施の形態１の図１１に示す層間絶縁膜ＩＩよりも厚みが大きい層間絶縁膜ＩＩが形成される。

あるいは実施の形態１の図１０において形成する絶縁膜ＩＩＡとほぼ同じ厚みの絶縁膜を形成した後、実施の形態１の図１１よりも少ない厚み分をＣＭＰにより研磨除去する方法もある。このようにした場合も、実施の形態１の図１１に示す層間絶縁膜ＩＩよりも（図６７にＨ₁で示す）厚みが大きい層間絶縁膜ＩＩが形成される。

図６７および図６８においては、本実施の形態１と同様に下敷き酸化膜ＮＳＧの幅と、半導体層ＳＬにおける溝ＤＴＲの幅とがほぼ等しくなるように図示している。しかし実施の形態４において下敷き酸化膜ＮＳＧの幅と、半導体層ＳＬにおける溝ＤＴＲの幅との大小関係は、たとえば実施の形態２または３に示す関係を満たすものであってもよい。また実施の形態４においても実施の形態２または３と同様に、半導体基板ＳＵＢにおける埋め込み絶縁膜ＢＯＸの有無は問わない。

具体的には、図６７および図６８のいずれの態様となる場合においても、中空ＳＰの真上に配置される層間絶縁膜ＩＩ、または層間絶縁膜ＩＩと層間絶縁膜ＩＩＬとの厚み（図６７のＨ₁または図６８のＨ₁＋Ｈ₂）は５００ｎｍ以上であることが好ましい。

図６８の形状を有する溝ＤＴＲが形成された半導体装置は図６９のような態様となり、溝ＤＴＲ部の近辺の拡大図は図７０のようになる。

本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

（実施の形態５）
上述した実施の形態１〜４のいずれにおいても、たとえば図２４などの溝の形状のみを示す部分的な概略断面図においてはフィールド酸化膜ＦＯの図示が省略されている。しかし実際に素子が組み合わさった半導体装置においては、たとえば図３などの溝ＤＴＲの近傍に配置されたようなフィールド酸化膜ＦＯが存在する。フィールド酸化膜ＦＯは、素子間を電気的に分離するためのＬＯＣＯＳ（素子分離用絶縁膜）として形成される。

逆に言えば、たとえばフィールド酸化膜ＦＯなどのＬＯＣＯＳが配置された領域に溝ＤＴＲが形成されることが好ましい。図７１を参照して、半導体基板ＳＵＢの半導体層ＳＬの最上面から一定の深さ分の領域の一部に、ＬＯＣＯＳとしてのフィールド酸化膜ＦＯが形成される。このフィールド酸化膜ＦＯを覆うように、半導体基板ＳＵＢ（半導体層ＳＬ）上に下敷き酸化膜ＮＳＧが形成される。図７１の状態は、実施の形態１の図７に示す下敷き酸化膜ＮＳＧの形成後の状態に対応する。

その後、図７２を参照して、フィールド酸化膜ＦＯおよび、フィールド酸化膜ＦＯの上の下敷き酸化膜ＮＳＧやフィールド酸化膜ＦＯの下の半導体層ＳＬを貫通して埋め込み絶縁膜ＢＯＸに達するように溝ＤＴＲが形成される。図７２の状態は、実施の形態１の図９に示す溝ＤＴＲの形成後の状態に対応する。その後、図７３を参照して、層間絶縁膜ＩＩが形成され、溝ＤＴＲ内にも層間絶縁膜ＩＩが形成される。

図７４のグラフの横軸は、同じ図７４の下側の素子の横方向の各位置（座標）に対応する。図７４のグラフの縦軸はラマン変位と呼ばれる、素子の内部の各座標の領域の内部における応力の向きや大きさを示す指標に対応する。縦軸において中央の５２０ｃｍ^-1より上の領域は圧縮応力が加わっていることを示す領域であり、５２０ｃｍ^-1より下の領域は引張応力が加わっていることを示す領域である。

また図７４ではグラフの横軸と、横軸の各座標が示す素子の横方向の位置とが一致するように図示されている。このようにして、グラフの横軸の座標の具体的な位置が容易に把握できるようになっている。また図７４のグラフの実線と点線とは、異なる温度（それぞれ温度Ａ、温度Ｂ）で熱処理を行なうことにより形成された素子のデータを示す。

図７４のグラフより、熱処理を行なう温度にかかわらず、ＬＯＣＯＳ（フィールド酸化膜ＦＯ）が存在する領域において引張応力が大きくなることがわかる。この引張応力は、ＬＯＣＯＳがシリコン酸化膜からなるフィールド酸化膜ＦＯであり、フィールド酸化膜ＦＯがシリコンからなる半導体層ＳＬ上に形成されることから、シリコンとシリコン酸化膜との熱膨張係数の差に起因して発生する応力であると考えられる。

一方、溝ＤＴＲの形成された領域においては圧縮応力が大きくなる。このため溝ＤＴＲがフィールド酸化膜ＦＯを貫通するように形成されることにより、溝ＤＴＲの圧縮応力とフィールド酸化膜ＦＯの引張応力とが相殺されるため、溝ＤＴＲの近傍における内部応力を小さくすることができる。

以上のように溝ＤＴＲの近傍における応力を小さくすることにより、当該溝ＤＴＲの近傍や溝ＤＴＲの側面、下敷き酸化膜ＮＳＧの開口部（図２８の貫通孔ＰＲＣＨ）における応力集中を抑制することができる。したがって溝ＤＴＲの近傍や貫通孔ＰＲＣＨなどにおける結晶欠陥の発生をさらに確実に抑制することができる。また結晶欠陥の発生を抑制する結果、溝ＤＴＲの側面近傍のエッチングダメージ（図２２、２３参照）に起因するリーク電流の発生を抑制することもできる。

ＬＯＣＯＳとしてのフィールド酸化膜ＦＯが形成された半導体装置の全体図は図７５に示すとおりである。これは図３に示す半導体装置の全体図と同様である。

なお実施の形態５のようにＬＯＣＯＳを有する半導体装置についても、埋め込み絶縁膜ＢＯＸを有さない（支持基板ＳＳ上に半導体層ＳＬが形成された）バルクの半導体基板ＳＵＢを用いて形成されてもよい。

（実施の形態６）
本実施の形態は、実施の形態１と比較して、溝ＤＴＲを形成する際のマスクにおいて異なっている。以下、本実施の形態の構成について説明する。

本実施の形態においては図７６に示すように、溝ＤＴＲを形成する前に素子上を覆うように形成する絶縁膜が、下敷き酸化膜ＮＳＧ（第２の絶縁膜）のみならず、その上の下敷き窒化膜ＮＴＦ（第３の絶縁膜）およびさらにその上の下敷き酸化膜ＮＳＧ（第４の絶縁膜）からなる。

つまり、本実施の形態の製造方法は、溝ＤＴＲを形成する工程に先立ち、下側の下敷き酸化膜ＮＳＧ（第２の絶縁膜）を形成する工程と、下敷き酸化膜ＮＳＧ上に下敷き窒化膜ＮＴＦ（第３の絶縁膜）を形成する工程と、下敷き窒化膜ＮＴＦ上に上側の下敷き酸化膜ＮＳＧ（第４の絶縁膜）を形成する工程とをさらに備えている。

下敷き窒化膜ＮＴＦはたとえばシリコン窒化膜である。上下の下敷き酸化膜ＮＳＧの各々は上述したようにたとえばノンドープのシリコン酸化膜である。このため第３の絶縁膜は第２の絶縁膜とは異なる材質よりなり、第４の絶縁膜は第３の絶縁膜とは異なる材質よりなる。図７６の状態は、実施の形態１の図７に示す下敷き酸化膜ＮＳＧの形成後の状態に対応する。

このように半導体層ＳＬの上に複数の絶縁膜を形成した上で、図７７に示すように溝ＤＴＲが形成される。図７７の状態は、実施の形態１の図９に示す溝ＤＴＲの形成後の状態に対応する。

その後、上側の下敷き酸化膜ＮＳＧ上に通常の写真製版技術によりフォトレジストパターン（図示せず）が形成され、このフォトレジストパターンをマスクとしてエッチングを施すことにより、上側の下敷き酸化膜ＮＳＧ、下敷き窒化膜ＮＴＦおよび下側の下敷き酸化膜ＮＳＧが順にパターニングされる。この後、レジストパターンはたとえばアッシングにより除去される。次に、パターニングされた上側の下敷き酸化膜ＮＳＧをマスクとして半導体層ＳＬにエッチングが施される。これにより、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達する溝ＤＴＲが形成される。この溝ＤＴＲ形成後に、上側の下敷き酸化膜ＮＳＧおよび下敷き窒化膜ＮＴＦが除去されて図９に示す状態が得られる。この後、実施の形態１と同様の工程を経ることにより、図３と同様の構成を有する本実施の形態の半導体装置が製造される。

図９に示す実施の形態１のように溝ＤＴＲを形成する際のエッチングマスクとして下敷き酸化膜ＮＳＧ単層を用いた場合、溝ＤＴＲ形成のためのエッチングにより下敷き酸化膜ＮＳＧの一部に膜厚や膜質のばらつきが発生することがある。

これに対して本実施の形態では、上側の下敷き酸化膜ＮＳＧをマスクとして溝ＤＴＲが形成される。この際、下側の下敷き酸化膜ＮＳＧの上面は下敷き窒化膜ＮＴＦおよび上側の下敷き酸化膜ＮＳＧにより保護されている。このため、溝ＤＴＲ形成時のエッチングによって下側の下敷き酸化膜ＮＳＧの上面がエッチングされることはない。よって、下側の下敷き酸化膜ＮＳＧの膜厚などがばらつくことを抑制できる。

実施の形態６に示す製造方法を採用した結果形成される半導体装置は、図３および図７５と同様の態様を有するものである。また実施の形態６についても、実施の形態２、３、４、５に示す溝ＤＴＲの特徴や製造条件を適宜組み合わせてもよい。

本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。

（実施の形態７）
本実施の形態は、実施の形態６と比較して、溝ＤＴＲの側面上に側壁絶縁膜ＳＷを形成する点において異なっている。以下、本実施の形態の構成について説明する。

図７７を参照して、本実施の形態では、実施の形態６と同様、半導体層ＳＬの主表面上に、下側の下敷き酸化膜ＮＳＧ、下敷き窒化膜ＮＴＦおよび上側の下敷き酸化膜ＮＳＧが順に形成された後に、上側の下敷き酸化膜ＮＳＧをマスクとして半導体層ＳＬにエッチングが施される。これにより溝ＤＴＲが半導体層ＳＬに形成される。

図７８を参照して、この溝ＤＴＲの内壁上および上側の下敷き酸化膜ＮＳＧの上面上に、たとえばシリコン酸化膜よりなる絶縁膜が形成される。この後に、この絶縁膜に、上側の下敷き酸化膜ＮＳＧの上面が露出するまでエッチバックが施される。これにより溝ＤＴＲの側壁を覆うように側壁絶縁膜ＳＷがたとえばシリコン酸化膜から形成される。この後、上側の下敷き酸化膜ＮＳＧと下敷き窒化膜ＮＴＦが除去される。

図７９を参照して、露出した下側の下敷き酸化膜ＮＳＧの表面上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように、下側の下敷き酸化膜ＮＳＧ上および溝ＤＴＲ内に層間絶縁膜ＩＩが形成される。この後、実施の形態１と同様の工程を経ることにより、図８０に示す本実施の形態の半導体装置が製造される。

溝ＤＴＲに側壁絶縁膜ＳＷが形成された半導体装置は図８０のような態様となり、溝ＤＴＲ部の近辺の拡大図は図８１のようになる。

なお、本実施の形態の構成は、上記の側壁絶縁膜ＳＷが形成されている点以外は実施の形態１の構成とほぼ同じであるため、図７８〜図８１において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。

次に、本実施の形態の作用効果について説明する。
図７７を参照して、下敷き窒化膜ＮＴＦを除去する際には一般にリン酸の薬液が用いられる。リン酸の薬液がたとえばシリコンからなる半導体層ＳＬの表面に付着すると、リン酸が付着した領域において半導体層ＳＬの表面が荒らされる。すると半導体層ＳＬの表面のラフネスに起因するリーク電流が増加する可能性がある。

そこで本実施の形態のように、半導体層ＳＬの表面（側面）を保護するための側壁絶縁膜ＳＷが形成されることにより、半導体層ＳＬの表面が直接リン酸に曝されることを抑制することができる。したがって半導体層ＳＬの表面のラフネスの増加を抑制し、リーク電流の増加を抑制することができる。

また側壁絶縁膜ＳＷが形成されることにより、溝ＤＴＲの内部において層間絶縁膜ＩＩが形成される領域が実質的に狭くなる。このため層間絶縁膜ＩＩの形成時に溝ＤＴＲの内部に形成される中空ＳＰの頂点ＳＰＴがより低い位置となる。これは中空ＳＰの形成されうる領域が狭くなることに伴い、中空ＳＰのサイズが小さくなるためである。したがって実施の形態２、３と同様に、中空頂点ＳＰＴ上の層間絶縁膜ＩＩを厚くし、中空ＳＰが変形したり、層間絶縁膜ＩＩを突き破ったりする不具合を抑制することができる。

なおたとえば、形成される素子の特性上、ＩＩＩ族元素やＶ族元素の素子内部への固相拡散を防ぐことが好ましい場合は、側壁絶縁膜ＳＷをノンドープとすることが好ましい。

また実施の形態７についても、実施の形態２、３、４、５に示す溝ＤＴＲの特徴や製造条件を適宜組み合わせてもよい。あるいは上記においては実施の形態６のように下敷き窒化膜ＮＴＦを用いた製造方法を一例として挙げているが、たとえば実施の形態１のように下敷き窒化膜ＮＴＦを用いずに、溝ＤＴＲの内部に側壁絶縁膜ＳＷが形成される製造方法を用いてもよい。

本発明の実施の形態７は、以上に述べた各点についてのみ、本発明の実施の形態６と異なる。すなわち、本発明の実施の形態７について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態６に順ずる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、溝を有する半導体装置およびその製造方法に特に有利に適用され得る。

ＢＯＸ 埋め込み絶縁膜、ＣＨ コンタクトホール、ＣＮＴ 異物、ＤＦＲ 素子形成領域、ＤＴＲ，ＤＴＲＡ 溝、ＦＯ フィールド酸化膜、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＧＴ ゲッタリングサイト、ＩＣＬ 配線層、ＩＣＬＡ アルミニウム薄膜、ＩＩ，ＩＩＬ 層間絶縁膜、ＩＩＡ 絶縁膜、ＩＯＮ イオン、ＭＩ マスク絶縁層、ＮＤＲ ｎ型領域、ＮＩ 窒化膜、ＮＲ ｎ⁺領域、ＮＳＧ 下敷き酸化膜、ＮＳＲ ｎ型半導体領域、ＮＴＦ 下敷き窒化膜、ＮＷＲ ｎ型ウェル領域、ＯＩ 酸化絶縁膜、ＯＸＩ 酸化膜、ＰＢＲ ｐ型領域、ＰＦＭ 側壁保護膜、ＰＨＲ フォトレジスト、ＰＬ プラグ導電層、ＰＯＲ ｐ型オフセット領域、ＰＲ ｐ⁺領域、ＰＲＣＨ 貫通孔、ＰＳＲ ｐ型半導体領域、ＰＷＲ ｐ型ウェル領域、ＳＣ シリサイド層、ＳＣＣ 半導体チップ、ＳＤＲ 固相拡散領域、ＳＨＲ シート抵抗、ＳＬ 半導体層、ＳＰ 中空、ＳＰＴ 中空頂点、ＳＳ 支持基板、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜。

Claims (13)

1. 支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板を準備する工程と、
   前記半導体層上にゲート電極を有し、前記半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタを形成する工程とを備えた半導体装置の製造方法であって、
   前記ＭＯＳトランジスタを平面視において取り囲む溝を前記半導体層から前記埋め込み絶縁膜に達するように形成する工程と、
   前記ゲート電極の上を覆い前記半導体層の主表面に沿うように拡がり、かつ前記溝内に中空を形成するように前記溝を充填する第１の絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
2. 前記半導体層上に酸化膜と窒化膜とをこの順で積層し、前記窒化膜を選択的に除去した後に、前記窒化膜から露出した部分を熱酸化することにより、前記半導体層内で前記ソース領域または前記ドレイン領域と接する第２の絶縁膜を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
3. 前記溝は前記ＭＯＳトランジスタと前記第２の絶縁膜とを取り囲むように形成される、請求項２に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜を形成する工程の後に、
   前記ソース領域または前記ドレイン領域に達するように前記第１の絶縁膜内を延びる導電層を形成する工程と、
   前記第１の絶縁膜上に、前記導電層に接する配線層を形成する工程とを備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記溝の形成前に、前記ＭＯＳトランジスタ上を覆うように前記半導体層の前記主表面上に第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜上に、前記第３の絶縁膜とは異なる材質よりなる第４の絶縁膜を形成する工程と、
   前記第４の絶縁膜上に、前記第４の絶縁膜とは異なる材質よりなる第５の絶縁膜を形成する工程とをさらに備え、
   前記溝を形成する工程は、前記第５の絶縁膜をマスクとして前記半導体層を選択的に除去する工程を含み、さらに
   前記溝の形成後に前記第５および第４の絶縁膜を除去する工程を備えた、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記溝の幅に対する深さの割合を示すアスペクト比は５．０以上となるように前記溝が形成される、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記溝の幅は前記溝の底部に近づくにつれて広くなるように、前記溝が形成される、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
8. 支持基板と、埋め込み絶縁膜と、半導体層とがこの順で積層された構成を有する半導体基板と、
   前記半導体層上にゲート電極を有し、前記半導体層内にソース領域およびドレイン領域を有するＭＯＳトランジスタと、
   前記ゲート電極の上を覆い前記半導体層の主表面に沿うように拡がり、かつ前記半導体層から前記埋め込み絶縁膜に達するように延びる溝内に中空を残すように前記溝を充填する第１の絶縁膜とを備え、
   前記溝は前記ＭＯＳトランジスタを取り囲む、半導体装置。
9. 前記半導体層の主表面に形成され、前記半導体層内で前記ソース領域または前記ドレイン領域と接する第２の絶縁膜をさらに備え、
   前記第２の絶縁膜は前記第１の絶縁膜よりも浅い、請求項８に記載の半導体装置。
10. 前記溝および前記第２の絶縁膜は複数形成され、
    前記複数の第２の絶縁膜のうち少なくとも一部の前記第２の絶縁膜は、前記複数の溝のうち少なくとも一部の前記溝により貫通される、請求項９に記載の半導体装置。
11. 前記ＭＯＳトランジスタの前記ソース領域または前記ドレイン領域に達するように前記半導体層の主表面に沿うように拡がる前記第１の絶縁膜の部分内を延びる導電層と、
    前記第１の絶縁膜の部分上に配置され前記導電層に接する配線層とをさらに備える、請求項８〜１０のいずれか１項に記載の半導体装置。
12. 前記溝の幅に対する深さの割合を示すアスペクト比は５．０以上である、請求項８〜１１のいずれか１項に記載の半導体装置。
13. 前記溝の幅は前記溝の底部に近づくにつれて広くなる形状を有する、請求項８〜１２のいずれか１項に記載の半導体装置。