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JP6371735B2 - 半導体装置の製造方法 - Google Patents

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JP6371735B2 JP2015086155A JP2015086155A JP6371735B2 JP 6371735 B2 JP6371735 B2 JP 6371735B2 JP 2015086155 A JP2015086155 A JP 2015086155A JP 2015086155 A JP2015086155 A JP 2015086155A JP 6371735 B2 JP6371735 B2 JP 6371735B2
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真也 志摩
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Description

本実施形態は、半導体装置の製造装置及び製造方法に関する。
半導体ウェハは半導体チップに個片化される。
特開２０１２−１８６４４７号明細書
半導体装置の製造を容易にする。
本実施形態の半導体装置の製造方法は、第一の面と前記第一の面に対向する第二の面を有する半導体ウェハに対して、前記第一の面に基板を張り合わせる工程と、前記半導体ウェハを貫通し、前記第二の面に凸部を有するコンタクトを形成する工程と、前記第二の面にテープを貼付ける工程と、前記テープの弾性率を増加させ、前記半導体ウェハと前記
基板の距離を離すことで、前記基板を剥離する剥離工程とを備える。
第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 図４の領域Ｓ１を拡大した模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 図９の領域Ｓ２を拡大した模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 図１３の領域Ｓ３を拡大した模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な斜視図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。 第一のテープに接するステージの温度と弾性率の関係。 第二一の実施形態に係る半導体装置の製造装置及び半導体製造方法を説明する模式的な断面図。
以下、図面を参照して実施形態について説明する。以下の説明において、略同一の構成要素については、同一符号を付す。
（第１実施形態）
図１〜図２２は、第一の実施形態の半導体装置の製造装置及び製造方法を説明する図である。
図１及び図２に示されるように、半導体ウェハ１０の第一の面１０ａ側に、接着材層３０が設けられる。接着材層３０上に基板２０が設けられる。なお、後述するように、半導体ウェハ１０と接着材層３０の間には絶縁層３６が配置されるが、図１及び図２では、絶縁層３６についての図示は省略されている。
半導体ウェハ１０は、第一の面１０ａ及び第二の面１０ｂを有する。第一の面１０ａは、ＮＡＮＤ素子、トランジスタ、配線等（図示せず）が形成された素子面である。第二の面１０ｂは、第一の面１０ａの反対側の面である。
接着材層３０は、第一の面１０ａ側に塗布や貼付けによって、形成される。接着材層３０は、芳香族炭化水素樹脂、熱可塑樹脂、シリコーン樹脂、熱硬化樹脂、又はこれらの積層膜等を有する。接着材層３０の厚さは、例えば、３０〜６０um程度である。基板２０は、半導体基板やそれ以外の種々の基板が用いられる。基板２０の厚さは、典型的には６００um〜８００um程度である。
図３及び図４に示されるように、半導体ウェハ１０、接着材層３０、及び基板２０は、上下が反転される。そして、第二の面１０ｂが研削されることにより、半導体ウェハ１０は、薄膜化される。第二の面１０ｂ’は、第二の面１０ｂが薄膜化された後の面である。薄膜化後の半導体ウェハ１０’の厚さは、典型的には３０〜５０umである。さらに、第二の面１０ｂ’から第一の面１０ａに貫通してコンタクト３３が形成される。
図５は、図４の領域Ｓ１の拡大図であって、コンタクト３３の拡大図である。
コンタクト３３は、導電層３２と半田バンプ３１を有する。導電層３２は、半導体ウェハ１０’を貫通して設けられる。導電層３２は、半導体ウェハ１０’の第一の面１０ａに設けられた配線層３５等に接続するとともに、第二の面１０ｂ’側に設けられた半田バンプ３１に接続する。導電層３２は、複数の例えば、銅、ニッケル、チタン、窒化チタン等の導電体を含み、これらの膜の積層膜であってもよい。半田バンプ３１は、導電層３２に接続して配置される。そして、少なくとも半田バンプ３１は、第二の面１０ｂ’に対して、外側に向かって突出して配置される。つまり、半田バンプ３１は、第二の面１０ｂ’から突出した部分を有し、第二の面１０ｂ’から凸形状に配置される。そのため、コンタクト３３は、半導体ウェハ１０’の第二の面１０ｂ’の表面から、突出して凸形状に配置される。
配線層３５は、半導体ウェハ１０’の第一の面１０ａ側に配置されている。配線層３５は、複数の配線と複数のコンタクトを有してもよい。絶縁層３６は、配線層３５の周囲に配置される。電極３７は、配線層３５に接続して、第一の面１０ａの外側に配置される。
コンタクト３３の形成方法は、例えば次の通りである。
コンタクトホール３８が、例えばリソグラフィ法によるマスクパターンの形成、及びＲＩＥ（Reactive Ion Etching）によって、半導体ウェハ１０’及び絶縁層３６がエッチング加工されて形成される。コンタクトホール３８は、例えば配線層３５に到達して形成される。配線層３５のうち、少なくともコンタクトホール３８が到達する部分には、例えばタングステン、銅または金属シリサイドを用いる。タングステンまたは金属シリサイドは、半導体ウェハ１０に対して、ＲＩＥによるエッチングの選択比を低くし易い。従って、コンタクトホール３８を精度よく形成できる。続いて、シリコン酸化物等の絶縁膜３４が成膜される。配線層３５を覆って絶縁膜３４が形成された場合は、配線層３５を覆う絶縁膜３４は除去される。
その後、導電層３２が、金属メッキ法やスパッタ法により形成される。導電層３２は、例えば、リソグラフィとRIEにより、パターニングされる。続いて、導電層３２上に半田層が形成される。半田層が加熱によるリフローされることにより、半田バンプ３１が形成される。
なお、図３において、便宜的にコンタクト３３は省略されており、以降の図面においても特に断らない場合は、コンタクト３３の記載は、便宜的に省略される。
図６及び図７に示されるように、半導体ウェハ１０’に溝４０が形成され、複数の半導体チップ５０及び欠けチップ５５に個片化される。ここで、半導体チップ５０は半導体装置の製品として出荷されるチップをいい、欠けチップ５５は、半導体装置の製品としては出荷されないチップをいう。例えば、半導体ウェハ１０’をダイシング加工することで、溝４０は形成される。溝４０は、接着材層３０に到達して設けられる。半導体チップ５０及び欠けチップ５５は、接着材層３０にて貼り付けられているため、離散しない。以降の説明においては、便宜的に複数の半導体チップ５０及び欠けチップ５５の集合体を、引き続き半導体ウェハ１０’と称する。なお、必ずしも半導体ウェハ１０’は半導体チップ５０および欠けチップ５５に個片化される必要はない。この場合は、後述するピックアップの時点までに個片化すればよい。
図８及び図９に示されるように、半導体ウェハ１０’の周囲に、第一のサポートリング９０が配置される。そして、半導体ウェハ１０’の第二の面１０ｂ’、第一のサポートリング９０に第一のテープ８０がローラー６０を用いて接着される。
第一のテープ８０は、例えば、ポリエチレンテレフタラート、ポリオレフィン、エポキシ樹脂、ポリイミド、アクリル樹脂、シリコーン樹脂の膜、又はこれらの積層膜等を用いる。第一のテープ８０の厚さは、典型的には、１００um〜３００umである。
図１０は、図９の領域Ｓ２の拡大図であって、第一のテープ８０が貼付けられる途中の、コンタクト３３近傍の拡大図である。
前述のように、半導体ウェハ１０’はコンタクト３３を有する。前述のとおり、コンタクト３３は、第二の面１０ｂ’上に凸形状、つまり突出した部分を有している。また、第一のテープ８０が貼り付けられる際に、第一のテープ８０と第二の面１０ｂ’との間に隙間が多数存在すると、後述する接着材層３０の除去時の薬液処理で第一のテープ８０と第二の面１０ｂとの隙間に薬液や薬液に溶解した接着材層３０が残る可能性がある。また、第一のテープ８０と第二の面１０ｂとの間に隙間があると第一のテープ８０と半導体ウェハ１０の接着力が低くなり、後述する基板２０を剥離する工程で第一のテープ８０から半導体ウェハ１０’が剥離する可能性がある。そこで、第一のテープ８０と第二の面１０ｂ’との間に、なるべく隙間がなく密着して貼り付けられるほうがのぞましい。
貼り付けられる際に、第一のテープ８０は張力を加えられながら貼り付けられる。そして、第一のテープ８０は隙間なく貼り付けられるためには、変形が少ないほうが望ましい。つまり、第一のテープ８０は、弾性率が小さいほうが望ましい。
図１１及び図１２は、第一のテープ８０が貼付けられた後に、上下が反転させられた状態を示した模式的な図である。
図１３及び図１４に示されるように、第一のテープ８０は、半導体ウェハ１０’から剥離される。図１４は、図１３の領域Ｓ３の模式的な拡大図である。
第一のテープ８０及び半導体ウェハ１０’等は、ステージ９１上に配置される。ステージ９１は、例えば真空ポンプ９４に配管９５を介して接続されたステージ溝９６を有する。真空ポンプ９４が配管９５を介して、ステージ溝９６から吸い込むことで、ステージ９１上の第一のテープ８０等は保持される。つまり、ステージ９１は、保持機構を有する。そして、ステージ９１は、第一のテープ８０を介して、半導体ウェハ１０’、接着材層３０を保持する。
ステージ９１は、冷却パイプ９２を有し、冷却パイプ９２中を流れる冷媒により、冷却される。これにより、第一のテープ８０、又はステージ９１は、例えば、−１５度から５度又は１０度の範囲に冷却される。冷却されることにより、後述するように、第一のテープ８０は変形しにくくなる。具体的には、第一のテープ８０の弾性率は、０．１ＭＰａ以上となる。
冷却パイプ９２は、例えばステージ９１の内部か下方に配置される。冷却パイプ９２は、冷却機構９３に接続されている。冷却機構９３は、例えばフロン等の冷媒を圧縮し、冷媒を液化させる。その後、例えば、冷却パイプ９２の中で、冷媒が気化されることで、潜熱が生じ、ステージ９１は冷却される。
なお、上記の冷却パイプ９２及び冷却機構９３は一例であって、任意の冷却機構を用いることが可能である。例えば、冷却パイプ９２を設けずに冷却機構９３で直接冷やしてもよい。冷却パイプ９２に、冷却機構９３の内部に用いられる冷媒と別の冷媒を流してもよい。冷媒はフロンに限らず、任意の冷媒で良く、例えば代替フロン等でもよい。また、冷媒を用いずにベルチェ素子等を用いた冷却方法でもよい。
第一のテープ８０が冷却されている状態で、次の通り、第一のテープ８０は剥離される。
基板２０の上面には、吸着機構９７を備えた剥離部１００が接着される。吸着機構９７は、例えばバキューム等の真空ポンプに接続された溝や穴を含む。剥離部１００は、例えば、モーター等を含む第二駆動部１０１により、所定の方向に移動可能である。剥離部１００が基板２０を引き上げることで、基板２０は接着材層３０から剥離される。または接着材層３０は、基板２０と半導体ウェハ１０’との間で伸びる。言い換えれば、剥離部１００は、基板２０とステージ９１との間の距離を広げることで基板２０を剥離する。
さらに、基板２０及び接着材層３０の境界に先端部が細く設けられた治具１０３が差し込まれる。治具１０３は、例えば、モーター等を含む第一駆動部１０４により、接着材層３０に沿って移動可能である。
治具１０３が差し込まれることで、さらに、基板２０は接着材層３０から剥離される。すなわち、治具１０３は少なくともその先端部が基板２０に上向きの力を加える。基板２０は、接着材層３０から徐々に剥離される。別の言い方をすれば、治具１０３は、基板２０とステージ９１との間の距離を広げることで基板２０を剥離する。なお、治具１０３が、基板２０と半導体ウェハ１０’との間で伸びた接着材層３０を切断してもよい。
また、基板２０の裏面に接着材層３０の一部が付着したとしてもよい。さらに、第一駆動部１０４、第二駆動部１０１は何れも複数のモーターを有してもよい
図１５及び図１６は、第一のテープ８０が剥離された状態を示した模式的な図である。
図１７及び図１８に示されるように、溶媒などにより接着材層３０は剥離される。接着材層３０は、例えば、薬液処理などにより剥離される。前述したように、この接着材層３０の除去時の薬液が、第二の面１０ｂとの隙間に薬液や薬液に溶解した接着材層３０が残る可能性がある。また、第一のテープ８０と第二の面１０ｂとに隙間があると第一のテープと半導体ウェハ１０の接着力が低くなり、後述の基板２０を剥離する工程で第一のテープから半導体ウェハ１０が剥離する可能性がある。そのため、第一のテープ８０と第二の面１０ｂ’との間に、なるべく隙間がないのが望ましい。
図１９に示されるように、第一のテープ８０は、半導体ウェハ１０’と、第一のサポートリング９０の間の領域で切断される。切断された第一のテープの８０の一部と第一のサポートリング９０は取り除かれる。
図２０に示されるように、半導体ウェハ１０’等は上下が反転される。半導体ウェハ１０’の周囲に、第二のサポートリング１１０が配置される。そして、半導体ウェハ１０’、第二のサポートリング１１０の上面に第二のテープ１２０が接着される。
図２１に示されるように、半導体ウェハ１０’等は上下が反転される。そして、第一のテープ８０は、剥離される。半導体ウェハ１０’は、第二のテープ１２０を介して、第二のサポートリング１１０に貼り付けられている。そのため、第一のテープ８０が剥離可能である。
図２２に示されるように、半導体ウェハ１０’から、半導体チップ５０が、例えば、吸着コレット１４０を備えたピックアップ機構１５０により、ピックアップされて、基板、あるいは他の半導体チップへの実装工程などの、半導体装置の所定の製造工程に搬送される。なお、半導体ウェハ１０’が半導体チップに個片化されていない場合は、ピックアップの前に、研磨、エキスパンド、ダイシング等、任意の方法で半導体チップに個片化すればよい。
（本実施形態の効果について）
本実施形態によれば、少なくとも第一のテープ８０の少なくとも剥離箇所を冷却しているステージが−１５度から５度又は１０度の範囲に冷却されている状態で、基板２０は剥離される。特にステージが５度以下に冷却されている状態であれば、なお望ましい。第一のテープ８０が冷却されていることで、容易に基板２０を剥離することが可能である。
この理由について、以下説明をする。図１４で説明したように、基板２０は、剥離部１００及び治具１０３から上向きの力が加えられる。そして、この上向きの力は、基板２０に接着される接着材層３０及び半導体ウェハ１０’を介して、第一のテープ８０にも加えられる。
仮に、第一のテープ８０が伸縮しやすい場合を比較例として検討する。第一のテープ８０が上向きの力で伸びると、基板２０に加えられた上向きの力は第一のテープ８０が伸びることにより、減殺される。つまり、基板２０に加わった力のうち、基板２０と接着材層３０間に加えられる力が小さくなる。
それに対して、本実施形態によれば、第一のテープ８０は、例えば１０度以下又は５度以下に冷却される。そして、第一のテープ８０は冷却により、伸縮しづらくなる。つまり、基板２０に加わった力が、十分に基板２０と接着材層３０間に加えられる。
特に、接着材層３０の厚さは３０〜５０ｕｍ、半導体ウェハ１０’の厚さは３０〜５０ｕｍであるのに対し、第一のテープ８０の厚さは、１００〜２００ｕｍである。つまり、第一のテープ８０は、接着材層３０の厚さよりも厚く、さらに接着材層３０の厚さと半導体チップ５０の厚さの和よりも厚い。そのため、第一のテープ８０が伸びた場合に、治具１０３から加えられた力のうち、減殺される割合が大きくなる。すなわち、上記の弾性率の向上により、伸縮を抑える効果が大きい。
図２３は、３種類の第一のテープ８０の温度と弾性率の関係を示したグラフである。図２３の横軸は、第一のテープ８０に接するステージの温度であり、縦軸は、第一のテープ８０の弾性率を示している。図２３に示されるように、第一のテープ８０は先に述べた材料であれば、１０度以下で弾性率が大きくなる。とりわけ、５度以下で弾性率が大きくなる。第一のテープ８０の弾性率が大きいことは、第一のテープ８０が伸びづらいことを意味している。すなわち、本実施形態によれば、基板２０を接着材層３０から容易に剥離することが可能である。なお、第一のテープ８０は、先に述べた材料でなくとも、１０度以下で弾性率が大きくなる類似した材料であればよい。
さらに、本実施形態によれば、第一のテープ８０を接着する際には、弾性率が低いため、半導体チップ５０に設けられたコンタクト３３に含まれる半田バンプ３１による段差によらず、隙間を少なく接着することが容易である。
第一のテープ８０と半導体ウェハ１０’との間に隙間があると、接着材層３０を剥離する際の薬液が隙間に入る可能性がある。つまり、第一のテープ８０が、接着材層３０を剥離する薬液で剥離されてしまう可能性がある。本実施形態によれば、そのような不具合も回避することが可能である。
（第二実施形態）
第二の実施形態は、第一の実施形態と第一のテープの弾性率の上昇のさせ方が異なる。すなわち、第二の実施形態では、第一のテープ８０に紫外線（光）を当てることで、弾性率を大きくする。
図２４に示されるように、第一のテープ８０は紫外線照射装置２００から紫外線２１０を照射される。紫外線２１０が照射されることで、第一のテープ８０は弾性率が大きくなる。
紫外線照射装置２００は、第一のテープ８０の下方、つまり、剥離部１００の反対側から照射させられる。紫外線照射装置２００は、例えばハロゲンランプや水銀ランプ等である。
なお、本実施形態では、紫外線を例に説明したが、これに限られず、第一のテープ８０の弾性率が大きくなれば、可視光や赤外光であっても構わない。
本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体ウェハ
１０ａ…第一の面
１０ｂ…第二の面
２０…基板
３０…接着材層
３１…半田バンプ
３２…導電層
３３…コンタクト
３４…絶縁膜
３５…配線層
３６…絶縁層
３７…電極
３８…コンタクトホール
４０…溝
５０…半導体チップ
５５…チップ
６０…ローラー
８０…第一のテープ
９０…第一のサポートリング
９１…ステージ
９２…冷却パイプ
９３…冷却機構
９４…真空ポンプ
９５…配管
９６…ステージ溝
９７…吸着機構
１００…剥離部
１０１…第二駆動部
１０３…治具
１０４…第一駆動部
１１０…第二のサポートリング
１２０…第二のテープ
１４０…吸着コレット
１５０…ピックアップ機構
２００…紫外線照射装置
２１０…紫外線

Claims (9)

  1. 第一の面と前記第一の面に対向する第二の面を有する半導体ウェハに対して、前記第一
    の面に基板を張り合わせる工程と、
    前記半導体ウェハを貫通し、前記第二の面に凸部を有するコンタクトを形成する工程と
    、
    前記第二の面にテープを貼付ける工程と、
    前記テープの弾性率を増加させ、前記半導体ウェハと前記基板の距離を離すことで、前
    記基板を剥離する剥離工程とを備える
    半導体装置の製造方法。
  2. 前記基板を張り合わせる工程の前に、前記半導体ウェハの前記第一の面の側に配線層と
    、前記配線層を覆って配置される絶縁層と、を形成する工程と、をさらに備え、
    前記コンタクトは、前記配線層と接続する、
    請求項１記載の半導体装置の製造方法。
  3. 前記基板を張り合わせる工程において、前記半導体ウェハと前記基板との間に粘着剤層
    を設ける
    請求項２記載の半導体装置の製造方法。
  4. 前記半導体ウェハの膜厚と前記粘着剤層の膜厚の和よりも、前記テープの膜厚が大きい
    請求項３記載の半導体装置の製造方法。
  5. 前記剥離工程は、前記テープを保持するステージを冷却することで前記テープの弾性率
    を増加させる
    請求項４記載の半導体装置の製造方法。
  6. 前記冷却により、前記ステージは−１５度から１０度の範囲に冷却される
    請求項５記載の半導体装置の製造方法。
  7. 前記剥離工程は、前記テープに紫外線を照射することで前記テープの弾性率を増加させ
    る
    請求項１記載の半導体装置の製造方法。
  8. 前記剥離工程は、前記テープの前記弾性率を０．１ＭＰａ以上に増加させる
    請求項１記載の半導体装置の製造方法。
  9. 前記剥離工程は、前記基板の上方に吸着するバキュームと、前記基板と前記半導体ウェ
    ハとの間にその先端部を差し込むことが可能な治具と、を用いる
    請求項１記載の半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090177B1 (en) * 2017-08-25 2018-10-02 Micron Technology, Inc. Cold fluid semiconductor device release during pick and place operations, and associated systems and methods
US10384434B2 (en) 2017-08-31 2019-08-20 Industrial Technology Research Institute Separating device and separating method
JP7237412B2 (ja) * 2018-05-14 2023-03-13 株式会社ディスコ ウェーハの加工方法
JP7143023B2 (ja) * 2018-08-06 2022-09-28 株式会社ディスコ ウェーハの加工方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489554A (en) * 1992-07-21 1996-02-06 Hughes Aircraft Company Method of making a 3-dimensional circuit assembly having electrical contacts that extend through the IC layer
JP3438369B2 (ja) * 1995-01-17 2003-08-18 ソニー株式会社 部材の製造方法
US6452091B1 (en) 1999-07-14 2002-09-17 Canon Kabushiki Kaisha Method of producing thin-film single-crystal device, solar cell module and method of producing the same
JP3580227B2 (ja) * 2000-06-21 2004-10-20 三菱住友シリコン株式会社 複合基板の分離方法及び分離装置
US6982184B2 (en) * 2001-05-02 2006-01-03 Silverbrook Research Pty Ltd Method of fabricating MEMS devices on a silicon wafer
JP2004296839A (ja) * 2003-03-27 2004-10-21 Kansai Paint Co Ltd 半導体チップの製造方法
JP2007266557A (ja) * 2006-03-30 2007-10-11 Renesas Technology Corp 半導体装置の製造方法
JP2008306119A (ja) * 2007-06-11 2008-12-18 Lintec Corp 分離装置及び分離方法
CN102646584B (zh) * 2011-02-16 2014-06-25 株式会社东京精密 工件分割装置及工件分割方法
JP5831232B2 (ja) 2011-02-16 2015-12-09 株式会社東京精密 ワーク分割装置及びワーク分割方法
JP5563530B2 (ja) * 2011-07-01 2014-07-30 東京エレクトロン株式会社 剥離装置、剥離システム、剥離方法、プログラム及びコンピュータ記憶媒体
JP2013058529A (ja) * 2011-09-07 2013-03-28 Elpida Memory Inc 半導体チップのピックアップ方法
JP6014477B2 (ja) * 2012-12-04 2016-10-25 東京エレクトロン株式会社 剥離装置、剥離システムおよび剥離方法
JP6120748B2 (ja) * 2013-10-11 2017-04-26 東京エレクトロン株式会社 剥離装置、剥離システム、剥離方法、プログラム及びコンピュータ記憶媒体

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