JP6354392B2

JP6354392B2 - 半導体装置

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Publication number: JP6354392B2
Application number: JP2014137865A
Authority: JP
Inventors: 江介野村; 正樹高島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-07-03
Filing date: 2014-07-03
Publication date: 2018-07-11
Anticipated expiration: 2034-07-03
Also published as: WO2016002184A1; DE112015003117B4; US10027250B2; JP2016015451A; DE112015003117T5; US20170155341A1

Description

本発明は、複数のパワー素子と、複数のパワー素子を電気的に接続する導電プレートと、複数のパワー素子の電流を検出する電流検出部と、を有する半導体装置に関するものである。

特許文献１に示されるように、インバータと電流センサを備えるモータ駆動装置が知られている。インバータはＵ相アーム、Ｖ相アーム、Ｗ相アームを含んでおり、これら３つのアームがモータジェネレータと接続される。これら３つのアームは電源ラインと接地ラインとの間で並列接続され、同等の構成となっている。

特開２００６−１４０２１７号公報

特許文献１に示されるＵ相アームは、２つのｎｐｎ型トランジスタと、２つのスペーサと、正極電極板と、電極板と、出力電極板と、負極電極板と、導体と、電流センサと、を有する。第１のｎｐｎ型トランジスタのエミッタが正極電極板に固設され、コレクタが第１のスペーサを介して電極板に固設されている。第２のｎｐｎ型トランジスタのエミッタが出力電極板に固設され、コレクタが第２のスペーサを介して負極電極板に固設されている。そして電極板と出力電極板とが導体を介して電気的に接続され、この導体の近傍に電流センサが配設されている。

上記したＵ相アームの構成では、第１のｎｐｎ型トランジスタがオン状態、第２のｎｐｎ型トランジスタがオフ状態の場合、導体を介して第１のｎｐｎ型トランジスタから出力電極板へと電流が流れる。これとは異なり、第１のｎｐｎ型トランジスタがオフ状態、第２のｎｐｎ型トランジスタがオン状態の場合、導体を介さずに出力電極板から第２のｎｐｎ型トランジスタへと電流が流れる。そのため導体を流れる電流は２つのｎｐｎ型トランジスタを入出力する電流そのものではない。したがって上記したように導体の近傍に電流センサが配設された構成では、導体における電流の流動によって生じた磁界が電流センサを透過することとなり、２つのｎｐｎ型トランジスタ（パワー素子）を入出力する電流そのものを検出することができなかった。

そこで本発明は上記問題点に鑑み、２つのパワー素子を入出力する電流を検出することが可能な半導体装置を提供することを目的とする。

上記した目的を達成するための第１発明は、インバータを構成する複数のパワー素子（１１，１２）と、複数のパワー素子を電気的に接続する導電プレート（１３）と、複数のパワー素子に入力される電流、および、複数のパワー素子から出力される電流の流動によって生じる磁界に基づいて、複数のパワー素子の電流を検出する電流検出部（５０）と、を有する半導体装置であって、複数のパワー素子として、少なくとも第１パワー素子（１１）と第２パワー素子（１２）を有し、導電プレートは、第１パワー素子の一端が接続される第１搭載部（２９）と、第２パワー素子の一端が接続される第２搭載部（３０）と、第１パワー素子の他端が接続される第３搭載部（３１）と、第２パワー素子の他端が接続される第４搭載部（３２）と、第２搭載部と第３搭載部とを電気的に接続することで第１パワー素子と第２パワー素子とを直列接続する第１連結部（４１，４２，４４）と、第２搭載部若しくは第３搭載部と電気的に接続された出力端子（２８）と、を有し、第１搭載部が第１電源に接続され、第４搭載部が第２電源に接続されており、出力端子に電流検出部が固定され、出力端子の電流の流動によって生じる磁界が電流検出部を透過し、平行の関係にある３つの平面を第１平面（Ｐ１）、第２平面（Ｐ２）、第３平面（Ｐ３）とし、第１平面と第２平面との間に第３平面が位置する、とすると、第１搭載部と第２搭載部とが第１平面に位置し、第３搭載部と第４搭載部とが第２平面に位置し、第１パワー素子と第２パワー素子とが第３平面に位置しており、第１連結部は第３平面を横断して第２搭載部から第３搭載部へと延びた形状を成し、電流検出部は、第１平面と第２平面との間に位置し、出力端子は、電流検出部の固定される第５搭載部（４５）と、第２搭載部若しくは第３搭載部と第５搭載部とを連結する第２連結部（４６）と、を有し、第５搭載部は、第１搭載部と第３搭載部との対向領域、および、第２搭載部と第４搭載部との対向領域それぞれから外れた領域に位置し、第１パワー素子および第２パワー素子から出力される電磁ノイズが電流検出部を透過することを抑制するシールド（９０）を有し、シールドは、第１平面に位置する平板状の第１シールド部（９１）と、第２平面に位置する平板状の第２シールド部（９２）と、を有し、第１シールド部と第２シールド部はそれぞれグランドに接続されており、第１シールド部の主面（９１ａ）と第２シールド部の主面（９２ａ）とが電流検出部および第５搭載部を介して対向していることを特徴とする。
上記した目的を達成するための第２発明は、インバータを構成する複数のパワー素子（１１，１２）と、複数のパワー素子を電気的に接続する導電プレート（１３）と、複数のパワー素子に入力される電流、および、複数のパワー素子から出力される電流の流動によって生じる磁界に基づいて、複数のパワー素子の電流を検出する電流検出部（５０）と、を有する半導体装置であって、複数のパワー素子として、少なくとも第１パワー素子（１１）と第２パワー素子（１２）を有し、導電プレートは、第１パワー素子の一端が接続される第１搭載部（２９）と、第２パワー素子の一端が接続される第２搭載部（３０）と、第１パワー素子の他端が接続される第３搭載部（３１）と、第２パワー素子の他端が接続される第４搭載部（３２）と、第２搭載部と第３搭載部とを電気的に接続することで第１パワー素子と第２パワー素子とを直列接続する第１連結部（４１，４２，４４）と、第２搭載部若しくは第３搭載部と電気的に接続された出力端子（２８）と、を有し、第１搭載部が第１電源に接続され、第４搭載部が第２電源に接続されており、出力端子に電流検出部が固定され、出力端子の電流の流動によって生じる磁界が電流検出部を透過し、平行の関係にある３つの平面を第１平面（Ｐ１）、第２平面（Ｐ２）、第３平面（Ｐ３）とし、第１平面と第２平面との間に第３平面が位置する、とすると、第１搭載部と第４搭載部とが第１平面に位置し、第２搭載部と第３搭載部とが第２平面に位置し、第１パワー素子と第２パワー素子とが第３平面に位置しており、第１連結部（４２）は第２平面に沿って第２搭載部から第３搭載部へと延びた形状を成し、電流検出部は、第１平面と第２平面との間に位置し、出力端子は、電流検出部の固定される第５搭載部（４５）と、第２搭載部若しくは第３搭載部と第５搭載部とを連結する第２連結部（４６）と、を有し、第５搭載部は、第１搭載部と第３搭載部との対向領域、および、第２搭載部と第４搭載部との対向領域それぞれから外れた領域に位置し、第１パワー素子および第２パワー素子から出力される電磁ノイズが電流検出部を透過することを抑制するシールド（９０）を有し、シールドは、第１平面に位置する平板状の第１シールド部（９１）と、第２平面に位置する平板状の第２シールド部（９２）と、を有し、第１シールド部と第２シールド部はそれぞれグランドに接続されており、第１シールド部の主面（９１ａ）と第２シールド部の主面（９２ａ）とが電流検出部および第５搭載部を介して対向していることを特徴とする。

上記したように第１パワー素子（１１）と第２パワー素子（１２）とが第１連結部（４１，４２，４４）を介して直列接続されている構成では、第１連結部（４１，４２，４４）を介して第１パワー素子（１１）から出力端子（２８）へと電流が流れる。若しくは、第１連結部（４１，４２，４４）を介さずに出力端子（２８）から第２パワー素子（１２）へと電流が流れる。そのため第１連結部（４１，４２，４４）を流れる電流は２つのパワー素子（１１，１２）を入出力する電流そのものではない。したがって第１連結部に電流検出部が固定された構成では、第１連結部の電流の流動によって生じる磁界が電流検出部を透過することとなり、２つのパワー素子を入出力する電流を検出することができない。これに対して本発明では、出力端子（２８）に電流検出部（５０）が固定され、出力端子（２８）の電流の流動によって生じる磁界が電流検出部（５０）を透過する。これによれば、２つのパワー素子（１１，１２）を入出力する電流を電流検出部（５０）によって検出することができる。

なお、特許請求の範囲に記載の請求項、および、課題を解決するための手段それぞれに記載の要素に括弧付きで符号をつけているが、この括弧付きの符号は実施形態に記載の各構成要素との対応関係を簡易的に示すためのものであり、実施形態に記載の要素そのものを必ずしも示しているわけではない。括弧付きの符号の記載は、いたずらに特許請求の範囲を狭めるものではない。

半導体装置の等価回路を示す回路図である。パワーカードと電流検出部の概略構成を示す上面図である。図２のＩＩＩ−ＩＩＩ線に沿う断面図である。リードフレームにパワー素子と電流センサが実装された状態を示す上面図である。第２導電プレートを示す上面図である。第２導電プレートがパワー素子に実装された状態を示す上面図である。半導体装置の変形例を示す上面図である。半導体装置の変形例を示す断面図である。半導体装置の変形例を示す上面図である。図９のＸ−Ｘ線に沿う断面図である。図９のＸＩ−ＸＩ線に沿う断面図である。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１〜図６に基づいて、本実施形態に係る半導体装置を説明する。図１では半導体装置１００の他に３相モータ２００と制御装置３００を図示している。図３では後述するアーム部４１〜４３の接続を明示するために、その領域にハッチングを入れている。以下においては互いに直交の関係にある３方向を、ｘ方向、ｙ方向、ｚ方向と示す。

図１〜図３に示すように半導体装置１００は、インバータを構成するパワーカード１０と、パワーカード１０の電流を検出する電流検出部５０と、を有する。図１に示すように半導体装置１００は３つのパワーカード１０を有し、これら３つのパワーカード１０によってインバータが構成されている。このインバータを構成する３つのパワーカード１０と３相モータ２００とが電気的に接続されており、パワーカード１０は制御装置３００によって駆動が制御される。半導体装置１００は上記した３つのパワーカード１０それぞれに対応する電流検出部５０を有しており、電流検出部５０はパワーカード１０と３相モータ２００との間で流れる電流を検出する。

上記した３つのパワーカード１０は同等の構成となっている。したがって図１では３つのパワーカード１０の内の１つの等価回路のみを図示している。３つのパワーカード１０それぞれは、パワー素子１１，１２と、パワー素子１１，１２を電気的および機械的に接続する導電プレート１３と、パワー素子１１，１２と導電プレート１３とを被覆保護する被覆部１４と、を有する。図１に示すように第１パワー素子１１と第２パワー素子１２とが直列接続され、その中点が３相モータ２００に電気的に接続されている。本実施形態に係るパワー素子１１，１２はＩＧＢＴであり、第１パワー素子１１のコレクタ電極が電源に接続され、第１パワー素子１１のエミッタ電極が第２パワー素子１２のコレクタ電極に接続されている。そして第２パワー素子１２のエミッタ電極がグランドに接続されている。これによってパワー素子１１，１２が電源からグランドに向かって順に直列接続されている。電源が特許請求の範囲に記載の第１電源に相当し、グランドが特許請求の範囲に記載の第２電源に相当する。例えば第１パワー素子１１が駆動状態であり、第２パワー素子１２が非駆動状態の場合、図１に実線矢印で示すように第１パワー素子１１から３相モータ２００へと電流が流れる。これとは異なり、第１パワー素子１１が非駆動状態であり、第２パワー素子１２が駆動状態の場合、図１に破線矢印で示すように３相モータ２００から第２パワー素子１２へと電流が流れる。このようにパワー素子１１，１２の駆動状態の変動に応じてパワー素子１１，１２から３相モータ３００へ電流が流れ出たり、３相モータ３００からパワー素子１１，１２へ電流が流れ込んだりする。なお図１に示すようにパワー素子１１，１２それぞれに対してダイオード１５，１６が逆並列接続されているが、これはパワー素子１１，１２の寄生ダイオードである。以下においては１つのパワーカード１０とこれに対応する１つの電流検出部５０を図２〜図６に基づいて詳説する。

導電プレート１３は下プレート１７と上プレート１８を有する。下プレート１７はパワー素子１１，１２および電流検出部５０を搭載する搭載部１９、および、被覆部１４から外部に露出され、上記した３相モータ２００や制御装置３００と電気的に接続される端子部２０を有する。下プレート１７は図４および図６に示すリードフレーム２１から搭載部１９と端子部２０を連結する連結部２２が除去されることで成るが、それは以下に示す工程を経ることで成される。先ず、図４に示すように後述するブロック３３，３４とともにパワー素子１１，１２と電流検出部５０それぞれをリードフレーム２１に固定し、ワイヤ２３を介して後述する第１端子２４と電気的に接続する。その後、図６に示すように上プレート１８をブロック３３，３４に固定する。そして図３に示すようにブロック３３，３４、パワー素子１１，１２、電流検出部５０が搭載されたリードフレーム２１、および、後述するシールド９０を被覆部１４によって被覆して一体的に連結する。その後に連結部２２を除去して搭載部１９と端子部２０とを切り離す。以上の工程を経ることで図２および図３に示す下プレート１７が形成されるとともにパワーカード１０が製造される。搭載部１９と上プレート１８の詳細な構造については後述する。

端子部２０は、制御装置３００と電気的に接続される複数の第１端子２４と、第１端子２４よりも面積が大きく抵抗の小さい複数の第２端子２５と、を有する。図２に示すように第１端子２４におけるパワー素子１１，１２側の端部にワイヤ２３が接続されて被覆部１４によって被覆されるとともに、その反対側の端部が被覆部１４から外部に露出されている。この第１端子２４における外部に露出された端部が制御装置３００と電気的に接続される。

第２端子２５は電源に接続される電源端子２６と、グランドに接続される接地端子２７と、３相モータ２００に接続される出力端子２８と、を有する。図４に示すように電源端子２６は後述する第１搭載部２９と一体的に連結され、図６に示すように接地端子２７は後述する第４搭載部３２と導電部材（図示略）を介して電気的に接続されている。本実施形態に係る接地端子２７はグランドと電気的に接続される外部端子２７ａと、外部端子２７ａから電流検出部５０に向かって延びたＬ字形状の延設部２７ｂと、を有する。図２に示すように延設部２７ｂと後述するシールド９０とがワイヤ９３を介して電気的に接続され、シールド９０がグランドに接続されている。なお図４に示すように出力端子２８は後述する第２搭載部３０と一体的に連結されているが、その詳細については後述する。

電流検出部５０は、パワーカード１０（パワー素子１１，１２）に入力される電流、および、パワーカード１０から出力される電流の流動によって生じる磁界に基づいて、パワーカード１０を入出力する電流（出力端子２８の電流）を検出するものである。電流検出部５０は、磁界を電気信号に変換する磁電変換部５１と、磁電変換部５１から出力される電気信号に基づいてパワーカード１０の電流を算出する算出部５２と、を有する。本実施形態では磁電変換部５１と算出部５２とが配線基板５３に実装され、この配線基板５３を介して互いに電気的に接続されている。図３に示すように出力端子２８に電流検出部５０が固定され、出力端子２８の電流の流動によって生じる磁界が電流検出部５０を透過するようになっている。図示しないが、本実施形態に係る磁電変換部５１は複数の磁気抵抗効果素子によってブリッジ回路が組まれて成る。磁気抵抗効果素子としては巨大磁気抵抗効果素子やトンネル磁気抵抗効果素子を採用することができ、ｚ方向に対して直交する方向に沿う磁界（後述するｘ−ｙ平面に沿う磁界）を検出し、ｚ方向に沿う磁界を検出しない性質を有する。本実施形態に係る電流検出部５０は上記した磁気抵抗効果素子の初期値を定めるためのバイアス磁界を印加するバイアス磁石５４を有する。このバイアス磁石５４は図３に示すように出力端子２８における配線基板５３の搭載面の裏面に設けられている。

本実施形態に係る半導体装置１００は上記したパワーカード１０と電流検出部５０の他に、パワー素子１１，１２から出力される電磁ノイズが電流検出部５０を透過することを抑制するシールド９０を有する。シールド９０は、平板状のシールド部９１，９２を有し、シールド部９１，９２はそれぞれグランドに接続されている。図３に示すようにシールド部９１，９２それぞれの主面（最も面積の大きい面）はｚ方向に直交しており、シールド部９１，９２の間に電流検出部５０とともに出力端子２８の一部が設けられている。これらシールド部９１，９２は図６に示すリードフレーム２１とともに被覆部１４を形成するための金型内に配置され、被覆部１４を構成する樹脂材料によって被覆される。なお、もちろんではあるが、上記した樹脂材料によって被覆される前に、シールド部９１，９２と接地端子２７とはワイヤ９３を介して電気的に接続される。シールド部９１，９２と接地端子２７との相対位置は図示しない治具などによって固定され、この固定状態においてワイヤ９３が接続される。シールド部９１，９２と出力端子２８に設けられた電流検出部５０の構成については後述する。

次に、搭載部１９と上プレート１８の詳細な構造について説明する。以下においてはｘ方向とｙ方向とによって規定される平面をｘ−ｙ平面、ｙ方向とｚ方向とによって規定される平面をｙ−ｚ平面、ｚ方向とｘ方向とによって規定される平面をｚ−ｘ平面と示す。そして、ｘ−ｙ平面に沿う３つの平行な平面を第１〜第３平面Ｐ１〜Ｐ３とする。これら第１〜第３平面Ｐ１〜Ｐ３はｚ方向の位置が異なっており、第３平面Ｐ３は第１平面Ｐ１と第２平面Ｐ２との間に位置している。図３において第１平面Ｐ１を破線で示し、第２平面Ｐ２を一点鎖線で示し、第３平面Ｐ３を二点鎖線で示す。ｚ方向における第１平面Ｐ１と第２平面Ｐ２との離間距離が本実施形態に係るパワーカード１０（半導体装置１００）のｚ方向の長さ（厚さ）に相当する。

図３に示すように搭載部１９は、第１パワー素子１１のコレクタ電極が電気的および機械的に接続される第１搭載部２９と、第２パワー素子１２のコレクタ電極が電気的および機械的に接続される第２搭載部３０と、を有する。そして上プレート１８は第１パワー素子１１のエミッタ電極が電気的および機械的に接続される第３搭載部３１と、第２パワー素子１２のエミッタ電極が電気的および機械的に接続される第４搭載部３２と、を有する。上記した第１平面Ｐ１に搭載部２９，３０が位置し、第２平面Ｐ２に搭載部３１，３２が位置している。そしてパワー素子１１，１２が第３平面Ｐ３に位置している。なお、ｋを１〜３の自然数とすると、第ｋ平面Ｐｋに位置するとは、第ｋ平面Ｐｋを物体の重心が通る、若しくは、第ｋ平面Ｐｋに物体の一面が沿うことを意味している。

導電プレート１３は上記したプレート１７，１８の他に、ｚ方向においてパワー素子１１，１２と搭載部３１，３２とを離間することでパワー素子１１，１２にワイヤ２３を接続するための導電性のブロック３３，３４を有する。図３に示すように、はんだなどの第１導電部材３５を介して第１パワー素子１１のコレクタ電極が第１搭載部２９に接続され、第２導電部材３６を介して第１ブロック３３が第１パワー素子１１のエミッタ電極に接続されている。また第３導電部材３７を介して第１ブロック３３が第３搭載部３１に接続されている。これにより、第１搭載部２９が第１パワー素子１１のコレクタ電極と同電位とされ、第３搭載部３１が第１パワー素子１１のエミッタ電極と同電位とされている。なお、第１搭載部２９における第１パワー素子１１が第１導電部材３５を介して搭載される搭載面２９ａは被覆部１４によって被覆されているが、その裏面２９ｂは被覆部１４から露出されている。同様にして、第３搭載部３１における第１パワー素子１１が導電部材３６，３７および第１ブロック３３を介して搭載される搭載面３１ａは被覆部１４によって被覆されているが、その裏面３１ｂは被覆部１４から露出されている。このように第１パワー素子１１のコレクタ電極およびエミッタ電極と電気的に接続された搭載部２９，３１の裏面２９ｂ、３１ｂが被覆部１４から露出され、両面放熱の構成となっている。裏面２９ｂは第１平面Ｐ１に沿い、裏面３１ｂは第３平面Ｐ３に沿っている。

第２パワー素子１２は第１パワー素子１１と同等の構成となっている。すなわち、第４導電部材３８を介して第２パワー素子１２のコレクタ電極が第２搭載部３０に接続され、第５導電部材３９を介して第２ブロック３４が第２パワー素子１２のエミッタ電極に接続されている。また第６導電部材４０を介して第２ブロック３４が第４搭載部３２に接続されている。これにより、第２搭載部３０が第２パワー素子１２のコレクタ電極と同電位とされ、第４搭載部３２が第２パワー素子１２のエミッタ電極と同電位とされている。なお、第２搭載部３０における第２パワー素子１２が第４導電部材３８を介して搭載される搭載面３０ａは被覆部１４によって被覆されているが、その裏面３０ｂは被覆部１４から露出されている。同様にして、第４搭載部３２における第２パワー素子１２が導電部材３９，４０および第２ブロック３４を介して搭載される搭載面３２ａは被覆部１４によって被覆されているが、その裏面３２ｂは被覆部１４から露出されている。このように第２パワー素子１２のコレクタ電極およびエミッタ電極と電気的に接続された搭載部３０，３２の裏面３０ｂ、３２ｂが被覆部１４から露出され、両面放熱の構成となっている。裏面３０ｂは第１平面Ｐ１に沿い、裏面３２ｂは第３平面Ｐ３に沿っている。

図４に示すように搭載部１９は、上記した搭載部２９，３０の他に、第２搭載部３０と第３搭載部３１とを電気的に接続するための第１下アーム部４１を有する。そして図５に示すように上プレート１８は、上記した搭載部３１，３２の他に、第２搭載部３０と第３搭載部３１とを電気的に接続するための第１上アーム部４２と、第４搭載部３２と接地端子２７とを電気的に接続するための第２上アーム部４３と、を有する。図３に示すように第１下アーム部４１は第３平面Ｐ３を横断して第２搭載部３０から第３搭載部３１へと延びた形状を成し、第７導電部材４４を介して第１上アーム部４２と電気的に接続されている。これによって第１パワー素子１１と第２パワー素子１２とが直列接続されている。上記した第１下アーム部４１、第１上アーム部４２、および、第７導電部材４４によって特許請求の範囲に記載の第１連結部が構成されている。また第２上アーム部４３は第３平面Ｐ３を横断して第４搭載部３２から接地端子２７へと延びた形状を成し、導電部材（図示略）を介して接地端子２７と電気的に接続されている。これによって第２パワー素子１２のエミッタ電極がグランドに接続されている。

次に、出力端子２８について説明する。図２および図３に示すように、搭載部２９，３１に固定された第１パワー素子１１、搭載部３０，３２に固定された第２パワー素子１２、および、出力端子２８はｘ方向に沿って順に並んでいる。そして出力端子２８は、電流検出部５０の搭載される第５搭載部４５と、第５搭載部４５と第２搭載部３０とを連結する第２下アーム部４６と、を有する。第５搭載部４５は図２および図４に示すようにｘ−ｙ平面においてＬ字状を成し、その一端が第２下アーム部４６を介して第２搭載部３０と連結され、その他端が被覆部１４から外部に露出されている。そして図３に示すように電流検出部５０を搭載した第５搭載部４５は第１平面Ｐ１と第２平面Ｐ２との間に位置している。第２下アーム部４６は第２搭載部３０から第５搭載部４５へと向かって延びた形状を成し、搭載部３０，４５を一体的に連結している。第２下アーム部４６が特許請求の範囲に記載の第２連結部に相当する。

次に、シールド部９１，９２と出力端子２８に設けられた電流検出部５０の構成について説明する。図３に示すように第１シールド部９１は搭載部２９，３０とともに第１平面Ｐ１に位置し、第２シールド部９２は搭載部３１，３２とともに第２平面Ｐ２に位置している。そして主面９１ａと主面９２ａとが被覆部１４、電流検出部５０、および、第５搭載部４５を介してｚ方向で対向している。これにより出力端子２８（第５搭載部４５）のｙ方向への電流の流動によってｚ−ｘ平面にて生じる磁界を電流検出部５０に透過させつつ、シールド部９１，９２の間の領域へとｘ−ｙ平面に沿って進む外部磁界をシールド部９１，９２へと曲げることができる。これによってｘ−ｙ平面に沿って進む外部磁界がシールド部９１，９２の間の領域に位置する電流検出部５０を透過することが抑制される。ただし、シールド部９１，９２の間の領域へとｚ方向に沿って進む外部磁界はシールド部９１，９２によってその軌跡が曲げられない。そのためｚ方向に沿って進む外部磁界は電流検出部５０を透過する。しかしながら上記したように電流検出部５０はｘ−ｙ平面に沿う磁界を検出するが、ｚ方向に沿う磁界を検出しない性質を有する。そのため、ｚ方向に沿う外部磁界がシールド部９１，９２を介して電流検出部５０を透過したとしても、出力端子２８を流れる電流の検出精度の低下が抑制される。なおｘ−ｙ平面に対して斜めに進む外部磁界がシールド部９１，９２に進んだ場合、その外部磁界のｚ方向に沿う成分はシールド部９１，９２によってその軌跡が曲げられないが、ｘ−ｙ平面に沿う成分はシールド部９１，９２によってその軌跡が曲げられる。また図３に示すように、シールド部９１，９２の主面９１ａ，９２ａの裏面９１ｂ，９２ｂそれぞれは被覆部１４から外部に露出されている。したがってシールド部９１，９２はパワー素子１１，１２にて生じた熱を放熱する機能も果たしている。裏面９１ｂは第１平面Ｐ１に沿い、裏面９２ｂは第３平面Ｐ３に沿っている。

次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、第１パワー素子１１が駆動状態であり、第２パワー素子１２が非駆動状態の場合、図１に実線矢印で示すように第１パワー素子１１から３相モータ２００へと電流が流れる。これとは異なり、第１パワー素子１１が非駆動状態であり、第２パワー素子１２が駆動状態の場合、図１に破線矢印で示すように３相モータ２００から第２パワー素子１２へと電流が流れる。したがって上記したように第１パワー素子１１と第２パワー素子１２とがアーム部４１，４２および第７導電部材４４を介して直列接続されている構成では、パワー素子１１，１２の駆動状態に応じて以下のように電流が流れる。すなわち、第１パワー素子１１が駆動状態であり、第２パワー素子１２が非駆動状態の場合、アーム部４１，４２および第７導電部材４４を介して第１パワー素子１１から第２パワー素子１２のコレクタ電極に接続された出力端子２８へと電流が流れる。これとは異なり、第１パワー素子１１が非駆動状態であり、第２パワー素子１２が駆動状態の場合、アーム部４１，４２および第７導電部材４４を介さずに出力端子２８から第２パワー素子１２へと電流が流れる。そのためアーム部４１，４２および第７導電部材４４を流れる電流は２つのパワー素子１１，１２を入出力する電流（パワーカード１０を入出力する電流）そのものではない。したがって２つのパワー素子を直列接続するアーム部に電流検出部が固定された構成では、アーム部４１，４２の電流の流動によって生じる磁界が電流検出部５０を透過することとなり、パワーカード１０を入出力する電流を検出することができない。これに対して本発明に係る半導体装置１００では、上記したように出力端子２８に電流検出部５０が固定され、出力端子２８の電流の流動によって生じる磁界が電流検出部５０を透過する。これによれば、パワーカード１０を入出力する電流を電流検出部５０によって検出することができる。

電流検出部５０は、第１平面Ｐ１と第２平面Ｐ２との間に位置している。これによれば、電流検出部が第１平面と第２平面との間の空間よりも外に位置する構成と比べて、半導体装置１００の体格の増大が抑制される。

搭載部２９，３１の固定された第１パワー素子１１、搭載部３０，３２の固定された第２パワー素子１２、および、出力端子２８がｘ方向に沿って順に並んでいる。これにより電流検出部５０の固定された出力端子２８が、第１搭載部２９と第３搭載部３１との対向領域、および、第２搭載部３０と第４搭載部３２との対向領域それぞれから外れた領域に位置している。したがって電流検出部の固定された出力端子が第１搭載部と第３搭載部との間や第２搭載部や第４搭載部との間に設けられる構成とは異なり、搭載部２９，３１の間、および、搭載部３０，３２の間それぞれの距離（半導体装置１００の厚さ）が電流検出部５０や出力端子２８に依存しなくなる。したがって半導体装置１００の厚さの増大が抑制される。

第１シールド部９１は搭載部２９，３０とともに第１平面Ｐ１に位置し、第２シールド部９２は搭載部３１，３２とともに第２平面Ｐ２に位置している。これによれば、シールド部が第１平面と第２平面との間の空間よりも外に位置する構成と比べて、半導体装置１００の体格の増大が抑制される。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態に係る半導体装置１００は３つのパワーカード１０を有する例を示した。しかしながら半導体装置１００はインバータを構成する３つのパワーカード１０の内の少なくとも１つを有すれば良い。すなわち、半導体装置１００単体によってインバータを構成する必要はなく、そのインバータの少なくとも一部を構成すればよい。

本実施形態では１つのパワーカード１０が２つのパワー素子１１，１２を有する例を示した。しかしながらパワーカード１０が２つのパワー素子１１，１２を３組有する構成を採用することもできる。この構成の場合、３組のパワー素子１１，１２、および、３組のパワー素子１１，１２それぞれに対応する導電プレート１３が共通の１つの被覆部１４によって一体的に連結される。

本実施形態ではパワー素子１１，１２がＩＧＢＴである例を示した。しかしながらパワー素子１１，１２としては上記例に限定されず、例えばＭＯＳＦＥＴを採用することもできる。

本実施形態では接地端子２７が外部端子２７ａと延設部２７ｂを有する例を示した。しかしながら図７に示すように接地端子２７は延設部２７ｂを有さなくともよい。この場合、シールド９０は複数の第１端子２４の内、グランド電位に固定される第１端子２４にワイヤ９３を介して電気的に接続される。若しくは、図示しないが、例えば第２シールド部９２の一部が複数の第１端子２４の１つを成し、それがグランドに接続される構成を採用することもできる。この場合、第１シールド部９１と第２シールド部９２とが一体的に連結された構成を採用することができる。ただし、シールド部９１，９２は銅などの熱伝導性の高い金属材料から成るリードフレーム２１とは磁性の異なる材料（例えば鉄やパーマロイ）から成る。

本実施形態では第２搭載部３０に第２パワー素子１２のコレクタ電極が接続され、第４搭載部３２に第２パワー素子１２のエミッタ電極が接続される例を示した。そして第１下アーム部４１が第３平面Ｐ３を横断して第２搭載部３０から第３搭載部３１へと延び、第７導電部材４４を介して第１上アーム部４２と電気的に接続される例を示した。しかしながら第２搭載部３０に第２パワー素子１２のエミッタ電極が接続され、第４搭載部に第２パワー素子１２のコレクタ電極が接続される構成の場合、図８に示す構成を採用することもできる。すなわち、第３搭載部３１と第４搭載部３２とが第２平面Ｐ２に沿って延びた第１上アーム部４２を介して一体的に連結されることで、第１パワー素子１１と第２パワー素子１２とが直列接続される構成を採用することもできる。この変形例の場合、第１下アーム部４１と第７導電部材４４が不要となる。第１上アーム部４２が特許請求の範囲に記載の第１連結部に相当する。そして図８に示す第２搭載部３０が特許請求の範囲に記載の第４搭載部に相当し、第３搭載部３１が特許請求の範囲に記載の第２搭載部に相当する。また第４搭載部３２が特許請求の範囲に記載の第３搭載部に相当する。なお、図８では構成を明瞭とするために、搭載部３０，３２と第１上アーム部４２との境界を破線で示している。

本実施形態では磁電変換部５１が複数の磁気抵抗効果素子によってブリッジ回路が組まれて成る例を示した。しかしながら磁電変換部５１としては上記例に限定されず、例えばホール素子を採用することもできる。この場合、図９〜図１１に示すように電流検出部５０は、出力端子２８の電流の流動によって生じた磁界を集磁して、磁電変換部５１（ホール素子）に透過させる集磁コア５５を有し、磁電変換部５１は複数ある第１端子２４の内の１つに搭載される。集磁コア５５はギャップを有する環状を成して出力端子２８を囲み、そのギャップを構成する２つの端部５５ａ，５５ｂ間に磁電変換部５１が設けられる。これによって出力端子２８の電流の流動によって生じる磁界が集磁コア５５によって集磁され、その集磁された磁界が磁電変換部５１を透過する。なお、端部５５ａ，５５ｂとは、集磁コア５５における出力端子２８から第１端子２４側の部位であり、その他の部位は環状を構成して出力端子２８を囲む本体部５５ｃである。端部５５ａ，５５ｂと本体部５５ｃとの境界を図１１において破線で示す。

図９〜図１１では算出部５２を図示しないが、磁電変換部５１は算出部５２を有しても有さなくとも良い。さらに言えば、図９〜図１１ではシールド９０を図示しないが、半導体装置１００はシールド９０を有しても有さなくとも良い。この半導体装置１００がシールド９０を有する場合、シールド部９１，９２の間に磁電変換部５１とともに集磁コア５５が設けられる。

本実施形態では半導体装置１００がシールド９０を有する例を示した。しかしながら半導体装置１００はシールド９０を有さなくともよい。

本実施形態ではシールド９０は、平板状のシールド部９１，９２を有する例を示した。しかしながらシールド部９１，９２の形状としては上記例に限定されず、例えば出力端子２８の周囲を囲む形状を採用することもできる。この場合、シールド９０はシールド部９１，９２の内の少なくとも一方を有すればよく、その形状としては例えばギャップを有する環状を採用することができる。

本実施形態ではシールド部９１，９２の裏面９１ｂ，９２ｂそれぞれが被覆部１４から外部に露出された構成を示した。しかしながらシールド部９１，９２の全面が被覆部１４によって被覆された構成を採用することもできる。

１１・・・第１パワー素子、１２・・・第２パワー素子、１３・・・導電プレート、２８・・・出力端子、２９・・・第１搭載部、３０・・・第２搭載部、３１・・・第３搭載部、３２・・・第４搭載部、４１・・・第１下アーム部、４２・・・第１上アーム部、４４・・・第７導電部材、５０・・・電流検出部、１００・・・半導体装置

Claims

インバータを構成する複数のパワー素子（１１，１２）と、
複数の前記パワー素子を電気的に接続する導電プレート（１３）と、
複数の前記パワー素子に入力される電流、および、複数の前記パワー素子から出力される電流の流動によって生じる磁界に基づいて、複数の前記パワー素子の電流を検出する電流検出部（５０）と、を有する半導体装置であって、
複数の前記パワー素子として、少なくとも第１パワー素子（１１）と第２パワー素子（１２）を有し、
前記導電プレートは、
前記第１パワー素子の一端が接続される第１搭載部（２９）と、
前記第２パワー素子の一端が接続される第２搭載部（３０）と、
前記第１パワー素子の他端が接続される第３搭載部（３１）と、
前記第２パワー素子の他端が接続される第４搭載部（３２）と、
前記第２搭載部と前記第３搭載部とを電気的に接続することで前記第１パワー素子と前記第２パワー素子とを直列接続する第１連結部（４１，４２，４４）と、
前記第２搭載部若しくは前記第３搭載部と電気的に接続された出力端子（２８）と、を有し、
前記第１搭載部が第１電源に接続され、前記第４搭載部が第２電源に接続されており、
前記出力端子に前記電流検出部が固定され、前記出力端子の電流の流動によって生じる磁界が前記電流検出部を透過し、
平行の関係にある３つの平面を第１平面（Ｐ１）、第２平面（Ｐ２）、第３平面（Ｐ３）とし、前記第１平面と前記第２平面との間に前記第３平面が位置する、とすると、
前記第１搭載部と前記第２搭載部とが前記第１平面に位置し、
前記第３搭載部と前記第４搭載部とが前記第２平面に位置し、
前記第１パワー素子と前記第２パワー素子とが前記第３平面に位置しており、
前記第１連結部は前記第３平面を横断して前記第２搭載部から前記第３搭載部へと延びた形状を成し、
前記電流検出部は、前記第１平面と前記第２平面との間に位置し、
前記出力端子は、前記電流検出部の固定される第５搭載部（４５）と、前記第２搭載部若しくは前記第３搭載部と前記第５搭載部とを連結する第２連結部（４６）と、を有し、
前記第５搭載部は、前記第１搭載部と前記第３搭載部との対向領域、および、前記第２搭載部と前記第４搭載部との対向領域それぞれから外れた領域に位置し、
前記第１パワー素子および前記第２パワー素子から出力される電磁ノイズが前記電流検出部を透過することを抑制するシールド（９０）を有し、
前記シールドは、前記第１平面に位置する平板状の第１シールド部（９１）と、前記第２平面に位置する平板状の第２シールド部（９２）と、を有し、前記第１シールド部と前記第２シールド部はそれぞれグランドに接続されており、
前記第１シールド部の主面（９１ａ）と前記第２シールド部の主面（９２ａ）とが前記電流検出部および前記第５搭載部を介して対向していることを特徴とする半導体装置。
インバータを構成する複数のパワー素子（１１，１２）と、
複数の前記パワー素子を電気的に接続する導電プレート（１３）と、
複数の前記パワー素子に入力される電流、および、複数の前記パワー素子から出力される電流の流動によって生じる磁界に基づいて、複数の前記パワー素子の電流を検出する電流検出部（５０）と、を有する半導体装置であって、
複数の前記パワー素子として、少なくとも第１パワー素子（１１）と第２パワー素子（１２）を有し、
前記導電プレートは、
前記第１パワー素子の一端が接続される第１搭載部（２９）と、
前記第２パワー素子の一端が接続される第２搭載部（３０）と、
前記第１パワー素子の他端が接続される第３搭載部（３１）と、
前記第２パワー素子の他端が接続される第４搭載部（３２）と、
前記第２搭載部と前記第３搭載部とを電気的に接続することで前記第１パワー素子と前記第２パワー素子とを直列接続する第１連結部（４１，４２，４４）と、
前記第２搭載部若しくは前記第３搭載部と電気的に接続された出力端子（２８）と、を有し、
前記第１搭載部が第１電源に接続され、前記第４搭載部が第２電源に接続されており、
前記出力端子に前記電流検出部が固定され、前記出力端子の電流の流動によって生じる磁界が前記電流検出部を透過し、
平行の関係にある３つの平面を第１平面（Ｐ１）、第２平面（Ｐ２）、第３平面（Ｐ３）とし、前記第１平面と前記第２平面との間に前記第３平面が位置する、とすると、
前記第１搭載部と前記第４搭載部とが前記第１平面に位置し、
前記第２搭載部と前記第３搭載部とが前記第２平面に位置し、
前記第１パワー素子と前記第２パワー素子とが前記第３平面に位置しており、
前記第１連結部（４２）は前記第２平面に沿って前記第２搭載部から前記第３搭載部へと延びた形状を成し、
前記電流検出部は、前記第１平面と前記第２平面との間に位置し、
前記出力端子は、前記電流検出部の固定される第５搭載部（４５）と、前記第２搭載部若しくは前記第３搭載部と前記第５搭載部とを連結する第２連結部（４６）と、を有し、
前記第５搭載部は、前記第１搭載部と前記第３搭載部との対向領域、および、前記第２搭載部と前記第４搭載部との対向領域それぞれから外れた領域に位置し、
前記第１パワー素子および前記第２パワー素子から出力される電磁ノイズが前記電流検出部を透過することを抑制するシールド（９０）を有し、
前記シールドは、前記第１平面に位置する平板状の第１シールド部（９１）と、前記第２平面に位置する平板状の第２シールド部（９２）と、を有し、前記第１シールド部と前記第２シールド部はそれぞれグランドに接続されており、
前記第１シールド部の主面（９１ａ）と前記第２シールド部の主面（９２ａ）とが前記電流検出部および前記第５搭載部を介して対向していることを特徴とする半導体装置。
前記出力端子の電流の流動によって生じる磁界を集磁する集磁コア（５５）を有し、
前記集磁コアによって集磁された前記出力端子の磁界が前記電流検出部を透過することを特徴とする請求項１または請求項２に記載の半導体装置。
前記電流検出部は、磁界を電気信号に変換する磁電変換部（５１）と、前記磁電変換部から出力される電気信号に基づいて前記第１パワー素子および前記第２パワー素子の電流を算出する算出部（５２）と、を有することを特徴とする請求項１〜３いずれか１項に記載の半導体装置。