JP6208975B2 - 表示ドライバｉｃ - Google Patents

Description

本発明は、表示ドライバＩＣ（Integrated Circuit）に関し、特にホストプロセッサから受信する表示データを表示パネルに表示するドライバＩＣに好適に利用できるものである。

液晶表示（ＬＣＤ：Liquid Crystal Display）装置などの表示装置は、表示パネルを駆動する表示駆動装置を備え、表示駆動装置は、例えばホストプロセッサから受信する表示データから、表示パネルを駆動するための信号を生成して出力する。表示駆動装置は、ＬＣＤコントローラ、ＬＣＤドライバ、表示ドライバＩＣ、或いは略して、表示ドライバやドライバＩＣなどと呼ばれる。

特許文献１には、クロック生成のための発振回路を内蔵するＬＣＤコントローラ（表示駆動装置）が開示されている。ＬＣＤコントローラは、外付けされるシステムコントロールＩＣ（上述のホストプロセッサに相当する）から供給される表示データを、液晶表示パネルに表示する。表示データはディジタルＲＧＢからなる映像信号として、システムコントロールＩＣからＬＣＤコントローラへ、システムクロックに同期して転送される（同文献の００１３段落〜００１６段落及び図１）。ＬＣＤコントローラには、発振回路が内蔵される。内蔵される発振回路は、発振振動子に基づいて、システムクロックとは独立し、かつ、異なる周波数のクロックを生成する。ＬＣＤコントローラは、このクロックに基づいて、水平同期信号や垂直同期信号など、表示のための制御信号を生成する（００２０段落及び図２）。それまでの技術では、システムクロックに基づいて水平同期信号や垂直同期信号など表示のための制御信号を生成していたので、表示パネルの仕様変更やシステムクロックの周波数変更に柔軟に対応することができないといった問題があった（０００８段落〜０００９段落）。この問題は、特許文献１に開示される技術によって解決される。映像信号はシステムコントロールＩＣからシステムクロックに同期して転送されるため、ＬＣＤコントローラでは、これを受信するためのタイミング調整が必要である（００２３段落）が、水平同期信号や垂直同期信号など、表示のための制御信号はシステムクロックに同期していなくても良い（００２５段落）ことに着目した技術である。

特許文献２には、低消費電力で大容量表示に適したマトリクス型表示制御装置が開示されている。同装置は、ホストＭＰＵ（Micro-Processor Unit）とＶＲＡＭ（Video Random Access Memory）とＬＣＤモジュールを備え、ＶＲＡＭに格納される表示データをＬＣＤモジュール内のフレームメモリに転送して表示する。また同装置は、モジュールコントローラを備える。モジュールコントローラは、ＶＲＡＭに格納される表示データをＬＣＤモジュール内のフレームメモリに転送するためのＤＭＡ（Direct Memory Access）回路と、ＬＣＤモジュールに必要な走査スタート信号等を生成するタイミング発生回路と、低周波発振回路と高周波発振回路とを備える。低周波発振回路は、低周波クロック常時発振してタイミング発生回路に供給し、それにより、走査スタート信号等がＬＣＤモジュールに常時供給される。一方、高周波発振回路は間欠動作する。表示データの変更があったときだけ動作して、高周波クロックをＤＭＡ回路に供給し、表示データの転送を実行させる。また、同装置は、入力用タッチセンサとタッチセンサコントローラを備える。

特許文献３には、インセル方式のタッチセンサと表示素子を、時分割で交互に動作させる表示装置及びその駆動方法が開示されている。１フレームを表示モードとタッチセンシングモードに分割し、両モードが交互に実行されるようにゲートドライバ、データドライバ、及びタッチコントローラを、タイミングコントローラにより制御する。このシステムは、画像表示を数ライン毎に断続的に行い、表示ドライバからの画像出力が停止している期間にタッチセンスを行うことで高いタッチ検出精度を実現する。表示素子を駆動する信号のノイズが、タッチセンサの検出信号に混入することがないため、ノイズの影響を軽減することができる。

特開２００１−９２４２３号公報 特開２００１−６００７９号公報 特開２０１２−５９２６５号公報

特許文献１、２、及び３について本発明者が検討した結果、以下のような新たな課題があることがわかった。

液晶表示装置などの表示装置において、低消費電力化は極めて重要である。特許文献２に示されるように、表示ドライバＩＣにフレームメモリを搭載して、表示に必要な制御信号を常時生成することによってフレームメモリに格納される表示データを常時表示する一方、フレームメモリへのデータ転送は、間欠的に実行することにより、表示データを転送するための消費電力を低減することができる。ここで、特許文献１に記載されるように、表示に必要な制御信号を常時生成するためのクロックと、表示データを転送するためのクロックとは、独立に設ければよく、互いに同期させる必要はなかった。また、表示のためのクロックは、生成される種々の制御信号間のタイミング仕様が守られていればよく、その周波数は、絶対精度を求められるものではなかった。

しかしながら、本発明者が検討した結果、表示のためのクロックと表示データを転送するためのクロックとが、想定された関係から大きくずれると、以下のような問題が発生することがわかった。即ち、表示のタイミングが早すぎる場合には、データ転送がされていないフレームメモリのアドレスから、表示のためにデータが読み出されてしまい、表示される画像が乱れるという問題が生じるおそれがある。一方、表示のタイミングが遅すぎる場合には、転送されたデータが表示される前にさらに次のデータで上書きされてしまい、表示される画像が乱れるという問題が生じるおそれがある。

さらに、特許文献３に記載されるように、表示とタッチセンシングの時分割動作をさせる場合には、以下のようなさらなる問題が発生する。特許文献２には、表示パネルを備えるＬＣＤモジュールと、入力用タッチセンサとタッチセンサコントローラとが示されるが、表示とタッチセンスの動作タイミングについては、何ら言及されていない。特許文献３に示されるように、表示とタッチセンスを時分割で動作させるためには、互いの動作タイミングを合わせることが必要になる。特許文献３では、表示ドライバとタッチコントローラの間に、表示モードとタッチセンシングモードのモード切替信号を互いに接続してタイミング制御を行っている。

発明者が検討した結果、上記のモード切替信号のようなタイミング信号を配線する他、表示ドライバとタッチコントローラのクロック発生回路に、それぞれ適切な絶対精度を求めることにより、表示とタッチセンスの動作タイミングを合わせることができることが分かった。例えば、それぞれのクロック周波数が1％以内の絶対精度であれば、誤差は最大2％であり、仮に100サイクルに1回同期を取れば、次に同期をとるまでクロックのずれは2サイクル以内に抑えられる。

クロック発生回路の発振周波数にある程度高い絶対精度を求める場合には、発振振動子を接続した発振回路が用いられる。水晶振動子を接続すればセラミック振動子を接続した場合よりも高い絶対精度が得られる一方、部品コストが上昇する。部品コストを抑えるためには、発振振動子を用いず、抵抗と容量による時定数（ＣＲ時定数）によって発振周波数を規定する発振回路が採用されるが、製造ばらつき、温度変動、動作電圧変動によって、発振周波数の絶対精度は高くない。

本発明の目的は、フレームメモリを内蔵する表示ドライバＩＣにおいて、ホストプロセッサからクロックを供給されることなく独立して動作するクロック発振回路を備え、そのクロック発振回路に発振振動子などの高価な部品を用いることなく、発振周波数の絶対精度高めることにある。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、ホストプロセッサから供給される表示データを格納する画像メモリ（フレームメモリ）と、画像メモリから表示データを読み出して、接続される表示パネルを駆動するタイミングコントローラとを備える表示ドライバＩＣであって、タイミングコントローラに内部クロックを供給する内部クロック発振回路を備え、その発振周波数を、外部から供給される外部クロックに基づいてキャリブレーションする。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、外部クロックを供給するホストプロセッサをサスペンドさせることを可能として消費電力を低減することができ、そのために高価な発振振動子を不要として、表示装置のコストの上昇を抑えることができる。

図１は、実施形態１に係る表示ドライバＩＣの構成例を示すブロック図である。 図２は、実施形態１に係るキャリブレーション回路の構成例を示すブロック図である。 図３は、実施形態１に係るキャリブレーション回路の詳細な構成例を示すブロック図である。 図４は、実施形態１に係るクロック発生回路の詳細な構成例を示すブロック図である。 図５は、実施形態１に係る表示ドライバＩＣの動作例を示すタイミング図である。 図６は、実施形態２に係る表示ドライバＩＣの構成例を示すブロック図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜キャリブレーション付きクロック発生回路を内蔵する表示ドライバＩＣ＞
本願において開示される代表的な実施の形態に係る表示ドライバＩＣ（１）は以下のように構成される。

表示ドライバＩＣ（１）は、画像メモリ（６）と、タイミングコントローラ（４）と、クロック発生回路（３）と、キャリブレーション回路（２）とを備える。

画像メモリ（６）は、表示データを記憶可能である。タイミングコントローラ（４）は、前記画像メモリから前記表示データを読み出して、接続される表示パネル（１１）を駆動する信号を出力するためのタイミング制御を行う。クロック発生回路（３）は、前記タイミングコントローラに前記タイミング制御のための内部クロック（１４）を供給する。キャリブレーション回路（２）は、前記内部クロックの周波数を、外部から供給される外部クロックに基づいてキャリブレーションする。

これにより、外部クロックを供給するホストプロセッサをサスペンドさせることなどを可能として消費電力を低減することができる。クロック周波数の絶対精度はキャリブレーションによって所定の範囲内に維持されるため、高価な発振振動子を使用する必要がなく、表示装置のコストの上昇を抑えることができる。

〔２〕＜転送クロックによるキャリブレーション＞
項１において、表示ドライバＩＣ（１）は、前記表示データ（１３）と前記表示データを転送するための転送クロック（１２）が入力されるインターフェース回路（５）をさらに備え、前記キャリブレーション回路は、前記転送クロックに基づいて前記内部クロックの周波数をキャリブレーションする。

これにより、ホストプロセッサが表示データを転送するときに、キャリブレーションを行い、画像データの転送がない期間は、ホストプロセッサをサスペンドさせることなどを可能として消費電力を低減することができる。

〔３〕＜ＭＩＰＩ＞
項２において、前記インターフェース回路は、ＭＩＰＩに準拠するデータレーン（１３）とクロックレーン（１２）からなる通信路に接続可能に構成され、前記表示データは前記データレーンから入力され、前記転送クロックは前記クロックレーンから入力される。

これにより、ＭＩＰＩに準拠する通信路から表示データを入力する表示装置において、表示データを転送していない期間に、表示データの供給元をサスペンドなどの休止状態にすることを可能として、消費電力を低減することができる。

〔４〕＜転送クロックの自動検出＞
項２又は項３において、表示ドライバＩＣ（１）は、クロック検知回路（８）をさらに備える。

前記キャリブレーション回路は、前記キャリブレーションを実行するか停止するかを制御可能に構成され、前記クロック検知回路は、前記転送クロックが入力されているか停止されているかを検出可能であり、前記転送クロックが入力されている期間に、前記キャリブレーション回路に前記キャリブレーションを実行させる制御を可能に構成される。

これにより、転送クロックの供給開始が自動的に検出され、それに伴って、内部クロックのキャリブレーション行うことができる。

〔５〕＜ＣＲ発振回路＞
項１から項４のうちの１項において、前記クロック発生回路は、前記内部クロックの周波数を規定する抵抗（３１）と容量（３２）とを備え、前記抵抗と前記容量のうちの少なくとも一方は、前記キャリブレーションによって値を変更可能に構成される。

これにより、安価なＣＲ発振回路を使用しても、クロック発生回路の発振周波数の絶対精度がキャリブレーションによって所定の範囲内に抑えられるため、高価な発振振動子を使用する必要がなく、表示装置のコストの上昇を抑えることができる。

〔６〕＜キャリブレーション回路＞
項１から項５のうちの１項において、前記キャリブレーション回路は、前記クロック発生回路の発振周波数を規定するディジタル値（ＦＯＳＣ２）を保持可能に構成される。前記キャリブレーション回路は、前記外部クロックに基づいて生成されたタイミング信号の幅を、前記内部クロックまたは前記内部クロックを分周して生成した分周クロックでカウントするカウンタ（２１）と、前記カウンタのカウント値と所定の期待値とを比較する比較回路（２０）とを備え、前記比較回路の比較結果に基づいて、前記ディジタル値（ＦＯＳＣ２）を増減可能に構成される。

これにより、キャリブレーション回路をディジタル論理回路で構成することができ、キャリブレーション回路自体の持つ製造ばらつき、温度・電源電圧依存性を、キャリブレーション対象である、内部クロック周波数の絶対精度に影響させないことができる。

〔７〕＜期待値と許容範囲を指定するレジスタ＞
項６において、前記キャリブレーション回路は、前記期待値を格納可能な中心値レジスタ（２５＿１）と、前記期待値からの許容されるずれ幅を指定可能な精度レジスタ（２５＿２）とを備える。前記キャリブレーション回路は、前記カウント値が前記中心値レジスタに格納される値から前記精度レジスタに格納される値よりも大きく外れたときに、前記クロック発生回路の発振周波数を規定する前記ディジタル値（ＦＯＳＣ２）を増減可能に構成される。

これにより、内部クロック発生回路の発振中心周波数と精度の許容範囲を、接続される外部クロックの周波数や絶対精度、内部クロックに要求される絶対精度などに応じて、適宜設定することができ、種々の表示システムに利用することができる。またさらに、一度設定した値を、適宜変更することができる。

〔８〕＜出荷時のトリミング＞
項６または項７において、前記キャリブレーション回路は、トリミング回路（９）とキャリブレーションレジスタ（２８）とを備える。前記キャリブレーション回路は、前記トリミング回路と前記キャリブレーションレジスタとに格納される値に基づいて、前記クロック発生回路の発振周波数を規定する前記ディジタル値（ＦＯＳＣ２）を規定する。前記キャリブレーション回路は、前記比較回路の比較結果に基づいて、前記キャリブレーションレジスタに格納される値を増減可能に構成される。

これにより、トリミング回路で製造ばらつきによる特性変動を吸収し、温度や電圧などの環境による特性変動をキャリブレーションレジスタで吸収することができ、電源投入時などのキャリブレーション前の特性変動を小さく抑えて、キャリブレーションを迅速に行うことができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕＜キャリブレーション付きクロック発生回路を内蔵する表示ドライバＩＣ＞
図１は、実施形態１に係る表示ドライバＩＣの構成例を示すブロック図である。

表示ドライバＩＣ１は、画像メモリ６と、表示駆動回路７と、タイミングコントローラ４と、クロック発生回路３と、キャリブレーション回路２とを備え、ホストプロセッサ１０から供給される表示データ１３を表示パネル１１に表示するための駆動信号を出力する。特に制限されないが、表示ドライバＩＣ１は、例えば、公知の半導体製造技術を用いて、シリコンなどの単一半導体基板上に形成される。表示パネル１１は、液晶表示パネルや有機ＥＬ（ElectroLuminescence）表示パネル、或いは、プラズマ表示パネルなど、如何なる表示パネルであってもよい。

画像メモリ６は、例えば、表示パネル１１に表示するための１フレーム分の表示データを記憶することができるフレームメモリであって、ホストプロセッサ１０から供給される表示データ１３を記憶する。複数フレーム分の表示データを記憶することができる記憶容量を備えていてもよい。画像メモリ６は、特に制限されないが、ＳＲＡＭ（Static Random Access Memory）で構成される。

タイミングコントローラ４は、画像メモリ６から表示データを読み出して、接続される表示パネル１１を駆動する信号を出力するためのタイミング制御を行う。画像メモリ６から読み出された表示データは、表示駆動回路７において、表示パネル１１を駆動するための駆動信号に変換されて出力される。表示データは、ディジタル値であるから、これを、適切な振幅のアナログ信号波形に変換し、適切なタイミングで出力する。例えば、液晶表示パネルを駆動するには、ゲート信号によって駆動するラインを選択し、ソース信号によって、選択されたラインの各画素の色の輝度信号を転送する。

クロック発生回路３は、タイミングコントローラ４に、タイミング制御のための内部クロック１４を供給する。キャリブレーション回路２は、内部クロック１４の周波数を、外部から供給される外部クロック１２に基づいてキャリブレーションする。

表示パネルは、一般に表示する輝度や色の情報を、複数フレームに渡って長時間保持することはないので、例えば静止画を表示する場合、表示パネルには繰り返し同じデータを読み出して表示する必要がある。表示ドライバＩＣが画像メモリ（フレームメモリ）を内蔵していないときには、表示データは表示ドライバＩＣに対して繰り返し転送される必要があるが、画像メモリ（フレームメモリ）６を内蔵する場合には、ホストプロセッサ１０から供給された表示データ１３は、画像メモリ６に記憶され、画像メモリ６から繰り返し同じデータを読み出して表示すればよい。１フレーム分の表示データを転送した後は、ホストプロセッサ１０は、サスペンドなどの低消費電力の動作モードに移行させることができる。

このとき、本発明の表示ドライバＩＣ１は、内部クロック１４を発生するクロック発生回路３を内蔵する。そのため、タイミングコントローラ４にクロックを供給するために、ホストプロセッサ１０などの外部からクロックを供給する必要がない。ホストプロセッサ１０は、自らのクロックを停止するようなディープスタンバイ状態にも遷移することができ、表示装置全体として、消費電力を低減することができる。また、クロック発生回路３は、水晶振動子やセラミック振動子などの高価な部品を使用せず、ＣＲ時定数に基づいて発振する発振回路を採用することができる。このような発振回路は、製造ばらつきや、動作環境（温度、電源電圧など）によって、発振周波数が変動する恐れがある。そこで、本発明では、キャリブレーション回路２を備えた。

これにより、外部クロックを供給するホストプロセッサをサスペンドさせることなどを可能として消費電力を低減することができる。クロック周波数の絶対精度はキャリブレーションによって所定の範囲内に維持されるため、高価な発振振動子を使用する必要がなく、表示装置のコストの上昇を抑えることができる。

＜転送クロックによるキャリブレーション＞
表示ドライバＩＣ１は、表示データ１３とそれを転送するための転送クロック１２が入力されるインターフェース回路５をさらに備えてもよい。キャリブレーション回路２は、表示データ１３が転送される時に、入力される転送クロック１２に基づいて内部クロック１４の周波数をキャリブレーションする。

これにより、ホストプロセッサが表示データを転送する時に、内部クロックの周波数のキャリブレーションを行い、表示データの転送がない期間は、ホストプロセッサをサスペンドさせることなどを可能として消費電力を低減することができる。

一方、転送クロックとは別に、表示のための外部クロックが入力され、これに基づいてクロック発生回路３が内部クロック１４を出力するように構成しても良い。この場合、キャリブレーション回路２は、外部クロックに基づいて、内部クロック１４の周波数をキャリブレーションする。また、転送クロックと外部クロックの両方がキャリブレーション回路２に入力され、キャリブレーション回路２の内部で選択された方のクロックに基づいて、キャリブレーションが実行されるように構成してもよい。

＜ＭＩＰＩ＞
インターフェース回路５は、ＭＩＰＩに準拠するデータレーン１３とクロックレーン１２からなる通信路に接続可能に構成されてもよい。ここで、ＭＩＰＩとは、Mobile Industry Processor Interfaceの略で、複数の企業で構成されるMIPIアライアンスが策定する、携帯機器のための通信インターフェース規格である。表示データはデータレーン１３から入力され、転送クロックはクロックレーン１２から入力される。

これにより、ＭＩＰＩに準拠する通信路から表示データを入力する表示装置において、表示データを転送していない期間に、表示データの供給元をサスペンドなどの休止状態にすることを可能として、消費電力を低減することができる。

＜キャリブレーション回路＞
図２は、実施形態１に係るキャリブレーション回路の構成例を示すブロック図である。

キャリブレーション回路２は、クロック発生回路３に、その発振周波数を規定するディジタル値ＦＯＳＣ２を供給する。キャリブレーション回路２は期待値比較回路２０を備え、その比較結果に基づいて、ディジタル値ＦＯＳＣ２を増減することによって、クロック発生回路３の発振周波数を調整する。期待値比較回路２０は、上述の表示データの転送クロックまたはその他の外部クロックに基づいて生成されたタイミング信号の幅を、内部クロック１４またはそれを分周して生成した分周クロックでカウントするカウンタ２１と、カウンタ２１のカウント値と所定の期待値とを比較する。

期待値比較回路２０は、カウンタ、分周器、比較器など、全てディジタル論理回路で構成することができる。これにより、キャリブレーション回路自体の持つ製造ばらつき、温度・電源電圧依存性を、キャリブレーション対象である、内部クロック周波数の絶対精度に影響させないように構成することができる。

図２には、キャリブレーション回路２のより詳細な構成例が示されている。キャリブレーション回路２には、トリミング回路９が接続され、不揮発性メモリ９０に記憶されるトリミング値ＦＯＳＣ１が入力される。不揮発性メモリ９０は、電気的に書き換え可能な不揮発性メモリでも、レーザーや電気信号の印加で溶断されるヒューズでもよい。トリミング値ＦＯＳＣ１は、例えば、出荷前の特性試験において、クロック発生回路３の発振周波数を、できる限り期待値に近づけるための調整値であり、これによって製造ばらつきに起因する発振周波数の変動が補償される。

キャリブレーション回路２は、加算器２４を備え、上記トリミング値ＦＯＳＣ１にオフセット値を加えて、クロック発生回路３に、その発振周波数を規定するディジタル値ＦＯＳＣ２を供給する。トリミング値ＦＯＳＣ１が製造ばらつきに起因する発振周波数の変動を補償するのに対し、オフセット値は、温度や電源電圧など、動作環境の変化に起因する発振周波数の変動を補償する。これにより、電源投入時などのキャリブレーション前の特性変動を小さく抑えて、キャリブレーションを迅速に行うことができる。

キャリブレーション回路２は期待値比較回路２０を備え、その比較結果に基づいて上記オフセット値を増減し、その結果、ディジタル値ＦＯＳＣ２を増減させることによって、クロック発生回路３の発振周波数を調整する。期待値比較回路２０には、カウンタ２１のカウント値が入力される。内部に保持する期待値とカウンタ値の差が上限を超え、または下限を下回ったときに、オフセット値を調整する。

キャリブレーション回路２には、上述の表示データの転送クロックと外部クロックが入力される。それぞれを分周器２２＿４と２２＿３で分周し、一方をセレクタ２３によって選択して、２０４８分周の分周器２２＿１で分周する。カウンタ２１には内部クロック１４を分周器２２＿２で分周した分周クロックが入力される。カウンタ２１は、入力された２０４８分周の信号の、例えばハイ期間のみ、上記クロックをカウントする。

例えば、外部クロックが28MHzで内部クロックが56MHzのとき、分周器２２＿３は分周せず（１分周）セレクタ２３で外部クロック側を選択し、分周器２２＿１で2048分周されると、ハイ期間36.6μｓとなる。内部クロック１４を分周器２２＿２で２分周し、カウンタ２１で上記ハイ期間をカウントする。内部クロックの周波数が期待通り56MHzであれば、カウント値は1024になるので、これが期待値である。精度を±１％以内の精度に抑えるためには、期待値比較回路２０は、期待値−カウンタ値が±10を超えたときにオフセット値を増減することにより、内部クロック１４の周波数を調整する。

図５は、実施形態１に係る表示ドライバＩＣの動作例を示すタイミング図である。横軸に時間を取り、縦軸方向に上から外部クロック、外部クロックを2048分周した信号の波形、キャリブレーション回路２の動作、ＦＯＳＣ２の値、内部クロック１４、期待値、カウンタ値−期待値、ＦＯＳＣ２の調整動作を、それぞれ示す。時刻ｔ０〜ｔ１は、外部クロックを2048分周した信号のハイ期間であり、カウンタ２１はカウントアップ動作を行う。外部クロックを2048分周した信号のハイ期間が終わる、時刻ｔ１にカウンタ値が1064になる。期待値比較回路２０は、カウンタ値と期待値を比較する。期待値は1024一定で、カウンタ値との差は40であり±10を超えているので、内部クロック１４の発振周波数ｆ_ＯＳＣを低下させる方向に、ＦＯＳＣ２を「Ａ」から「Ｂ」に更新する。ＦＯＳＣ２が変更されると、クロック発生回路３の発振動作は、安定するまで、ある程度の期間を要する。時刻ｔ１〜ｔ２は内部クロック安定待ち期間であり、カウント動作は行わない。キャリブレーション回路２は、時刻ｔ２〜ｔ３の、外部クロックを2048分周した信号の次のハイ期間に、再びカウント動作を行う。時刻ｔ３にカウンタ値が1050になり、期待値比較回路２０は、カウンタ値と期待値を比較する。差は26であり±10を超えているので、内部クロック１４の発振周波数ｆ_ＯＳＣをさらに低下させる方向に、ＦＯＳＣ２を「Ｂ」から「Ｃ」に更新する。時刻ｔ３〜ｔ４の内部クロック安定待ち期間を経て、時刻ｔ４〜ｔ５に再びカウント動作を行う。時刻ｔ５にカウント値は1029となり、期待値比較回路２０によってカウンタ値と期待値を比較すると、差は5であり±10以内となり、内部クロック１４の周波数が所望の56MHzの±１％以内の精度に入ったことがわかる。時刻ｔ５ではＦＯＳＣ２は更新せず、クロック発生回路３の動作は維持される。時刻ｔ５で、キャリブレーション回路２は、キャリブレーション動作を停止する。一方、キャリブレーション回路２がこの後もキャリブレーション動作を継続してもよい。キャリブレーション動作を停止することにより、表示装置を低消費電力化することができ、一方、キャリブレーション動作を継続することにより、温度や電源電圧の変動に追随して、内部クロックの周波数を一定の絶対精度の範囲内に抑えることができる。

外部クロックに代えて、転送クロックに基づいてキャリブレーション動作を行う場合も同様である。

転送クロックが例えばMIPIのクロックレーンの1GHzで、内部クロックが56MHzのとき、分周器２２＿４で40分周して25MHzのクロックを生成する。セレクタ２３で転送クロック側を選択し、分周器２２＿１で2048分周されると、ハイ期間は40.96μｓとなる。内部クロック１４を分周器２２＿２で２分周し、カウンタ２１で上記ハイ期間をカウントする。内部クロックの周波数が期待通り56MHzであれば、カウント値は1147になるので、これが期待値である。精度を±１％以内の精度に抑えるためには、期待値比較回路２０は、期待値−カウンタ値が±11を超えたときにオフセット値を増減することにより、内部クロック１４の周波数を調整する。

＜期待値と許容範囲を指定するレジスタ＞
図３は、実施形態１に係るキャリブレーション回路２の、特に期待値比較回路２０の詳細な構成例を示すブロック図である。キャリブレーション回路２は、期待値比較回路２０内に、期待値を格納可能な中心値レジスタ２５＿１と、期待値から許容されるずれ幅を指定可能な精度レジスタ２５＿２と、前記オフセット値を保持するキャリブレーションレジスタ２８とを備える。

中心値レジスタ２５＿１と精度レジスタ２５＿２の和が加算器２４＿１で算出されて比較器２６＿１に入力され、差が加算器２４＿２で算出されて比較器２６＿２に入力される。比較器２６＿１と２６＿２は、それぞれカウンタ２１のカウンタ値と、上記、中心値＋精度、中心値−精度との比較を行う。比較結果をセレクタ２７に出力する。

キャリブレーションレジスタ２８の出力は、加算器２４＿３を介してフィードバックされ、入力されるＣＡＬ＿ＯＮ信号がアサートされている期間に、加算器２４＿３の出力値によって更新される。加算器２４＿３は、更新前のオフセット値に対し、セレクタ２７で選択される値を加算（inc.）、減算（dec.）し、または０を加算することによってオフセット値を維持する。セレクタ２７は、比較器２６＿１と２６＿２の比較結果に基づいて、オフセット値を増加、減少、または維持する制御を行う。加減算する値は、簡略化のために＋１と−１の場合を例示したが、カウンタ値と中心値レジスタ２５＿１に格納される期待値の差の大小に基づいて、適宜調整されてもよい。内部クロック１４の周波数が期待値から大きく外れたときに、オフセット値の調整量を大きくすることにより、収束を早めることができ、内部クロック１４の周波数が期待値に近いときに、オフセット値の調整量を小さくすることにより、周波数の変動幅を抑えて安定化させることができる。

キャリブレーション回路２が、カウンタ２１のカウント値が中心値レジスタ２５＿１に格納される値から精度レジスタ２５＿２に格納される値よりも大きく外れたときに、クロック発生回路３の発振周波数を規定するディジタル値ＦＯＳＣ２を増減することができるように構成されることになる。これにより、内部クロック発生回路の発振中心周波数と精度の許容範囲を、接続される外部クロックの周波数や絶対精度、内部クロックに要求される絶対精度などに応じて、適宜設定することができ、種々の表示システムに利用することができる。またさらに、一度設定した値を、適宜変更することができる。

＜ＣＲ発振回路＞
図４は、実施形態１に係るクロック発生回路の詳細な構成例を示すブロック図である。

クロック発生回路３は、内部クロックの周波数を規定する抵抗３１（３１＿１〜３１＿Ｎ）と容量３２とを備え、抵抗と容量のうちの少なくとも一方は、キャリブレーションによって値を変更可能に構成される。インバータ３０の出力が内部クロック１４であり、それを、抵抗３１を介してインバータの入力にフィードバックした発振回路である。インバータ３０の入力には、接地される容量３２が接続され、抵抗３１と容量３２の値の積であるＣＲ時定数に基づいて、発振周波数が決まる。抵抗３１は、抵抗３１＿１〜３１＿ＮとＭＯＳトランジスタで構成されたスイッチ３３＿１〜３３＿Ｎのそれぞれの直列接続を、並列接続して構成されている。スイッチ３３＿１〜ＮのゲートはＦＯＳＣ２で制御される。抵抗３１＿１〜３１＿Ｎは、それぞれ２のべき乗で増加するＲ０，２Ｒ０，４Ｒ０，…２^{（Ｎ−１）}Ｒ０の抵抗値を持った抵抗で構成することができる。ＦＯＳＣ２を２進数表現とした数値とＲ０の積が合成抵抗３１の値となる。正確には、各抵抗３１＿１〜３１＿Ｎの抵抗値からスイッチ３３＿１〜３３＿Ｎのオン抵抗を差し引いた値が、Ｒ０，２Ｒ０，４Ｒ０，…２^{（Ｎ−１）}Ｒ０の抵抗値になるように設定される。

これにより、安価なＣＲ発振回路を使用しても、クロック発生回路の発振周波数の絶対精度がキャリブレーションによって所定の範囲内に抑えられるため、高価な発振振動子を使用する必要がなく、表示装置のコストの上昇を抑えることができる。

図４には、抵抗とスイッチを並列接続して、抵抗値を調整可能に構成したＣＲ発振回路を例示したが、発振回路は、他の構成を採ることもできる。例えば、抵抗値はＲ−２Ｒのラダー型や直列接続された抵抗を調整可能に構成することができる。また、複数の容量をスイッチでオン／オフ制御することによって容量値を制御可能に構成することもでき、さらに、抵抗と容量の両方を調整可能に構成することもできる。

〔実施形態２〕＜転送クロックの自動検出＞
図６は、実施形態２に係る表示ドライバＩＣの構成例を示すブロック図である。

図１に示した実施形態１との違いは、表示ドライバＩＣ１がクロック検知回路８をさらに備える点である。他の構成要素については、実施形態１と同様であるので、説明を省略する。

キャリブレーション回路２は、キャリブレーションを実行するか停止するかを制御可能に構成されている。クロック検知回路８は、転送クロック１２が入力されているか停止されているかを検出可能であり、転送クロック１２が入力されている期間に、キャリブレーション回路２にキャリブレーションを実行させる。

これにより、転送クロックの供給開始が自動的に検出され、それに伴って、内部クロックのキャリブレーション行うことができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、キャリブレーション回路は、内部クロックの周波数と外部から供給されるクロックの周波数を比較することができるように構成されればよい。上述の実施形態とは逆に、内部クロックに基づいて生成されたタイミング信号の幅を、外部クロックまたはその分周クロックでカウントするカウンタを備えて、キャリブレーションを行っても良い。また、アナログ回路で構成された位相比較器を用いて構成しても良い。

また、例えば、クロック発生回路は、ＣＲ発振回路以外の発振回路に変更することができる。奇数段のインバータを使ったリングオッシレータにおいて、各インバータの電源に、動作電流を制限可能な電流源を挿入することによって、発振周波数を調整可能な発振回路を構成することもできる。

１ 表示ドライバＩＣ
２ キャリブレーション回路
３ クロック発生回路
４ タイミングコントローラ
５ インターフェース回路
６ 画像メモリ（フレームメモリ）
７ 表示駆動回路
８ クロック検知回路
９ トリミング回路
９０ 不揮発性メモリ
１０ ホストプロセッサ
１１ 表示パネル
１２ 外部クロック（転送クロック、クロックレーン）
１３ 表示データ（データレーン）
１４ 内部クロック
２０ 期待値比較回路
２１ カウンタ
２２ 分周器
２３ セレクタ
２４ 加算器
２５ 期待値レジスタ
２５＿１ 中心値レジスタ
２５＿２ 精度レジスタ
２６ 比較器
２７ セレクタ
２８ キャリブレーションレジスタ
３０ インバータ
３１ 抵抗
３２ 容量
３３ スイッチ

Claims (8)

1. ホストプロセッサから供給される少なくとも１フレーム分の表示データを記憶可能な画像メモリと、
   前記画像メモリから前記表示データを読み出して、接続される表示パネルを駆動する信号を出力するためのタイミング制御を行うタイミングコントローラと、
   前記ホストプロセッサからの、前記表示データ、及び前記表示データを転送するための転送クロックの供給が停止されている期間に、前記タイミングコントローラに前記タイミング制御のための内部クロックを供給するクロック発生回路と、
   前記内部クロックの周波数を、前記転送クロックに基づいてキャリブレーションするキャリブレーション回路とを備える、表示ドライバＩＣ。
2. 請求項１において、前記表示データと前記転送クロックが入力されるインターフェース回路をさらに備え、前記キャリブレーション回路は、前記転送クロックに基づいて前記内部クロックの周波数をキャリブレーションする、表示ドライバＩＣ。
3. 請求項２において、前記インターフェース回路は、ＭＩＰＩに準拠するデータレーンとクロックレーンからなる通信路に接続可能に構成され、前記表示データは前記データレーンから入力され、前記転送クロックは前記クロックレーンから入力される、表示ドライバＩＣ。
4. 請求項２又は請求項３において、クロック検知回路をさらに備え、
   前記キャリブレーション回路は、前記キャリブレーションを実行するか停止するかを制御可能に構成され、
   前記クロック検知回路は、前記転送クロックが入力されているか停止されているかを検出可能であり、前記転送クロックが入力されている期間に、前記キャリブレーション回路に前記キャリブレーションを実行させる制御を可能に構成される、表示ドライバＩＣ。
5. 請求項１において、前記クロック発生回路は、前記内部クロックの周波数を規定する抵抗と容量とを備え、前記抵抗と前記容量のうちの少なくとも一方は、前記キャリブレーションによって値を変更可能に構成される、表示ドライバＩＣ。
6. 請求項１において、前記キャリブレーション回路は、前記クロック発生回路の発振周波数を規定するディジタル値を保持可能に構成され、前記転送クロックに基づいて生成されたタイミング信号の幅を、前記内部クロックまたは前記内部クロックを分周して生成した分周クロックでカウントするカウンタと、前記カウンタのカウント値と所定の期待値とを比較する比較回路とを備え、前記比較回路の比較結果に基づいて、前記ディジタル値を増減可能に構成される、表示ドライバＩＣ。
7. 請求項６において、前記キャリブレーション回路は、前記期待値を格納可能な中心値レジスタと、前記期待値からの許容されるずれ幅を指定可能な精度レジスタとを備え、前記カウント値が前記中心値レジスタに格納される値から前記精度レジスタに格納される値よりも大きく外れたときに、前記クロック発生回路の発振周波数を規定する前記ディジタル値を増減可能に構成される、表示ドライバＩＣ。
8. 請求項６または請求項７において、前記キャリブレーション回路は、トリミング回路とキャリブレーションレジスタとを備え、
   前記キャリブレーション回路は、前記トリミング回路と前記キャリブレーションレジスタとに格納される値に基づいて、前記クロック発生回路の発振周波数を規定する前記ディジタル値を規定し、
   前記キャリブレーション回路は、前記比較回路の比較結果に基づいて、前記キャリブレーションレジスタに格納される値を増減可能に構成される、表示ドライバＩＣ。

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