[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6294428B2 - 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法 - Google Patents

薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法 Download PDF

Info

Publication number
JP6294428B2
JP6294428B2 JP2016194848A JP2016194848A JP6294428B2 JP 6294428 B2 JP6294428 B2 JP 6294428B2 JP 2016194848 A JP2016194848 A JP 2016194848A JP 2016194848 A JP2016194848 A JP 2016194848A JP 6294428 B2 JP6294428 B2 JP 6294428B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
sputtering
thin film
film
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016194848A
Other languages
English (en)
Other versions
JP2017050545A (ja
Inventor
博昭 田尾
博昭 田尾
綾 三木
綾 三木
森田　晋也
晋也 森田
聡 安野
聡 安野
釘宮　敏洋
敏洋 釘宮
在 佑 朴
在 佑 朴
制 勳 李
制 勳 李
秉 斗 安
秉 斗 安
建 熙 金
建 熙 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of JP2017050545A publication Critical patent/JP2017050545A/ja
Application granted granted Critical
Publication of JP6294428B2 publication Critical patent/JP6294428B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物および半導体層、上記酸化物を成膜するためのスパッタリングターゲット、並びに上記酸化物を備えた薄膜トランジスタおよび表示装置に関するものである。
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体のなかでも、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）、およびインジウム、亜鉛、スズ、および酸素からなるアモルファス酸化物（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）のＩＧＺＯ半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。
また、ＩＺＴＯ半導体を用いた例として、例えば特許文献１および２、並びに非特許文献３および４が挙げられる。このうち特許文献１には、Ｉｎ、Ｚｎ、Ｓｎなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１〜５原子％のアモルファス酸化物（ＩＺＴＯ）が開示されており、実施例には、ＩＺＴＯにＭｏを添加した活性層を用いたＴＦＴが開示されている。
特開２００９−１６４３９３号公報 特開２００８−２４３９２８号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４） Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．９５、０７２１０４（２００９） Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ １７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ（ＩＤＷ’１０）、ＡＭＤ５／ＯＬＥＤ６−２、ｐ６３１（２０１０）
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、電子キャリア濃度が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、サブスレッショルド スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）値が低く、（４）電圧や光照射の負荷を長時間加えた場合に閾値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、閾値電圧とも呼ばれる）電圧が変化せず安定であり、（５）移動度が高く、（６）大型ガラス基板の面内でＴＦＴ特性が均一であること、などが要求される。前述した特許文献１に記載のＭｏを含むＩＺＴＯ半導体について、本発明者らが上記特性を調べたところ、ＩＺＴＯに比べてオン電流の低下やＳＳ値の上昇が見られることが分った。また、前述した非特許文献３では、スパッタリング時の酸素分圧（雰囲気ガス中の酸素の比）を約７％と一定にして酸化物層を形成したＴＦＴにおいて、Ｉｎ量の多い組成では閾値電圧が大きな負の値となっており、良好なＴＦＴ特性が得られない。
ところで、ＩＧＺＯやＩＺＴＯなどの酸化物半導体層の成膜に当たっては、成分や膜厚の面内均一性に優れた薄膜を容易に形成できるなどの理由により、スパッタリング法が広く用いられている。スパッタリング法で酸化物半導体層を成膜する場合、ＴＦＴの生産性などを考慮すると、スパッタリング時の成膜速度（成膜された酸化物の膜厚を成膜時間で除した値であり、以下、スパッタレートと呼ぶ場合がある。）をできるだけ速くして成膜時間を短縮することが好ましい。スパッタレートは成膜条件によって変化するが、一般に、スパッタリング時の酸素分圧が高くなるほどスパッタレートは低下する傾向にある。
更にＴＦＴ基板の製造過程では、パターニング時に残渣が発生しないことが望ましい。残渣が発生すると、上層のカバレッジの低下や、素子間の絶縁不良が発生するため、歩留まりの低下を招く。
従って、上述した３つの要求特性、すなわち、（ア）ＴＦＴのスイッチング特性（以下、ＴＦＴ特性と略記する場合がある。）に優れること、（イ）スパッタリング時のスパッタレートが高いこと、（ウ）ウェットエッチング時に残渣が発生しないこと、の全てを満足するＩＺＴＯ系半導体層の提供が望まれている。
本発明は上記事情に鑑みてなされたものであり、その目的は、ＴＦＴのスイッチング特性（ＴＦＴ特性）に優れ、スパッタリング時のスパッタレートが高く、且つ、ウェットエッチング時に残渣の発生しない薄膜トランジスタの半導体層用酸化物薄膜および半導体層、当該酸化物薄膜を備えた薄膜トランジスタおよび表示装置、並びに当該酸化物薄膜の形成に用いられるスパッタリングターゲットを提供することにある。
上記課題を解決することのできた本発明に係る薄膜トランジスタの半導体層用酸化物は、薄膜トランジスタの半導体層に用いられ、Ｉｎ、Ｚｎ、およびＳｎを少なくとも含むＩｎ−Ｚｎ−Ｓｎ系酸化物であって、前記Ｉｎ−Ｚｎ−Ｓｎ系酸化物に含まれる金属元素の含有量（原子％）をそれぞれ、［Ｚｎ］、［Ｓｎ］、および［Ｉｎ］としたとき、
（ア）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５のときは下式（２）、（４）を満足し、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
（イ）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５のときは下式（１）、（３）、（４）を満足するところに要旨を有するものである。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．８３・・・（３）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
本発明の好ましい実施形態において、上記Ｉｎ−Ｚｎ−Ｓｎ系酸化物は、スパッタリング法により、酸素分圧を１８％以下に制御して成膜されるものである。
本発明の好ましい実施形態において、上記Ｉｎ−Ｚｎ−Ｓｎ系酸化物の膜厚は３０ｎｍ以上、２００ｎｍ以下である。
また、上記課題を解決することのできた本発明に係る薄膜トランジスタの半導体層は、上記のいずれかに記載の酸化物を備えた薄膜トランジスタの半導体層であって、上記半導体層の電子キャリア濃度は１０15〜１０18ｃｍ-3の範囲である。
本発明の好ましい実施形態において、上記半導体層は、上記のいずれかに記載の酸化物を、２５０〜３５０℃で、１５〜１２０分間加熱処理して得られるものである。
本発明には、上記のＩｎ−Ｚｎ−Ｓｎ系酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも本発明の範囲内に包含される。
更に本発明には、上記の薄膜トランジスタを備えた表示装置も本発明の範囲内に包含される。
また、上記課題を解決し得た本発明のＩｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットは、Ｉｎ、Ｚｎ、およびＳｎを少なくとも含むＩｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットであって、前記Ｉｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットに含まれる金属元素の含有量（原子％）をそれぞれ、［Ｚｎ］、［Ｓｎ］、および［Ｉｎ］としたとき、
（ア）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５のときは下式（２）、（４）を満足し、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
（イ）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５のときは下式（１）、（３）、（４）を満足するところに要旨を有するものである。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．８３・・・（３）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
本発明の酸化物を用いれば、ＴＦＴ特性に優れ、スパッタリング時のスパッタレートが高く、且つ、ウェットエッチング時に残渣の発生しない薄膜トランジスタ、および当該薄膜トランジスタを備えた表示装置を提供することができた。
図１は、酸化物半導体を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、本発明で規定する式の範囲を満足する領域を示すグラフであり、斜線方向が右上上がりの斜線領域（図２の左下領域）はＩｎ比が０．５以下のときにおける本発明範囲［式（２）、（４）を満足する範囲］を示し、斜線方向が右下下がりの斜線領域（図２の右上領域）はＩｎ比が０．５超のときにおける本発明範囲［式（１）、（３）、（４）式を満足する範囲］を示す。 図３は、酸素分圧比とスパッタレート比（ＳＲ）との関係を示すグラフである（Ｚｎ比＝０．５）。 図４Ａは、実施例１のＮｏ．２について、ＴＦＴ特性の結果を示す図である。 図４Ｂは、実施例１のＮｏ．７について、ＴＦＴ特性の結果を示す図である。 図４Ｃは、実施例１のＮｏ．１０について、ＴＦＴ特性の結果を示す図である。 図４Ｄは、実施例１のＮｏ．５Ｂについて、ＴＦＴ特性の結果を示す図である。 図５Ａは、実施例１のＮｏ．１３Ａについて、ＴＦＴ特性の結果を示す図である。 図５Ｂは、実施例１のＮｏ．１３Ｂについて、ＴＦＴ特性の結果を示す図である。 図５Ｃは、実施例１のＮｏ．１３Ｃについて、ＴＦＴ特性の結果を示す図である。 図６は、実施例２において、酸化物半導体層の電子キャリア濃度評価用試料の上面図である。 図７は、実施例２で用いた、酸化物半導体を備えた薄膜トランジスタの概略断面図である。
本発明者らは、Ｚｎ、Ｓｎ、およびＩｎを少なくとも含むＩｎ−Ｚｎ−Ｓｎ系酸化物（以下、「ＩＺＴＯ」で代表させる場合がある。）をＴＦＴの活性層（半導体層）に用いたとき、（ア）ＴＦＴのスイッチング特性（ＴＦＴ特性）が高く、（イ）スパッタリング時のスパッタレートが高く、且つ、（ウ）ウェットエッチング時に残渣の残留しない酸化物を提供するため、検討を重ねてきた。その結果、上記Ｉｎ−Ｚｎ−Ｓｎ系酸化物に含まれる金属元素の含有量（原子％）をそれぞれ、［Ｚｎ］、［Ｓｎ］、および［Ｉｎ］としたとき、
（ア）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５のときは下式（２）、（４）を満足し、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
（イ）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５のときは下式（１）、（３）、（４）を満足する酸化物は所期の目的を達成できることを見出し、本発明を完成した。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．８３・・・（３）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
本明細書において、上記（１）および上記（２）の左辺、上記（４）の右辺である、[
Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）を、説明の便宜上、「全金属元素中のＩｎ比」と呼ぶ場合がある。
これに対し、上記（ア）および(イ)の左辺である、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比を、上記と区別するため、単に「Ｉｎ比」と呼ぶ場合がある。
同様に、本明細書において、上記（３）の左辺である、[Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）を、説明の便宜上、「全金属元素中のＺｎ比」と呼ぶ場合がある。
これに対し、上記（２）の右辺に記載の、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）で表わされるＺｎ比を、上記と区別するため、単に「Ｚｎ比」と呼ぶ場合がある。
図２は、上記式（１）、（２）、（３）および（４）を満足する領域を示したものであり、図２中の斜線部分が、本発明で規定する要件をすべて満足する領域である。詳細には、Ｉｎ比＝０．５のライン（図２を参照）を境にして斜線の種類を変えており、上記ライン以下の斜線領域が、上記（ア）の例において本発明の要件を満足する領域［すなわち、式（２）、（４）を満足する領域］であり、上記ラインを超える斜線領域が、上記（イ）の例において本発明の要件を満足する領域［すなわち、式（１）、（３）、（４）を満足する領域］である。図２中、○は、後記する実施例のうち、上記（ア）の例について本発明の要件を満足する本発明例の結果をプロットしたものであり、×は、上記（ア）の例について本発明の要件を満足しない比較例の結果をプロットしたものである。また、図２中、●は、後記する実施例のうち、上記（イ）の例について本発明の要件を満足する本発明例の結果をプロットしたものであり、▲は、上記（イ）の例について本発明の要件を満足しない比較例の結果をプロットしたものである。本発明の要件を満足するものは、すべて上記斜線部分の範囲内に含まれていることが分かる。
このうち上式（３）は、ウェットエッチング時の残渣発生防止に関連する式であり、上式（１）および（２）は、高いスパッタレートと良好なＴＦＴ特性（スイッチング特性）との両立に関連する式である。後者の特性（高いスパッタレートと良好なＴＦＴ特性との両立）に関し、本発明では、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比に応じ、上記（ア）のようにＩｎ比が０．５以下と少ない場合は式（２）を指標とし、上記（イ）のようにＩｎ比が０．５超と多い場合は式（１）を指標とするものである。これらの式（１）および（２）は本発明者らの数多くの基礎実験に基づき、整理した結果、導き出されたものである。なお、上式（４）は、全金属元素中のＩｎ比（［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］））の下限を規定したものであり、高い移動度を確保するため、上記（ア）および（イ）のいずれの場合にも、その下限を０．１以上と定めた。
なお、本発明において、Ｉｎ比が０．５以下の（ア）の例では、式（３）を規定していないが、これは、式（３）を規定しなくても、式（２）と式（４）を満足する領域は、式（３）の領域を含む（図２を参照）ためである。よって、式（２）と式（４）を満足する領域は、高いスパッタレートと良好なＴＦＴ特性とを両立できるのみならず、更に、ウェットエッチング時の残渣発生防止効果を奏する領域［式（３）を満足する領域］でもある。
ここで、式（１）および（２）の技術的意義は、図２を参照すると、容易に理解することができる。図２において、Ｉｎ比が０．５以下の（ア）の例では、式（２）を境にして、所望とする上記特性が得られる本発明例（○）と上記特性が得られない比較例（×）にうまく整理できることが分かる。これに対し、図２の▲（Ｉｎ比＝０．７０９、後記する表のＮｏ．１３Ａをプロットしたもの）は、式（２）の関係を満足しているにもかかわらず、所望の特性が得られない比較例である。すなわち、Ｉｎ比が大きくなると、式（２）の設定では上記特性との関係をうまく整理できないため、式（２）とは別個の新たな関係式の導入が必要になることが分かる。式（１）は、このような観点から設定されたものであり、Ｉｎ比が０．５超の（イ）の例では、式（１）を境にして、所望とする上記特性が得られる本発明例（●）と上記特性が得られない比較例（▲）にうまく整理できることが分かる。
これらの式に到達した経緯について説明すると、ＩＺＴＯの成膜では、Ｉｎが多いとＴＦＴが導体化する（スイッチングしなくなってくる）という問題がある。そこで、ＴＦＴをスイッチングさせるためには、必然的に酸素分圧を高める必要があるが、酸素分圧を高くすると、スパッタレートが低下するという問題がある。これらの問題を考慮し、ＴＦＴをスイッチングさせつつ、スパッタレートを高く（酸素分圧を低く）するためには、全金属元素中のＩｎ比（具体的には、[Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］））を適切に
制御することが必要であることが判明した。
一方、ＴＦＴとして使用する場合の前提条件であるスイッチング特性を考慮すると、ＩｎやＳｎの多い領域でキャリアが増えて導体化しやすく（スイッチングしない）なるが、Ｉｎが多い領域ではＩｎが強く作用していることも判明した。よって、高いスパッタレートと良好なＴＦＴ特性を両方具備させるためには、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比に応じ、全金属元素中のＩｎ比を適切に制御することが有効であることが判明した。
前述した式（１）または（２）は、これらの事情を総合的に勘案した結果、導き出されたものであり、高いスパッタレートと良好なＴＦＴ特性を両方具備させるためには、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）で表わされるＩｎ比＝０．５を境にして、
（ア）Ｉｎ比≦０．５のときは、全金属元素中のＩｎ比が下式（２）を満たすものとし、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
（イ）Ｉｎ比＞０．５のときは、全金属元素中のＩｎ比が下式（１）を満たすことにした次第である。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
ここで「高いスパッタレートを得る」とは、スパッタリング時の酸素分圧４％にて、Ｉｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットを用いてＩｎ−Ｚｎ−Ｓｎ系酸化物を成膜したときのスパッタレート（ｎｍ／ｍｉｎ）をＳＲ１（In-Zn-Sn）とし、比較対象のために、上記ＳＲ１（In-Zn-Sn）の算出に用いたのと同じスパッタリング装置で、且つ、スパッタリング時の酸素分圧を同じく４％にて、Ｉｎ−Ｇａ−Ｚｎ酸化物スパッタリングターゲット（Ｉｎ、Ｇａ、Ｚｎの原子比は１：１：１である）を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜（Ｉｎ、Ｇａ、Ｚｎの原子比は１：１：１である）を成膜したときのスパッタレート（ｎｍ／ｍｉｎ）をＳＲ２（In-Ga-Zn）としたとき、ＳＲ１／ＳＲ２で表わされるスパッタレート比（ＳＲ）が１．０以上のものを意味する。
また「良好なＴＦＴ特性」とは、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧を閾値電圧と定義し、各ＴＦＴの閾値電圧を測定したとき、Ｖｔｈ（絶対値）が１７．５Ｖ以下のものをＴＦＴ特性に優れると評価した。
更に上式（３）は、ウェットエッチング時の残渣発生防止に関連する式である。前述したようにウェットエッチング時には残渣が発生しないことが望ましいが、残渣の発生には、主にＺｎが関与しており、酸化物膜中のＺｎ量の増加によってウェットエッチング時に残渣が発生する。例えばウェットエッチャントとして汎用されるシュウ酸を用いてＩＺＴＯ膜をエッチングすると、難溶性のシュウ酸亜鉛結晶が析出して残渣が発生することが知られている。そこで、本発明者らは、ウェットエッチング時に残渣を発生させないための要件を種々検討した結果、Ｚｎ比との関係で上式（３）を設定した。後記する実施例では、エッチング後の観察により残渣が発生していないものをウェットエッチング性に優れると評価した。良好なウェットエッチング性を確保するためには、全金属元素中のＺｎ比（具体的には、[Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］））は小さい程良く、例えば０．８以下であることが好ましく、０．７以下であることがより好ましい。なお、全金属元素中のＺｎ比の下限は、ウェットエッチング性の観点からは特に限定されないが、エッチングレートが低いほどパターニングに時間がかかることなどを考慮すると、０．４０以上であることが好ましく、０．４５以上であることがより好ましい。
以上、本発明の酸化物を特徴付ける式（１）、（２）、（３）および（４）について説明した。
上記酸化物は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜されるものである。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲットを用いることが好ましく、これにより、組成ズレの恐れがなく、所望の成分組成の薄膜を形成することができる。具体的にはスパッタリングターゲットに含まれる金属元素の含有量（原子％）をそれぞれ、［Ｚｎ］、［Ｓｎ］、および［Ｉｎ］としたとき、
（ア）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５のときは下式（２）、（４）を満足し、
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
（イ）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５のときは下式（１）、（３）、（４）を満足するものである。
［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．８３・・・（３）
０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ−Ｓｐｕｔｔｅｒ法）を用いて成膜しても良く、Ｉｎ2Ｏ3やＺｎＯ、ＳｎＯ2などのターゲットまたはそれらの混合物のターゲットを同時放電させることによって所望の組成の膜を得ることができる。
上記ターゲットは、例えば粉末焼結法によって製造することができる。
上記ターゲットを用いてスパッタリングするに当たっては、全雰囲気ガスに対する酸素の添加量（酸素分圧）を適切に制御して行なうことが好ましい。なお、このときの基板温度は、室温でも良いし、あるいは、加熱された状態であっても良い。前述したように、ＩＺＴＯ膜をスパッタリング法によって成膜する場合、酸素分圧が高い領域では、閾値電圧は正のシフトを示すが、逆にスパッタレートは低下するようになる。よって、高いスパッタレートや、良好なエッチング特性を確保可能な低酸素分圧の領域でも、良好なＴＦＴ特性を示す組成とする必要があり、このような観点から、本発明では、上記の要件を設定した。
具体的には、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、スパッタリング時の酸素分圧は、おおむね、１８％以下に制御されていることが好ましく、１５％以下に制御されていることがより好ましい。なお、スパッタリング時の雰囲気ガスには、酸素のほか、Ａｒ、Ｋｒ、Ｘｅなどの不活性ガスが挙げられるが、本発明における酸素分圧とは、これら全ガスに対する酸素の比率を意味する。
上記のようにして成膜される酸化物の膜厚は３０ｎｍ以上２００ｎｍ以下である。酸化物の膜厚が上記の上限を超える酸化物半導体層では、所望とする電子キャリア濃度が得られず、良好なＴＦＴ特性を確保できないことが判明した（後記する実施例を参照）。一方、上記膜厚の下限を外れると、成膜時の膜厚制御が困難となる。上記膜厚は、好ましくは３５ｎｍ以上８０ｎｍ以下である。
本発明には、上記酸化物を備えたＴＦＴの半導体層、および当該半導体層を備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
ここで、本発明に係る薄膜トランジスタの半導体層は、１０15〜１０18ｃｍ-3の電子キャリア濃度を有するものである。半導体層の電子キャリア濃度は、ＴＦＴのスイッチング特性の決定要因の一つであり、一般に電子キャリア濃度が高過ぎるとＴＦＴが導体化し、スイッチングしなくなる。一方、電子キャリア濃度が低過ぎると、ＴＦＴの絶縁性が高くなり、抵抗が高くなる。また、スイッチングしたとしても、高抵抗な膜では、オン電流が低下するという問題がある。このように電子キャリア濃度によってＴＦＴ特性が大きく変化するが、本発明では、電子キャリア濃度が１０15〜１０18ｃｍ-3と、適切な範囲内に制御されているため、良好なＴＦＴ特性（後記する実施例では、閾値電圧Ｖｔｈを評価）を有することが確認された。
上記電子キャリア濃度を有する本発明の半導体層は、上記のいずれかに記載の酸化物を、２５０〜３５０℃で、１５〜１２０分間加熱処理して得られるものである（詳細は後述する）。
以下、図１を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。
図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がソース・ドレイン電極５に電気的に接続されている。
基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、ＴｉＯ2、Ａｌ2Ｏ3やＹ2Ｏ3などの金属酸化物や、これらを積層したものを用いることもできる。
次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。
酸化物半導体層４をウェットエッチングした後、パターニングする。本発明では、パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、温度：約２５０〜３５０℃、時間：約１５〜１２０分の熱処理（プレアニール）を行う。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。後記する実施例に示すように、この熱処理を行なわないと、所望とする電子キャリア濃度が得られず、良好なＴＦＴ特性を確保できないことが判明した。好ましいプレアニールの条件は、温度：約３００〜３５０℃、時間：約６０〜１２０分である。
プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。さらには金属の積層構造などを用いることもできる。
ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。
次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体膜の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にＮ2Ｏプラズマ照射を行った。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用した。
Ｊ． Ｐａｒｋら、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， １９９３，０５３５０５（２００８）
次に、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
実施例１
前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、種々の特性を評価した。
まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＭｏ薄膜を１００ｎｍ成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行い、その上にゲート絶縁膜ＳｉＯ2（２５０ｎｍ）を成膜した。ゲート電極は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2の混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
次に、表１および表２に記載の種々の組成のＩＺＴＯ薄膜（表１のＮｏ．と表２のＮｏ．は対応しており、組成は同じ）を、上記表に対応する組成のＩＺＴＯスパッタリングターゲットを用いて、表２に示すように酸素分圧を変えてスパッタリング法によって成膜した。これらの表において、Ｎｏ．の後にＡ、Ｂ、Ｃを付したものは、ＩＺＴＯの組成は実質的に同じであるが、薄膜成膜時の酸素分圧が異なるものであり、「Ａ」は酸素分圧比＝４％、「Ｂ」は酸素分圧比＝１０％、「Ｃ」は酸素分圧比＝５０％で成膜したことを意味する。例えばＮｏ．５ＡとＮｏ．５Ｂとは、［Ｉｎ］が同じで、[Ｚｎ]と［Ｓｎ］も略同じであるが、Ｎｏ．５Ａでは酸素分圧比を４％、Ｎｏ．５Ｂでは酸素分圧比を１０％にして成膜したため、同じ組成であっても、スパッタレート比、Ｖｔｈなどの特性が相違している。
本実施例において、スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、スパッタリング条件は以下のとおりである。
基板温度：室温
ガス圧：１ｍＴｏｒｒ
膜厚：４０ｎｍ
使用ターゲットサイズ：φ４インチ×５ｍｍ
（スパッタレート比：ＳＲの算出）
表２に示す種々のＩＺＴＯ薄膜のスパッタレート（ｎｍ／ｍｉｎ）は、下記スパッタリング条件で成膜したときの膜厚を、成膜時間で除して算出した。これをＳＲ１（In-Zn-Sn）とする。
基板温度：室温
ガス圧：１ｍＴｏｒｒ
成膜時間：１２００秒
スパッタパワー：ＤＣ２００Ｗ
使用ターゲットサイズ：φ４インチ×５ｍｍ
比較のため、ＩＧＺＯ薄膜のスパッタレート（ｎｍ／ｍｉｎ）を算出した。詳細には、Ｉｎ、Ｇａ、およびＺｎからなるＩｎ−Ｇａ−Ｚｎスパッタリングターゲット［ここで、スパッタリングターゲット中のＩｎ、Ｇａ、およびＺｎの含有量（原子％）は、１：１：１の関係を満足する。］を用い、酸素分圧を４％（一定）としたこと以外は、上記ＩＺＴＯ薄膜と同じスパッタリング条件でＩＧＺＯ薄膜を成膜し、得られたＩＧＺＯ薄膜の膜厚を、成膜時間で除して算出した。なお、このようにして得られたＩＧＺＯ薄膜中のＩｎ、Ｇａ、およびＺｎの含有量（原子％）も、１：１：１の関係を満足するものである。これをＳＲ２（In-Ga-Zn）とする。
上記のようにして得られたＳＲ２（In-Ga-Zn）に対するＳＲ１（In-Zn-Sn）の比（スパッタレート比）を算出し、これを表２のＮｏ．１〜１３ＣのＳＲとした。これらの結果を表２に示す。
また、金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。
（ウェットエッチング時の残渣の有無の評価）
上記のようにして種々のＩＺＴＯ薄膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。エッチャントとしては、関東化学製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を４０℃とした。ウェットエッチング後、目視および光学顕微鏡観察（倍率５０倍）により残渣の発生有無を確認した。その結果を表２に示す。
次に、上記のようにしてＩＺＴＯ薄膜をパターニングした後、膜質を向上させるため、大気中、３５０℃で１時間、水蒸気雰囲気にてプレアニール処理を行った。
次に、純Ｍｏを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中に浸漬し、超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、ＳｉＯ2（膜厚１１４ｎｍ）とＳｉＮ（膜厚２５０ｎｍ）の積層膜（合計膜厚３６４ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。
このようにして得られた各ＴＦＴについて、以下の特性を評価した。
（１）トランジスタ特性の測定
トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）の測定はアジレントテクノロジー株式会社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧 ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧 ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
（２）閾値電圧（Ｖｔｈ）
閾値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧を閾値電圧と定義し、各ＴＦＴの閾値電圧を測定した。本実施例では、Ｖｔｈ（絶対値）が１７．５Ｖ以下のものを合格とした。これらの結果を表２に示す。なお、表２中、「−」とは、評価した電圧範囲（−３０Ｖから３０Ｖの間）においてスイッチングしなかったもの（導体化したもの）を意味する。
また、本発明例の一部の例について、ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を、図４Ａ（Ｎｏ．２）、図４Ｂ（Ｎｏ．７）、図４Ｃ（Ｎｏ．１０）、図４Ｄ（Ｎｏ．５Ｂ）に示す。また、本発明の要件を満足しない表２のＮｏ．１３Ａ〜１３Ｃについて、ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を、図５Ａ（Ｎｏ．１３Ａ）、図５Ｂ（Ｎｏ．１３Ｂ）、図５Ｃ（Ｎｏ．１３Ｃ）に示す。これらの図において、縦軸はＩｄ（Ａ）であり、横軸はＶｇ（Ｖ）である。測定は２回行なったため、これらの図には両方の結果を示している。
これらの図において、本発明の要件を満たすものは図４Ａ〜図４Ｄに示すように、保護膜の成膜前では、ゲート電圧Ｖｇが−３０Ｖから３０Ｖへ変化するに伴い、ドレイン電流Ｉｄが８桁程度増加しており、良好なスイッチング特性が得られた。これに対し、本発明の要件を満足しないものは図５Ａ〜図５Ｃに示すように、良好なスイッチング特性は得られなかった。詳細には、酸素分圧４％でスイッチングせず（図５Ａ）、酸素分圧１０％でＶｔｈ＝−２８．５Ｖ（図５Ｂ）、５０％でＶｔｈ＝−２３Ｖ（図５Ｃ）と、酸素分圧が大きくなる程、Ｖｔｈは低下する傾向が見られたが、依然として、所望レベル（Ｖｔｈの絶対値≦１７．５Ｖ）は得られなかった。
（３）キャリア移動度（電界効果移動度）
参考のため、以下の式を用いて、飽和領域にてキャリア移動度（電界効果移動度）を算出した。

Ｃｏｘ：絶縁膜の容量
Ｗ：チャネル幅
Ｌ：チャネル長
Ｖｔｈ：閾値電圧
これらの結果を表２に併記する。
表２には、各Ｎｏ．に「備考欄」を設け、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５を満たすものに（ア）を、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５を満たすものに（イ）を付した。上記（ア）の例では、式（２）、（４）を満たすものが本発明例であり、上記（イ）の例では、式（１）、（３）、（４）を満たすものが本発明例となる。本実施例では、全ての例が式（４）の関係を満たしている。上記（ア）の例において式（２）の関係を満足するものには「式（２）の関係」の欄に「○」を付け、式（２）の関係を満足しないものには「×」を付けた。同様に、上記（イ）の例において式（１）の関係を満足するものには「式（１）の関係」の欄に「○」を付け、式（１）の関係を満足しないものには「×」を付けると共に、式（３）の関係を満足するものには「式（３）の関係」の欄に「○」を付け、式（３）の関係を満足しないものには「×」を付けた。なお、上記（ア）の例では、式（３）の関係を満足する必要はないが、参考のため、「式（３）の関係」の欄に上記の判定結果を示した。本実施例では、上記（ア）の例はすべて、式（３）の関係を満足している（評価○）。
また、各特性のそれぞれに「判定１」および「判定２」の欄を設け、本実施例の合格基準を満足するものには○、本実施例の合格基準を満たさないものに×を付した。例えば、スパッタレート比（ＳＲ）の右横の「判定１」について、Ｖｔｈ（絶対値）が１７．５Ｖ以下であり、且つ、ＳＲが１．０以上のものを○とし、これらのいずれかを外れるものを×とした。同様に、残渣発生の右横の「判定」について、残渣が発生しなかったものを○とし、発生したものを×とした。
表２より、本発明の要件をすべて満足するＮｏ．２、３、５Ａ、５Ｂ、７［以上、上記（ア）の例］、１０〜１２［以上、上記（イ）の例］は、本発明の要件を満足するため、スパッタレート比が高く、閾値電圧の絶対値も低くてＴＦＴ特性に優れており、且つ、ウェットエッチング時に残渣が発生しないことも分かった。
これに対し、下記例は、本発明のいずれかの要件を満足しないため、所望とする特性が得られなかった。
まず上記（ア）の例について、Ｎｏ．１、４、６Ａ、６Ｂ、８Ａ、８Ｂ、９Ａ、９Ｂは、式（３）の関係を満足するためにスパッタレート比が高く、ウェットエッチング時に残渣も発生しなかったが、式（２）の関係を満足しないために閾値電圧の絶対値が高くなり、ＴＦＴ特性が低下した。
また上記（イ）の例について、Ｎｏ．１３Ａ〜１３Ｃは、式（３）の関係を満足するためにスパッタレート比が高く、ウェットエッチング時に残渣も発生しなかったが、式（１）の関係を満足しないために閾値電圧の絶対値が高くなり、ＴＦＴ特性が低下した。
なお、上記表には示していないが、式（３）の関係を満足しないものは、ウェットエッチング時に残渣が発生した。すなわち、下記組成を満足するもの［上記（イ）の例］について、上記と同様にしてウェットエッチング時の残渣の有無を調べたところ、（３）式を満足しないため、残渣の発生が見られた。
［Ｉｎ］＝０．０９、［Ｚｎ］＝０．８５、［Ｓｎ］＝０．０６、
Ｉｎ比＝０．６、全金属元素中のＩｎ比＝０．０９、Ｚｎ比＝０．９３４、
全金属元素中のＺｎ比＝０．８５
上記と同様のことは、上記（ア）の例について見られ、式（３）の関係を満足しないものは、ウェットエッチング時に残渣が発生した（表には示さず）。
更に上記の結果から、スパッタリング時の酸素分圧が高い程、スパッタレートは低下することも確認された。すなわち、前述したように、表のＮｏ．５ＡとＮｏ．５Ｂ；Ｎｏ．６ＡとＮｏ．６Ｂ；Ｎｏ．８ＡとＮｏ．８Ｂ；Ｎｏ．９ＡとＮｏ．９Ｂ；Ｎｏ．１３ＡとＮｏ．１３ＢとＮｏ．１３Ｃは、いずれも、ＩＺＴＯの組成が略同じであり、スパッタリング時の酸素分圧比を変えて成膜した例であるが、酸素分圧比が大きくなるにつれ（Ａ→Ｂ→Ｃ）、ＩＺＴＯの組成にかかわらず、スパッタレート比は小さくなる傾向が見られた。
図３は、スパッタリング時の酸素分圧がスパッタリングレートに及ぼす影響を示すグラフである。詳細には図３は、表１および表２のＮｏ．１、４、９の組成のものを用い、表３に示すように酸素分圧を３〜５０％の範囲内で種々変化させたこと以外は前述した方法と同様にしてスパッタレート比を調べた結果を示すものである。参考のため、表３にも、スパッタレートの結果を示している。なお、図３には、酸素分圧を、％表示ではなく流量比で示している。
図３に示すように、酸素分圧の上限がおおむね１８％近傍である、低酸素分圧領域では、スパッタレートは殆ど変化しないが、酸素分圧が約１８％程度を超えたあたりから、スパッタレートが急激に低下すること分かる。従って、所望とする高いスパッタレートを確保するためには、成膜時の酸素分圧は、約１８％以下に低減することが好ましいことが分かる。
上述した一連の結果より、本発明で規定する要件をすべて満たす表２のＮｏ．２、３、５、７、１０〜１２の組成のＩｎ−Ｚｎ−Ｓｎ系酸化物半導体を用いれば、閾値電圧が高く、ウェットエッチング時のエッチング特性、スパッタリング時のスパッタレートに優れ、且つ、従来のＩＧＺＯ（移動度７）の２倍以上となる高移動度を有し、良好なＴＦＴ特性を有することが確認できた。従って、本発明により、ＴＦＴ特性が高く、且つ、製造効率やウェットエッチング時のパターニング性も優れており、しかも、歩留まりも良好な酸化物半導体を提供することができた。
なお、表２のＮｏ．１３Ａ〜１３Ｃ［Ｉｎ比＞０．５の上記（イ）の例］は、前述した特許文献２に記載の組成のＩＺＴＯを模擬したものであり、酸素分圧を変えて実験を行なったものである。上記組成のＩＺＴＯでは、図５Ａ〜図５Ｃに示すように酸素分圧を高くしないとＴＦＴ特性は向上しないことが分かる。詳細には、酸素分圧４％でスイッチングせず、酸素分圧１０％でＶｔｈ＝−２８．５Ｖ、５０％でＶｔｈ＝−２３Ｖとなり、更に酸素分圧が大きくなる程、Ｖｔｈは０に近付き、ＴＦＴ特性が改善されていることが分かる。ところが、酸素分圧が高くなると、表２に示すようにＳＲは小さくなり、Ｉｎ比が高い高Ｉｎ領域では、上記特許文献２の技術を用いると、ＴＦＴ特性とスパッタレートの両立ができないことが分かる。上記ＩＺＴＯは上記（イ）の例であり、本発明で規定する式（１）の関係を調べたところ、表２に示すように、上式（１）の関係を満足していないことから、上記結果からも、本発明で規定する上式（１）は、良好なＴＦＴ特性と高スパッタレートを両立させるための有用な要件であることが確認された。
実施例２
本実施例では、スパッタリング法によって酸化物を成膜するときのスパッタリング時間、および酸化物成膜後のプレアニール条件を変化させて種々の試料（表４のＡ１〜Ａ７）を作製し、酸化物半導体層の電子キャリア濃度とＴＦＴ特性（閾値電圧Ｖｔｈ）との関係を調べた。ここでは、上記表１のＮｏ．７のＩＺＴＯ薄膜（本発明の組成を満足するもの）を用い、図６に示す評価試料を作製して電子キャリア濃度を測定した。更に、当該試料と同じ膜厚および同じ熱処理条件で図１に示すＴＦＴを作製し、実施例１と同様にして閾値電圧Ｖｔｈを測定した。
（１）電子キャリア濃度測定用試料の作製および評価
まず、前述した実施例１に記載に記載のスパッタリング法と同じ条件で、表１のＮｏ．６と同一組成のＩＺＴＯ薄膜（膜厚４０ｎｍ）の試料を合計６個（Ａ２〜Ａ７）作製した（スパッタリング時間は、おおよそ２２０秒）。比較のため、スパッタリング時間を変化させて、膜厚５００ｎｍのＩＺＴＯ薄膜の試料を１個作製した（Ａ１）（スパッタリング時間は、おおよそ２７００秒）。
次に、上記のようにしてＩＺＴＯ薄膜を成膜した後、膜質を向上させるため、大気中、水蒸気雰囲気にてプレアニール処理を行った。このときの各試料の熱処理温度および時間は以下の通りである。比較のため、下記Ａ３では、プレアニール処理を行わなかった。
プレアニール条件：
Ｎｏ．Ａ１（膜厚５００ｎｍ、温度：３５０℃、時間：３０分）
Ｎｏ．Ａ２（膜厚４０ｎｍ、温度：３５０℃、時間：３０分）
Ｎｏ．Ａ３（膜厚４０ｎｍ、熱処理なし）
Ｎｏ．Ａ４（膜厚４０ｎｍ、温度：３５０℃、時間：１２０分）
Ｎｏ．Ａ５（膜厚４０ｎｍ、温度：４００℃、時間：３０分）
Ｎｏ．Ａ６（膜厚４０ｎｍ、温度：４００℃、時間：１２０分）
Ｎｏ．Ａ７（膜厚４０ｎｍ、温度：３８０℃、時間：３０分）
次に、純Ａｕを使用し、スパッタリング法によって電極を成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、マスクスパッタにより電極をパターニングした。このようにして純Ａｕ電極を形成した後、分割して、図６に示すＨａｌｌ効果測定用試料（酸化物半導体層の電子キャリア濃度を評価するための評価用試料）をそれぞれ、得た。
このようにして得られた各Ｈａｌｌ効果測定用試料を用い、室温にてＨａｌｌ効果測定(ｖａｎ ｄｅｒ Ｐａｕｗ法)を行い、電子キャリア濃度を評価した。
（２）ＴＦＴの作製
電子キャリア濃度とＴＦＴ特性の関係を調べるため、上記図６のＨａｌｌ効果測定用試料と同じ膜厚、および同じ熱処理条件で、図７に示すＴＦＴをそれぞれ作製し、実施例１と同様にして閾値電圧Ｖｔｈを評価した。図７に示すＴＦＴと、前述した実施例１に用いた図１のＴＦＴとは、図７では酸化物半導体層の上に表面保護膜が形成されている点でのみ、相違している（図１には、酸化物半導体層４の上に表面保護膜なし）。酸化物半導体層は、成膜時の加熱処理などによってダメージを受け易く、ＴＦＴ特性が低下するため、酸化物半導体層の表面を保護するため、ＳｉＯ2などの表面保護膜を形成することが通常行なわれている。
まず、前述した実施例１と同様にしてガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ2（２５０ｎｍ）を順次成膜した。
次に、上記（１）の評価試料と同じスパッタリング条件およびプレアニール条件を行ない、表２に記載のＮｏ．Ａ１〜Ａ７のＩＺＴＯ薄膜をそれぞれ、成膜した。
次に、上記ＩＺＴＯ薄膜（酸化物半導体層）の表面を保護するため、以下のようにして表面保護膜（ＳｉＯ2、膜厚１００ｎｍ）を形成した。上記ＳｉＯ2膜の形成には、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、成膜パワーを１００Ｗ、成膜温度を２００℃とした。このようにして形成した表面保護膜は、半導体層とソース・ドレイン電極とのコンタクトを取るために、フォトリソグラフィ、およびドライエッチングにより、電極形成用のパターニングを行った。
次に、前述した実施例１と同様にして、純Ｍｏのソース・ドレイン電極を形成した後、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２５μｍとし、酸化物半導体層を保護するための保護膜［ＳｉＯ2（膜厚１１４ｎｍ）とＳｉＮ（膜厚２５０ｎｍ）の積層膜（合計膜厚３６４ｎｍ）］を形成した。その後、前述した実施例１と同様にして、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホール、およびＩＴＯ膜を成膜し、図７のＴＦＴを作製した。
このようにして得られた各ＴＦＴについて、実施例１と同様にして閾値電圧Ｖｔｈを評価した。
表４に、これらの結果を併記する。表４には判定の欄を設け、本発明に係る酸化物半導体層の電子キャリア濃度の範囲（１０15〜１０18ｃｍ-3）を満足するものに「○」を付け、満足しないものに「×」を付けた。
表４に示すように、電子キャリア濃度によって閾値電圧Ｖｔｈは変化するが、電子キャリア濃度が本発明の要件を満足するＮｏ．Ａ２、Ａ４〜Ａ７（電子キャリア濃度の判定＝○）は、いずれも、Ｖｔｈ（絶対値）が１７．５Ｖ以下であり、本発明の合格基準を満足していることが分かった。すなわち、電子キャリア濃度が本発明の要件を満足するものは、Ｖｔｈの絶対値が小さく、ＴＦＴ特性に優れていることが確認された。
これに対し、本発明の組成を満足するものであっても、酸化物の膜厚が厚い（５００ｎｍ）酸化物を用いたＮｏ．Ａ１、酸化物の膜厚が適切でも酸化物成膜後のプレアニール条件を行わなかったＮｏ．Ａ３では、電子キャリア濃度が本発明の範囲を外れ、Ｖｔｈの絶対値が大きく上昇し、ＴＦＴ特性が低下した。
なお、本実施例では、表１のＮｏ．７の組成のものを用いて、上記のようにプロセス条件を変化させて実験を行なったが、酸化物半導体層の電子キャリア濃度とＴＦＴ特性（閾値電圧Ｖｔｈ）の関係は、上記組成のものに限定されず、本発明の組成を満足する酸化物を用いた場合に、同様の傾向が見られたことを、実験により確認している。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜（絶縁膜）
７ コンタクトホール
８ 透明導電膜

Claims (5)

  1. Ｉｎ、Ｚｎ、およびＳｎを少なくとも含むＩｎ−Ｚｎ−Ｓｎ系酸化物の製造方法であって、
    Ｉｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットに含まれる金属元素の含有量（原子％）をそれぞれ、［Ｚｎ］、［Ｓｎ］、および［Ｉｎ］としたとき、
    下記（ア）のときは下式（２）、（４）を満足し、
    下記（イ）のときは下式（１）、（３）、（４）を満足するように制御されたＩｎ、Ｚｎ、およびＳｎを少なくとも含むＩｎ−Ｚｎ−Ｓｎ系酸化物スパッタリングターゲットを用い、
    スパッタリング法により、酸素分圧を４％以上、１０％以下に制御して成膜することを特徴とする薄膜トランジスタの半導体層に用いられるＩｎ−Ｚｎ−Ｓｎ系酸化物の製造方法。
    （ア）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）≦０．５
    ［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）
    ≦１．４×｛［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）｝−０．５・・・（２）
    ０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
    （イ）［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］）＞０．５
    ［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．３・・・（１）
    ［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）≦０．８３・・・（３）
    ０．１≦［Ｉｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｓｎ］）・・・（４）
  2. 前記Ｉｎ−Ｚｎ−Ｓｎ系酸化物の膜厚は３０ｎｍ以上、２００ｎｍ以下である請求項１に記載のＩｎ−Ｚｎ−Ｓｎ系酸化物の製造方法。
  3. 請求項１または２に記載の製造方法によって得られたＩｎ−Ｚｎ−Ｓｎ系酸化物を、２５０〜４００℃で、１５〜１２０分間加熱処理する薄膜トランジスタの半導体層の製造方法。
  4. 前記半導体層の電子キャリア濃度は１０１５〜１０１８ｃｍ−３の範囲である請求項３に記載の薄膜トランジスタの半導体層の製造方法。
  5. 前記半導体層の閾値電圧は１７．５Ｖ以下である請求項４に記載の薄膜トランジスタの半導体層の製造方法。
JP2016194848A 2011-03-09 2016-09-30 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法 Active JP6294428B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011052179 2011-03-09
JP2011052179 2011-03-09
JP2011289740 2011-12-28
JP2011289740 2011-12-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012050855A Division JP2013153118A (ja) 2011-03-09 2012-03-07 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP2017050545A JP2017050545A (ja) 2017-03-09
JP6294428B2 true JP6294428B2 (ja) 2018-03-14

Family

ID=46798287

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012050855A Pending JP2013153118A (ja) 2011-03-09 2012-03-07 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
JP2016194848A Active JP6294428B2 (ja) 2011-03-09 2016-09-30 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012050855A Pending JP2013153118A (ja) 2011-03-09 2012-03-07 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ

Country Status (6)

Country Link
US (2) US20130341617A1 (ja)
JP (2) JP2013153118A (ja)
KR (1) KR101509115B1 (ja)
CN (1) CN103415926B (ja)
TW (1) TWI580055B (ja)
WO (1) WO2012121332A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254948A (ja) 2012-05-09 2013-12-19 Kobe Steel Ltd 薄膜トランジスタおよび表示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6043244B2 (ja) 2012-06-06 2016-12-14 株式会社神戸製鋼所 薄膜トランジスタ
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9153649B2 (en) * 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
US10023797B2 (en) * 2014-02-17 2018-07-17 Mitsubishi Gas Chemical Company, Inc. Liquid composition for etching oxides comprising indium, zinc, tin, and oxygen and etching method
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN104966698B (zh) * 2015-07-16 2018-07-17 深圳市华星光电技术有限公司 阵列基板、阵列基板的制造方法及显示装置
JP6729602B2 (ja) * 2015-11-30 2020-07-22 Ａｇｃ株式会社 光電変換素子を製造する方法
JP6903503B2 (ja) * 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351068B2 (en) * 1995-12-20 2002-02-26 Mitsui Chemicals, Inc. Transparent conductive laminate and electroluminescence light-emitting element using same
JP4709816B2 (ja) 1999-03-16 2011-06-29 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板の製造方法
EP1752430B1 (en) * 1999-11-25 2009-06-17 Idemitsu Kosan Co., Ltd. Transparent conductive oxide
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
ES2791482T3 (es) * 2006-05-18 2020-11-04 Hydro Quebec Procedimiento de preparación de cerámicas, cerámicas así obtenidas y sus usos concretamente como diana para pulverización catódica
EP2669402A1 (en) * 2006-12-13 2013-12-04 Idemitsu Kosan Co., Ltd. Sputtering target and oxide semiconductor film
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
WO2009028453A1 (ja) 2007-08-31 2009-03-05 Konica Minolta Holdings, Inc. 薄膜トランジスタ
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
KR101538283B1 (ko) * 2008-08-27 2015-07-22 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
KR101254906B1 (ko) * 2008-12-12 2013-04-18 이데미쓰 고산 가부시키가이샤 복합 산화물 소결체 및 그것으로 이루어지는 스퍼터링 타겟
JP2012094853A (ja) * 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造

Also Published As

Publication number Publication date
US20170053800A1 (en) 2017-02-23
WO2012121332A1 (ja) 2012-09-13
US20130341617A1 (en) 2013-12-26
CN103415926B (zh) 2016-06-29
TWI580055B (zh) 2017-04-21
JP2013153118A (ja) 2013-08-08
KR20140033348A (ko) 2014-03-18
JP2017050545A (ja) 2017-03-09
KR101509115B1 (ko) 2015-04-07
CN103415926A (zh) 2013-11-27
US10256091B2 (en) 2019-04-09
TW201301522A (zh) 2013-01-01

Similar Documents

Publication Publication Date Title
JP6294428B2 (ja) 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
JP5977569B2 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP6018551B2 (ja) 薄膜トランジスタ
JP6043244B2 (ja) 薄膜トランジスタ
WO2012091126A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5718072B2 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2013070010A (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2011126093A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP6068232B2 (ja) 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
KR102124867B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
WO2011132644A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5722293B2 (ja) 薄膜トランジスタ
JP6659255B2 (ja) 薄膜トランジスタ
JP2016225505A (ja) 薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲット
JP5645737B2 (ja) 薄膜トランジスタ構造および表示装置
JP2013207100A (ja) 薄膜トランジスタ
WO2016035503A1 (ja) 薄膜トランジスタ
JP2016026389A (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20170519

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180215

R150 Certificate of patent or registration of utility model

Ref document number: 6294428

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250