JP6292908B2 - Printed circuit board - Google Patents
Printed circuit board Download PDFInfo
- Publication number
- JP6292908B2 JP6292908B2 JP2014018566A JP2014018566A JP6292908B2 JP 6292908 B2 JP6292908 B2 JP 6292908B2 JP 2014018566 A JP2014018566 A JP 2014018566A JP 2014018566 A JP2014018566 A JP 2014018566A JP 6292908 B2 JP6292908 B2 JP 6292908B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply via
- conductor
- center point
- via conductors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、半導体装置と、半導体装置が実装されたプリント配線板とを備えたプリント回路板に関する。 The present invention relates to a printed circuit board including a semiconductor device and a printed wiring board on which the semiconductor device is mounted.
近年、半導体装置である半導体集積回路(Large−Scale Integration。以下、LSI)の消費電流増大に伴い、プリント配線板の電源導体パターンや電源ヴィア導体に流れる電流量も増大している。導体に流れる電流密度が高まると、エレクトロマイグレーションによって配線が断線する可能性が高まることが知られている。 In recent years, along with an increase in current consumption of a semiconductor integrated circuit (Large-Scale Integration, hereinafter referred to as LSI) which is a semiconductor device, the amount of current flowing through a power supply conductor pattern and a power supply via conductor of a printed wiring board has also increased. It is known that when the current density flowing through the conductor increases, the possibility of the wiring being disconnected due to electromigration increases.
プリント回路板の電源ラインの構造は、表層の電源回路→表層の電源導体パターン→電源ヴィア導体→内層の電源導体パターン…→表層のLSIというように、ヴィア導体で層を切り替え、複数の導体層を用いて電源ラインを配線することが一般的である。 The structure of the power line of the printed circuit board is as follows: surface power circuit → surface power conductor pattern → power via conductor → inner power conductor pattern ... It is common to wire a power supply line using
従来、電源ヴィア導体で層を切り替える際には、LSIの大電流化に対応するために、多数の電源ヴィア導体を並列して配置することが実施されている(特許文献1参照)。特許文献1では、複数の電源ヴィア導体を正方格子状に配置したものが開示されている。
Conventionally, when layers are switched by power supply via conductors, a large number of power supply via conductors are arranged in parallel in order to cope with a large current of LSI (see Patent Document 1).
しかしながら、複数の電源ヴィア導体を正方格子状に配列した場合には、電力供給部の端子が接合される電源パッドと各電源ヴィア導体との距離のばらつきが大きいため、各電源ヴィア導体を流れる電流量に大きな差が生じることがあった。したがって、複数の電源ヴィア導体を正方格子状に配列した場合には、特定の電源ヴィア導体に電流が集中しやすくなるため、各電源ヴィア導体に電流を分散させる効果が低いものであった。 However, when a plurality of power supply via conductors are arranged in a square lattice pattern, there is a large variation in the distance between the power supply pads to which the terminals of the power supply unit are joined and the power supply via conductors. There could be large differences in quantity. Therefore, when a plurality of power supply via conductors are arranged in a square lattice shape, the current tends to concentrate on a specific power supply via conductor, so that the effect of distributing the current to each power supply via conductor is low.
そこで、本発明は、複数の電源ヴィア導体の電流を平均化することを目的とする。 Therefore, an object of the present invention is to average the currents of a plurality of power supply via conductors.
本発明のプリント回路板は、半導体装置と、前記半導体装置に電力を供給する電力供給部と、前記半導体装置及び前記電力供給部が実装されたプリント配線板と、を備え、前記プリント配線板は、第1導体層と、前記第1導体層に絶縁体層を介して積層された第2導体層とを有し、前記プリント配線板には、前記第1導体層に配置され、前記電力供給部の端子が接合される電源パッドと、前記第1導体層に配置され、前記電源パッドに連続する平板状の第1電源導体パターンと、前記第2導体層に配置され、前記第1電源導体パターンを積層方向に前記第2導体層に投影したときに前記第1電源導体パターンの投影像に重なる第2電源導体パターンと、前記第1電源導体パターンと前記第2電源導体パターンとを電気的に接続する複数の電源ヴィア導体からなる電源ヴィア導体群と、が形成されており、前記電源パッドの中心点と前記電源ヴィア導体群の各電源ヴィア導体の中心点との距離の中央値をRとし、前記電源ヴィア導体群の各電源ヴィア導体の中心点が、前記電源パッドの中心点を中心とする半径0.6×Rの円弧と半径1.4×Rの円弧とで囲まれる領域内に含まれるように、前記電源ヴィア導体群の複数の電源ヴィア導体が互いに間隔をあけて配置されており、前記電源ヴィア導体群が、前記電源パッドの中心点を中心とする半径方向に間隔をあけて複数形成されていることを特徴とする。 The printed circuit board of the present invention includes a semiconductor device, a power supply unit that supplies power to the semiconductor device, and a printed wiring board on which the semiconductor device and the power supply unit are mounted. A first conductor layer and a second conductor layer laminated on the first conductor layer via an insulator layer, and the printed wiring board is disposed on the first conductor layer, and the power supply A power supply pad to which a terminal of a portion is bonded, a flat plate-like first power supply conductor pattern that is disposed on the first conductor layer and continues to the power supply pad, and is disposed on the second conductor layer, and the first power supply conductor When the pattern is projected onto the second conductor layer in the stacking direction, the second power supply conductor pattern overlapping the projection image of the first power supply conductor pattern, and the first power supply conductor pattern and the second power supply conductor pattern are electrically Multiple power supplies to connect to A power via conductor group composed of via conductors, and R is a median value of the distance between the center point of the power pad and the center point of each power via conductor of the power via conductor group. The center point of each power supply via conductor of the conductor group is included in a region surrounded by an arc having a radius of 0.6 × R and an arc having a radius of 1.4 × R centering on the center point of the power supply pad. A plurality of power supply via conductors of the power supply via conductor group are spaced apart from each other, and a plurality of the power supply via conductor groups are formed at intervals in the radial direction centered on the center point of the power supply pad. It is characterized by.
本発明によれば、複数の電源ヴィア導体の電流を平均化することができる。 According to the present invention, the currents of a plurality of power supply via conductors can be averaged.
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。 Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.
[第1実施形態]
図1は、本発明の第1実施形態に係るプリント回路板の概略構成を示す説明図である。図1(a)はプリント回路板の断面図である。図1(b)はプリント配線板から電源ラインのみを抜き出したときの電源ラインの斜視図である。
[First Embodiment]
FIG. 1 is an explanatory diagram showing a schematic configuration of a printed circuit board according to the first embodiment of the present invention. FIG. 1A is a cross-sectional view of a printed circuit board. FIG. 1B is a perspective view of the power supply line when only the power supply line is extracted from the printed wiring board.
プリント回路板100は、プリント配線板200と、プリント配線板200に実装された、LSI(半導体装置)301及び電力供給部302と、を備えている。電力供給部302は、LSI301に電力を供給する電気回路である。
The printed
LSI301は、例えばBGA(Ball Grid Array)型やLGA(Land Grid Array)型の半導体パッケージであり、直流電圧の入力端子となる複数(又は1つ)の電源端子304を有する。図1(a)では、電源端子304を1つ図示している。
The
電力供給部302は、電源回路311と電源部品312とを有している。電源回路311は、入力した交流又は直流の電圧を、LSI301の駆動に必要な直流電圧レベルに調整して直流電圧を出力する半導体素子である。電源部品312は、例えばインダクタ素子等の受動素子であり、直流電圧の出力端子となる電源端子303を有する。
The
なお、第1実施形態では、電力供給部302が2つの素子からなる場合について説明したが、1つの素子で構成されていてもよく、また、3つ以上の素子からなる場合であってもよい。電力供給部302は、電池等の電源を有していてもよい。いずれの場合であっても、電力供給部302は、直流電圧の出力端子となる電源端子303を有していることになる。
In the first embodiment, the case where the
プリント配線板200は、2層以上、例えば3層の導体層201,202,203を有するプリント配線板(マザーボード)である。具体的に説明すると、プリント配線板200は、導体層である一対の表層201,203と、2つの表層201,203間に配置された、導体層である内層202とを有している。そして、プリント配線板200は、第1導体層である表層201、第2導体層である内層202、表層203の順に絶縁体層204,205を介して積層方向(矢印Z方向)に積層されて構成されている。
The printed wiring board 200 is a printed wiring board (motherboard) having two or more layers, for example, three
LSI301及び電力供給部302は、プリント配線板200の表層(実装面)201に実装されている。
The
第1実施形態では、表層201と内層202に跨って配置され、電力供給部302の電源端子(出力端子)303と、LSI301の電源端子(入力端子)304とを電気的に接続する電源ライン220が形成されている。なお、表層201と表層203とに跨って、不図示のグランドラインが配置されている。表層203には、一面にベタの不図示のグランド導体パターンが形成されている。
In the first embodiment, the
電源ライン220は、表層201に形成された、電力供給部302の電源端子303がはんだ等で接合される電源パッド(実装パッド)221を有している。また、電源ライン220は、表層201に配置され、電源パッド221に連続して形成された第1電源導体パターンである平板状の電源導体パターン222を有している。電源パッド221と電源導体パターン222とは1つの平板状導体で形成されている。具体的に説明すると、電源パッド221は平板状導体においてソルダーレジスト(不図示)に形成された開口で露出した部分であり、電源導体パターン222は、ソルダーレジストで覆われた部分である。
The
また、電源ライン220は、内層202に配置された第2電源導体パターンである平板状の電源導体パターン224を有している。電源導体パターン224は、電源導体パターン222を内層202に積層方向(矢印Z方向)に投影したときの投影像の全部(又は一部)と重なるように形成されている。
The
プリント配線板200には、貫通孔(又は凹み穴)が、電源導体パターン222と電源導体パターン224との重なり部分、及びLSI301の電源端子304に対応する部分に形成されている。そして、これら貫通孔(又は凹み穴)には、電源ライン220の一部となる、電源ヴィア導体群223,225が形成されている。
In the printed wiring board 200, through holes (or recessed holes) are formed in an overlapping portion between the power
つまり、電源導体パターン222と電源導体パターン224とは、積層方向(矢印Z方向)に延びる複数(図1(b)では6つ)の電源ヴィア導体231からなる電源ヴィア導体群223で電気的に接続されている。これら複数の電源ヴィア導体231は、積層方向と直交する方向に互いに間隔をあけて形成されている。
That is, the power
また、電源導体パターン224とLSI301の電源端子304とが複数の電源ヴィア導体241からなる電源ヴィア導体群225で電気的に接続されている。これら電源ヴィア導体241も積層方向と直交する方向に互いに間隔をあけて形成されている。
The power
具体的には、LSI301は、複数(例えば2つ)の電源端子304を有しており、図1(b)に示すように、各電源端子304に対応して電源ヴィア導体241が形成されている。ヴィア導体231,241は、貫通孔(凹み穴)が中空又は中実となるように貫通孔(凹み穴)に形成されている。
Specifically, the
図2はプリント配線板200の表層(実装面)201に垂直な方向からプリント配線板200を見たときのプリント配線板200の部分平面図である。第1実施形態では、電源ヴィア導体群223が6つの電源ヴィア導体231からなり、図2では、電源ヴィア導体2311,2312,2313,2314,2315,2316と符号を付して説明する。
FIG. 2 is a partial plan view of the printed wiring board 200 when the printed wiring board 200 is viewed from a direction perpendicular to the surface layer (mounting surface) 201 of the printed wiring board 200. In the first embodiment, the power supply via
ここで、電源パッド221の中心点をP0、電源ヴィア導体2311,2312,2313,2314,2315,2316の中心点をP1,P2,P3,P4,P5,P6とする。
Here, the central point of the
電源パッド221の中心点P0と各電源ヴィア導体2311〜2316の中心点P1〜P6との距離D1〜D6の中央値、図2では電源ヴィア導体の数が偶数であるので中央値に近い2つの距離D5と距離D6の平均値が中央値であり、この中央値をRとする。なお、電源ヴィア導体の数が奇数の場合は、電源ヴィア導体の距離が中央のものが中央値となる。電源パッド221の中心点P0を中心とする半径Rの円弧をC1とする。
The median value of distances D 1 to D 6 between the center point P 0 of the
複数の電源ヴィア導体2311〜2316は、各電源ヴィア導体2311〜2316の中心点P1〜P6が、円弧C1から半径方向内側及び外側に距離Lの所定領域内に含まれるように、互いに間隔をあけて配置されている。この所定領域は、中心点P0を中心とする半径(R−L)の円弧と半径(R+L)の円弧とで囲まれた領域である。距離Lは、電源ヴィア導体2311〜2316における電流量のばらつきが許容範囲内となるように設定するのがよく、具体的には0.4×Rに設定するのがよい。
A plurality of power supply via conductors 231 1-231 6, the
これにより、距離D1〜D6のばらつきが低減され、各電源ヴィア導体2311〜2316に平均化して電流が流れる。したがって、特定の電源ヴィア導体に電流が集中するのを防止でき、エレクトロマイグレーションによる電源ライン220の断線を効果的に防止することができる。
Accordingly, the
また、図2に示すように、複数の電源ヴィア導体2311〜2316が、電源パッド221の中心点P0を中心とする1つの仮想円弧上、図2では円弧C1上に、互いに間隔をあけて配置されている。ここで、円弧C1から中心点P1〜P6が外れていても効果的に特定の電源ヴィア導体に電流が集中するのを防止できるが、円弧C1上に全ての中心点P1〜P6が位置していればより効果的に電流の集中を防止できる。
As shown in FIG. 2, the plurality of power via
図3は、電源ヴィア導体の配置を説明するための電源ヴィア導体群の模式図である。なお、この図3では、説明を簡略化するため、電源ヴィア導体群223が3つの電源ヴィア導体2311,2312,2313からなる場合について図示している。
FIG. 3 is a schematic diagram of a power supply via conductor group for explaining the arrangement of the power supply via conductors. In FIG. 3, for simplification of description, the case where the power supply via
電源ヴィア導体2311〜2313は、各電源ヴィア導体2311〜2313の中心点P1〜P3が、円弧C1から半径方向に距離Lの所定領域S内に含まれるように、互いに間隔をあけて配置されている。所定領域Sを電源パッド221の中心点P0を中心とする仮想直線LA,LB,LC,LDで等分割して分割領域S1,S2,S3とする。
Power via conductors 231 1-231 3, as the
図3では、電源ヴィア導体2311〜2313が配置される所定領域Sの両端の電源ヴィア導体2311,2313の中心点P1,P3と電源パッド221の中心点P0で形成される円弧C1の中心角の角度をθとする。また、角度θを電源ヴィア導体の数(図3では3)で除算した角度(ヴィア配置角度)をθ’とする。電源パッド221の中心点P0を中心としたヴィア配置角度θ’の扇形と、所定領域Sとの重複部が、分割領域S1,S2,S3である。
In Figure 3, it is formed by the power supply via conductors 231 1-231 3 predetermined region power via
そして、それぞれの分割領域S1,S2,S3に1つずつ電源ヴィア導体の中心点が含まれるように複数の電源ヴィア導体2311〜2313が配置されている。その際、上述したように、電源ヴィア導体2311〜2313は、互いに間隔をあけて配置されている。
A plurality of power supply via
これにより、円弧C1に沿う円周方向に複数の電源ヴィア導体2311〜2313が分散して配置されることになるので、電源導体パターン222又は電源導体パターン224において、局所的に電流が集中するのを抑制することができる。よって、エレクトロマイグレーションによる電源ライン220の断線をより効果的に防止することができる。
As a result, the plurality of power supply via
このとき、電源ヴィア導体2311〜2313が、電源パッド221の中心点P0を中心に等角度間隔に配置されていればなお好ましい。この場合、円弧C1上の電源ヴィア導体2311〜2313の中心点P1〜P3が位置していれば、電源ヴィア導体2311〜2313が、円弧C1に沿う円周方向に等間隔に配置されていることとなる。
At this time, it is more preferable that the power supply via
以上、電源ヴィア導体231を円弧状に配置すると、電源ヴィア導体と電源パッド221と間の電流経路に障害物が存在せず、また、電源パッド221の中心点P0から各電源ヴィア導体2311〜2316の中心点P1〜P6までの距離がほぼ等しくなる。そのため、電源パッド221から流れる電流は、各電源ヴィア導体2311〜2316に概ね均等に分配されることになり、各電源ヴィア導体2311〜2316の電流のばらつきを低減することができる。
As described above, when the power supply via
なお、半径R、角度θは、実際の設計に応じた電源導体パターン222,224、電源ヴィア導体231の数の制約などによって適宜決めれば良い。
Note that the radius R and the angle θ may be appropriately determined depending on the number of power
ここで、比較例のプリント配線板について説明する。図6(a)は比較例のプリント配線板から電源ライン220Xのみを抜き出したときの電源ライン220Xの斜視図である。図6(b)は比較例のプリント配線板の表層201に垂直な方向からプリント配線板を見たときのプリント配線板の部分平面図である。
Here, the printed wiring board of a comparative example is demonstrated. FIG. 6A is a perspective view of the
電源ライン220Xの構成は、電源ヴィア導体の配列以外は、第1実施形態の電源ライン220と同様である。
The configuration of the
比較例では、複数の電源ヴィア導体231X1,231X2が正方格子状に配置されており、電源パッド221に近い側の3つの電源ヴィア導体231X1で電源ヴィア導体群223X1が構成されている。また、電源ヴィア導体群223X1に対して電源パッド221よりも遠い側の3つの電源ヴィア導体231X2で電源ヴィア導体群223X2が構成されている。
In the comparative example, a plurality of power supply via conductors 231X 1, 231X 2 are arranged in a square lattice, the power supply via conductors 223X 1 with power via conductors 231X 1 near side of the three to the
比較例の格子状のヴィア配置の場合、電源パッド221側の電源ヴィア導体群223X1の電源ヴィア導体231X1の電流量が、電源ヴィア導体群223X2の電源ヴィア導体231X2よりも大きくなる。これは、電源ヴィア導体群223X1が電源ヴィア導体群223X2よりも電源パッド221に近いこと、及び電源ヴィア導体231X1によって電源パッド221から電源ヴィア導体231X2への電流経路が狭められ、電流の流れ易さが低減するためである。
For grid via arrangement of the comparative example, the amount of current of the power supply via conductors 231X 1 power via conductors 223X 1
第1実施形態の電源ライン220と比較例の電源ライン220Xについて、電源ヴィア導体の電流のばらつきをシミュレーションにより求めた。シミュレーションで電流ばらつきを求める対象ヴィア導体として、第1実施形態では電源ヴィア導体群223の全ての電源ヴィア導体を対象とし、比較例では電源ヴィア導体群223X1,223X2の全ての電源ヴィア導体を対象とした。
For the
なお、シミュレーションにあたり、第1実施形態のプリント配線板と比較例のプリント配線板は、以下の表1のパラメータを用いた。 In the simulation, the parameters shown in Table 1 below were used for the printed wiring board of the first embodiment and the printed wiring board of the comparative example.
また、シミュレーターは、Sigrity社PowerDC(Ver11.0.7.11151)を用い、シミュレーションで求めた各ヴィア導体の電流の最大、最小の差異をばらつきと定義した。 Further, the simulator used PowerDC (Ver. 11.0.7.151151) of Sigrity, and the maximum and minimum differences of the currents of the respective via conductors obtained by simulation were defined as variations.
以下に示す表2がシミュレーション結果である。 Table 2 shown below is a simulation result.
第1実施形態の構成では、比較例の構成におけるヴィア電流のばらつきを1とした場合に、約0.19までばらつきが低減していることが確認できた。 In the configuration of the first embodiment, it was confirmed that when the via current variation in the configuration of the comparative example was 1, the variation was reduced to about 0.19.
最後に、ばらつき距離Lの所定領域Sについて、図4に示すシミュレーション結果を用いて説明する。 Finally, the predetermined region S of the variation distance L will be described using the simulation result shown in FIG.
シミュレーションモデルとして、第1実施形態のモデルの表層の電源導体パターン(表層電源配線)222と電源ヴィア導体231の配置のみを、以下の表3に示すように変更した4条件を準備した。
As simulation models, four conditions were prepared in which only the arrangement of the power supply conductor pattern (surface power supply wiring) 222 and the power supply via
そして、それぞれの条件下のモデルにおいて、1個の電源ヴィア導体の中心点とパッドの中心点間の距離を電源パッドに近づける方向に変化させ、ヴィア電流のばらつきをシミュレーションによって求めた。 Then, in the model under each condition, the distance between the center point of one power supply via conductor and the center point of the pad was changed in a direction approaching the power supply pad, and the dispersion of the via current was obtained by simulation.
図4に示すグラフの横軸は、半径Rに対するばらつき距離Lの比であり、縦軸は、比較例のモデルのヴィア配置構造の電流ばらつきに対する第1実施形態のモデルでの電流ばらつきの比である。従って、横軸の数字が大きくなると、ばらつき距離が大きくなることを示し、縦軸は、1未満の時に比較例に対する電流ばらつき低減効果があることを示している。 The horizontal axis of the graph shown in FIG. 4 is the ratio of the variation distance L to the radius R, and the vertical axis is the ratio of the current variation in the model of the first embodiment to the current variation of the via arrangement structure of the model of the comparative example. is there. Therefore, as the number on the horizontal axis increases, the variation distance increases, and the vertical axis indicates that when it is less than 1, there is a current variation reduction effect with respect to the comparative example.
ここで、各条件について述べる。条件1、条件2、条件3は、電源ヴィア導体と電源パッドとの間隔、及び電源ヴィア導体同士の間隔が近接するために、隣接する他の電源ヴィア導体の配置、形状による電源ヴィア導体への電流経路の変化が大きい。すなわち、電源ヴィア導体の電流変化が発生し易い形態である。
Here, each condition will be described.
条件4では、電源ヴィア導体と電源パッドの間隔、及び電源ヴィア導体同士の間隔が遠いため、隣接する他の電源ヴィア導体の配置、形状が変化したところで、そもそも電源ヴィア導体同士が離れているために、電源ヴィア導体への電流経路の変化が小さい。すなわち、電源ヴィア導体の電流変化が発生しづらい形態である。 Under condition 4, the distance between the power supply via conductor and the power supply pad and the distance between the power supply via conductors are far away, so that the arrangement and shape of other adjacent power supply via conductors are changed, so that the power supply via conductors are originally separated from each other. In addition, the change in the current path to the power supply via conductor is small. That is, it is a form in which the current change of the power supply via conductor hardly occurs.
以上から、図4において、半径Rに対するばらつき距離Lの比が0.4より小さい場合に、電流ばらつきの傾向が条件4のみ他条件と異なっていると考えられる。また、いずれの条件も、半径Rに対するばらつき距離Lの比が0.4以下で電流ばらつきの比が1未満(電流ばらつき低減効果を得られる状態)となっていることが分かる。 From the above, in FIG. 4, when the ratio of the variation distance L to the radius R is smaller than 0.4, it is considered that the tendency of the current variation is different from the other conditions only in the condition 4. Also, it can be seen that, under any of the conditions, the ratio of the variation distance L to the radius R is 0.4 or less and the ratio of the current variation is less than 1 (a state in which a current variation reduction effect can be obtained).
特に実際のプリント回路板を考えた場合、条件1、2、3が現実の配線形状、ヴィア配置間隔に近いことを考えると、半径Rに対するばらつき距離Lの比が0.4以下であれば、数十%程度の大きな電流ばらつき低減効果を得ることが可能である。
In particular, when considering an actual printed circuit board, considering that the
以上から、ばらつき距離Lは、
−0.4×R≦L≦0.4×R…(式1)
の関係を満たしていることが望ましい。
From the above, the variation distance L is
−0.4 × R ≦ L ≦ 0.4 × R (Formula 1)
It is desirable to satisfy the relationship.
即ち、Lの最大値が0.4×Rであり、電源ヴィア導体231の中心点が位置する所定領域Sは、中心点P0を中心とする半径(R−0.4×R)=0.6×Rの円弧と、半径(R+0.4×R)=1.4×Rの円弧とで挟まれた領域となる。
That is, the maximum value of L is 0.4 × R, a predetermined area center point of the power supply via
[第2実施形態]
次に、本発明の第2実施形態に係るプリント回路板について説明する。図5は、本発明の第2実施形態に係るプリント回路板のプリント配線板の表層に垂直な方向からプリント配線板を見たときのプリント配線板の部分平面図である。上記第1実施形態では、電源ヴィア導体群が1つの場合について説明したが、第2実施形態では、電源ヴィア導体群が複数形成されている場合について説明する。なお、プリント回路板における他の構成は、上記第1実施形態と同様であるため、説明を省略する。第2実施形態では、第1実施形態の電源ヴィア導体群の配置に対して、新たに別の電源ヴィア導体群を追加したプリント配線板について説明する。
[Second Embodiment]
Next, a printed circuit board according to a second embodiment of the present invention will be described. FIG. 5 is a partial plan view of a printed wiring board when the printed wiring board is viewed from a direction perpendicular to the surface layer of the printed wiring board of the printed circuit board according to the second embodiment of the present invention. In the first embodiment, the case where there is one power supply via conductor group has been described. In the second embodiment, a case where a plurality of power supply via conductor groups are formed will be described. Since the other configuration of the printed circuit board is the same as that of the first embodiment, description thereof is omitted. In the second embodiment, a printed wiring board in which another power supply via conductor group is newly added to the arrangement of the power supply via conductor group of the first embodiment will be described.
プリント配線板の表層201には、電源ヴィア導体群が、電源パッド221の中心点P0を中心とする半径方向に間隔をあけて複数形成されている。図5に示すプリント配線板の表層201には、上記第1実施形態で説明した電源ヴィア導体群223と、電源ヴィア導体群223とは別の電源ヴィア導体群223Aが形成されている。電源ヴィア導体群223Aは、電源パッド221側に近い電源ヴィア導体群223の背後(電源ヴィア導体群223よりも電源パッド221から遠い位置)に配置されている。
A plurality of power supply via conductor groups are formed on the
電源ヴィア導体群223Aは、積層方向と直交する方向に互いに間隔をあけて形成された複数の電源ヴィア導体2317,2318,2319からなる。
The power supply via
このように、複数の電源ヴィア導体群223,223Aを配置したことにより、最も電源パッド221に近い電源ヴィア導体群223の各電源ヴィア導体2311〜2316における電流密度を低減することができる。よって、エレクトロマイグレーションによる断線を効果的に防止することができる。
Thus, by arranging the plurality of power supply via conductors 223,223A, it is possible to reduce the current density at each power via conductors 231 1-231 6 power via
ここで、電源ヴィア導体群223の電源ヴィア導体2311〜2316の中心点P1〜P6と電源パッド221の中心点P0とを通過する仮想直線L1〜L6を定義する。また、電源ヴィア導体群223の背後に配置された電源ヴィア導体群223Aの電源ヴィア導体2317〜2319の中心点P7〜P9と電源パッド221の中心点P0とを通過する仮想直線L7〜L9を定義する。
Here, imaginary straight lines L 1 to L 6 passing through the center points P 1 to P 6 of the power supply via
複数の電源ヴィア導体群223,223Aのうち一の電源ヴィア導体群223Aに対して、他の電源ヴィア導体群223は電源パッド221の近くに形成されている。
The other power supply via
第2実施形態では、仮想直線L7〜L9が、電源ヴィア導体群223の電源ヴィア導体2311〜2316に接触しないように、電源ヴィア導体群223,223Aの各電源ヴィア導体2311〜2319が配置されている。これにより、電源ヴィア導体群223Aの電源ヴィア導体2317〜2319に電流が流れやすくなり、電源ヴィア導体群223の電源ヴィア導体2311〜2316に電流が集中するのを効果的に防止することができる。
In the second embodiment, the virtual straight line L 7 ~L 9 is, so as not to contact the power supply via conductors 231 1-231 6 power via
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。 The present invention is not limited to the embodiment described above, and many modifications are possible within the technical idea of the present invention.
上記第1、第2実施形態では、プリント配線板がマザーボードである場合について説明したが、これに限定されるものではなく、半導体パッケージにおけるインターポーザの場合であってもよい。この場合、インターポーザに搭載される半導体チップが半導体装置である。 In the first and second embodiments, the case where the printed wiring board is a mother board has been described. However, the present invention is not limited to this and may be an interposer in a semiconductor package. In this case, the semiconductor chip mounted on the interposer is a semiconductor device.
また、上記第2実施形態では、電源ヴィア導体群が2つの場合について説明したが、これに限定するものではなく、電源ヴィア導体群が3つ以上であってもよい。 In the second embodiment, the case where there are two power supply via conductor groups has been described. However, the present invention is not limited to this, and there may be three or more power supply via conductor groups.
また、上記第1、第2実施形態では、プリント配線板が3層の導体層からなる場合について説明したが、2層、又は4層以上の導体層からなる場合であっても本発明は適用可能である。その際、第1導体層と第2導体層との間に、別の導体層が介在していてもよい。 In the first and second embodiments, the case where the printed wiring board is composed of three conductor layers has been described. However, the present invention can be applied even when the printed wiring board is composed of two or four or more conductor layers. Is possible. At that time, another conductor layer may be interposed between the first conductor layer and the second conductor layer.
100…プリント回路板、200…プリント配線板、201…表層(第1導体層)、202…内層(第2導体層)、220…電源ライン、221…電源パッド、222…電源導体パターン(第1電源導体パターン)、223…電源ヴィア導体群、224…電源導体パターン(第2電源導体パターン)、302…電力供給部、303…電源端子
DESCRIPTION OF
Claims (6)
前記半導体装置に電力を供給する電力供給部と、
前記半導体装置及び前記電力供給部が実装されたプリント配線板と、を備え、
前記プリント配線板は、第1導体層と、前記第1導体層に絶縁体層を介して積層された第2導体層とを有し、
前記プリント配線板には、
前記第1導体層に配置され、前記電力供給部の端子が接合される電源パッドと、
前記第1導体層に配置され、前記電源パッドに連続する平板状の第1電源導体パターンと、
前記第2導体層に配置され、前記第1電源導体パターンを積層方向に前記第2導体層に投影したときに前記第1電源導体パターンの投影像に重なる第2電源導体パターンと、
前記第1電源導体パターンと前記第2電源導体パターンとを電気的に接続する複数の電源ヴィア導体からなる電源ヴィア導体群と、が形成されており、
前記電源パッドの中心点と前記電源ヴィア導体群の各電源ヴィア導体の中心点との距離の中央値をRとし、
前記電源ヴィア導体群の各電源ヴィア導体の中心点が、前記電源パッドの中心点を中心とする半径0.6×Rの円弧と半径1.4×Rの円弧とで囲まれる領域内に含まれるように、前記電源ヴィア導体群の複数の電源ヴィア導体が互いに間隔をあけて配置されており、
前記電源ヴィア導体群が、前記電源パッドの中心点を中心とする半径方向に間隔をあけて複数形成されていることを特徴とするプリント回路板。 A semiconductor device;
A power supply unit for supplying power to the semiconductor device;
A printed wiring board on which the semiconductor device and the power supply unit are mounted;
The printed wiring board has a first conductor layer and a second conductor layer laminated on the first conductor layer via an insulator layer,
In the printed wiring board,
A power supply pad disposed on the first conductor layer to which a terminal of the power supply unit is joined;
A flat first power conductor pattern disposed on the first conductor layer and continuing to the power pad;
A second power supply conductor pattern disposed on the second conductor layer and overlapping a projection image of the first power supply conductor pattern when the first power supply conductor pattern is projected onto the second conductor layer in the stacking direction;
A power supply via conductor group including a plurality of power supply via conductors that electrically connect the first power supply conductor pattern and the second power supply conductor pattern; and
R is a median value of the distance between the center point of the power supply pad and the center point of each power supply via conductor of the power supply via conductor group;
The center point of each power supply via conductor of the power supply via conductor group is included in a region surrounded by an arc having a radius of 0.6 × R and an arc having a radius of 1.4 × R centering on the center point of the power supply pad. A plurality of power supply via conductors of the power supply via conductor group are spaced apart from each other ,
2. A printed circuit board according to claim 1, wherein a plurality of the power supply via conductor groups are formed at intervals in a radial direction centering on a center point of the power supply pad .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014018566A JP6292908B2 (en) | 2014-02-03 | 2014-02-03 | Printed circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014018566A JP6292908B2 (en) | 2014-02-03 | 2014-02-03 | Printed circuit board |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2015146382A JP2015146382A (en) | 2015-08-13 |
JP2015146382A5 JP2015146382A5 (en) | 2017-03-09 |
JP6292908B2 true JP6292908B2 (en) | 2018-03-14 |
Family
ID=53890494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014018566A Active JP6292908B2 (en) | 2014-02-03 | 2014-02-03 | Printed circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6292908B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6777525B2 (en) * | 2016-12-21 | 2020-10-28 | 日本碍子株式会社 | Heat resistant element for current detection |
TWI640229B (en) | 2017-04-14 | 2018-11-01 | 和碩聯合科技股份有限公司 | Power signal transmission structure and design method thereof |
JP6984441B2 (en) | 2018-01-25 | 2021-12-22 | 富士通株式会社 | Boards and electronic devices |
JP2019201070A (en) * | 2018-05-15 | 2019-11-21 | 株式会社デンソーテン | Multilayer substrate and method for supplying current to device using multilayer substrate |
WO2024204500A1 (en) * | 2023-03-31 | 2024-10-03 | 京セラ株式会社 | Printed wiring board |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6153792A (en) * | 1984-08-23 | 1986-03-17 | 株式会社東芝 | Multilayer circuit board |
JPH02137071U (en) * | 1989-04-13 | 1990-11-15 | ||
JPH10294564A (en) * | 1997-04-17 | 1998-11-04 | Advantest Corp | Multilayer printed wiring board |
JP3495917B2 (en) * | 1998-07-15 | 2004-02-09 | 日本特殊陶業株式会社 | Multilayer wiring board |
JP5304185B2 (en) * | 2008-11-10 | 2013-10-02 | 富士通株式会社 | Printed wiring board and electronic device |
-
2014
- 2014-02-03 JP JP2014018566A patent/JP6292908B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015146382A (en) | 2015-08-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6292908B2 (en) | Printed circuit board | |
US7684204B2 (en) | Circuit board for mounting multilayer chip capacitor and circuit board apparatus including the multilayer chip capacitor | |
JP2003007750A (en) | Semiconductor device | |
JP6272173B2 (en) | Wiring board | |
JP2015149336A (en) | printed circuit board | |
US7602058B2 (en) | Flip-chip semiconductor device with improved power pad arrangement | |
JP2008053358A (en) | Semiconductor device and semiconductor package | |
JP6140989B2 (en) | Multilayer substrate, circuit board, information processing device, sensor device, and communication device | |
US9084364B2 (en) | Printed circuit board and printed wiring board | |
JP2015146382A5 (en) | ||
US8552301B2 (en) | Contact equipment and circuit package | |
US9565762B1 (en) | Power delivery network in a printed circuit board structure | |
US8587117B2 (en) | Stacked semiconductor chips having circuit element provided with each of the semiconductor chips | |
US20180366398A1 (en) | Bga package substrate and method of manufacturing the same | |
JP5285460B2 (en) | Wiring structure of semiconductor integrated circuit and semiconductor device having the same | |
JP5792083B2 (en) | Component mounting board | |
US20180130793A1 (en) | Electrostatic Discharge Device and Split Multi Rail Network with Symmetrical Layout Design Technique | |
TWI733171B (en) | Integrated circuit | |
TWI648836B (en) | An integrated circuit with interface circuitry, and an interface cell for such interface circuitry | |
CN102695361A (en) | Printed circuit board | |
TWI441571B (en) | Capacitor performance optimization method and printed circuit boards using same | |
CN111741600B (en) | Circuit board and electronic equipment | |
TW201940023A (en) | Circuit board circuit arrangement method and circuit board circuit structure | |
JP2007317888A (en) | Power supply line circuit | |
JP6924654B2 (en) | Wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170202 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171024 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180213 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6292908 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |