JP6281196B2

JP6281196B2 - 位相補償回路、エンファシス信号生成回路および位相補償方法

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Publication number: JP6281196B2
Application number: JP2013151121A
Authority: JP
Inventors: 有紀人 ▲角▼田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-07-19
Filing date: 2013-07-19
Publication date: 2018-02-21
Anticipated expiration: 2033-07-19
Also published as: JP2015023475A; US9941869B2; US20150022253A1

Description

本件は、位相補償回路および位相補償方法に関する。

光送受信器において、電気信号を処理する回路などが開示されている（例えば、特許文献１〜４参照）。

特開２０１３−７４４３８号公報特開２０１２−１７００８１号公報特開２００８−６６８３６号公報特開２０００−２２８６２３号公報

データレートの高速化に伴い、光送受信器の電気信号の波形が劣化することがある。強度方向の劣化はリミティングアンプなどにより改善できるが、位相方向のずれ（ジッタ）は累積する傾向にある。クロックを用いてジッタを修正する技術が考えられるが、クロックを生成するためには大規模な回路が必要となる。

本件は上記課題に鑑みなされたものであり、簡易な構成で位相を補償することができる位相補償回路および位相補償方法を提供することを目的とする。

明細書開示の位相補償回路は、電気信号の特定の周波数の群遅延を増加させる第１回路と、前記第１回路と直列に接続され、前記電気信号の特定の周波数の群遅延を減少させる第２回路と、前記第１回路および前記第２回路で処理された前記電気信号を増幅するリミティングアンプと、を備える。

簡易な構成で位相を補償することができる。

光送信器の構成を例示する図である。（ａ）は増幅回路の一例である差動増幅回路であり、（ｂ）は帯域不足により劣化した信号波形を表す図であり、（ｃ）は強度方向が改善されている一方でジッタが累積した信号波形の例である。（ａ）は駆動回路の一部を例示する図であり、（ｂ）〜（ｇ）は、波形を表す図である。（ａ）は駆動回路から発光素子に至るまでの構成を例示する図であり、（ｂ）〜（ｄ）は波形を表す図である。（ａ）は実施例１に係る位相補償回路の全体構成を表すブロック図であり、（ｂ）および（ｃ）は位相補償回路の各部の具体的な回路構成を説明するための図である。（ａ）は位相補償周波数特性を表す図であり、（ｂ）および（ｃ）は波形を表す図である。（ａ）〜（ｆ）は波形を表す図である。位相補償回路を用いた位相補償方法を表すフローチャートの一例である。（ａ）〜（ｃ）は波形を表す図である。実施例２に係るエンファシス信号生成回路の一部を表すブロック図である。（ａ）はエンファシス信号生成回路の遅延パスに位相補償回路を利用した例について説明するための図であり、（ｂ）〜（ｆ）は波形を表す図である。（ａ）は位相生成回路の一部の構成を例示する図であり、（ｂ）は強度特性を表す図であり、（ｃ）は群遅延特性を表す図であり、（ｄ）〜（ｆ）は波形を表す図である。実施例３に係る位相補償回路の構成を表すブロック図である。位相補償回路を用いた位相補償方法を表すフローチャートの一例である。

実施例の説明に先立って、電気信号における位相方向のずれ（ジッタ）について説明する。図１は、光送信器２００の構成を例示する図である。図１を参照して、光送信器２００は、半導体レーザなどの発光素子２０１、発光素子２０１を駆動する駆動回路２０２などを備える。駆動回路２０２には、電気信号が入力される。駆動回路２０２は、入力される電気信号に応じて、発光素子２０１を駆動するための駆動信号を生成する。発光素子２０１は、入力される駆動信号に応じて光信号を出力する。入力される電気信号を光信号に変換する過程において、発光素子２０１、駆動回路２０２、実装信号線（ＰＣＢ、ボンディングワイヤ）などにおいて、ジッタの増加に伴って波形が劣化することがある。以下、駆動回路によるジッタの増加の要因について説明する。

電気信号をデバイス駆動に用いる場合や信号線伝送する場合に、増幅回路を用いる。図２（ａ）は増幅回路の一例である差動増幅回路である。図２（ａ）において、「ｉｎｐ」は主信号の正相成分であり、「ｉｎｎ」は主信号の逆相成分であり、「ｏｕｔｐ」は正相の出力信号であり、「ｏｕｔｎ」は逆相の出力信号である。差動増幅回路は、２対の差動動作トランジスタとテール電流源とからなる。差動増幅回路は、主信号の正相入力のトランジスタのコレクタと遅延信号の逆相入力のトランジスタのコレクタとを接続し、主信号の逆相入力のトランジスタのコレクタと遅延信号の正相入力のトランジスタのコレクタとを接続する構成を有する。２つの差動対のテール電流源の電流比を調整することによって、減算比を調整することができる。

信号線、駆動デバイス、回路などの帯域不足に起因して、アイ開口が劣化する。図２（ｂ）は、帯域不足により劣化した信号波形を表す図である。帯域が不足する増幅回路において、利得を増加させた場合、または多段に接続した場合、リミットにより立ち上がりおよび立ち下がりは改善するが、ジッタは累積する。図２（ｃ）は、強度方向が改善されている一方でジッタが累積した信号波形の例である。

図３（ａ）は、プリエンファシス駆動回路２０２を例示する図である。図３（ａ）の２０５は、速度補償等に用いるプリエンファシス生成のための遅延回路を示す。プリエンファシス生成とは、波形の劣化を考慮して信号の符号間干渉が生じやすい部分を予め強化することである。図３（ａ）を参照して、入力信号が分岐され、一方の分岐配線であるメインパスは、リミティングアンプ２０３を介して減算部２０４に接続され、他方の分岐配線である遅延パスは、遅延部２０５およびリミティングアンプ２０６を介して減算部２０４に入力される。減算部２０４の出力信号は、駆動回路２０７で増幅され、エンファシス出力信号として出力される。遅延パスにおける遅延部２０５よりも前段の点を点Ａとし、遅延部２０５とリミティングアンプ２０６との間の点を点Ｂとし、リミティングアンプ２０６と減算部２０４との間の点を点Ｃとする。

図３（ｂ）および図３（ｅ）を参照して、点Ａにおいては、信号波形に劣化がほとんど生じていない。図３（ｃ）を参照して、遅延部２０５における遅延量τが少ない場合には、遅延部２０５で遅延された信号波形にもほとんど劣化が生じない。それにより、図３（ｄ）を参照して、リミティングアンプ２０６の出力信号にもほとんどジッタが生じていない。これに対して、遅延部２０５における遅延量τが多くなると、図３（ｆ）を参照して、遅延部２０５で遅延された信号波形に劣化が生じる。それにより、図３（ｇ）を参照して、リミティングアンプ２０６の出力信号ではジッタが増加している。このように、遅延量τに応じてジッタ量が多くなる傾向にある。

図４（ａ）は、駆動回路２０２から発光素子２０１に至るまでの構成を例示する図である。図４（ａ）を介して、駆動回路２０７から出力される出力信号は、駆動信号として発光素子２０１に入力される。発光素子２０１や接続線２０８には寄生容量などが介在する。駆動回路２０２の分岐前の点を点Ｄとし、駆動回路２０７と接続線２０８との間の点を点Ｅとし、接続線２０８と発光素子２０１との間の点を点Ｆとする。図４（ｂ）は、点Ｄにおける信号波形である。図４（ｃ）は、点Ｅにおける信号波形である。点Ｅの時点で信号が劣化していなくても、図４（ｄ）を参照して、接続線２０８や発光素子２０１の寄生容量に起因してジッタが増加する傾向にある。

強度方向の劣化はリミティングアンプなどの増幅段やエンファシス回路で改善することができるが、ジッタは累積する。特に信号速度が高速化すると、位相方向の余裕が少なくなるため、ジッタの改善が望まれる。クロックを用いてジッタを修正する技術も考えられるが、クロックを生成するためにはＣＤＲ（ＣｌｏｃｋＤａｔａＲｅｃｏｖｅｒｙ）などの大規模な回路が必要となる。そこで、以下の実施例では、簡易な構成で位相を補償することができる位相補償回路について説明する。

図５（ａ）は、実施例１に係る位相補償回路１００の全体構成を表すブロック図である。図５（ｂ）は、位相補償回路１００の各部の具体的な回路構成を説明するための図である。図５（ａ）を参照して、位相補償回路１００は、正位相生成回路１０、負位相生成回路２０、およびリミティングアンプ３０を備える。この位相補償回路１００は、光送信器において、発光素子に至るまでのいずれかの電気回路に設けられる。なお、この正位相生成回路１０は、図５（ｃ）のようなエンファシス回路に置き換えても目標の正位相生成を実現できる。

正位相生成回路１０は、特定の位相特性（群遅延）を増加させる回路であり、一例として、図５（ｂ）を参照して分岐後に遅延部１１を経由しないメインパスと分岐後に遅延部１１を経由する遅延パスとを備える。メインパスと遅延パスとは、減算部１２で合流する。図５（ｃ）を参照して、正位相生成回路１０として、イコライザ型エンファシス回路（ＣＴＬＥ：Continuous Time Linear Equalizer）を用いることもできる。イコライザ型エンファシス回路は、１対の差動トランジスタと、各トランジスタのソースに接続されたテール電流源とからなる。１対のトランジスタのソース間は、可変抵抗器とコンデンサとが並列に接続されている。この可変抵抗器の抵抗を調整することによって、エンファシスの強さを調整することができ、それにともなって位相特性（群遅延）を増加させることができる。

負位相生成回路２０は、特定の位相特性（群遅延）を減少させる回路であり、一例として正帰還型差動増幅回路であり、増幅器２１と加算器２２とを備える。図５（ｂ）を参照して、正帰還型差動増幅回路は、２対の差動動作トランジスタとテール電流源とからなる。正帰還型差動増幅回路は、主信号の正相入力のトランジスタのコレクタと帰還信号の正相入力のトランジスタのコレクタとを接続し、主信号の逆相入力のトランジスタのコレクタと帰還信号の逆相入力のトランジスタのコレクタとを接続した構成を有する。２つの差動対のテール電流源の電流比を調整することで、帰還量を調整することができ、それに伴って位相特性（群遅延）を減少させることができる。

リミティングアンプ３０は、出力の信号振幅が特定値以上となる場合に出力を特定値に制限する増幅器である。図５（ｂ）を参照して、リミティングアンプ３０は、一例として１対の差動動作トランジスタとテール電流源とからなる。

図６（ａ）は、位相補償周波数特性を表す図である。図６（ａ）において、横軸は周波数（ＧＨｚ）を表し、縦軸は群遅延（ｐｓ）を表す。図６（ａ）を参照して、位相補償を行わない場合には、群遅延はいずれの周波数においても一定である。これに対して、正位相補償を行うと群遅延がマイナス側にシフトし、負位相補償を行うと群遅延がプラス側にシフトする。

正位相生成回路１０のエンファシスの強さを調整することによって、正位相補償量を調整することができる。一方で、負位相生成回路２０の正相帰還量を調整することによって、負位相補償量を調整することができる。ジッタは位相ずれに起因して生じるものであるから、正位相生成回路１０の正位相補償量または負位相生成回路２０の負位相補償量を調整することによって、ジッタを減少させることができる。

図６（ｂ）は、位相補償回路１００に入力される入力波形を表す図である。図６（ｂ）を参照して、入力波形にはジッタが生成されているものとする。図６（ｃ）のように、正位相生成回路１０の正位相補償量および負位相生成回路２０の負位相補償量を調整することによって、ジッタを減少させることができる。

図７（ａ）〜図７（ｃ）は、負位相生成回路２０を用いて高周波領域の位相を減少方向にシフトさせた場合の波形例を表す図である。図７（ａ）は、位相補償回路１００に入力される入力波形を表す図である。図７（ａ）を参照して、入力波形にジッタが生じている。図７（ｂ）および図７（ｃ）は、位相補償回路１００の出力波形を表す図である。図７（ｃ）の位相シフト量は図７（ｂ）の位相シフト量よりも多くなっている。図７（ｂ）および図７（ｃ）のように、位相シフト量の増加に伴ってジッタが増加している。したがって、入力信号のジッタは負位相側に生成されていることがわかる。

図７（ｄ）〜図７（ｆ）は、正位相生成回路１０を用いて高周波領域の位相を増加方向にシフトさせた場合の波形例を表す図である。図７（ｄ）は、図７（ａ）と同じ図である。図７（ｅ）および図７（ｆ）は、位相補償回路１００の出力波形を表す図である。図７（ｆ）の位相シフト量は図７（ｅ）の位相シフト量よりも多くなっている。図７（ｅ）および図７（ｆ）のように、ジッタが減少した後に再度増加している。したがって、位相シフト量を調整することによってジッタを改善できる最適点が存在する。一例として図７（ｅ）が最適点を表している。このように、正位相生成回路１０の正位相補償量または負位相生成回路２０の負位相補償量を調整することによって、ジッタを減少させることができ、ジッタを減少させるための最適点を探索することができる。

図８は、位相補償回路１００を用いた位相補償方法を表すフローチャートの一例である。図８を参照して、正位相生成回路１０を用いて位相特性（群遅延）を徐々に増加させる（ステップＳ１）。次に、所望の位相が実現される点があるか否かを判定する（ステップＳ２）。ステップＳ２で「Ｙｅｓ」と判定された場合、正位相生成回路１０の位相特性を、当該所望の位相が実現される点に設定する（ステップＳ３）。ステップＳ２で「Ｎｏ」と判定された場合、負位相生成回路２０を用いて位相特性（群遅延）を徐々に減少させる（ステップＳ４）。次に、群遅延を、所望の位相が実現される点に設定する（ステップＳ５）。図８のフローチャートで先に正位相生成回路１０の位相特性を調整しているが、負位相生成回路２０の位相特性の調整を先に行ってもよい。

図９（ａ）〜図９（ｃ）は、位相補償回路１００を用いた位相補償の過程を表す図である。図９（ａ）は、ジッタが生じている入力信号の波形を表す図である。図９（ｂ）は、入力信号に対して正位相生成回路１０の正位相補償量または負位相生成回路２０の負位相補償量を調整した後の信号の波形である。図９（ｂ）では、位相シフト量を調整することによってジッタが抑制されているが、それに伴って振幅強度が劣化している。振幅強度が劣化した信号をリミティングアンプ３０で増幅することによって、図９（ｃ）のように振幅強度を改善することができる。

以上のように、正位相生成回路１０の正位相補償量または負位相生成回路２０の負位相補償量を調整することによって、ジッタを減少させることができる。さらに、ジッタを減少した信号に対してリミティングアンプで増幅することによって、ジッタを抑制したまま振幅強度を改善することができる。なお、本実施例においては、正位相生成回路１０として、図５（ｂ）のエンファシス生成回路を用いたが、図５（ｃ）のイコライザ型エンファシス回路を用いてもよい。

図１０は、実施例２に係るエンファシス信号生成回路１０１を表すブロック図である。図３と同じ構成については、同一の符号を付すことによって説明を省略する。遅延部２０５は、速度補償等に用いるプリエンファシス生成のための遅延回路であり、駆動回路の一部を構成する。エンファシス信号生成回路１０１において、メインパスおよび遅延パスの両方において位相補償回路１００が設けられている。ここでは、遅延パスにおいては、位相補償回路１００は、遅延部２０５よりも下段に設けられている。

エンファシス信号生成回路１０１のように、遅延パスに位相補償回路１００を設けることによって、遅延部２０５内でのジッタ発生を抑制することができる。なお、遅延部２０５よりも上段に位相補償回路１００を設けることによっても、遅延部２０５と同様に遅延部出力のジッタを補償することができる。遅延パスおよびメインパスの両方に位相補償回路１００を設けることによって、個別に位相調整・補償が可能になり、遅延差への影響を低減することができる。

図１１（ａ）は、エンファシス信号生成回路１０１の利用例について説明するための図である。エンファシス信号生成回路１０１の出力信号を発光素子２０１に入力する際の位相補償について説明する。エンファシス信号生成回路１０１における分岐前の点を点（１）とし、メインパスの位相補償回路１００よりも下段の点を点（２）とし、遅延パスの位相補償回路１００よりも下段の点を点（３）とし、駆動回路２０７よりも下段の点を点（４）とし、発光素子２０１および接続線２０８よりも下段の点を点（５）とする。

エンファシス信号生成回路１０１の出力信号におけるジッタを抑制しても、発光素子２０１および接続線２０８の寄生容量などでさらにジッタが生成されることも考えられる。この場合、接続線２０８に入力される信号に意図的に逆方向にジッタを付加してもよい。例えば、点（２）ではジッタを付加せずに、点（３）に意図的にジッタを付加することによって点（４）において所定のジッタが付加されたエンファシス信号を生成し、点（５）における駆動信号のジッタが最小となるようにすることができる。さらには、発光素子２０１の出力のジッタが最小になるように、また、光を受信する受信部でジッタが最小になるように設定することもできる。

図１１（ｂ）は点（１）における信号波形であり、図１１（ｃ）は点（２）における信号波形であり、図１１（ｄ）は点（３）における信号波形であり、図１１（ｅ）は点（４）における信号波形であり、図１１（ｆ）は点（５）における信号波形である。図１１（ｂ）〜図１１（ｆ）に例示するように、点Ｂでジッタを付加せずに点（３）で位相補償回路により意図的にジッタを付加することによってエンファシス信号にジッタを付加することができる。これにより、個別のパスのそれぞれに所望のジッタ補償、ジッタ生成を行うことができるため、エンファシス信号の位相設定の自由度も向上し、エンファシス信号の強度特性、位相特性を自由に設定した駆動信号を出力することができ、発光素子２０１の出力のジッタが最小になるように設定した駆動信号を生成することができる。

ここで、図５（ａ）の正位相生成回路１０による正負位相特性について説明する。図１２（ａ）は、位相生成回路の一部の構成を例示する図である。図１２（ａ）を参照して、遅延部１１を経由しないメインパスにおいて減算部１２の前段の点を点αとし、遅延パスにおける遅延部１１と減算部１２との間の点を点βとする。減算部１２における減算比を「ａ」とする。遅延部１１における遅延量を「Ｔ」とする。

ポストカーソル型（遅延パスの出力から他方を減算する型）では、伝達関数Ｈ（ω）、位相θ（ω）、および群遅延Ｇｄ（ω）は、下記式（１）〜（３）のように表すことができる。一方、プリカーソル型（他方から遅延パスの出力を減算する型）では、伝達関数Ｈ（ω）、位相θ（ω）、および群遅延Ｇｄ（ω）は、下記式（４）〜（６）のように表すことができる。

このように、減算部１２における減算方向を逆にすることによって、特定の位相特性（群遅延）の増加と特定の位相特性（群遅延）の減少とを切り換えることができる。図１２（ｄ）を参照して、減算無しの場合には、位相特性が変化していない。これに対して、プリカーソル・エンファシスまたはポストカーソルエンファシスを行うと、図１２（ｅ）および図１２（ｆ）のように、位相特性を増加または減少させることができる。図１２（ｃ）は、位相特性（群遅延特性）を表す図である。しかしながら、図１２（ｂ）を参照して、位相生成を行うと強度特性が同時にエンファシスされるため、位相特性のみの調整ができない。そこで、リミティングアンプを用いる。

図１３は、実施例３に係る位相補償回路１０２の構成を表すブロック図である。図１３を参照して、図５（ａ）の位相補償回路１００と異なる点は、リミティングアンプ１３および論理選択回路１４を新たに備える点、ならびに負位相生成回路２０を備えていない点である。論理選択回路１４は、信号論理の正相および逆相を切り換える回路である。信号論理の正相および逆相を切り換えることによって、減算部１２における減算対象を反転させることができる。

本実施例によれば、論理反転によって位相の増加および減少を選択することができる。減算比を調整することによって、位相補償量を調整することができる。リミティングアンプ３０によって、振幅を調整することができる。以上のことから、簡易な構成で位相を補償することができる。本実施例においては、遅延部１１および減算部１２が、入力される電気信号と、電気信号を遅延させた遅延信号との差分を出力することによって特定の周波数の位相特性の増加または減少を行う位相調整回路として機能する。論理選択回路１４が、位相調整回路の位相特性の増加および減少を切り換える制御回路として機能する。

図１４は、位相補償回路１０２を用いた位相補償方法を表すフローチャートの一例である。図１４を参照して、論理選択回路１４において論理を反転させずに、遅延部１１の遅延量を徐々に増加させることによって、位相特性（群遅延）を徐々に増加させる（ステップＳ１１）。次に、所望の位相が実現される点があるか否かを判定する（ステップＳ１２）。ステップＳ１２で「Ｙｅｓ」と判定された場合、正位相生成回路１０の位相特性を、当該所望の位相が実現される点に設定する（ステップＳ１３）。ステップＳ１２で「Ｎｏ」と判定された場合、論理選択回路１４において論理を反転させ、遅延部１１の遅延量を徐々に増加させることによって、位相特性（群遅延）を減少させる（ステップＳ１４）。次に、所望の位相が実現される点に設定する（ステップＳ１５）。

なお、上記各例においては、光送信器における電気信号に着目しているが、それに限られない。光受信器において光電変換によって得られた電気信号に対する位相補償に、上記各例の位相補償回路を用いることもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０正位相生成回路
１１遅延部
１２減算部
２０負位相生成回路
２１増幅器
２２加算器
３０リミティングアンプ
１００位相補償回路

Claims

電気信号の特定の周波数の群遅延を増加させる第１回路と、
前記第１回路と直列に接続され、前記電気信号の特定の周波数の群遅延を減少させる第２回路と、
前記第１回路および前記第２回路で処理された前記電気信号を増幅するリミティングアンプと、を備えることを特徴とする位相補償回路。
２つ以上の個別パスを含み、
少なくとも１つの個別パスが遅延回路を含み、
少なくともいずれかの個別パスが位相補償回路を備え、
前記位相補償回路は、電気信号の特定の周波数の群遅延を増加させる第１回路と、前記第１回路と直列に接続され前記電気信号の特定の周波数の群遅延を減少させる第２回路と、前記第１回路および前記第２回路で処理された前記電気信号を増幅するリミティングアンプと、を備えることを特徴とするエンファシス信号生成回路。
前記遅延回路を含む個別パスにおいて前記遅延回路の下段または上段に前記位相補償回路が設けられていることを特徴とする請求項２記載のエンファシス信号生成回路。
前記第１回路は、所定の帯域の群遅延を増加させるエンファシス信号生成回路であることを特徴とする請求項１記載の位相補償回路。
前記第１回路は、イコライザ回路であることを特徴とする請求項４記載の位相補償回路。
前記第２回路は、正帰還差動増幅回路であることを特徴とする請求項１，４，５のいずれか一項に記載の位相補償回路。
遅延部を経由しないメインパスと遅延部を経由する遅延パスとが減算部で合流する構成を有し、前記メインパスを経由した電気信号と前記遅延パスを経由した電気信号との差分を前記減算部が出力することによって特定の周波数の群遅延の増加または減少を行う位相調整回路と、
前記位相調整回路の群遅延の増加および減少を切り換える制御回路と、
前記位相調整回路で処理された電気信号を増幅するリミティングアンプと、を備えることを特徴とする位相補償回路。
電気信号の特定の周波数の群遅延を増加させる第１回路と、前記電気信号の特定の周波数の群遅延を減少させる第２回路と、前記第１回路および前記第２回路の少なくともいずれか一方で処理された電気信号を増幅するリミティングアンプと、を備える位相補償回路において、
前記第１回路および前記第２回路の一方の群遅延を調整して所望の位相があるか否かを判定し、当該位相が無ければ他方の群遅延を調整することによって、前記所望の位相を実現することを特徴とする位相補償方法。
入力される電気信号と、前記電気信号を遅延させた遅延信号との差分を出力することによって特定の周波数の群遅延の増加または減少を行う位相調整回路と、前記位相調整回路で処理された電気信号を増幅するリミティングアンプと、を備える位相補償回路において、
前記差分の論理の正逆の一方において群遅延を調整して所望の位相があるか否かを判定し、当該位相が無ければ他方において群遅延を調整することによって、前記所望の位相を実現することを特徴とする位相補償方法。