[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6273362B2 - パッケージ構造上のパッケージ及びこれを製造するための方法 - Google Patents

パッケージ構造上のパッケージ及びこれを製造するための方法 Download PDF

Info

Publication number
JP6273362B2
JP6273362B2 JP2016532524A JP2016532524A JP6273362B2 JP 6273362 B2 JP6273362 B2 JP 6273362B2 JP 2016532524 A JP2016532524 A JP 2016532524A JP 2016532524 A JP2016532524 A JP 2016532524A JP 6273362 B2 JP6273362 B2 JP 6273362B2
Authority
JP
Japan
Prior art keywords
molding material
tmv
package assembly
die
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016532524A
Other languages
English (en)
Other versions
JP2017500734A (ja
Inventor
ガネサン，サンカ
エス． グゼック，ジョン
エス． グゼック，ジョン
ニムカル，ニテシュ
ライングルーバー，クラウス
マイヤー，トルステン
Original Assignee
インテル コーポレイション
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション, インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2017500734A publication Critical patent/JP2017500734A/ja
Application granted granted Critical
Publication of JP6273362B2 publication Critical patent/JP6273362B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本開示の実施形態は、概して、集積回路の分野に関し、より具体的には、モールド貫通ビア（TMV）を有するパッケージアセンブリのパッケージ・オン・パッケージ（POP）構造だけでなく、このようなパッケージアセンブリを製造するための方法に関する。
新たに台頭しつつあるパッケージアセンブリは、ＰＯＰ構造を利用して、パッケージアセンブリを別のパッケージアセンブリに取り付けることを可能にする。これらのＰＯＰ構造は、第１のパッケージアセンブリを、第２のパッケージアセンブリに及び／又はパッケージ基板に電気的に結合することを必要とし得る。いくつかの例では、第２のパッケージに形成されたＴＭＶ又は他のパッケージレベルの相互接続を利用して、第１のパッケージアセンブリを他のコンポーネントに電気的に結合することができる。これらのＴＭＶ又は他のパッケージレベルの相互接続の製造及び構造は、パッケージレベルの相互接続又はＰＯＰ相互接続構造について達成可能な最小ピッチを決定付け得る。
いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係るパッケージアセンブリを製造する方法のフロー図を概略的に示す。 いくつかの実施形態に係るＴＭＶストップを含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係るＴＭＶストップを含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る二段階ＴＭＶ形成を含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る二段階ＴＭＶ形成を含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る二段階ＴＭＶ形成を含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る二段階ＴＭＶ形成を含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る二段階ＴＭＶ形成を含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係るパッケージアセンブリを製造する方法のフロー図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係る予め製造したビア用バー含む製造の様々な段階におけるパッケージアセンブリの側断面図を概略的に示す。 いくつかの実施形態に係るパッケージアセンブリを製造する方法のフロー図を概略的に示す。 いくつかの実施形態に係る本明細書で説明するようなパッケージアセンブリを含むコンピューティング装置を概略的に示す。
実施形態は、添付図面と併せて以下の詳細な説明により理解されるであろう。この説明を容易にするために、同様の参照符号は、同様の構造要素を指す。実施形態は、例として示されおり、添付図面の図によって限定されるものではない。
本開示の実施形態は、ＰＯＰ構造、及びＰＯＰ相互接続を含むパッケージアセンブリ、及びパッケージングアセンブリを製造する方法について説明する。これらの実施形態は、より小さなピッチを有するＰＯＰ相互接続及びＴＭＶの製造を容易にすることができる。
以下の説明では、例示的な実装形態の様々な態様は、それら態様の機能(work)の本質を他の当業者に伝えるために当業者によって一般的に用いられる用語を使用して説明する。しかしながら、本開示の実施形態は、説明される態様の一部のみを用いて実施できることは、当業者には明らかであろう。説明目的のために、特定の数値、材料、及び構成は、例示的な実装形態の完全な理解を提供するために記載されている。しかしながら、本開示の実施形態は、特定の詳細なしに実施できることは当業者には明らかであろう。他の例では、周知の特徴は、例示の実装形態を不明瞭にしないために省略又は簡略化される。
以下の詳細な説明では、参照が、本明細書の一部を形成する添付図面に対して行われ、同様の数字がその図面全体を通して同様の部品を指し、その図面は、本開示の主題を実施することができる例示的な実施形態により示されている。他の実施形態を利用してもよく、本開示の範囲から逸脱することなく構造的又は論理的な変更を行い得ることを理解すべきである。従って、以下の詳細な説明は、限定的な意味に解釈すべきではなく、実施形態の範囲は、添付の特許請求の範囲及びそれらの均等物によって規定される。
本開示について、語句「Ａ及び／又はＢ」は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示について、語句「Ａ、Ｂ及び／又はＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。
詳細な説明では、例えば上部／底部、内／外、上／下等の視点ベースの説明を使用することがある。このような説明は、単に説明を容易にするために使用され、本明細書で説明する実施形態の用途を特定のいずれかの向きに限定するものではない。
詳細な説明では、「一実施形態では」、「実施形態では」、又は「いくつかの実施形態では」の語句を使用し得るが、これらの語句は、それぞれが１つ又は複数の同じ又は異なる実施形態を指すことができる。さらに、本開示の実施形態に関して使用される用語「備える、有する、含む(comprising)」、「含む、有する(including)」、「有する、含む(having)」等は、同義語である。
「〜と結合する(coupled with)」という用語が、その派生語と一緒に、本明細書中で使用され得る。「結合する」は、以下の１つ又は複数を意味することができる。「結合する」は、２つ以上の要素が物理的又は電気的に直接的に接触している状態を意味する。しかしながら、「結合する」は、２つ以上の要素が互いに間接的に接触するが、それでも依然として互いに協働又は相互作用していることも意味してもよく、及び１つ又は複数の他の要素が、互いに結合される要素同士の間に結合又は接続されることを意味してもよい。「直接的に結合する」という用語は、２つ以上の要素が直接接触している状態を意味する。
様々な実施形態において、「第２の機構の上に形成された、堆積された、又は他の方法で配置された第１の機構」という語句は、第１の機構が、第２の機構の上に形成された、堆積された、又は配置されたことを意味してもよく、及び第１の機構の少なくとも一部が、第２の機構の少なくとも一部と直接接触（例えば、直接の物理的及び／又は電気的接触）又は間接接触（例えば、第１の機構と第２の機構との間に１つ又は複数の他の機構を有する）することを意味してもよい。
本明細書で使用する場合に、用語「モジュール」は、特定用途向け集積回路（ASIC）、電子回路、システム・オン・チップ（SOC）、１つ又は複数のソフトウェア又はファームウェアプログラムを実行する（共有、専用、又はグループ）プロセッサ及び／又は（共有、専用、又はグループ）メモリ、組合せ論理回路、及び／又は説明した機能を提供する他の適切なコンポーネントを指す、これらの一部である、又はこれらを含んでもよい。
図１Ａ〜図１Ｊは、既存の製造技術に従ってＴＭＶを含むパッケージアセンブリを形成するための操作を示す。本開示は、既存の製造プロセスを変更して製造を簡素化する及び／又はより小さなピッチのＰＯＰ相互接続を提供するための多くの技術について説明する。より小さいピッチＰＯＰ相互接続は、より小さなパッケージサイズ及び／又は増大したメモリ帯域幅を促進することができる。
図１Ａに示されるように、ダイ１０２が、モールドキャリヤ１０４上に配置される。ダイ１０２は、能動素子又は受動素子を含むことができる。ダイ１０２は、１つ又は複数のプロセッサ、論理ダイ、メモリ、又は他のデバイスを含んでもよい。ダイ１０２は、ピックアンドプレース(pick and place)操作又は他の任意の適切な技術によって配置することができる。接着剤を使用してダイ１０２をモールドキャリヤ１０４上の所定の位置に固定してもよい。１つのダイが示されているが、任意の数のダイを、この段階で含めてもよく、及び取り付けてもよい。単一のパッケージアセンブリが示されているが、製造プロセスは、複数のパッケージアセンブリを同時に形成するステップを含んでもよい。このように、モールドキャリヤ１０４は、多数のパッケージアセンブリ用のベースを提供するように大きくてもよい。複数のパッケージアセンブリを同時に製造する場合に、後で複数のパッケージアセンブリを互いに切り離して、個々のパッケージアセンブリを提供する必要があり得る。モールドキャリヤ１０４は、２つの層を有するものとして示されているが、より少ない層又はより多い層を有してもよい。いくつかの実施形態では、モールドキャリヤは、キャリヤ部分と、成形プロセスが完了した後に、パッケージアセンブリからこのキャリヤを取り外すのを容易にする接着剤と、を含むことができる。
図１Ｂに示されるように、成形材料１０６を加えて、ダイ１０２を少なくとも部分的に封止することができる。成形材料１０６は、圧縮成形プロセス又は他の任意の適切な成形プロセスによって加えてもよい。
図１Ｃに示されるように、モールドキャリヤは、ダイ１０２を成形材料１０６に部分的に封止した状態のままで剥離することができる。この時点で、ダイ１０２の底面を露出（成形材料１０６で覆われていない）させてもよい。
図１Ｄに示されるように、誘電体層１０８を、成形材料１０６の底部だけでなく、ダイ１０２の露出した部分にも適用することができる。パターニング又はエッチングプロセス、並びにレーザー露光又はレーザー孔加工を使用して、誘電体層１０８に開口部１２４を形成することができる。明確にするためにパッケージアセンブリを特定の向きで示しているが、製造中にパッケージアセンブリの向きを変更して、パッケージアセンブリの特定の部分へのアクセスを容易にする及び／又は保持及び配置の操作の際に重力の作用を利用することが有利となり得る。パッケージアセンブリの向きの参照（例えば、上部、底部、〜の上の、〜の下の等）は、単に説明のためだけであり、パッケージアセンブリを特定の向き又は構成に限定するものであるとみなすべきではない。
図１Ｅに示されるように、導電性材料１１０を誘電体層１０８上に適用することができる。導電性材料１１０は、ダイ１０２上の接点からボールグリッドアレイ（BGA）１１４等のＰＯＰ相互接続に電気信号を経路指示（ルーティング）する再分配層（RDL）とすることができる。図１Ｅ〜図１Ｆに確認されるように、単一のＲＤＬを使用してもよいが、図１Ｇ〜図１Ｊに確認されるように、複数のＲＤＬを含むことも可能である。導電性材料１１０は、任意の適切な技術によって適用してもよく、複数の操作を含んでもよい。例えば、導電性材料を適用するステップは、金属層をスパッタリングするステップ、レジスト層を適用するステップ及びパターニングするステップ、次に、スパッタリングされた金属が露出した領域上に導電性材料をメッキ処理するステップ含むことができる。
図１Ｆに示されるように、はんだストップ１１２を適用してもよく、パッケージレベルの相互接続を提供するためにＢＧＡ１１４を追加してもよい。ＢＧＡが示されているが、パッド又は他の適切な構造を含む任意のタイプのパッケージレベル相互接続を使用してもよい。
図１Ｇに示されるように、はんだストップ１１２及びＢＧＡ１１４、又は他のパッケージレベルの相互接続を適用する前に、複数のＲＤＬを形成してもよい。図１Ｇは、図１Ｆに代わるものであり、その後の操作は、図１Ｇと一致する複数のＲＤＬ構成で示されているが、これらの後続の操作は、図１Ｆに示される単一のＲＤＬ構造に容易に適用することができる。
図１Ｈに示されるように、モールド貫通ビア（ＴＭＶ）１１８は、成形材料１０６の上面から材料を除去してＲＤＬ１１６（又は、図１Ｆの構成のＲＤＬ１１０）を露出させることによって形成することができる。これは、任意の適切な操作によって実現することができ、例えば、レーザー孔加工等の孔あけ操作を含むことができる。ＴＭＶ１１８が形成された後に、それらＴＭＶは、追加の処理を容易にするために洗浄してもよい。洗浄は、任意の適切な操作を含んでもよく、例えばウェットエッチング、プラズマエッチング、又はそれらの組合せを含むことができる。
図１Ｉに示されるように、はんだ１２０をＴＭＶ１１８に追加することができる。これは、任意の適切な操作によって実現することができ、フラックスを用いるはんだペースト又ははんだボールの適用を含んでもよい。これは、はんだ１２０とＲＤＬ１１６との間の十分な電気的接触を確実にするためにリフロー処理を含んでもよい。
図１Ｊに示されるように、追加のはんだ材料をＴＭＶ１１８に追加して、ＰＯＰ相互接続（１２２の上面）を形成することができる。これは、両側にパッケージレベルの相互接続（下面にＢＧＡ及び上面にＰＯＰパッドとして示される）を有するパッケージアセンブリ１５０をもたらすことができ、ＰＯＰ配置においてパッケージアセンブリ１３０等の追加のパッケージアセンブリの追加を容易にすることができる。図１Ｉ及び図１Ｊに関して、はんだ又は他の導電性材料が２つの別個の堆積物として示されているが、ＴＭＶ１１８を略充填し且つ材料の単一の堆積によってＰＯＰ相互接続を形成するような単一の操作でＴＭＶ及びＰＯＰ相互接続を形成することも可能である。
追加のパッケージアセンブリ１３０は、ダイ１３６を含むことができる。ダイ１３６は、能動素子又は受動素子を含むことができる。一構成では、ダイ１０２は、プロセッサを含んでもよく、ダイ１３６は、メインメモリを含んでもよい。ダイ１３６は、ダイレベルの相互接続１３８によって基板１４２に結合することができる。ダイ１３６は、成形材料１３４で少なくとも部分的に封止することができる。ダイレベルの相互接続１３８は、示されるようなＢＧＡ又は他の任意の適切な相互接続構造とすることができる。相互接続パッド１４０は、ダイレベルの相互接続１３８を１３２等の基板の電気配線に電気的に結合するために、基板１４２上に存在することができる。単一の基板の電気配線１３２のみが示されているが、ダイ１３６をパッド１４４等のパッケージレベルの相互接続に電気的に結合するために、そのような複数の配線が含まれ得る。パッド又はＢＧＡのいずれかとして示されているが、パッケージレベル又はダイレベルの相互接続について、任意の適切な構造を使用してもよい。ＴＭＶ１１８に配置されたはんだ１２０又は１２２等のはんだによって、ダイ１３６を、ダイ１０２に及び／又はＢＧＡ１１４等のパッケージレベルの相互接続に電気的に結合することができる。
図２は、図１Ａ〜図１Ｊに関して上述した操作と一致させてパッケージアセンブリを製造する方法２００のフロー図を概略的に示す。
２０２では、方法２００は、図１Ａに関して前述したように、１つ又は複数のダイをモールドキャリヤに配置するステップを含むことができる。前述したように、ピックアンドプレース操作を含む任意の適切な技術を使用して、この操作を行うことができる。
２０４では、方法２００は、図１Ｂに関して前述したように、成形材料を適用して、ダイを少なくとも部分的に封止するステップを含むことができる。前述したような圧縮成形操作を含む任意の適切な技術を使用して、この操作を行うことができる。
２０６では、方法２００は、図１Ｃに関して前述したように、モールドキャリヤを成形材料から剥離するするステップを含むことができる。任意の適切な技術を使用して、この操作を行うことができる。
２０８では、方法２００は、図１Ｄに関して前述したように、誘電性材料を成形材料に適用するステップを含むことができる。前述したようなパターニングやエッチング操作を含む任意の適切な技術を使用して、この操作を行うことができる。
２１０では、方法２００は、図１Ｅに関して前述したように、１つ又は複数のＲＤＬ（図１Ｇに関して説明した複数のＲＤＬ）を形成するステップを含むことができる。前述したようなスパッタリング、パターニング、及びメッキ処理等の複数の操作を含む任意の適切な技術を使用して、この操作を行うことができる。
２１２では、方法２００は、図１Ｆに関して前述したようにはんだストップ及びパッケージレベルの相互接続（例えば、ＢＧＡ１１４）を適用するステップを含むことができる。任意の適切な技術を使用して、この操作を行うことができる。
２１４では、方法２００は、図１Ｈに関して前述したように成形材料から材料を除去して、ＴＭＶを形成するステップを含むことができる。前述したようなレーザー孔加工を含む任意の適切な技術を使用して、この操作を行うことができる。
２１６では、方法２００は、図１Ｈに関して前述したようにＴＭＶを洗浄するステップを含むことができる。前述したようなウェットエッチング、プラズマエッチング、又はこれらの組合せを含む任意の適切な技術を使用して、この操作を行うことができる。
２１８では、方法２００は、図１Ｊに関して前述したようにはんだペースト又ははんだボール及びフラックスをＴＭＶに適用するステップを含むことができる。この操作は、はんだとＲＤＬとの間の十分な電気的接触を確実にするためのリフロー処理も含むことができる。任意の適切な技術を使用して、この操作を行うことができる。
２２０では、方法２００は、図１Ｊに関して前述したようにＰＯＰ相互接続を形成するステップを含むことができる。ＰＯＰ相互接続は、パッド又はＢＧＡボールを含む任意の適切な構造であってもよい。前述したようなはんだボール又はパッドの追加を含む任意の適切な技術を使用して、この操作を行うことができる。
２２２では、方法２００は、図１Ｊに関して前述したように第１のパッケージアセンブリのＰＯＰ相互接続に第２のパッケージアセンブリを取り付けるステップを含むことができる。任意の適切な技術及び構造を使用して、この操作を行うことができる。
各種操作は、特許請求の範囲の主題を理解する上で最も役立つ態様で、複数の別個の操作として順番に説明されている。しかしながら、説明の順序は、これらの操作が必ずしも順序に依存していることを意味すると解釈すべきではない。
図１Ａ〜１Ｊに関連して議論した技術によるＴＭＶの形成は、特定の課題を提示する。第１に、ＲＤＬは、ＴＭＶ１１８を形成するためのレーザー孔加工プロセスのストップ層となり得る。これは、レーザー孔加工プロセスによるＲＤＬ材料の一部損失をもたらす可能性がある。第２に、ＴＭＶの深さ及びＲＤＬの厚さ制限によって、非常に多くの材料が除去されるのを恐れて、ＲＤＬのエッチング（例えば、銅エッチング等）を行うことが可能ではないことがあり得る。これは、後続のプロセス操作のためにＴＭＶ表面を処理するための洗浄工程を複雑にし得る。適切な表面処理は、異なる導電性材料によって適切な接触を行い且つ信頼性のある電気経路を提供するのを確保する必要があり得る。最後に、はんだをＴＭＶに追加する等の追加の処理操作だけでなく他の昇温プロセスは、ＲＤＬの一部をさらに消費し、信頼性の低い電気経路の可能性を増大させ得る。より厚いＲＤＬを提供することだけでなくレーザー孔加工の深さを最小化することによって、これらの懸念を最小化又は排除することができる。さらに、ＴＭＶの下のより厚いＲＤＬ及び／又は減少したＴＭＶ深さの存在によって、直接的な銅エッチング等の他の洗浄操作を利用することが可能になり、潜在的に、より信頼性の高い及び／又はより簡素化した製造プロセスを提供することが可能になる。
図３Ａ〜図３Ｂは、いくつかの実施形態に係るＴＭＶが形成される領域に局在するより厚いＲＤＬを提供するための技術を示す。追加の材料に起因する反りやコスト増大等の一般的な厚いＲＤＬに関連する追加の課題なしに、追加の材料を所望の領域に提供することができるようにする局所的に厚いＲＤＬが、所望されている。
図３Ａは、前述した図１Ｄに代わるものである。パッケージアセンブリは、成形材料３０６に少なくとも部分的に封止されたダイ３０２を含むことができる。ダイ３０２及び成形材料３０６は、図１を参照して前述したダイ１０２及び成形材料１０６と同様のものとすることができる。図１とは異なり、図３Ａでは、追加のキャビティ３２６が、成形材料３０６及び誘電体層３０８に形成される。キャビティ３２６は、ダイ３０２の影によって規定される領域（図３Ａのダイ３０２の直下の領域、時にはファンアウト(fan-out)領域と呼ばれる）の外側に形成される。キャビティは、ＴＭＶが形成される位置に対応する特定の配列として形成してもよい。キャビティ３２６は、任意の適切な技術によって形成することができる。ギャップ３２４を形成してダイ３０２の接点を露出させるために使用される同様の操作を使用して、キャビティ３２６を形成することができる。また、成形プロセス前に又は成形プロセス中に、成形材料３０６内に延びるキャビティ３２６の一部を形成することも可能である。
図３Ｂに示されるように、導電性材料３１０の適用によって、キャビティ３２６を充填して、局所的により厚いＲＤＬ層３２８を形成するすることができる。図１〜図２に従って後続の処理を行って、ＴＭＶ及びＰＯＰ構造を形成することができる。上述したように、局所的により厚いＲＤＬ３２８によって、銅エッチング等の他の洗浄操作の使用を容易にすることができ、及び従来の製造技術と比較して、ＲＤＬとＴＭＶとの間により信頼性の高い電気的接続をもたらすことができる。
図４Ａ〜図４Ｅは、いくつかの実施形態に係るＴＭＶを製造するための技術を示す。図４Ａに示されるように、ダイ４０２は、成形材料４０６に少なくとも部分的に封止される。ダイ４０２及び成形材料４０６は、図１を参照して前述したダイ１０２及び成形材料１０６と同様のものとすることができる。ダイ４０２を成形材料４０６に部分的に封止するためのプロセスは、図１Ａ〜図１Ｃ及び図２に関して前述した操作と一致させてもよい。ダイ４０２は、このダイ４０２上の金属層の一部である接点４１２を含むことができる。ダイ４０２は、窒化ケイ素等のパッシベーション層４１４も含むことができる。パッシベーション層４１４をエッチング又は他の任意の適切な技術によって選択的に除去して、接点４１２を露出させるギャップ４１０を形成することができる。
図４Ｂに示されるように、成形材料４０６の一部を除去して、キャビティ４０８を形成することができる。キャビティ４０８を成形材料４０６の下側に形成してもよく、そこでは、ダイ４０２は、成形材料４０６によって封止されていない。成形材料４０６の下側は、ダイ４０２の能動面を含んでもよい。キャビティ４０８は、ダイ４０２の影によって規定される領域（図４Ａのダイ４０２の真下の領域、時にはファンアウト領域とも呼ばれる）の外側に形成することができる。キャビティ４０８は、レーザー孔加工を含む任意の適切な技術によって形成することができる。図１と比較して、キャビティ４０８は、図１Ｃ及び図１Ｄに示される操作の間に形成することができる。キャビティ４０８は、モールドキャリヤを剥離した後であるが追加の層をパッケージに適用する前に、形成することができる。単一のキャビティ４０８が示されているが、形成されるＴＭＶの数及び配列に対応して、複数のキャビティを形成してもよい。
キャビティ４０８は、トポロジーを有するモールドキャリヤを使用するか、又はモールドキャリヤ上に接着剤又は接着テープを適用する前にそのキャリヤ上に隆起部を適用することにより、再構成されたウェハの成形中に形成することもできる。これは、プリント、ディスペンス、ジェット、ラミネート又は他の適切な技術によって行うことができる。隆起部は、成形材料にインプリント(imprint)を生成し、そのインプリントは、上述したように、キャビティ４０８として機能する。
図４Ｃに示されるように、キャビティ４０８を導電性材料４２０で充填して、ＴＭＶの下部を形成することができる。導電性材料４２０は、追加の導電性材料４２２を堆積させて、後続のプロセスで形成されるようなＢＧＡ４２４等のパッケージレベル相互接続にダイ接点４１２を電気的に結合するような操作の一部として堆積させることができる。他の導電性材料４２２の堆積とは別に、導電性材料４２０をキャビティ４０８内に堆積させることも可能である。ＴＭＶの下部は、図示されるようなテーパ面及び円錐形状を有してもよい。ＴＭＶの下部は、キャビティ４０８を形成するために使用される技術に応じて異なる形状を有してもよい。いくつかの実施形態では、ＴＭＶの下部は、略垂直な側面及び矩形又は円筒形状を有してもよい。追加の操作を行って、はんだストップ４２６及びＢＧＡ４２４等のパッケージレベルの相互接続を追加することができる。これらの追加操作は、任意の適切な技術によって行うことができ、図１〜図２を参照して前述した操作と一致させることができる。
図４Ｄに示されるように、成形材料４０６の一部を除去してキャビティ４２８を形成し、ＴＭＶ４２０の下部の一部を露出させることができる。キャビティ４２８は、レーザー孔加工を含む任意の適切な技術によって形成してもよい。追加のＰＯＰパッケージを設置する前に格納用のパッケージアセンブリを安定させるために、パッシベーション層又は貴金属層を、４２０に適用することができる。パッシベーション層又は貴金属層の追加は、キャビティ４２８を略充填することなく、パッケージアセンブリを提供することができる。そのような実施形態では、キャビティ４２８は、ＢＧＡボール等のＰＯＰ相互接続構造を収容することができ、その相互接続構造は、図４Ｄに示されるパッケージアセンブリ上に設置されるＰＯＰパッケージから突出する。
図４Ｅは、いくつかの実施形態に係る二段階ＴＭＶを含むパッケージアセンブリ４５０、又はその一部を示している。図４Ｅに示されるように、はんだ等の導電性材料４３０を堆積して、キャビティ４２８を充填することができる。このプロセスによって、ＴＭＶの上部を形成する。ＢＧＡボール４３２等の追加の導電性材料を導電性材料４３０に追加して、ＰＯＰ相互接続を形成することができる。また、上部パッケージのＢＧＡボール又は他のパッケージレベルの相互接続は、フラックス又は少量のはんだペーストの事前の塗布によってサポートされ、導電性材料４２０に直接的に接触させることができる。ＢＧＡボール４３２として示されているが、任意の適切なＰＯＰ相互接続構造を使用してもよい。単一のＰＯＰ相互接続が示されているが、ＰＯＰ相互接続のアレイを同時に形成するために、同様の操作を行ってもよい。図示されるように、ＴＭＶ４３０の上部は、テーパ側面及び円錐形状を有してもよい。上部及び下部の２つの部分にＴＭＶを形成することにより、キャビティの深さが最小化される。レーザー孔加工が使用される場合に、これは、単一のレーザー孔加工の操作による深さも減少することを意味する。これによって、図１を参照して説明したような単一の片面レーザー孔加工操作で可能になるよりも、ＴＭＶを小さくすることが可能になる。これによって、０．３ｍｍ未満のピッチを有するＰＯＰ相互接続を含む、より小さいピッチを有するＰＯＰ相互接続の形成を容易にすることもできる。また、二段階形成によるキャビティ及び追加の金属の減少した深さによって、製造プロセスを容易にし、図３に関して上述したような追加の洗浄操作を可能にすることができる。
図５は、図３〜図４に関して上述した操作と一致するパッケージアセンブリを製造する方法５００のフロー図を概略的に示す。ＴＭＶの形成に関連する特定の操作のみが示されているが、この方法は、図１〜図２に関して上述した追加の操作を含み、パッケージアセンブリの他の構造を形成することができる。
５０２では、方法５００は、ファンアウト領域としても知られているダイの影によって規定される領域の外側にキャビティを形成するステップを含むことができる。これは、前述したような図３Ａの３２６等のキャビティ又は図４Ｂのキャビティ４０８を形成するステップを含むことができる。前述したように、エッチング、パターニング、又はレーザー孔加工を含む任意の適切な技術を使用して、この操作を行うことができる。前述したように、この操作は、ＴＭＶのアレイに対応する複数のキャビティを形成するステップを含むことができる。
５０４では、方法５００は、導電性材料を堆積してキャビティを略充填することにより、ＴＭＶストップを形成するステップを含むことができる。このステップは、図３Ｂの局所的により厚いＲＤＬ層３２８又は図４ＣのＴＭＶの下部４２０を形成するステップを含むことができる。この操作は、他の導電性材料の堆積と同時に行うことができ、パッケージアセンブリの第１の金属層の堆積の一部として行うことができる。前述したように、任意の適切な技術を使用して、この操作を行うことができる。
５０６では、方法５００は、成形材料の第２の面から材料を除去して、ＴＭＶストップを露出させるステップを含むことができる。このステップは、図４Ｄのキャビティ４２８等のキャビティを形成するステップを含むことができる。前述したように、レーザー孔加工を含む任意の適切な技術を使用して、この操作を行うことができる。
５０８では、方法５００は、導電性材料をＴＭＶストップ上に堆積させて、ＰＯＰ相互接続を形成するステップを含むことができる。このステップは、キャビティ４２８等のキャビティを導電性材料で充填するステップを含むことができる。これは、堆積した導電性材料上にＢＧＡボール又はパッド等の特定のＰＯＰ相互接続構造を追加することを含むことができる。この操作は、堆積した材料と下にある導電性材料との間の十分な電気的結合を確保するためにリフロー処理を含んでもよい。前述したように、はんだペースト又ははんだボール及びフラックスの塗布を含む任意の適切な技術を使用して、この操作を行うことができる。上述したように操作５０８以外に、パッシベーション層又は貴金属層をＴＭＶストップに適用することが有用となり得る。これは、追加のＰＯＰパッケージの設置前に、格納用のパッケージアセンブリを安定化させることができる。こうして、ギャップは、追加のパッケージのＰＯＰ相互接続を後で収容するために、成形材料に残り得る。
図６Ａ〜図６Ｇは、いくつかの実施形態に係るＴＭＶを製造するための別の技術を示す。図６Ａに示されるように、ダイ６０２を、モールドキャリヤ６０４上に堆積させることができる。この操作は、図１Ａに関して前述したものと一致させることができる。ダイ６０２及びモールドキャリヤ６０４は、上述したものと同様のものとすることができる。以前の実施形態とは異なり、成形材料６１４を適用する前に、予め製造したビア用バー６０８を、モールドキャリヤ６０４上に設置することができる。予め製造したビア用バー６０８は、キャリヤ材料６１２の一部によって分離された導電性材料６１０の部分を含んでもよい。予め製造したビア用バー６０８は、プリント回路基板（PCB）バー、シリコン貫通ビア用バー、セラミックビア用バー、又は他の適切な構造を含むことができる。キャリヤ材料６１２は、ポリマー、プリプレグ材料、シリコン、セラミック、ラミネート、又は他の任意の適切な材料を含んでもよい。導電性材料６１０は、銅、タングステン、ニッケル、はんだ、それらの組合せ、又は任意の他の適切な材料を含んでもよい。導電性材料６１０の部分は、円筒形又は矩形等の様々な形状を有してもよく、それによって、導電性材料６１０の部分の側面は、モールドキャリヤ６０４上に配置されたときに、略垂直となる。予め製造したビア用バー６０８は、ダイ６０２の厚さ未満、これに等しい、又はこれより大きい高さを有することができる。予め製造したビア用バー６０８は、ＴＭＶが形成される位置に導電性材料６１０の部分が位置するように配置してもよい。多数の予め製造したビア用バー６０８を配置してもよく、それら予め製造したビア用バーは、ダイ６０２の片側に配置してもよく、又はダイ６０２を実質的に取り囲むように両側に配置してもよい。予め製造したビア用バー６０８は、単一のパッケージアセンブリを越えて延びることができ、それによって、１つの予め製造したビア用バー６０８は、製造中に複数のパッケージアセンブリをブリッジすることができる。これらの実施形態では、予め製造したビア用バー６０８は、個々のパッケージアセンブリをパッケージアセンブリのアレイから切り離すような切離し操作の一部として後で分離することができる。ピックアンドプレース操作を含む任意の適切な操作を使用して、予め製造したビア用バー６０８を配置することができる。
図６Ｃに示されるように、成形材料６１４を適用して、ダイ６０２だけでなく予め製造したビア用バー６０８を少なくとも部分的に封止することができる。この操作は、図１Ｂに関して前述した操作と同様のものとすることができるが、この例では、成形材料６１４は、予め製造したビア用バー６０８も少なくとも部分的に封止する。圧縮成形、プレス又はラミネート操作等を含む任意の適切な操作を使用して、成形材料６１４を適用することができる。成形材料は、液体形状、粒状形状、又はシート形状の材料を含む任意の適切な材料であってもよい。
図６Ｄに示されるように、図１Ｄ〜図１Ｇに関して上述した操作と一致する追加操作を行って、パッケージアセンブリの追加の構造を形成することができる。誘電体層６１６は、図１Ｄの誘電体層１０８と同様に適用することができる。例えば６２４等の開口部を誘電体層６１６に形成して、ダイ接点を露出させてもよい。ダイ接点を露出させることに加えて、他の開口部を形成して、予め製造したビア用バー６０８の導電性材料６１０の下面を露出させてもよい。ＲＤＬ６１８等の１つ又は複数の層の導電性材料を堆積させて、ダイ接点及び導電性材料６１０をＢＧＡボール６２２等のパッケージレベルの相互接続に接続する電気経路を形成することができる。はんだストップ層６２０を適用してもよく、ＢＧＡボール等のパッケージレベルの相互接続６２２を取り付けてもよい。これらの操作は、図１に関して前述した操作と一致させることができ、さらに誘電体層６１６及びＲＤＬ６１８等の導電性材料を形成して、ＢＧＡボール６２２等のパッケージレベルの相互接続を導電性材料６１０に電気的に結合することができる。
図６Ｅに示されるように、成形材料６１４から材料を除去して、キャビティ６３０を形成するとともに、導電性材料６１０の上部を露出させることができる。導電性材料６１０等によって、ＴＭＶの下部を形成してもよい。レーザー孔加工等を含む任意の適切な技術を使用して、成形材料６１４から材料を除去することができる。キャビティ６３０は、テーパ面及び円錐形状を有してもよい。後続の操作の前に、種々の洗浄操作をキャビティ６３０上で行ってもよい。図１Ｈと比較して、キャビティ６３０の減少した深さだけでなく、予め製造したビア用バー６０８及び導電性材料６１０による増大した導電性材料によって、洗浄工程を容易にし、前述したような銅エッチング又は他の洗浄操作を可能にすることができる。前述したように、追加のＰＯＰパッケージの設置前に格納用のパッケージアセンブリを安定させるために、パッシベーション層又は貴金属層を露出した導電性材料６１０の一部に適用してもよい。パッシベーション層又は貴金属層の追加によって、キャビティ６３０を略充填することなく、パッケージアセンブリを提供することができる。そのような実施形態では、キャビティ６３０は、ＢＧＡボール等のＰＯＰ相互接続構造を収容することができ、その相互接続構造は、図６Ｅに示されるパッケージアセンブリ上に設置されるＰＯＰパッケージから突出する。
図６Ｆに示されるように、導電性材料６３２をキャビティ６３０内に堆積させることができる。これは、フラックスを用いてはんだペースト又ははんだボールを堆積させるステップを含むことができる。これは、導電性材料６３２と導電性材料６１０との間の十分な電気的接触を確実にするためのリフロー処理も含むことができる。
図６Ｇに示されるように、追加のはんだ材料６３４をキャビティ６３０に追加して、ＴＭＶの上部を形成するだけでなく、ＰＯＰ相互接続（６３４の上面）を形成することもできる。これは、両面にパッケージレベルの相互接続（下面にＢＧＡ及び上面にＰＯＰパッドとして示される）を有するパッケージアセンブリ６５０をもたらすことができ、この両面の相互接続は、ＰＯＰ配列におけるパッケージアセンブリ６４０等の追加のパッケージアセンブリの追加を容易にすることができる。
追加のパッケージアセンブリ６４０は、ダイ６４８を含むことができる。ダイ６４８は、能動素子又は受動素子を含んでもよい。一構成では、ダイ６０２は、プロセッサを含んでもよく、ダイ６４８は、メインメモリを含んでもよい。ダイ６４８は、ダイレベルの相互接続６５６によって基板６４２に結合することができる。ダイレベルの相互接続６５６は、フリップチップバンプ又はピラー、ワイヤボンド又は示されるように再配分ベースの相互接続、又は他の任意の適切な相互接続構造を含むことができる。相互接続パッド６５２は、ダイレベルの相互接続６５６を６４４等の基板の電気配線に電気的に結合するために、基板６４２上に存在することができる。単一の基板の電気配線６４４が示されているが、ダイ６４８をパッド６５４等のパッケージレベルの相互接続に電気的に結合するために、そのような複数の配線が含まれ得る。パッド又はＢＧＡのいずれかとして示されているが、パッケージレベル又はダイレベルの相互接続について、任意の適切な構造を使用してもよい。キャビティ６３０内に配置された導電性材料６３２及び６３４等のはんだによって、ＴＭＶの上部を形成し、且つ導電性材料６１０及びＲＤＬ６１８によって、ダイ６４８を、ダイ６０２及び／又はＢＧＡボール６２２等のパッケージレベルの相互接続に電気的に結合することができる。
パッケージアセンブリ６５０は、２つの部分(two part)からなるＴＭＶを含んでもよく、これは、予め製造したビア用バー６０８の導電性材料６１０から形成された上部と、キャビティ６３０に堆積された導電性材料６３２及び６３４から形成された下部とを含む。こうして、ＴＭＶは、略垂直な側面（導電性材料６１０の側面）を有する下部と、テーパ面及び／又は円錐形状（キャビティ６３０の側面）を有する上部とを含むように形成することができる。図４Ｅに関して前述したように、これは、より小さいＴＭＶの形成だけでなく、０．３ｍｍ未満のピッチを含むより小さいピッチを有するＴＭＶの形成を容易にすることができる。
図７Ａ〜図７Ｄは、ＴＭＶを形成するために予め製造したビア用バー７０８を使用する別の技術を示す。図７Ａは、図６Ｄと同様とすることができ、且つダイ及び予め製造したビア用バーを配置する前述した操作によって形成することができる。アセンブリは、成形材料に少なくとも部分的に封止されたダイ７０２及び予め製造したビア用バー７０８を含むことができる。図７Ａは、予め製造したビア用バー７０８がダイ７０２の厚さよりも大きい高さを有する点で図６Ｄとは異なる。予め製造したビア用バー７０８は、導電性材料７１０及びキャリヤ材料７１２を含むことができる。高さの相違以外に、予め製造したビア用バー７０８は、前述した予め製造したビア用バー６０８と略同様とすることができる。前述したように、ＲＤＬ７１８、誘電体層７１６、及びはんだストップ７２０を含む追加の層を、含めて製造することができる。ＢＧＡボール７２２等のパッケージレベルの相互接続も、含めることができる。
図７Ｂに示されるように、成形材料から材料を除去して、予め製造したビア用バー７０８の上部を露出させることができる。レーザー孔加工等によって成形材料を選択的に除去するように示された以前の議論とは異なり、ここでは、任意の適切な技術によって、成形材料を均一な態様で除去することができる。例えば、成形材料の上部に研削作業を行って、予め製造したビア用バー７０８の上面を露出させてもよい。
図７Ｃに示されるように、導電性材料７１０の一部を除去して、キャビティ７２４を形成することができる。エッチング処理を含む任意の適切な操作を使用して、導電性材料を除去してもよい。キャビティ７２４は、このキャビティ７２４が略垂直な側面を有し得るため、（キャビティ４２８及び６３０等の）前述したキャビティとは異なる場合がある。キャビティ７２４の形状は、予め製造したビア用バー７０８の構造に基づいて決定してもよい。前述したように、追加のＰＯＰパッケージの設置前に格納用のパッケージアセンブリを安定化させるために、パッシベーション層又は貴金属層を導電性材料７１０の露出した部分に適用することができる。パッシベーション層又は貴金属層の追加によって、キャビティ７２４を略充填することなく、パッケージアセンブリを提供することができる。そのような実施形態では、キャビティ７２４は、ＢＧＡボール等のＰＯＰ相互接続構造を収容することができ、その相互接続構造は、図７Ｃに示されるパッケージアセンブリ上に設置されるＰＯＰパッケージから突出する。
図７Ｄに示されるように、追加の導電性材料７２６をキャビティに堆積させて、ＴＭＶの上部を形成することができる。これは、前述したようなフラックスを用いてはんだペースト又ははんだボールを堆積させるステップを含むことができる。成形材料の上に延びるように示されているが、導電性材料７２６の高さを、成形材料の厚さに等しい、又はこれ未満にすることが可能である。追加の導電性材料７２６は、パッド（７２６の上面）等のＰＯＰ相互接続構造も含む又は形成することができる。ＢＧＡボール等を含む他の適切なＰＯＰ相互接続構造を使用してもよい。こうして、略垂直な側面を含むＴＭＶを有するパッケージアセンブリ７５０を形成することができる。パッケージアセンブリ７５０は、図１Ｊ及び図６Ｇに関して上述したのと同様に、ＰＯＰ相互接続によって追加のパッケージを収容することができる。ＴＭＶを形成するための予め製造したビア用バー７０８を利用することによって、略垂直な側面を含むＴＭＶを提供することができる。これは、より小さなＴＭＶの形成だけでなく、より小さなピッチを有するＴＭＶの形成を容易にすることができる。これは、０．３ｍｍ未満のピッチを有するＰＯＰ相互接続を含むことができる。
図８は、上述した操作と一致させてパッケージアセンブリを製造する方法８００のフロー図を概略的に示す。ＴＭＶの形成に関する特定の操作のみが示されているが、この方法は、図１〜図２に関して上述した追加の操作を含み、パッケージアセンブリの他の構造を形成することができる。
８０２では、方法８００は、成形材料の第１の面と第２の面との間にＰＯＰランドを形成するステップを含むことができる。このステップは、図４Ｃの４２０等のＴＭＶの下部を形成するステップを含むことができる。このステップは、（図６〜図７の予め製造したビア用バー６０８及び７０８等の）予め製造したビア用バーを少なくとも部分的に封止するステップを含むことができる。このステップは、成形材料の第１の面と第２の面との間の位置に導電性材料を提供するステップを含むことができる。その位置は、ダイの影によって規定される領域の外側の領域とすることができる。前述したように、任意の適切な技術を使用して、この操作を行うことができる。
８０４では、方法８００は、成形材料から材料を除去して、ＰＯＰランドの一部を露出させるステップを含むことができる。これは、図４Ｄ、図６Ｅ、及び図７Ｂに関して前述した操作を含むことができる。例えば、これは、図４Ｃのキャビティ４２８を形成するステップ、又は図６Ｅのキャビティ６３０を形成するステップを含むことができる。これは、図７Ｂに関して前述したように成形材料を均一に除去するステップも含むことができる。この操作は、前述したように、レーザー孔加工又は研削等を含む任意の適切な技術によって行うことができる。
８０６では、方法８００は、ＰＯＰランドの露出した部分に導電性材料を堆積させて、ＰＯＰ相互接続を形成するステップを含むことができる。これは、図４Ｅ、図６Ｆ〜図６Ｇ、及び図７Ｄに関して前述した操作を含むことができる。この操作は、任意の適切な技術によって行うことができる。上述したように操作８０６以外に、パッシベーション層又は貴金属層をＰＯＰランドの露出した部分に適用することも有用であり得る。これは、追加のＰＯＰパッケージの設置前に、格納用のパッケージアセンブリを安定化させることができる。こうして、ギャップは、追加のパッケージのＰＯＰ相互接続を後で収納するために、成形材料に残り得る。
本開示の実施形態は、所望するように構成するために任意の適切なハードウェア及び／又はソフトウェアを使用してシステムに実装することができる。図９は、いくつかの実施形態に従って、本明細書で説明したようなパッケージアセンブリ（例えば、図１、図４、図６、及び図７の１つ又は複数のパッケージアセンブリ１５０、４５０、６５０、又は７５０）を含むコンピューティング装置９００を概略的に示す。コンピューティング装置９００は、マザーボード９０２等の基板を収容するハウジングを含んでもよい。マザーボード９０２は、プロセッサ９０４と、少なくとも１つの通信チップ９０６とを含むが、これらに限定されるものではない複数のコンポーネントを含むことができる。プロセッサ９０４は、マザーボード９０２に物理的及び電気的に結合してもよい。いくつかの実装態様では、少なくとも１つの通信チップ９０６は、マザーボード９０２に物理的及び電気的に結合してもよい。さらなる実装態様では、通信チップ９０６は、プロセッサ９０４の一部であってもよい。
その用途に応じて、コンピューティング装置９００は、マザーボード９０２に物理的及び電気的に結合される又は結合されない他のコンポーネントを含んでもよい。これら他のコンポーネントとして、揮発性メモリ（例えば、DRAM）、不揮発性メモリ（例えば、ROM）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーン・ディスプレイ、タッチスクリーン・コントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（GPS）装置、コンパス、ガイガーカウンター、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、コンパクトディスク（CD）、デジタル多用途ディスク（DVD）等の）大容量記憶装置が挙げられるが、これらに限定されるものではない。
通信チップ９０６は、コンピューティング装置９００との間でデータ転送するための無線通信を可能にすることができる。「無線」という用語及びその派生語は、非固体媒体を介して変調された電磁放射の使用によってデータを通信するような回路、デバイス、システム、方法、技術、通信チャネル等を表すために使用される。この用語は、いくつかの実施形態ではそうではないかもしれないが、関連するデバイスが、任意のワイヤを含まないことを意味するものではない。通信チップ９０６は、多数の無線規格やプロトコルのいずれかを実装することができ、その規格等には、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５改訂版）、（あらゆる改正、更新、及び／又は改訂（例えば、先進のＬＴＥプロジェクト、ウルトラモバイルブロードバンド（UMB）プロジェクト（「３ＧＰＰ２」とも呼称される）等）を含むロングタームエボリューション（LTE）プロジェクトを含む電気電子技術者協会（ＩＥＥＥ）の規格を含むが、これらに限定されるものではない。ＩＥＥＥ８０２.１６互換性ＢＷＡネットワークは、一般的にＷｉＭＡＸ（Worldwide
Interoperability for Microwave Access規格の略）ネットワークと呼ばれており、このネットワークは、ＩＥＥＥ８０２．１６規格の適合性及び相互運用性テストに合格した製品についての認証マークである。通信チップ９０６は、移動通信用グローバルシステム（GSM（登録商標））、汎用パケット無線サービス（GPRS）、ユニバーサル・モバイル・テレコミュニケーション・システム（UMTS）、高速パケットアクセス（HSPA）、進化型HSPA（E-HSPA）、又はＬＴＥネットワークに従って動作することができる。通信チップ９０６は、ＧＳＭエボリューションの拡張データ（EDGE）、ＧＳＭ ＥＤＧＥ無線アクセスネットワーク（GERAN）、ユニバーサル地上無線アクセスネットワーク（UTRAN）、又は進化型ＵＴＲＡＮ（E-UTRAN）に従って動作することができる。通信チップ９０６は、符号分割多元接続（CDMA）、時分割多重アクセス（TDMA）、デジタルコードレス通信（DECT）、エボリューション・データ最適化（EV-DO）、これらの派生プロトコルだけでなく、３Ｇ、４Ｇ、５Ｇ、それ以降の規格として指定されている任意の他の無線プロトコルに従って動作することができる。通信チップ９０６は、他の実施形態では、他の無線プロトコルに従って動作することができる。
コンピューティング装置９００は、複数の通信チップ９０６を含んでもよい。例えば、第１の通信チップ９０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）等の短距離無線通信に専用のものとすることができ、第２の通信チップ９０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ及び他のプロトコル等の長距離無線通信に専用のものとすることができる。
コンピューティング装置９００のプロセッサ９０４は、本明細書で説明したようにパッケージアセンブリ（例えば、図１、図４、図６、図７の１つ又は複数のパッケージアセンブリ１５０、４５０、６５０又は７５０）内にパッケージ化してもよい。例えば、プロセッサ９０４は、ダイ１０２、３０２、４０２、６０２、又は７０２のいずれかに対応させることができる。いくつかの実施形態では、プロセッサ９０４は、インテル社製のＡｔｏｍ（登録商標）プロセッサ又はＱｕａｒｋ（登録商標）プロセッサを含むでもよい。パッケージアセンブリ（例えば、図１、図４、図６、及び図７の１つ又は複数のパッケージアセンブリ１５０、４５０、６５０又は７５０）及びマザーボード９０２は、ＢＧＡボール（例えば、図１の１１４）等のパッケージレベルの相互接続を用いて互いに結合することができる。用語「プロセッサ」は、レジスタ及び／又はメモリからの電子データを処理して、その電子データをレジスタ及び／又はメモリに記憶するよう他の電子データに変換するような任意のデバイス又はデバイスの一部を指すことができる。
通信チップ９０６は、本明細書で説明したようなＩＣアセンブリ（例えば、図１、図４、図６、及び図７の１つ又は複数のパッケージアセンブリ１５０、４５０、６５０又は７５０）内にパッケージ化されるダイ（例えば、図１、図３、図４、図６、又は図７のダイ１０２、３０２、４０２、６０２、又は７０２）も含んでもよい。さらなる実装態様では、コンピューティング装置９００内に収容される他のコンポーネント（例えば、メモリデバイス又は他の集積回路装置）は、本明細書で説明したようにパッケージアセンブリ（例えば、図１、図４、図６、及び図７の１つ又は複数のパッケージアセンブリ１５０、４５０、６５０、又は７５０）内にパッケージ化されるダイを含んでもよい。
様々な実装態様では、コンピューティング装置９００は、ラップトップ、ネットブック、ノートブック、Ｕｌｔｒａｂｏｏｋ（登録商標）、スマートフォン、タブレット、パーソナルデジタルアシスタント（PDA）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御装置、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダであってもよい。さらなる実装態様では、コンピューティング装置９００は、データを処理する他の任意の電子装置であってもよい。
実施例
いくつかの非限定的な実施例を、以下に示す。
実施例１は、パッケージアセンブリを製造する方法を含み、当該方法は：成形材料の第１の面と、第１の面の反対側に配置された成形材料の第２の面との間の領域にパッケージ・オン・パッケージ（POP）のランドを形成するステップと；成形材料の材料を除去して、成形材料の第１の面と第２の面との間の領域でＰＯＰランドの一部を露出させるステップと；ＰＯＰランドの露出した部分に導電性材料、パッシベーション層、又は貴金属のうちの少なくとも１つを堆積させるステップと；を含む。
実施例２は、実施例１の方法を含み：ここで、ＰＯＰランドを形成するステップは、成形材料の第１の面からレーザー孔加工を行ってキャビティを形成するステップと；キャビティを略充填するように導電性材料を堆積させるステップと；を含む。
実施例３は、実施例２の方法を含み：ここで、キャビティを略充填するように導電性材料を堆積させるステップは、導電性材料をダイの少なくとも１つの接点に堆積させるステップを含む。
実施例４は、実施例１の方法を含み：ここで、ＰＯＰランドを形成するステップは、成形材料に予め製造したビア用バーを少なくとも部分的に埋め込むステップを含む。
実施例５は、実施例４の方法を含み：ここで、予め製造したビア用バーは、複数のパッケージアセンブリに亘って延びており、及び当該方法は、第１のパッケージアセンブリを第２のパッケージアセンブリから分離するステップをさらに含む。
実施例６は、実施例４の方法を含み：ここで、予め製造したビア用バーは、成形材料の第１の面の近くある第１の面と、第１の側の反対側に配置された第２の面とを有しており、成形材料に少なくとも部分的に埋め込まれたダイが、成形材料の第１の面の近くにある第１の面と、該第１の面の反対側に配置された第２の面とを有しており；ここで、予め製造したビア用バーの第２の面と成形材料の第２の面との間の距離は、ダイの第２の面と成形材料の第２の面との間の距離以下であり；成形材料の材料を除去してＰＯＰランドの一部を露出させるステップは、成形材料の第２の面から材料を均一に除去して、ビア用バーの一部を露出させるステップを含む。
実施例７は、実施例１乃至５のいずれかの方法を含み：ここで、ＰＯＰランドの露出した部分に導電性材料、パッシベーション層、又は貴金属のうちの少なくとも１つを堆積させるステップは、導電性材料を複数の露出したＰＯＰランド上に堆積して、０．３ｍｍ未満のピッチを有する複数のＰＯＰ相互接続を形成するステップを含む。
実施例８は、実施例１乃至５のいずれかの方法を含み：ここで、成形材料の材料を除去するステップは、成形材料の第２の面からレーザー孔加工を行うステップを含む。
実施例９は、パッケージアセンブリであって、このパッケージアセンブリは：成形材料内に少なくとも部分的に埋め込まれたダイと；略垂直な側面、又は第１の部分及び第２の部分のうちの１つを有するモールド貫通ビア（TMV）と；を有しており、
第１の部分は、成形材料の第２の面から、成形材料の第２の面と第２の面の反対側に配置された成形材料の第１の面との間の位置に延びており、ＴＭＶの側面同士の間の間隔が、成形材料の第２の面から、成形材料の第１の面と第２の面との間の位置への方向に減少し、
第２の部分は、成形材料の第１の面と第２の面との間の位置から成形材料の第１の面に延びており、ＴＭＶの側面同士の間の関係が、第１の部分におけるＴＭＶの側面同士の間の関係とは異なる。
実施例１０は、実施例９のパッケージアセンブリを含み：ここで、第２の部分におけるＴＭＶの側面同士の間の間隔は、成形材料の第１の面と第２の面との間の位置から成形材料の第１の面への方向に増加する。
実施例１１は、実施例９のパッケージアセンブリを含み：ここで、第２の部分におけるＴＭＶの側面同士の間の間隔は、成形材料の第１の面と第２の面との間の位置から成形材料の第１の面への方向に略一定である。
実施例１２は、実施例９のパッケージアセンブリを含み：ここで、成形材料に少なくとも部分的に埋め込まれた少なくとも１つの予め製造したビア用バーをさらに含む。
実施例１３は、実施例１２のパッケージアセンブリを含み：ここで、少なくとも１つの予め製造したビア用バーは、略垂直な側面を有するＴＭＶの少なくとも一部を規定する。
実施例１４は、実施例９乃至１３のいずれかのパッケージアセンブリを含み：ここで、ＴＭＶは、０．３ｍｍ未満のピッチを有する複数のＴＭＶである。
実施例１５は、パッケージアセンブリを製造する方法を含み、当該方法は：成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを形成するステップと；導電性材料を堆積してキャビティを略充填することによりモールド貫通ビア（TMV）ストップを形成するステップと；成形材料の第２の面から材料を除去してＴＭＶストップを露出させるステップと；ＴＭＶストップ上に導電性材料、パッシベーション層、又は貴金属のうちの少なくとも１つを堆積させるステップと；を含む。
実施例１６は、実施例１５の方法を含み：成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを露出させるように少なくとも１つのキャビティを誘電体層に形成するステップと；ダイ接点を露出させるように少なくとも１つの追加キャビティを誘電体層に形成するステップと；をさらに含む。
実施例１７は、実施例１６の方法を含み：ここで、導電性材料を堆積してＴＭＶストップを形成するステップは、材料を堆積して少なくとも１つの追加キャビティを略充填することによりダイ相互接続を形成するステップをさらに含む。
実施例１８は、実施例１５乃至１７のいずれかの方法を含み：ここで、成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを形成するステップは、成形材料を適用する前にモールドキャリヤに隆起部を形成するステップを含む。
実施例１９は、実施例１５乃至１７のいずれかの方法を含み：ここで、成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを形成するステップは、成形材料の第１の面からレーザー孔加工を行ってキャビティを形成するステップを含む。
実施例２０は、実施例１５乃至１７のいずれかの方法を含み：ここで、成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを形成するステップは、隣接するキャビティが０．３ｍｍ未満のピッチを規定するように、ダイの影によって規定される領域の外側に複数のキャビティを形成するステップを含む。
実施例２１は、コンピューティング装置が含み、当該コンピューティング装置は：回路基板と；回路基板に結合されたパッケージアセンブリと；を有しており、パッケージアセンブリは、成形材料に少なくとも部分的に埋め込まれたダイと；略垂直な側面、又は第１の部分及び第２の部分のうちの１つを有するモールド貫通ビア（TMV）と；を有しており、
第１の部分は、成形材料の第２の面から、成形材料の第２の面と第２の面の反対側に配置された成形材料の第１の面との間の位置に延びており、ＴＭＶの側面同士の間の間隔が、成形材料の第２の面から成形材料の第１の面と第２の面との間の位置への方向に減少し、
第２の部分は、成形材料の第１の面と第２の面との間の位置から成形材料の第１の面に延びており、ＴＭＶの側面同士の間の関係が、第１の部分におけるＴＭＶの側面同士の間の関係とは異なる。
実施例２２は、実施例２１のコンピューティング装置を含み：ここで、第２の部分におけるＴＭＶの側面同士の間の間隔は、成形材料の第１の面と第２の面との間の位置から成形材料の第１の面への方向に増加する又は一定のままである。
実施例２３は、実施例２１のコンピューティング装置を含み：ここで、パッケージアセンブリは、第１のパッケージアセンブリであり、コンピューティング装置は、第１の面と第１の面の反対側に配置された第２の面とを有する第２のパッケージアセンブリをさらに有しており、第１の面は、第１の面に配置された１つ又は複数のパッケージレベルの相互接続を使用して第１のパッケージアセンブリに結合され、第２のパッケージアセンブリは、ＴＭＶによって回路基板に電気的に結合される。
実施例２４は、実施例２１乃至２３のいずれかのコンピューティング装置を含み：ここで、ＴＭＶは、０．３ｍｍ未満のピッチを有する複数のＴＭＶである。
実施例２５は、実施例２１乃至２３のいずれかのコンピューティング装置を含み：ここで、コンピューティング装置は、回路基板に結合されたアンテナ、ディスプレイ、タッチスクリーン・ディスプレイ、タッチスクリーン・コントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（GPS）装置、コンパス、ガイガーカウンター、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１つ又は複数を含むモバイルコンピューティング装置である。
様々な実施形態は、論理積「及び」（例えば、「及び」は、「及び／又は」となり得る）で表される実施形態の代替（又は）実施形態を含む実施形態を説明した任意の適切な組合せを含んでもよい。さらに、いくつかの実施形態では、実行されたときに上述した実施形態のいずれかの動作をもたらす、その上に格納された命令を有する製品（例えば、非一時的なコンピュータ可読媒体）の１つ又は複数の項目を含むことができる。さらに、いくつかの実施形態は、上述した実施形態の様々な操作を実施するための任意の適切な手段を有する装置又はシステムを含むことができる。
要約書に記載されていることを含む図示された実装態様の上記説明は、網羅的であることを意図しておらず、又は本開示の実施形態を開示された正確な形態に限定するものではない。特定の実装態様及び実施例が例示目的のために本明細書に記載されているが、種々の等価な変更が、当業者によって認識されるように、本開示の範囲内で可能である。
これらの変更は、上記の詳細な説明に照らして、本開示の実施形態に対して行うことができる。以下の特許請求の範囲で使用される用語は、本開示の様々な実施形態を明細書及び特許請求の範囲に開示された特定の実装態様に限定するように解釈すべきではない。むしろ、特許請求の範囲は、以下の特許請求の範囲によって完全に決定すべきであり、その請求項は、クレーム解釈の確立された原則に従って解釈すべきである。

Claims (23)

  1. パッケージアセンブリを製造する製造方法であって、当該製造方法は、
    成形材料の第１の面と、第１の面の反対側に配置された前記成形材料の第２の面との間の領域にパッケージ・オン・パッケージ（POP）ランドを形成するステップと、
    前記成形材料の材料を除去して、前記成形材料の第１の面と第２の面との間の領域で前記ＰＯＰランドの一部を露出させるステップと、
    前記ＰＯＰランドの露出した部分に導電性材料、パッシベーション層、及び貴金属のうちの少なくとも１つを堆積させるステップと、を含み
    前記ＰＯＰランドを形成するステップは、
    前記成形材料の第１の面からレーザー孔加工を行ってキャビティを形成するステップと、
    前記キャビティを略充填するように導電性材料を堆積させるステップと、を含む、
    製造方法。
  2. 前記キャビティを略充填するように前記導電性材料を堆積させるステップは、導電性材料をダイの少なくとも１つの接点に堆積させるステップを含む、
    請求項１に記載の製造方法。
  3. 前記ＰＯＰランドを形成するステップは、前記成形材料に予め製造したビア用バーを少なくとも部分的に埋め込むステップを含む、
    請求項１に記載の製造方法。
  4. 前記予め製造したビア用バーは、複数のパッケージアセンブリに亘って延びており、及び当該製造方法は、第１のパッケージアセンブリを第２のパッケージアセンブリから分離するステップをさらに含む、
    請求項３に記載の製造方法。
  5. 前記予め製造したビア用バーは、前記成形材料の第１の面の近くにある第１の面と、該第１の面の反対側に配置された第２の面とを有しており、前記成形材料に少なくとも部分的に埋め込まれたダイが、前記成形材料の第１の面の近くにある第１の面と、該第１の面の反対側に配置された第２の面とを有しており、
    前記予め製造したビア用バーの第２の面と前記成形材料の第２の面との間の距離は、前記ダイの第２の面と前記成形材料の第２の面との間の距離以下であり、
    前記成形材料の材料を除去して前記ＰＯＰランドの一部を露出させるステップは、前記成形材料の第２の面から材料を均一に除去して、前記ビア用バーの一部を露出させるステップを含む、
    請求項３に記載の製造方法。
  6. 前記ＰＯＰランドの露出した部分に導電性材料、パッシベーション層、及び貴金属のうちの少なくとも１つを堆積させるステップは、導電性材料を複数の露出したＰＯＰランド上に堆積して、０．３ミリメートル（ｍｍ）未満のピッチを有する複数のＰＯＰ相互接続を形成するステップを含む、
    請求項１乃至４のいずれか一項に記載の製造方法。
  7. 前記成形材料の材料を除去するステップは、前記成形材料の第２の面からレーザー孔加工を行うステップを含む、
    請求項１乃至４のいずれか一項に記載の製造方法。
  8. 請求項１に記載の製造方法により製造されたパッケージアセンブリであって、当該パッケージアセンブリは、
    成形材料に少なくとも部分的に埋め込まれたダイと、
    略垂直な側面、又は第１の部分及び第２の部分のうちの１つを有するモールド貫通ビア（TMV）と、備えており、
    第１の部分は、前記成形材料の第２の面から、前記成形材料の第２の面と該第２の面の反対側に配置された前記成形材料の第１の面との間の位置に延びており、前記ＴＭＶの側面同士の間の間隔が、前記成形材料の第２の面から、前記成形材料の第１の面と第２の面との間の位置への方向に減少し、及び
    第２の部分は、前記成形材料の第１の面と第２の面との間の位置から前記成形材料の第１の面に延びており、前記ＴＭＶの側面同士の間の関係が、第１の部分における前記ＴＭＶの側面同士の間の関係とは異なる、
    パッケージアセンブリ。
  9. 第２の部分における前記ＴＭＶの側面同士の間の間隔は、前記成形材料の第１の面と第２の面との間の位置から前記成形材料の第１の面への方向に増加する、
    請求項８に記載のパッケージアセンブリ。
  10. 第２の部分における前記ＴＭＶの側面同士の間の間隔は、前記成形材料の第１の面と第２の面との間の位置から前記成形材料の第１の面への方向に略一定である、
    請求項８に記載のパッケージアセンブリ。
  11. 前記成形材料に少なくとも部分的に埋め込まれた少なくとも１つの予め製造したビア用バーをさらに含む、
    請求項８に記載のパッケージアセンブリ。
  12. 前記少なくとも１つの予め製造したビア用バーは、略垂直な側面を有する前記ＴＭＶの少なくとも一部を規定する、
    請求項１１に記載のパッケージアセンブリ。
  13. 前記ＴＭＶは、０．３ｍｍ未満のピッチを有する複数のＴＭＶである、
    請求項８乃至１２のいずれか一項に記載のパッケージアセンブリ。
  14. パッケージアセンブリを製造する製造方法であって、当該製造方法は、
    成形材料の第１の面においてダイの影によって規定される領域の外側にキャビティを形成するステップと、
    導電性材料を堆積して前記キャビティを略充填することによりモールド貫通ビア（TMV）ストップを形成するステップと、
    前記成形材料の第２の面から材料を除去して、前記ＴＭＶストップを露出させるステップと、
    前記ＴＭＶストップ上に導電性材料、パッシベーション層、及び貴金属のうちの少なくとも１つを堆積させるステップと、を含み、
    前記成形材料の第１の面において前記ダイの影によって規定される領域の外側に前記キャビティを形成するステップは、前記成形材料の第１の面からレーザー孔加工を行って前記キャビティを形成するステップを含む、
    製造方法。
  15. 前記成形材料の第１の面においてダイの影によって規定される領域の外側に前記キャビティを露出させるように少なくとも１つのキャビティを誘電体層に形成するステップと、
    ダイ接点を露出させるように少なくとも１つの追加キャビティを前記誘電体層に形成するステップと、をさらに含む、
    請求項１４に記載の製造方法。
  16. 前記導電性材料を堆積して前記ＴＭＶストップを形成するステップは、材料を堆積して前記少なくとも１つの追加キャビティを略充填することによりダイ相互接続を形成するステップをさらに含む、
    請求項１５に記載の製造方法。
  17. 前記成形材料の第１の面において前記ダイの影によって規定される領域の外側に前記キャビティを形成するステップは、前記成形材料を適用する前にモールドキャリヤに隆起部を形成するステップを含む、
    請求項１４乃至１６のいずれか一項に記載の製造方法。
  18. 前記成形材料の第１の面において前記ダイの影によって規定される領域の外側に前記キャビティを形成するステップは、隣接するキャビティが０．３ｍｍ未満のピッチを規定するように、前記ダイの影によって規定される領域の外側に複数のキャビティを形成するステップを含む、
    請求項１４乃至１６のいずれか一項に記載の製造方法。
  19. コンピューティング装置であって、当該コンピューティング装置は、
    回路基板と、
    該回路基板に結合された請求項１に記載の製造方法により製造されたパッケージアセンブリと、を有しており、
    該パッケージアセンブリは、
    成形材料に少なくとも部分的に埋め込まれたダイと、
    略垂直な側面、又は第１の部分及び第２の部分のうちの１つを有するモールド貫通ビア（TMV）と、を有しており、
    第１の部分は、前記成形材料の第２の面から、前記成形材料の第２の面と該第２の面の反対側に配置された前記成形材料の第１の面との間の位置に延びており、前記ＴＭＶの側面同士の間の間隔が、前記成形材料の第２の面から、前記成形材料の第１の面と第２の面との間の位置への方向に減少し、
    第２の部分は、前記成形材料の第１の面と第２の面との間の位置から前記成形材料の第１の面に延びており、前記ＴＭＶの側面同士の間の関係が、第１の部分における前記ＴＭＶの側面同士の間の関係とは異なる、
    コンピューティング装置。
  20. 第２の部分における前記ＴＭＶの側面同士の間の間隔は、前記成形材料の第１の面と第２の面との間の位置から前記成形材料の第１の面への方向に増加する又は一定のままである、
    請求項１９に記載のコンピューティング装置。
  21. 前記パッケージアセンブリは、第１のパッケージアセンブリであり、当該コンピューティング装置は、第１の面と該第１の面の反対側に配置された第２の面とを有する第２のパッケージアセンブリをさらに有しており、第１の面は、該第１の面に配置された１つ又は複数のパッケージレベルの相互接続を使用して第１のパッケージアセンブリに結合され、
    第２のパッケージアセンブリは、前記ＴＭＶによって前記回路基板に電気的に結合される、
    請求項１９に記載のコンピューティング装置。
  22. 前記ＴＭＶは、０．３ｍｍ未満のピッチを有する複数のＴＭＶである、
    請求項１９乃至２１のいずれか一項に記載のコンピューティング装置。
  23. 前記コンピューティング装置は、前記回路基板に結合されたアンテナ、ディスプレイ、タッチスクリーン・ディスプレイ、タッチスクリーン・コントローラ、バッテリ、音声コーデック、ビデオコーデック、電力増幅器、全地球測位システム（GPS）装置、コンパス、ガイガーカウンター、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１つ又は複数を含むモバイルコンピューティング装置である、
    請求項１９乃至２１のいずれか一項に記載のコンピューティング装置。
JP2016532524A 2013-12-23 2013-12-23 パッケージ構造上のパッケージ及びこれを製造するための方法 Active JP6273362B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/077601 WO2015099684A1 (en) 2013-12-23 2013-12-23 Package on package architecture and method for making

Publications (2)

Publication Number Publication Date
JP2017500734A JP2017500734A (ja) 2017-01-05
JP6273362B2 true JP6273362B2 (ja) 2018-01-31

Family

ID=53479356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016532524A Active JP6273362B2 (ja) 2013-12-23 2013-12-23 パッケージ構造上のパッケージ及びこれを製造するための方法

Country Status (6)

Country Link
US (1) US10170409B2 (ja)
EP (1) EP3087599A4 (ja)
JP (1) JP6273362B2 (ja)
KR (1) KR101938949B1 (ja)
CN (1) CN105765711A (ja)
WO (1) WO2015099684A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7063713B2 (ja) 2017-12-27 2022-05-09 株式会社アルファ モーション検知装置及びハンドル装置

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2567692B1 (en) 2008-02-27 2016-04-06 Biomet Biologics, LLC Use of a device for obtaining interleukin-1 receptor antagonist rich solutions
US20140271589A1 (en) 2013-03-15 2014-09-18 Biomet Biologics, Llc Treatment of collagen defects using protein solutions
US10208095B2 (en) 2013-03-15 2019-02-19 Biomet Manufacturing, Llc Methods for making cytokine compositions from tissues using non-centrifugal methods
US9895418B2 (en) 2013-03-15 2018-02-20 Biomet Biologics, Llc Treatment of peripheral vascular disease using protein solutions
US9758806B2 (en) 2013-03-15 2017-09-12 Biomet Biologics, Llc Acellular compositions for treating inflammatory disorders
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
SG10201501021PA (en) * 2015-02-10 2016-09-29 Delta Electronics Int L Singapore Pte Ltd Package structure
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US20170178990A1 (en) 2015-12-17 2017-06-22 Intel Corporation Through-mold structures
KR102582421B1 (ko) * 2016-01-29 2023-09-25 삼성전자주식회사 인쇄회로기판 및 이를 구비한 전자소자 패키지
DE102016107031B4 (de) * 2016-04-15 2019-06-13 Infineon Technologies Ag Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung
CN109075151B (zh) 2016-04-26 2023-06-27 亚德诺半导体国际无限责任公司 用于组件封装电路的机械配合、和电及热传导的引线框架
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101982040B1 (ko) 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102616664B1 (ko) * 2016-07-21 2023-12-22 삼성전자주식회사 솔리드 스테이트 드라이브 패키지
US20180114786A1 (en) 2016-10-21 2018-04-26 Powertech Technology Inc. Method of forming package-on-package structure
US10784220B2 (en) 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10685924B2 (en) * 2017-08-24 2020-06-16 Qualcomm Incorporated Antenna-on-package arrangements
US11482491B2 (en) * 2017-11-08 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure with porous conductive structure and manufacturing method thereof
SE1751447A1 (en) 2017-11-24 2019-05-25 Fingerprint Cards Ab Cost-efficient fingerprint sensor component and manufacturing method
US20190164948A1 (en) 2017-11-27 2019-05-30 Powertech Technology Inc. Package structure and manufacturing method thereof
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
EP4235194A3 (en) * 2019-03-22 2023-09-13 Melexis Technologies SA Current sensor
WO2021050453A1 (en) * 2019-09-12 2021-03-18 Ormet Circuits, Inc. Lithographically defined electrical interconnects from conductive pastes
CN111312690A (zh) * 2020-02-14 2020-06-19 华为技术有限公司 系统级封装及其制备方法
US11715699B2 (en) 2020-03-17 2023-08-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
TW202201673A (zh) * 2020-03-17 2022-01-01 新加坡商安靠科技新加坡控股私人有限公司 半導體裝置和製造半導體裝置的方法
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
CN114420681B (zh) * 2022-01-26 2024-05-07 西安电子科技大学 一种晶圆级可重构Chiplet集成结构
CN114420578B (zh) * 2022-01-26 2024-07-26 西安电子科技大学 一种晶圆级可重构Chiplet集成结构的制备方法
US20230238376A1 (en) * 2022-01-26 2023-07-27 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method Using Tape Attachment

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5790384A (en) 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
JP2002009096A (ja) * 2000-06-20 2002-01-11 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
DE102004041889B4 (de) 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
DE102005043557B4 (de) * 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
JP4422094B2 (ja) * 2005-12-12 2010-02-24 三菱電機株式会社 半導体装置
JP4723406B2 (ja) * 2006-03-30 2011-07-13 富士通セミコンダクター株式会社 樹脂封止装置、半導体装置の製造方法、および樹脂封止方法
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
US20100200890A1 (en) * 2007-04-24 2010-08-12 Takeo Tomiyama Curable resin composition, led package, and method for production of the led package, and optical semiconductor
KR100865125B1 (ko) * 2007-06-12 2008-10-24 삼성전기주식회사 반도체 패키지 및 그 제조방법
JP5215605B2 (ja) * 2007-07-17 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
KR20090022433A (ko) * 2007-08-30 2009-03-04 삼성전자주식회사 반도체 패키지
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
TW200950014A (en) * 2008-05-23 2009-12-01 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
JP5339800B2 (ja) * 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
US8704350B2 (en) * 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9293401B2 (en) * 2008-12-12 2016-03-22 Stats Chippac, Ltd. Semiconductor device and method for forming a low profile embedded wafer level ball grid array molded laser package (EWLP-MLP)
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP2011014728A (ja) * 2009-07-02 2011-01-20 Casio Computer Co Ltd 半導体装置及び半導体装置の製造方法
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
US8183696B2 (en) * 2010-03-31 2012-05-22 Infineon Technologies Ag Packaged semiconductor device with encapsulant embedding semiconductor chip that includes contact pads
US8624374B2 (en) * 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
JP5253455B2 (ja) * 2010-06-01 2013-07-31 三菱電機株式会社 パワー半導体装置
US20120001339A1 (en) * 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8482111B2 (en) * 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
JP5682280B2 (ja) * 2010-12-13 2015-03-11 住友ベークライト株式会社 半導体素子封止体の製造方法および半導体パッケージの製造方法
EP2677539B1 (en) * 2011-02-15 2017-07-05 Panasonic Intellectual Property Management Co., Ltd. Process for manufacture of a semiconductor device
US8273604B2 (en) * 2011-02-22 2012-09-25 STAT ChipPAC, Ltd. Semiconductor device and method of forming WLCSP structure using protruded MLP
GB2489100A (en) * 2011-03-16 2012-09-19 Validity Sensors Inc Wafer-level packaging for a fingerprint sensor
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
TWI462194B (zh) * 2011-08-25 2014-11-21 Chipmos Technologies Inc 半導體封裝結構及其製作方法
JP2012015546A (ja) * 2011-10-03 2012-01-19 Casio Comput Co Ltd 半導体装置及び半導体装置の製造方法
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8658464B2 (en) * 2011-11-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mold chase design for package-on-package applications
US8796139B2 (en) 2011-12-29 2014-08-05 Stmicroelectronics Pte Ltd Embedded wafer level ball grid array bar systems and methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7063713B2 (ja) 2017-12-27 2022-05-09 株式会社アルファ モーション検知装置及びハンドル装置

Also Published As

Publication number Publication date
EP3087599A4 (en) 2017-12-13
US10170409B2 (en) 2019-01-01
JP2017500734A (ja) 2017-01-05
KR20160074624A (ko) 2016-06-28
US20160284642A1 (en) 2016-09-29
KR101938949B1 (ko) 2019-01-15
EP3087599A1 (en) 2016-11-02
WO2015099684A1 (en) 2015-07-02
CN105765711A (zh) 2016-07-13

Similar Documents

Publication Publication Date Title
JP6273362B2 (ja) パッケージ構造上のパッケージ及びこれを製造するための方法
US12132002B2 (en) Bridge interconnection with layered interconnect structures
JP6705096B2 (ja) バンプレスビルドアップ層（ｂｂｕｌ）用のバンプレスダイ−パッケージインターフェースを備えるパッケージアセンブリ、コンピューティングデバイス、及びパッケージアセンブリの製造方法
US11742275B2 (en) Ground via clustering for crosstalk mitigation
TWI673843B (zh) 具有後端被動元件的積體電路晶粒及相關方法
US9119313B2 (en) Package substrate with high density interconnect design to capture conductive features on embedded die
TWI727947B (zh) 用於堆疊式封裝之帶有凹入式傳導接點的積體電路結構
JP2016535462A (ja) ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
TW201705401A (zh) 多層封裝技術
US9230900B1 (en) Ground via clustering for crosstalk mitigation

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171107

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180105

R150 Certificate of patent or registration of utility model

Ref document number: 6273362

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250