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JP6260605B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１に、ダイオードが開示されている。半導体基板の上面には、トレンチが形成されている。トレンチの内面は、絶縁層によって覆われている。トレンチ内に、電極が配置されている。各トレンチは、ｐ型のアノード層（ボディ層）を貫通してｎ型のドリフト層に達している。このダイオードでは、アノード層が、ｎ型のバリア層によって上下に分離されている。下側のアノード層の下側に、ドリフト層が配置されている。ドリフト層の下側には、ｎ型のカソード層が配置されている。
このダイオードに順電圧を印加すると、上側アノード層から、バリア層、下側アノード層、ドリフト層を介してカソード層へホールが流れる。また、ホールと逆向きに電子が流れる。ダイオードに順電圧を印加したときには、バリア層と下側のアノード層の界面のｐｎ接合が、ホールに対する障壁となる。このため、ホールが、上側のアノード層から、バリア層と下側アノード層を介して、ドリフト層に流入することが抑制される。その後、ダイオードへの印加電圧を順電圧から逆電圧に切り換えると、ドリフト層内に存在するホールが、下側アノード層、バリア層及び上側アノード層を介してアノード電極へ排出される。これによって、ダイオードに逆電流（いわゆる、逆回復電流）が流れる。逆回復電流が流れることで、ダイオードに損失（いわゆる、逆回復損失）が発生する。しかしながら、順電圧印加時にドリフト層へのホールの流入が抑制されているので、逆電圧印加時にドリフト層からアノード電極へ排出されるホールは少ない。このため、このダイオードでは、逆回復損失が抑制される。
特開２０１５−１４１９３５号公報
ダイオードに逆電圧が印加されると、ドリフト層内に空乏層が広がり、ドリフト層内に電界が発生する。特許文献１のようにトレンチを有するダイオードにおいては、トレンチの長手方向の端部周辺で、電界が集中し易い。このような電界集中を抑制するために、トレンチの長手方向の端部を包含するようにｐ型層（以下、端部ｐ型層という）が設けられる場合がある。しかしながら、特許文献１のようにｎ型のバリア層によって上側アノード層と下側アノード層が分離されている場合には、端部ｐ型層を設けると、端部ｐ型層によって上側アノード層と下側アノード層が接続される。すると、ダイオードに順電圧が印加されたときに、下側アノード層が上側アノード層と略同電位となり、下側アノード層からドリフト層にホールが流入する。このため、上述した逆回復損失の抑制効果が小さくなるという問題がある。したがって、本明細書では、バリア層と端部ｐ型層の両方を有するダイオードにおいて、効果的に逆回復損失を抑制する技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、第１絶縁層と、トレンチ電極と、第２絶縁層と、上部電極と、下部電極を備えている。前記半導体基板は、その上面に、複数の第１トレンチと、前記各第１トレンチと繋がっている第２トレンチを有している。前記第１絶縁層は、前記各第１トレンチの内面を覆っている。前記トレンチ電極は、前記第１トレンチ内に配置されており、前記第１絶縁層によって前記半導体基板から絶縁されている。前記第２絶縁層は、前記第２トレンチの内面を覆っている。前記上部電極は、前記上面に配置されている。前記下部電極は、前記半導体基板の下面に配置されている。前記半導体基板が、端部ｐ型層、第１ｐ型層、バリア層、第２ｐ型層、ドリフト層及びカソード層を有している。端部ｐ型層は、前記上面から前記複数の第１トレンチの下端よりも深い位置まで伸びており、前記各第１トレンチの長手方向の端部を包含している。前記第１ｐ型層は、前記第２トレンチを挟んで前記端部ｐ型層の反対側に配置されており、隣接する前記第１トレンチの間に挟まれたトレンチ間領域に配置されており、前記上部電極に接している。前記バリア層は、前記トレンチ間領域に配置されており、前記第１ｐ型層の下側に配置されているｎ型層である。前記第２ｐ型層は、前記トレンチ間領域に配置されており、前記バリア層の下側に配置されており、前記バリア層によって前記第１ｐ型層から分離されている。前記ドリフト層は、前記第２ｐ型層の下側に配置されているｎ型層である。前記カソード層は、前記ドリフト層の下側に配置されており、前記下部電極に接しており、前記ドリフト層よりも高いｎ型不純物濃度を有するｎ型層である。前記第２トレンチによって、前記端部ｐ型層が、前記第１ｐ型層及び前記第２ｐ型層から分離されている。
この半導体装置では、第１ｐ型層が上側アノード層として機能し、第２ｐ型層が下側アノード層として機能する。また、上部電極がアノード電極として機能し、下部電極がカソード電極として機能する。つまり、上部電極、上側アノード層、バリア層、下側アノード層、ドリフト層、カソード層及び下部電極によって、ダイオード（アノード層がバリア層によって上下に分離されたダイオード）が構成されている。
この半導体装置では、第１トレンチの長手方向の端部が、端部ｐ型層によって包含されている。このため、ダイオードに逆電圧が印加されたときに、第１トレンチの長手方向の端部周辺における電界集中が抑制される。また、この半導体装置では、第２トレンチによって、端部ｐ型層が、第１ｐ型層及び第２ｐ型層から分離されている。すなわち、第２ｐ型層が第１ｐ型層から分離されている。このため、ダイオードに順電圧が印加されたときに、第２ｐ型層の電位が第１ｐ型層の電位よりも低くなり、第２ｐ型層からドリフト層へのホールの流入が抑制される。このため、順電圧印加時に、ドリフト層内に存在するホールが少ない。したがって、ダイオードの印加電圧が順電圧から逆電圧に切り換わるときに、効果的に逆回復損失が抑制される。
半導体装置１０の平面図。 図１のＩＩ−ＩＩ線における縦断面図。 図１のＩＩＩ−ＩＩＩ線における縦断面図。 図１のＩＶ−ＩＶ線における縦断面図。 第１変形例の半導体装置の図３に対応する縦断面図。 第２変形例の半導体装置の図１に対応する平面図。 第３変形例の半導体装置の図１に対応する平面図。 第４変形例の半導体装置の図１に対応する平面図。 第５変形例の半導体装置の図１に対応する平面図。 第６変形例の半導体装置の図１に対応する平面図。 第７変形例の半導体装置の図３に対応する縦断面図。
図１〜４は、実施例の半導体装置１０を示している。半導体装置１０は、半導体基板１２と、半導体基板１２の上面１２ａ及び下面１２ｂに配置されている電極、絶縁膜等を有している。なお、図１では、図の見易さのため、半導体基板１２上の電極及び絶縁層の図示を省略している。また、図１では、図の見易さのため、第１トレンチ４１及び第２トレンチ４２をハッチングにより示している。また、以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２の上面１２ａに平行であるとともにｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
図２〜４に示すように、半導体基板１２の上面１２ａには、上部電極６０とゲート配線６２が配置されている。ゲート配線６２は、上部電極６０から分離されている。半導体基板１２の下面１２ｂには、下部電極６４が配置されている。
半導体基板１２は、シリコンにより構成されている。図１に示すように、半導体基板１２の上面１２ａには、複数の第１トレンチ４１と、第２トレンチ４２が形成されている。半導体基板１２の上面１２ａを平面視したときに、各第１トレンチ４１はｘ方向に直線状に延びており、第２トレンチ４２はｙ方向に直線状に延びている。複数の第１トレンチ４１は、上面１２ａにおいて互いに平行に伸びている。第２トレンチ４２は、上面１２ａを平面視したときに、各第１トレンチ４１と交差している。つまり、第２トレンチ４２は、各第１トレンチ４１と繋がっている。図２〜４に示すように、第１トレンチ４１及び第２トレンチ４２は、略同じ深さを有している。図４に示すように、各第１トレンチ４１は、上部電極６０の下部からゲート配線６２の下部まで伸びている。各第１トレンチ４１のｘ方向の端部４１ａは、ゲート配線６２の下部に配置されている。
図２〜４に示すように、各第１トレンチ４１の内面は、絶縁層４３によって覆われている。各第１トレンチ４１内に、トレンチ電極４４が配置されている。第２トレンチ４２の内面は、絶縁層４５によって覆われている。絶縁層４５は、第１トレンチ４１と第２トレンチ４２の接続部において、絶縁層４３と繋がっている。第２トレンチ４２内に、トレンチ電極４６が配置されている。トレンチ電極４６は、第１トレンチ４１と第２トレンチ４２の接続部において、トレンチ電極４４と繋がっている。トレンチ電極４４、４６は、絶縁層４３、４５によって半導体基板１２から絶縁されている。トレンチ電極４４、４６の上面は、層間絶縁膜４８によって覆われている。トレンチ電極４４、４６は、層間絶縁膜４８によって上部電極６０から絶縁されている。また、半導体基板１２とゲート配線６２の間にも、層間絶縁膜４８が配置されている。ゲート配線６２は、層間絶縁膜４８によって半導体基板１２から絶縁されている。図１、４に示すように、第１トレンチ４１の端部４１ａ上の層間絶縁膜４８にコンタクトホール４８ａが形成されている。トレンチ電極４４は、コンタクトホール４８ａを介してゲート配線６２に接続されている。
図１に示すように半導体基板１２の上面１２ａを平面視したときに、第２トレンチ４２よりも第１トレンチ４１の端部４１ａ側の領域は、半導体装置１０の通電時に電流があまり流れない周辺領域１４である。また、半導体基板１２の上面１２ａを平面視したときに、第２トレンチ４２を挟んで周辺領域１４とは反対側の領域は、半導体装置１０の通電時に主電流が流れる素子領域１５である。素子領域１５は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)が形成されているＩＧＢＴ領域１６と、ダイオードが形成されているダイオード領域１８を備えている。すなわち、半導体装置１０は、ＲＣ−ＩＧＢＴ(Reverse Conducting-IGBT)である。
図１、２に示すように、ＩＧＢＴ領域１６内に複数の第１トレンチ４１が配置されており、ダイオード領域１８内にも複数の第１トレンチ４１が配置されている。以下では、２つの第１トレンチ４１の間に挟まれている領域（すなわち、半導体層）を、トレンチ間領域７０という。ＩＧＢＴ領域１６内に複数のトレンチ間領域７０が配置されており、ダイオード領域１８内にも複数のトレンチ間領域７０が配置されている。
図２に示すように、半導体基板１２は、素子領域１５内に、エミッタ層２０、上部ボディ層２２、バリア層２４、下部ボディ層２６、ドリフト層２８、第１コレクタ層３１及びカソード層３０を有している。
エミッタ層２０は、ＩＧＢＴ領域１６内に配置されており、ダイオード領域１８内には配置されていない。エミッタ層２０は、トレンチ間領域７０内に配置されている。言い換えると、エミッタ層２０を備えるトレンチ間領域７０が存在している範囲がＩＧＢＴ領域１６であり、エミッタ層２０を備えないトレンチ間領域７０が存在している範囲がダイオード領域１８である。エミッタ層２０は、ｎ型層である。エミッタ層２０は、半導体基板１２の上面１２ａに露出する範囲に配置されている。エミッタ層２０は、上部電極６０に対してオーミック接触している。エミッタ層２０は、絶縁層４３に接している。図１に示すうように、エミッタ層２０は、第１トレンチ４１に沿ってｘ方向に長く伸びている。
図２に示すように、上部ボディ層２２は、ＩＧＢＴ領域１６とダイオード領域１８に跨って分布している。上部ボディ層２２は、ｐ型層である。上部ボディ層２２は、高濃度層２２ａと低濃度層２２ｂを有している。高濃度層２２ａのｐ型不純物濃度は、低濃度層２２ｂのｐ型不純物濃度よりも高い。高濃度層２２ａは、半導体基板１２の上面１２ａに露出する範囲に配置されている。ダイオード領域１８内では、高濃度層２２ａが、トレンチ間領域７０内の上面１２ａ全域で上部電極６０に接している。ＩＧＢＴ領域１６内では、２つのエミッタ層２０に挟まれた範囲で、高濃度層２２ａが上部電極６０に接している。高濃度層２２ａは、上部電極６０に対してオーミック接触している。低濃度層２２ｂは、高濃度層２２ａの下側に配置されている。ダイオード領域１８内では、低濃度層２２ｂが高濃度層２２ａに対して下側から接している。ＩＧＢＴ領域１６内では、低濃度層２２ｂが、エミッタ層２０と高濃度層２２ａに対して下側から接している。低濃度層２２ｂは、ＩＧＢＴ領域１６内及びダイオード領域１８内で、絶縁層４３に接している。
バリア層２４は、ＩＧＢＴ領域１６とダイオード領域１８に跨って分布している。バリア層２４は、ｎ型層である。バリア層２４は、ＩＧＢＴ領域１６内及びダイオード領域１８内で、低濃度層２２ｂに対して下側から接している。バリア層２４は、ＩＧＢＴ領域１６内及びダイオード領域１８内で、絶縁層４３に接している。バリア層２４は、上部ボディ層２２によってエミッタ層２０から分離されている。
下部ボディ層２６は、ＩＧＢＴ領域１６とダイオード領域１８に跨って分布している。下部ボディ層２６は、ｐ型層である。下部ボディ層２６は、ＩＧＢＴ領域１６内及びダイオード領域１８内で、バリア層２４に対して下側から接している。下部ボディ層２６は、ＩＧＢＴ領域１６内及びダイオード領域１８内で、絶縁層４３に接している。下部ボディ層２６は、バリア層２４によって上部ボディ層２２から分離されている。
ドリフト層２８は、ＩＧＢＴ領域１６とダイオード領域１８に跨って分布している。ドリフト層２８は、ｎ型層である。ドリフト層２８のｎ型不純物濃度は、エミッタ層２０のｎ型不純物濃度、低濃度層２２ｂのｐ型不純物濃度、バリア層２４のｎ型不純物濃度及び下部ボディ層２６のｐ型不純物濃度のいずれよりも低い。ドリフト層２８は、下部ボディ層２６に対して下側から接している。ドリフト層２８は、下部ボディ層２６によってバリア層２４から分離されている。ドリフト層２８は、第１トレンチ４１の下端及び第２トレンチ４２の下端よりも下側まで分布している。
以上に説明したように、上部ボディ層２２、バリア層２４及び下部ボディ層２６は、ＩＧＢＴ領域１６とダイオード領域１８のそれぞれにおいて、トレンチ間領域７０内に配置されている。言い換えると、各第１トレンチ４１が、上部ボディ層２２、バリア層２４及び下部ボディ層２６を貫通しており、ドリフト層２８まで達している。ＩＧＢＴ領域１６内のトレンチ電極４４は、絶縁層４３を介して、エミッタ層２０、上部ボディ層２２、バリア層２４、下部ボディ層２６及びドリフト層２８に対向している。ＩＧＢＴ領域１６内のトレンチ電極４４は、ＩＧＢＴをスイッチングさせるためのゲート電極として機能する。
第１コレクタ層３１は、ＩＧＢＴ領域１６内において、ドリフト層２８に対して下側から接している。第１コレクタ層３１は、ＩＧＢＴ領域１６内の下面１２ｂに露出する範囲に配置されている。第１コレクタ層３１は、ｐ型層である。第１コレクタ層３１は、下部電極６４に対してオーミック接触している。
カソード層３０は、ダイオード領域１８内において、ドリフト層２８に対して下側から接している。カソード層３０は、ダイオード領域１８内の下面１２ｂに露出する範囲に配置されている。カソード層３０は、ｎ型層である。カソード層３０は、下部電極６４に対してオーミック接触している。カソード層３０のｎ型不純物濃度は、ドリフト層２８のｎ型不純物濃度よりも高い。
図３に示すように、周辺領域１４内の第２トレンチ４２の近傍にも、上部ボディ層２２、バリア層２４及び下部ボディ層２６が配置されている。また、図３、４に示すように、ドリフト層２８は、素子領域１５（すなわち、ＩＧＢＴ領域１６とダイオード領域１８）から周辺領域１４まで伸びている。また、半導体基板１２は、周辺領域１４内に、端部ｐ型層３２と第２コレクタ層３４を有している。
端部ｐ型層３２のｐ型不純物濃度は、ドリフト層２８のｎ型不純物濃度よりも高い。また、端部ｐ型層３２のｐ型不純物濃度は、低濃度層２２ｂのｐ型不純物濃度及び下部ボディ層２６のｐ型不純物濃度のいずれよりも高い。端部ｐ型層３２は、半導体基板１２の上面１２ａから、第１トレンチ４１及び第２トレンチ４２の下端よりも深い位置まで伸びている。図４に示すように、端部ｐ型層３２は、第１トレンチ４１のｘ方向の端部４１ａを包含するように配置されている。端部ｐ型層３２は、端部４１ａにおいて、第１トレンチ４１の側面のｚ方向における全域と接している。また、端部ｐ型層３２は、端部４１ａにおいて、第１トレンチ４１の底面と接している。端部ｐ型層３２の下側には、ドリフト層２８が配置されている。ドリフト層２８は、端部ｐ型層３２に対して下側から接している。
図３、４に示すように、第２コレクタ層３４は、周辺領域１４内において、ドリフト層２８に対して下側から接している。第２コレクタ層３４は、周辺領域１４内の下面１２ｂに露出する範囲に配置されている。第２コレクタ層３４は、ｐ型層である。第２コレクタ層３４は、下部電極６４に対してオーミック接触している。第２コレクタ層３４は、カソード層３０に隣接している。カソード層３０と第２コレクタ層３４の界面３３は、第２トレンチ４２の下部に配置されている。
図３に示すように、端部ｐ型層３２は、第２トレンチ４２によって、素子領域１５（すなわち、ＩＧＢＴ領域１６及びダイオード領域１８）内の上部ボディ層２２及び下部ボディ層２６から分離されている。これによって、素子領域１５内の上部ボディ層２２と下部ボディ層２６が互いから分離されている。つまり、第２トレンチ４２が存在しない場合には、素子領域１５内の上部ボディ層２２と下部ボディ層２６が端部ｐ型層３２を介して互いに接続される。これに対し、第２トレンチ４２が存在すると、素子領域１５内の上部ボディ層２２と下部ボディ層２６が端部ｐ型層３２から分離されることで、素子領域１５内の上部ボディ層２２と下部ボディ層２６が互いから分離される。また、図示していないが、各第１トレンチ４１の端部４１ａとは反対側の端部も、図１、３及び４と同じ構造を有している。つまり、上側から平面視したときに、各トレンチ間領域７０は、第１トレンチ４１と第２トレンチ４２によって囲まれている。このため、各トレンチ間領域７０において、上部ボディ層２２が下部ボディ層２６から完全に分離されている。
次に、半導体装置１０の動作について説明する。最初に、ＩＧＢＴの動作について説明する。半導体装置１０がＩＧＢＴとして動作する場合には、下部電極６４に上部電極６０よりも高い電位が印加される。また、各トレンチ電極４４の電位は、ゲート配線６２によって制御される。各トレンチ電極４４に閾値以上の電位が印加されると、ＩＧＢＴ領域１６内の上部ボディ層２２と下部ボディ層２６に、チャネルが形成される。チャネルは、絶縁層４３に隣接する範囲に形成される。チャネルが形成されると、上部電極６０から、エミッタ層２０、上部ボディ層２２のチャネル、バリア層２４、下部ボディ層２６のチャネル、ドリフト層２８及び第１コレクタ層３１を介して、下部電極６４へ電子が流れる。また、同時に、下部電極６４から、第１コレクタ層３１、ドリフト層２８、下部ボディ層２６、バリア層２４、低濃度層２２ｂ及び高濃度層２２ａを介して、上部電極６０へホールが流れる。このとき、バリア層２４と低濃度層２２ｂの界面のｐｎ接合がホールの流れを妨げるので、ホールが上部電極６０へ流れることが抑制される。その結果、ドリフト層２８においてホールの濃度が高くなり、ドリフト層２８の抵抗が低くなる。このため、半導体装置１０では、ＩＧＢＴがオンしているときに生じる損失が小さい。
トレンチ電極４４の電位を閾値未満に低下させると、チャネルが消失し、ＩＧＢＴがオフする。ＩＧＢＴがオフすると、下部ボディ層２６とドリフト層２８の界面のｐｎ接合からドリフト層２８内に空乏層が伸びる。ドリフト層２８のほぼ全体が空乏化する。空乏層内では電界が発生する。端部ｐ型層３２が存在しないと、空乏層が第１トレンチ４１の端部４１ａまで達し、端部４１ａの周辺で電界が集中する。これに対し、本実施例の半導体装置１０では、端部ｐ型層３２が第１トレンチ４１の端部４１ａを包含している。ｎ型のドリフト層２８から端部ｐ型層３２内へは空乏層が伸び難い。特に、端部ｐ型層３２のｐ型不純物濃度がドリフト層のｐ型不純物濃度よりも高いので、端部ｐ型層３２内には空乏層が伸び難い。本実施例では、端部ｐ型層３２のｐ型不純物濃度が、低濃度層２２ｂのｐ型不純物濃度及び下部ボディ層２６のｐ型不純物濃度よりも高いので、端部ｐ型層３２内には空乏層がほとんど伸びない。このため、第１トレンチ４１の端部４１ａの周囲の半導体層が空乏化されず、端部４１ａの周辺で高い電界が発生することがない。このため、ＩＧＢＴは、高い耐圧を有する。
次に、ダイオードの動作について説明する。上部電極６０に下部電極６４よりも高い電位が印加されると、ダイオードがオンする。つまり、下部電極６４から、カソード層３０、ドリフト層２８、下部ボディ層２６、バリア層２４、低濃度層２２ｂ及び高濃度層２２ａを介して、上部電極６０へ電子が流れる。また、上部電極６０から、高濃度層２２ａ、低濃度層２２ｂ、バリア層２４、下部ボディ層２６、ドリフト層２８及びカソード層３０を介して、下部電極６４へホールが流れる。したがって、上部電極６０から下部電極６４へ、電流が流れる。このとき、バリア層２４と下部ボディ層２６の界面のｐｎ接合がホールの流れを妨げるので、ホールがドリフト層２８に流入することが抑制される。その結果、ドリフト層２８においてホールの濃度が低くなる。
特に、本実施例では、上部ボディ層２２と下部ボディ層２６が完全に分離されている。このため、下部ボディ層２６の電位が上部ボディ層２２の電位から独立している。したがって、ダイオードがオンするときに、下部ボディ層２６の電位が上部ボディ層２２の電位よりも低くなり、下部ボディ層２６とドリフト層２８の界面のｐｎ接合に印加される電圧が小さい。このため、ドリフト層２８へのホールの流入を効果的に抑制することができる。このため、ダイオードがオンしているときにおけるドリフト層２８内のホールの濃度が特に低い。
なお、図３に示すように、周辺領域１４内の第２トレンチ４２の近傍の領域にも、上部ボディ層２２、バリア層２４及び下部ボディ層２６の積層構造が形成されている。周辺領域１４内では、上部ボディ層２２が端部ｐ型層３２を介して下部ボディ層２６と繋がっている。このため、ダイオードがオンするときに、周辺領域１４では、下部ボディ層２６の電位が上部ボディ層２２の電位と略等しくなる。このため、周辺領域１４では、図３の矢印１００に示すように、下部ボディ層２６からドリフト層２８へホールが流入し易い。しかしながら、周辺領域１４に形成されている下部ボディ層２６の面積（上から平面視したときの面積）は、素子領域１５に形成されている下部ボディ層２６の面積に比べて遥かに小さい。したがって、矢印１００に示すホールの流入が生じても、その影響は小さい。第２トレンチ４２が設けられていることで、下部ボディ層２６の大部分（素子領域１５内の下部ボディ層２６）が上部ボディ層２２から完全に分離され、これによって、ドリフト層２８へのホールの流入を効果的に抑制することができる。
また、図３、４に示すように、端部ｐ型層３２の下部には、ｎ型のカソード層３０ではなく、ｐ型の第２コレクタ層３４が配置されている。端部ｐ型層３２の下部にｎ型のカソード層３０が配置されていると、ドリフト層２８を介して端部ｐ型層３２からカソード層３０へホールが流れ易い。つまり、端部ｐ型層３２からドリフト層２８へホールが流入し易い。これに対し、本実施例のように、端部ｐ型層３２の下部にｐ型の第２コレクタ層３４が配置されていると、図３の矢印１０２に示す端部ｐ型層３２からドリフト層２８へのホールの流入を抑制することができる。
ダイオードがオンした後に、上部電極６０の電位が下部電極６４の電位よりも低くなると、ダイオードが逆回復動作を実行する。つまり、ダイオードがオンしているときにドリフト層２８内に存在していたホールが、下部ボディ層２６、バリア層２４、低濃度層２２ｂ及び高濃度層２２ａを介して上部電極６０へ排出される。これによって、ダイオードに瞬間的に高い逆電流（逆回復電流）が流れる。しかしながら、上述したように、本実施例の半導体装置１０では、ダイオードがオンしているときにドリフト層２８へのホールの流入が抑制される（つまり、ドリフト層２８に存在するホールが少ない）ので、逆回復動作においてドリフト層２８から上部電極６０に排出されるホールが少ない。したがって、本実施例の半導体装置１０では、逆回復電流が抑制され、逆回復損失が抑制される。
以上に説明したように、実施例の半導体装置１０では、端部ｐ型層３２によって第１トレンチ４１の端部４１ａ周辺での電界集中が抑制される。このため、ＩＧＢＴ動作時の耐圧が向上する。また、実施例の半導体装置１０では、第２トレンチ４２によって、素子領域１５内の上部ボディ層２２及び下部ボディ層２６が端部ｐ型層３２から分離されている。このため、素子領域１５内において下部ボディ層２６が上部ボディ層２２から分離されている。したがって、ダイオードのオン時にドリフト層２８へのホールの流入が抑制される。このため、ダイオードの逆回復動作時に、逆回復電流が抑制され、逆回復損失が抑制される。
また、実施例の半導体装置１０では、ＩＧＢＴ領域１６内だけでなくダイオード領域１８内にも第１トレンチ４１（すなわち、トレンチ電極４４）が設けられている。このため、ＩＧＢＴがオフしているときに、ＩＧＢＴ領域１６とダイオード領域１８の境界部で電界が乱れ難い。これによっても、高い耐圧が実現されている。
なお、上述した実施例では、図３に示すように、第２トレンチ４２と端部ｐ型層３２の間に、上部ボディ層２２、バリア層２４及び下部ボディ層２６が設けられていた。しかしながら、図５に示すように、端部ｐ型層３２が第２トレンチ４２の側面４２ａ（端部ｐ型層３２側の側面４２ａ）に接していてもよい。例えば、端部ｐ型層３２が、側面４２ａの全域に接していてもよい。このような構成によれば、図３の矢印１００に示すようなホールの流れを無くすことができる。これによって、ダイオードの逆回復損失をさらに抑制することができる。
また、上述した実施例では、端部ｐ型層３２と素子領域１５の間に、直線状に伸びる１つの第２トレンチ４２が配置されていた。しかしながら、図６に示すように、第２トレンチ４２が、ｘ方向に位置を変えながらｙ方向に伸びていてもよい。このような構成でも、第２トレンチ４２が各第１トレンチ４１に接続されているので、端部ｐ型層３２を素子領域１５内の上部ボディ層２２及び下部ボディ層２６から分離することができる。また、図７に示すように、端部ｐ型層３２と素子領域１５の間に、第２トレンチ４２が２重に配置されていてもよい。
また、上述した実施例では、ダイオード領域１８内の全てのトレンチ電極４４が、第２トレンチ４２内のトレンチ電極４６及びゲート配線６２を介してＩＧＢＴ領域１６内のトレンチ電極４４に接続されていた。しかしながら、図８に示すように、ダイオード領域１８内の一部のトレンチ電極４４ａが、第２トレンチ４２内のトレンチ電極４６から分離されており、コンタクトホール４９ａを介して上部電極６０に接続されていてもよい。この場合、トレンチ電極４４ａの電位は、上部電極６０と同じ電位に固定される。ダイオード領域１８内のトレンチ電極４４はＩＧＢＴのスイッチングに寄与しないので、一部のトレンチ電極４４ａが固定電位に接続されていても問題はない。また、このように、ダイオード領域１８内の一部のトレンチ電極４４ａをＩＧＢＴ領域１６内のトレンチ電極４４（ＩＧＢＴのゲート電極）から切り離すことで、ＩＧＢＴのゲート容量を少なくすることができる。これによって、ＩＧＢＴのスイッチング速度を向上させることができる。また、ダイオード領域１８内のトレンチ電極４４が、ＩＧＢＴ領域１６内のトレンチ電極４４から電気的に分離されており、ダイオード領域１８内のトレンチ電極４４の電位がＩＧＢＴ領域１６内のトレンチ電極４４の電位から独立して制御可能とされていてもよい。
また、トレンチ電極４４ａが上部電極６０に接続されている場合にも、図９に示すようにｘ方向にシフトさせながら第２トレンチ４２を構成してもよいし、図１０に示すように第２トレンチ４２を二重に設けてもよい。
また、上述した実施例では、第２トレンチ４２内にトレンチ電極４６が配置されていた。しかしながら、第２トレンチ４２内にトレンチ電極４６が配置されておらず、第２トレンチ４２の内部全体に絶縁体が充填されていてもよい。このような構成でも、端部ｐ型層３２を素子領域１５内の上部ボディ層２２及び下部ボディ層２６から分離させることができる。
また、上述した実施例では、図３に示すように、カソード層３０と第２コレクタ層３４の界面３３が、第２トレンチ４２の下部に配置されていた。しかしながら、図１１に示すように、界面３３がダイオード領域１８内に配置されていてもよい。この構成でも、周辺領域１４の下面１２ｂに露出する範囲全体にｐ型の第２コレクタ層３４が配置されているので、矢印１０２に示すホールの流入（端部ｐ型層３２からドリフト層２８へのホールの流入）を抑制することができる。
実施例の構成要素と、請求項の構成要素との関係について以下に説明する。実施例の素子領域１５内の上部ボディ層２２は、請求項の第１ｐ型層の一例である。実施例の素子領域１５内のバリア層２４は、請求項のバリア層の一例である。実施例の素子領域１５内の下部ボディ層２６は、請求項の第２ｐ型層の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、半導体基板が、ダイオード領域とＩＧＢＴ領域を備えている。トレンチ間領域が複数個存在している。ダイオード領域とＩＧＢＴ領域のそれぞれが、少なくとも１つのトレンチ間領域を有している。ＩＧＢＴ領域内のトレンチ間領域が、上部電極と第１絶縁層に接しており、第１ｐ型層によってバリア層から分離されているｎ型のエミッタ層を有している。ダイオード領域内のトレンチ間領域が、エミッタ層を有していない。カソード層が、ダイオード領域内に配置されている。半導体基板が、ＩＧＢＴ領域内に配置されており、ドリフト層の下側に配置されており、下部電極に接しているｐ型の第１コレクタ層を有している。
なお、カソード層は、ダイオード領域内の少なくとも一部に配置されていればよく、第１コレクタ層は、ＩＧＢＴ領域内の少なくとも一部に配置されていればよい。
このような構成によれば、ダイオード領域内にダイオードが形成され、ＩＧＢＴ領域内にＩＧＢＴが形成される。すなわち、半導体装置を、ＲＣ−ＩＧＢＴとして動作させることができる。
本明細書が開示する一例の構成では、ドリフト層の一部が、端部ｐ型層の下側に配置されている。半導体基板が、端部ｐ型層の下部でドリフト層の下側に配置されており、下部電極に接しているｐ型の第２コレクタ層を有している。カソード層と第２コレクタ層の境界が、第２トレンチの下部またはダイオード領域内に配置されている。
この構造によれば、端部ｐ型層からその下側（すなわち、第２コレクタ層）に向かってホールが流れることが防止されるので、端部ｐ型層からドリフト層にホールが流入し難い。このため、逆回復損失をさらに抑制することができる。
本明細書が開示する一例の構成では、前記端部ｐ型層が、前記第２トレンチの前記端部ｐ型層側の側面に接している。
この構成によれば、逆回復損失をさらに抑制することができる。
本明細書が開示する一例の構成では、端部ｐ型層のｐ型不純物濃度が、ドリフト層のｎ型不純物濃度よりも高い。
この構成によれば、第１トレンチの長手方向の端部周辺における電界集中がより効果的に抑制される。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１４ ：周辺領域
１５ ：素子領域
１６ ：ＩＧＢＴ領域
１８ ：ダイオード領域
２０ ：エミッタ層
２２ ：上部ボディ層
２４ ：バリア層
２６ ：下部ボディ層
２８ ：ドリフト層
３０ ：カソード層
３１ ：第１コレクタ層
３２ ：端部ｐ型層
３４ ：第２コレクタ層
４１ ：第１トレンチ
４２ ：第２トレンチ
４３ ：絶縁層
４４ ：トレンチ電極
４５ ：絶縁層
４６ ：トレンチ電極
４８ ：層間絶縁膜
６０ ：上部電極
６２ ：ゲート配線
６４ ：下部電極
７０ ：トレンチ間領域

Claims (5)

  1. 半導体装置であって、
    上面に、複数の第１トレンチと、前記各第１トレンチと繋がっている第２トレンチを備える半導体基板と、
    前記各第１トレンチの内面を覆っている第１絶縁層と、
    前記第１トレンチ内に配置されており、前記第１絶縁層によって前記半導体基板から絶縁されているトレンチ電極と、
    前記第２トレンチの内面を覆っている第２絶縁層と、
    前記上面に配置されている上部電極と、
    前記半導体基板の下面に配置されている下部電極、
    を備えており、
    前記半導体基板が、
    前記上面から前記複数の第１トレンチの下端よりも深い位置まで伸びており、前記各第１トレンチの長手方向の端部を包含している端部ｐ型層と、
    前記第２トレンチを挟んで前記端部ｐ型層の反対側に配置されており、隣接する前記第１トレンチの間に挟まれたトレンチ間領域に配置されており、前記上部電極に接している第１ｐ型層と、
    前記トレンチ間領域に配置されており、前記第１ｐ型層の下側に配置されているｎ型のバリア層と、
    前記トレンチ間領域に配置されており、前記バリア層の下側に配置されており、前記バリア層によって前記第１ｐ型層から分離されている第２ｐ型層と、
    前記第２ｐ型層の下側に配置されているｎ型のドリフト層と、
    前記ドリフト層の下側に配置されており、前記下部電極に接しており、前記ドリフト層よりも高いｎ型不純物濃度を有するｎ型のカソード層、
    を有しており、
    前記第２トレンチによって、前記端部ｐ型層が、前記第１ｐ型層及び前記第２ｐ型層から分離されている、
    半導体装置。
  2. 前記半導体基板が、ダイオード領域とＩＧＢＴ領域を備えており、
    前記トレンチ間領域が複数個存在しており、
    前記ダイオード領域と前記ＩＧＢＴ領域のそれぞれが、少なくとも１つの前記トレンチ間領域を有しており、
    前記ＩＧＢＴ領域内の前記トレンチ間領域が、前記上部電極と前記第１絶縁層に接しており、前記第１ｐ型層によって前記バリア層から分離されているｎ型のエミッタ層を有しており、
    前記ダイオード領域内の前記トレンチ間領域が、前記エミッタ層を有しておらず、
    前記カソード層が、前記ダイオード領域内に配置されており、
    前記半導体基板が、前記ＩＧＢＴ領域内に配置されており、前記ドリフト層の下側に配置されており、前記下部電極に接しているｐ型の第１コレクタ層を有している、
    請求項１の半導体装置。
  3. 前記ドリフト層の一部が、前記端部ｐ型層の下側に配置されており、
    前記半導体基板が、前記端部ｐ型層の下部で前記ドリフト層の下側に配置されており、前記下部電極に接しているｐ型の第２コレクタ層を有しており、
    前記カソード層と前記第２コレクタ層の境界が、前記第２トレンチの下部または前記ダイオード領域内に配置されている、
    請求項２の半導体装置。
  4. 前記端部ｐ型層が、前記第２トレンチの前記端部ｐ型層側の側面に接している請求項１〜３のいずれか一項の半導体装置。
  5. 前記端部ｐ型層のｐ型不純物濃度が、前記ドリフト層のｎ型不純物濃度よりも高い請求項１〜４のいずれか一項の半導体装置。
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