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JP6136103B2 - Imaging device, imaging device, and readout method. - Google Patents

Imaging device, imaging device, and readout method. Download PDF

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JP6136103B2 JP2012102606A JP2012102606A JP6136103B2 JP 6136103 B2 JP6136103 B2 JP 6136103B2 JP 2012102606 A JP2012102606 A JP 2012102606A JP 2012102606 A JP2012102606 A JP 2012102606A JP 6136103 B2 JP6136103 B2 JP 6136103B2
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Description

本発明は、撮像素子、撮像装置および制御方法に関する。   The present invention relates to an imaging element, an imaging apparatus, and a control method.

裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
[先行技術文献]
[特許文献]
[特許文献1]特開2006−49361号公報
There is known an imaging unit in which a back-illuminated imaging chip and a signal processing chip are connected via a micro bump for each cell unit in which a plurality of pixels are combined.
[Prior art documents]
[Patent Literature]
[Patent Document 1] Japanese Patent Application Laid-Open No. 2006-49361

上記撮像ユニットにあって、電荷の蓄積時間の制御および画素信号の読み出しの制御はセルごとに行われている。しかしながら、高解像度の要求に伴ってセルに含まれる画素の数を多くした場合には、セル内では行ごとに画素を制御するいわゆるローリングシャッタ方式となるので、動体を撮像したときの歪がセル単位で現れるという課題がある。   In the imaging unit, charge accumulation time control and pixel signal readout control are performed for each cell. However, when the number of pixels included in a cell is increased in response to a demand for high resolution, a so-called rolling shutter system is used in which the pixels are controlled for each row in the cell. There is a problem of appearing in units.

本発明の第1の態様においては、撮像装置であって、複数の画素が配置された第1領域と複数の画素が配置された第1領域とは異なる第2領域とを有する撮像素子と、第1領域に配置された画素からの信号を、第2領域に配置された画素からの信号とは異なる順序で読み出すように撮像素子を制御する制御部と、を備える。 According to a first aspect of the present invention , there is provided an imaging device that includes a first region in which a plurality of pixels are disposed and a second region that is different from the first region in which the plurality of pixels are disposed; A control unit that controls the image sensor so that signals from the pixels arranged in the first area are read out in a different order from the signals from the pixels arranged in the second area.

本発明の第2の態様においては、撮像素子であって、複数の画素が配置された第1領域と、複数の画素が配置された第1領域とは異なる第2領域と、を備え、第1領域に配置された画素からの信号は、第2領域に配置された画素からの信号とは異なる順序で読み出される。 In a second aspect of the present invention, the imaging device includes a first region in which a plurality of pixels are disposed, and a second region that is different from the first region in which the plurality of pixels are disposed, Signals from the pixels arranged in the first area are read out in a different order from the signals from the pixels arranged in the second area.

本発明の第3の態様においては、読出方法であって、撮像素子の第1領域に複数配置された画素からの信号と、撮像素子の第1領域とは異なる第2領域に複数配置された画素からの信号と、を読み出す読出方法であって、第1領域に配置された画素からの信号を、第2領域に配置された画素からの信号とは異なる順序で読み出させる。 In the third aspect of the present invention , there is provided a readout method, in which a plurality of signals from pixels arranged in the first area of the image sensor and a plurality of signals are arranged in a second area different from the first area of the image sensor. A readout method for reading out signals from pixels, wherein signals from pixels arranged in the first area are read out in a different order from signals from pixels arranged in the second area.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。   It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

本実施形態に係る裏面照射型の撮像素子の断面図である。It is a sectional view of a back irradiation type image sensor concerning this embodiment. 撮像チップの画素配列と単位グループを説明する図である。It is a figure explaining the pixel arrangement | sequence and unit group of an imaging chip. 画素の等価回路図を示す。An equivalent circuit diagram of a pixel is shown. 単位グループにおける上記画素の接続関係を示す回路図である。It is a circuit diagram which shows the connection relation of the said pixel in a unit group. 本実施形態に係る撮像装置の構成を示すブロック図である。It is a block diagram which shows the structure of the imaging device which concerns on this embodiment. 順序テーブルの一例である。It is an example of an order table. 撮像素子の機能的構成を示すブロック図である。It is a block diagram which shows the functional structure of an image pick-up element. 複数の単位グループの電荷蓄積の制御の順序を示す概念図である。It is a conceptual diagram which shows the order of control of the charge accumulation of a several unit group. 他の画素の等価回路を示す。The equivalent circuit of another pixel is shown. 他の駆動部を有する撮像装置の構成を示すブロック図である。It is a block diagram which shows the structure of the imaging device which has another drive part.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図1は、本実施形態に係る裏面照射型の撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する撮像チップと113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cu等の導電性を有するバンプ109により互いに電気的に接続される。   FIG. 1 is a cross-sectional view of a back-illuminated image sensor 100 according to this embodiment. The imaging element 100 includes an imaging chip 113 that outputs a pixel signal corresponding to incident light, a signal processing chip 111 that processes the pixel signal, and a memory chip 112 that stores the pixel signal. The imaging chip 113, the signal processing chip 111, and the memory chip 112 are stacked, and are electrically connected to each other by a conductive bump 109 such as Cu.

なお、図示するように、入射光は主に白抜き矢印で示すZ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ113において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Z軸に直交する紙面右方向をX軸プラス方向、Z軸およびX軸に直交する紙面手前方向をY軸プラス方向とする。以降のいくつかの図においては、図1の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。   As shown in the figure, incident light is incident mainly in the positive direction of the Z-axis indicated by a white arrow. In the present embodiment, in the imaging chip 113, the surface on the side where incident light is incident is referred to as a back surface. Further, as indicated by the coordinate axes, the right direction on the plane orthogonal to the Z axis is defined as the X axis plus direction, and the front side of the sheet orthogonal to the Z axis and the X axis is defined as the Y axis plus direction. In the following several figures, the coordinate axes are displayed so that the orientation of each figure can be understood with reference to the coordinate axes of FIG.

撮像チップ113の一例は、裏面照射型のMOSイメージセンサである。PD層は、配線層108の裏面側に配されている。PD層106は、二次元的に配された複数のPD(フォトダイオード)104、および、PD104に対応して設けられたトランジスタ105を有する。PD104は光電変換素子の一例である。   An example of the imaging chip 113 is a back-illuminated MOS image sensor. The PD layer is disposed on the back side of the wiring layer 108. The PD layer 106 includes a plurality of PDs (photodiodes) 104 arranged two-dimensionally and a transistor 105 provided corresponding to the PD 104. The PD 104 is an example of a photoelectric conversion element.

PD層106における入射光の入射側にはパッシベーション膜103を介してカラーフィルタ102が設けられる。カラーフィルタ102は、互いに異なる波長領域を透過する複数の種類を有しており、PD104のそれぞれに対応して特定の配列を有している。カラーフィルタ102の配列については後述する。カラーフィルタ102、PD104およびトランジスタ105の組が一つの画素を形成する。   A color filter 102 is provided on the incident side of incident light in the PD layer 106 via a passivation film 103. The color filter 102 has a plurality of types that transmit different wavelength regions, and has a specific arrangement corresponding to each of the PDs 104. The arrangement of the color filter 102 will be described later. A set of the color filter 102, the PD 104, and the transistor 105 forms one pixel.

カラーフィルタ102における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ101が設けられる。マイクロレンズ101は、対応するPD104へ向けて入射光を集光する。   On the incident light incident side of the color filter 102, a microlens 101 is provided corresponding to each pixel. The microlens 101 condenses incident light toward the corresponding PD 104.

配線層108は、PD層106からの画素信号を信号処理チップ111に伝送する配線107を有する。配線107は多層であってもよく、また、受動素子および能動素子が設けられてもよい。   The wiring layer 108 includes a wiring 107 that transmits the pixel signal from the PD layer 106 to the signal processing chip 111. The wiring 107 may be multilayer, and a passive element and an active element may be provided.

配線層108の表面には複数のバンプ109が配される。当該複数のバンプ109が信号処理チップ111の対向する面に設けられた複数のバンプ109と位置合わせされて、撮像チップ113と信号処理チップ111とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。   A plurality of bumps 109 are disposed on the surface of the wiring layer 108. The plurality of bumps 109 are aligned with the plurality of bumps 109 provided on the opposing surfaces of the signal processing chip 111, and the imaging chip 113 and the signal processing chip 111 are pressed and aligned. The bumps 109 are joined and electrically connected.

同様に、信号処理チップ111およびメモリチップ112の互いに対向する面には、複数のバンプ109が配される。これらのバンプ109が互いに位置合わせされて、信号処理チップ111とメモリチップ112とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。   Similarly, a plurality of bumps 109 are disposed on the mutually facing surfaces of the signal processing chip 111 and the memory chip 112. The bumps 109 are aligned with each other, and the signal processing chip 111 and the memory chip 112 are pressurized, so that the aligned bumps 109 are joined and electrically connected.

なお、バンプ109間の接合には、固相拡散によるCuバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ109は、例えば後述する一つの出力配線に対して一つ程度設ければ良い。したがって、バンプ109の大きさは、PD104のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ109よりも大きなバンプを併せて設けても良い。   The bonding between the bumps 109 is not limited to Cu bump bonding by solid phase diffusion, and micro bump bonding by solder melting may be employed. Further, for example, about one bump 109 may be provided for one output wiring described later. Therefore, the size of the bump 109 may be larger than the pitch of the PD 104. Further, a bump larger than the bump 109 corresponding to the pixel region may be provided in a peripheral region other than the pixel region where the pixels are arranged.

信号処理チップ111は、表裏面にそれぞれ設けられた回路を互いに接続するTSV(シリコン貫通電極)110を有する。TSV110は、周辺領域に設けられることが好ましい。また、TSV110は、撮像チップ113の周辺領域、メモリチップ112にも設けられて良い。   The signal processing chip 111 has a TSV (silicon through electrode) 110 that connects circuits provided on the front and back surfaces to each other. The TSV 110 is preferably provided in the peripheral area. The TSV 110 may also be provided in the peripheral area of the imaging chip 113 and the memory chip 112.

図2は、撮像チップ113の画素配列と単位グループ131を説明する図である。特に、撮像チップ113を裏面側から観察した様子を示す。画素領域には2000万個以上もの画素がマトリックス状に配列されている。図2の例においては、隣接する4画素×4画素の16画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ131を形成する概念を示す。いいかえると、複数の単位グループ131が二次元的に配列されることにより、画素領域が形成される。   FIG. 2 is a diagram for explaining the pixel array and the unit group 131 of the imaging chip 113. In particular, a state where the imaging chip 113 is observed from the back side is shown. In the pixel area, 20 million or more pixels are arranged in a matrix. In the example of FIG. 2, 16 pixels of 4 pixels × 4 pixels adjacent to each other form one group. The grid lines in the figure indicate the concept that adjacent pixels are grouped to form a unit group 131. In other words, the pixel region is formed by two-dimensionally arranging the plurality of unit groups 131.

画素領域の部分拡大図に示すように、単位グループ131は、緑色画素Gb、Gr、青色画素Bおよび赤色画素Rの4画素から成るいわゆるベイヤー配列を、上下左右に4つ内包する。緑色画素Gb、Grは、カラーフィルタ102として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Bは、カラーフィルタ102として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Rは、カラーフィルタ102として赤色フィルタを有し、赤色波長帯の光を受光する。   As shown in the partially enlarged view of the pixel region, the unit group 131 includes four so-called Bayer arrays composed of four pixels, ie, green pixels Gb, Gr, blue pixels B, and red pixels R, vertically and horizontally. The green pixels Gb and Gr have a green filter as the color filter 102 and receive light in the green wavelength band of incident light. Similarly, the blue pixel B has a blue filter as the color filter 102 and receives light in the blue wavelength band, and the red pixel R has a red filter as the color filter 102 and receives light in the red wavelength band. .

図3は、画素150の等価回路図を示す。上記複数の画素150の各々は、上記PD104、転送トランジスタ152、リセットトランジスタ154、増幅トランジスタ156および選択トランジスタ158を有する。これらのトランジスタの少なくとも一部は図1のトランジスタ105に対応する。さらに、画素150には、リセットトランジスタ154のオン信号が供給されるリセット配線300、転送トランジスタ152のオン信号が供給される転送配線302、電源Vddから電力の供給を受ける電源配線304、選択トランジスタ158のオン信号が供給される選択配線306、および、画素信号を出力する出力配線308が配される。   FIG. 3 shows an equivalent circuit diagram of the pixel 150. Each of the plurality of pixels 150 includes the PD 104, the transfer transistor 152, the reset transistor 154, the amplification transistor 156, and the selection transistor 158. At least some of these transistors correspond to the transistor 105 in FIG. Further, the pixel 150 includes a reset wiring 300 to which an ON signal of the reset transistor 154 is supplied, a transfer wiring 302 to which an ON signal of the transfer transistor 152 is supplied, a power supply wiring 304 that receives power supply from the power supply Vdd, and a selection transistor 158. A selection wiring 306 to which the ON signal is supplied and an output wiring 308 for outputting a pixel signal are arranged.

転送トランジスタ152のソース、ゲート、ドレインはそれぞれ、PD104の一端、転送配線302、増幅トランジスタ156のゲートに接続される。リセットトランジスタ154のドレインは電源配線304に接続され、ソースは増幅トランジスタ156のゲートに接続される。転送トランジスタ152のドレインとリセットトランジスタ154のソース間は、いわゆるフローティングディフュージョンFDを形成する。   The source, gate, and drain of the transfer transistor 152 are connected to one end of the PD 104, the transfer wiring 302, and the gate of the amplification transistor 156, respectively. The drain of the reset transistor 154 is connected to the power supply wiring 304, and the source is connected to the gate of the amplification transistor 156. A so-called floating diffusion FD is formed between the drain of the transfer transistor 152 and the source of the reset transistor 154.

増幅トランジスタ156のドレインは電源配線304に接続され、ソースは選択トランジスタ158のドレインに接続される。選択トランジスタ158のゲートは選択配線306に接続され、ソースは出力配線308に接続されている。負荷電流源309は、出力配線308に電流を供給する。すなわち、選択トランジスタ158に対する出力配線308は、ソースフォロアにより形成される。なお、負荷電流源309は、撮像チップ113側に設けても良いし、信号処理チップ111側に設けても良い。   The drain of the amplification transistor 156 is connected to the power supply wiring 304, and the source is connected to the drain of the selection transistor 158. The gate of the selection transistor 158 is connected to the selection wiring 306, and the source is connected to the output wiring 308. The load current source 309 supplies current to the output wiring 308. That is, the output wiring 308 for the selection transistor 158 is formed by a source follower. Note that the load current source 309 may be provided on the imaging chip 113 side or may be provided on the signal processing chip 111 side.

ここで、電荷の蓄積開始から蓄積終了後の画素出力までの流れを説明する。リセット配線300を通じてリセットパルスがリセットトランジスタ154に印加され、同時に転送配線302を通じて転送パルスが転送トランジスタ152に印加されると、PD104およびフローティングディフュージョンFDの電位はリセットされる。   Here, the flow from the start of charge accumulation to pixel output after the end of accumulation will be described. When a reset pulse is applied to the reset transistor 154 through the reset wiring 300 and simultaneously a transfer pulse is applied to the transfer transistor 152 through the transfer wiring 302, the potentials of the PD 104 and the floating diffusion FD are reset.

PD104は、転送パルスの印加が解除されると、受光する入射光に応じた電荷を蓄積する。その後、リセットパルスが印加されていない状態で再び転送パルスが印加されると、蓄積された電荷はフローティングディフュージョンFDへ転送され、フローティングディフュージョンFDの電位は、リセット電位から電荷蓄積後の信号電位になる。そして、選択配線306を通じて選択パルスが選択トランジスタ158に印加されると、フローティングディフュージョンFDの信号電位の変動が、増幅トランジスタ156および選択トランジスタ158を介して出力配線308に伝わる。これにより、リセット電位と信号電位とに対応する画素信号は、単位画素から出力配線308に出力される。   When the application of the transfer pulse is canceled, the PD 104 accumulates charges corresponding to the incident light received. Thereafter, when the transfer pulse is applied again without the reset pulse being applied, the accumulated charge is transferred to the floating diffusion FD, and the potential of the floating diffusion FD changes from the reset potential to the signal potential after the charge accumulation. . When a selection pulse is applied to the selection transistor 158 through the selection wiring 306, a change in the signal potential of the floating diffusion FD is transmitted to the output wiring 308 via the amplification transistor 156 and the selection transistor 158. Thereby, a pixel signal corresponding to the reset potential and the signal potential is output from the unit pixel to the output wiring 308.

図4は、単位グループ133における上記画素150の接続関係を示す回路図である。なお、図面を見やすくする目的で各トランジスタの参照番号を省略したが、図4の各画素の各トランジスタは、図3の画素150における対応する位置に配された各トランジスタと同じ構成および機能を有する。   FIG. 4 is a circuit diagram showing the connection relationship of the pixels 150 in the unit group 133. Note that reference numbers of the respective transistors are omitted for the sake of easy understanding of the drawings, but each transistor of each pixel in FIG. 4 has the same configuration and function as each transistor arranged at a corresponding position in the pixel 150 in FIG. .

図4の単位グループ133は、隣接する3画素×3画素の9画素により形成される。なお、単位グループ133に含まれる画素の数はこれに限られない。単位グループ133の二次元的な位置を画素A等で示し、当該画素A等を制御する順序を(1)等で示す。   The unit group 133 in FIG. 4 is formed by 9 pixels of 3 pixels × 3 pixels adjacent to each other. Note that the number of pixels included in the unit group 133 is not limited to this. A two-dimensional position of the unit group 133 is indicated by a pixel A or the like, and an order of controlling the pixel A or the like is indicated by (1) or the like.

単位グループ133に含まれる画素のリセットトランジスタは画素ごとに個別にオンオフされる。図4に示す例において、画素Aのリセットトランジスタをオンオフするリセット配線300が設けられており、画素Bのリセットトランジスタをオンオフするリセット配線310が、上記リセット配線300とは別個に設けられている。同様に画素Cのリセットトランジスタをオンオフするリセット配線320が、上記リセット配線300、310とは別個に設けられている。他の画素DからIに対しても、それぞれのリセットトランジスタをオンオフする専用線路が配されている。   The reset transistors of the pixels included in the unit group 133 are individually turned on / off for each pixel. In the example shown in FIG. 4, a reset wiring 300 for turning on / off the reset transistor of the pixel A is provided, and a reset wiring 310 for turning on / off the reset transistor of the pixel B is provided separately from the reset wiring 300. Similarly, a reset line 320 for turning on and off the reset transistor of the pixel C is provided separately from the reset lines 300 and 310. Also for the other pixels D to I, dedicated lines for turning on and off the respective reset transistors are arranged.

単位グループ133に含まれる画素の転送トランジスタも画素ごとに個別にオンオフされる。図4に示す例において、画素Aの転送トランジスタをオンオフする転送配線302、画素Bの転送トランジスタをオンオフする転送配線312、画素Cの転送トランジスタをオンオフする転送配線322が、別個に設けられている。他の画素DからIに対しても、それぞれの転送トランジスタを選択する専用線路が配されている。   The transfer transistors of the pixels included in the unit group 133 are also turned on / off individually for each pixel. In the example shown in FIG. 4, a transfer wiring 302 for turning on / off the transfer transistor of the pixel A, a transfer wiring 312 for turning on / off the transfer transistor of the pixel B, and a transfer wiring 322 for turning on / off the transfer transistor of the pixel C are separately provided. . Also for the other pixels D to I, dedicated lines for selecting the respective transfer transistors are arranged.

単位グループ133に含まれる画素の選択トランジスタも画素ごとに個別にオンオフされる。図4に示す例において、画素Aの選択トランジスタをオンオフする選択配線306、画素Bの選択トランジスタをオンオフする選択配線316、画素Cの選択トランジスタをオンオフする選択配線326が、別個に設けられている。他の画素DからIに対しても、それぞれの選択トランジスタを選択する専用線路が配されている。   The selection transistors of the pixels included in the unit group 133 are also turned on / off individually for each pixel. In the example shown in FIG. 4, a selection wiring 306 for turning on / off the selection transistor of the pixel A, a selection wiring 316 for turning on / off the selection transistor of the pixel B, and a selection wiring 326 for turning on / off the selection transistor of the pixel C are separately provided. . Also for the other pixels D to I, dedicated lines for selecting the respective selection transistors are arranged.

なお、電源配線304は、単位グループ133に含まる各画素AからIで共通に接続されている。同様に、出力配線308は、単位グループ133に含まる各画素AからIで共通に接続されている。さらに、電源配線304は複数の単位グループ間で共通に接続されるが、出力配線308は単位グループごとに設けられる。   Note that the power supply wiring 304 is commonly connected to the pixels A to I included in the unit group 133. Similarly, the output wiring 308 is commonly connected to each pixel A to I included in the unit group 133. Furthermore, the power supply wiring 304 is commonly connected among a plurality of unit groups, but the output wiring 308 is provided for each unit group.

単位グループ133のリセットトランジスタおよび転送トランジスタを個別にオンオフすることにより、単位グループ133に含まれる各画素AからIに対して独立して、電荷の蓄積開始時間、蓄積終了時間、転送タイミングを含む電荷蓄積を制御することができる。また、単位グループ133の選択トランジスタを個別にオンオフすることにより、各画素AからIの画素信号を共通の出力配線308を介して出力することができる。   By individually turning on and off the reset transistor and the transfer transistor of the unit group 133, the charge including the charge accumulation start time, the accumulation end time, and the transfer timing independently for each of the pixels A to I included in the unit group 133 Accumulation can be controlled. In addition, by individually turning on and off the selection transistors of the unit group 133, the pixel signals of the pixels A to I can be output via the common output wiring 308.

ここで単位グループ133に含まれる各画素AからIについて、行および列に対して規則的な順序で電荷蓄積を制御する、いわゆるローリングシャッタ方式がある。ローリングシャッタ方式では行ごとに画素を選択してから列を指定するので、図4の例において「ABCDEFGHI」の順序で画素信号が出力される。しかし、ローリングシャッタ方式では動体を撮像した場合に、単位グループ133内の画素について当該動体が斜めに歪んだ画像が生成される。   Here, for each of the pixels A to I included in the unit group 133, there is a so-called rolling shutter system in which charge accumulation is controlled in a regular order with respect to rows and columns. In the rolling shutter method, since a pixel is selected for each row and then a column is designated, pixel signals are output in the order of “ABCDEFGHI” in the example of FIG. However, in the rolling shutter system, when a moving object is imaged, an image in which the moving object is obliquely distorted is generated for the pixels in the unit group 133.

これに対し、本実施形態は、上記ローリングシャッタ方式とは異なる順序として、互いに隣接する少なくとも2つの画素が連続して選択されない順序で画素信号が出力される。図4に示す例において、「AICGFDHBE」の順序で画素信号が出力される。これにより動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。   On the other hand, in the present embodiment, pixel signals are output in an order in which at least two pixels adjacent to each other are not successively selected as an order different from the rolling shutter system. In the example illustrated in FIG. 4, pixel signals are output in the order of “AICGFDHBE”. As a result, it is possible to disperse the distortion when the moving object is imaged and to make it inconspicuous on the image.

図5は、本実施形態に係る撮像装置500の構成を示すブロック図である。撮像装置500は、撮影光学系としての撮影レンズ520を備え、撮影レンズ520は、光軸OAに沿って入射する被写体光束を撮像素子100へ導く。撮影レンズ520は、撮像装置500に対して着脱できる交換式レンズであっても構わない。撮像装置500は、撮像素子100、システム制御部501、駆動部502、測光部503、ワークメモリ504、記録部505、および表示部506を主に備える。   FIG. 5 is a block diagram illustrating a configuration of the imaging apparatus 500 according to the present embodiment. The imaging apparatus 500 includes a photographic lens 520 as a photographic optical system, and the photographic lens 520 guides a subject luminous flux incident along the optical axis OA to the imaging element 100. The photographing lens 520 may be an interchangeable lens that can be attached to and detached from the imaging apparatus 500. The imaging apparatus 500 mainly includes an imaging device 100, a system control unit 501, a drive unit 502, a photometry unit 503, a work memory 504, a recording unit 505, and a display unit 506.

撮影レンズ520は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図5では瞳近傍に配置された仮想的な1枚のレンズで代表して表している。駆動部502は、システム制御部501からの指示に従って撮像素子100のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部502は、撮像素子100に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。駆動部502は、撮像素子100と組み合わされて撮像ユニットを形成する。駆動部502を形成する制御回路は、チップ化されて、撮像素子100に積層されても良い。   The photographing lens 520 is composed of a plurality of optical lens groups, and forms an image of a subject light flux from the scene in the vicinity of its focal plane. In FIG. 5, a representative single lens arranged in the vicinity of the pupil is shown as a representative. The drive unit 502 is a control circuit that executes charge accumulation control such as timing control and area control of the image sensor 100 in accordance with instructions from the system control unit 501. In this sense, it can be said that the drive unit 502 functions as an image sensor control unit that causes the image sensor 100 to perform charge accumulation and output a pixel signal. The driving unit 502 is combined with the imaging device 100 to form an imaging unit. The control circuit forming the driving unit 502 may be formed into a chip and stacked on the image sensor 100.

撮像素子100は、画素信号をシステム制御部501の画像処理部511へ引き渡す。画像処理部511は、ワークメモリ504をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、JPEGファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部505に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部506に表示される。   The image sensor 100 delivers the pixel signal to the image processing unit 511 of the system control unit 501. The image processing unit 511 performs various image processing using the work memory 504 as a work space, and generates image data. For example, when generating image data in JPEG file format, compression processing is executed after white balance processing, gamma processing, and the like are performed. The generated image data is recorded in the recording unit 505, converted into a display signal, and displayed on the display unit 506 for a preset time.

測光部503は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部503は、例えば100万画素程度のAEセンサを含む。システム制御部501の演算部512は、測光部503の出力を受けてシーンの領域ごとの輝度を算出する。演算部512は、算出した輝度分布に従ってシャッタ速度、絞り値、ISO感度を決定する。なお、上記AEセンサに用いられる画素を撮像素子100内に設けてもよく、この場合には当該撮像素子100とは別個の測光部503を設けなくてもよい。   The photometric unit 503 detects the luminance distribution of the scene prior to a series of shooting sequences for generating image data. The photometry unit 503 includes, for example, an AE sensor having about 1 million pixels. The calculation unit 512 of the system control unit 501 receives the output of the photometry unit 503 and calculates the luminance for each area of the scene. The calculation unit 512 determines the shutter speed, aperture value, and ISO sensitivity according to the calculated luminance distribution. Note that the pixels used in the AE sensor may be provided in the image sensor 100. In this case, the photometric unit 503 separate from the image sensor 100 may not be provided.

上記駆動部502は、順序設定部514と順序テーブル516とを有する。順序設定部514は、システム制御部501から撮像素子100の撮像の指示を受けた場合に、順序テーブル516を参照して、単位グループ133に含まれる各画素A等を制御する順序を設定する。   The driving unit 502 includes an order setting unit 514 and an order table 516. The order setting unit 514 sets an order for controlling each pixel A and the like included in the unit group 133 with reference to the order table 516 when receiving an instruction for imaging of the image sensor 100 from the system control unit 501.

図6は順序テーブル516の一例である。順序テーブル516は、画素を制御する順序に対応付けて画素の位置を識別する情報が格納されている。図6の例においては、図4の単位グループ133に対応して画素の位置を識別する情報AからIが順序に対応付けて格納されている。   FIG. 6 is an example of the order table 516. The order table 516 stores information for identifying pixel positions in association with the order in which the pixels are controlled. In the example of FIG. 6, information A to I for identifying pixel positions is stored in association with the order corresponding to the unit group 133 of FIG.

当該順序は、単位グループ内の互いに隣接する少なくとも2つの画素が選択されない順序を含む。例えば、順序1において、画素A、画素I、画素Cの順序を含む。画素Aは単位グループ133において1行1列目に配されており、画素Iは3行3列目に配されており、画素Cは1行3列目に配されている。よって、画素Aの次に画素Bも画素Dも選択されていない。また、画素A、画素I、画素Cの順序は、少なくとも行を行き来する順序となっている。さらに当該順序は、同一の行または列が連続的に並ばない方が好ましい。   The order includes an order in which at least two pixels adjacent to each other in the unit group are not selected. For example, the order 1 includes the order of the pixel A, the pixel I, and the pixel C. The pixel A is arranged in the first row and the first column in the unit group 133, the pixel I is arranged in the third row and the third column, and the pixel C is arranged in the first row and the third column. Therefore, neither pixel B nor pixel D is selected after pixel A. Further, the order of the pixel A, the pixel I, and the pixel C is an order that goes back and forth at least between rows. Further, the order is preferably such that the same row or column is not continuously arranged.

なお、順序1において画素Aの次に画素Iが制御されるが、いずれの画素もいずれかの順番では制御される。このように、順序テーブル516の順序はいわゆる間引き読出しとは異なるが、間引き読み出しの場合に適用してもよい。この場合に例えば、画素の半分を読み出す間引きの場合に、1番目から5番目までの画素を制御してこれらから画素信号を読み出してもよい。   In order 1, pixel I is controlled next to pixel A, but any pixel is controlled in any order. Thus, although the order of the order table 516 is different from so-called thinning-out reading, it may be applied to the case of thinning-out reading. In this case, for example, when thinning out half of the pixels, the first to fifth pixels may be controlled and the pixel signals may be read out therefrom.

図7は、撮像素子100の機能的構成を示すブロック図である。アナログのマルチプレクサ411は、上記順序設定部514が順序テーブル516を参照して決定した順序で単位グループ133の各画素AからIを順番に選択して、それぞれの画素信号を出力配線308へ出力させる。   FIG. 7 is a block diagram showing a functional configuration of the image sensor 100. The analog multiplexer 411 sequentially selects each pixel A to I of the unit group 133 in the order determined by the order setting unit 514 with reference to the order table 516 and outputs each pixel signal to the output wiring 308. .

マルチプレクサ411を介して出力された画素信号は、出力配線308を介して、相関二重サンプリング(CDS)・アナログ/デジタル(A/D)変換を行う信号処理回路412により、CDSおよびA/D変換が行われる。A/D変換によりデジタル化された画素信号は、出力配線330を介してデマルチプレクサ413に引き渡され、それぞれの画素に対応する画素メモリ414に格納される。この場合に、画素メモリ414は画素の二次元的な配列の位置に対応付けられている。   The pixel signal output via the multiplexer 411 is subjected to CDS and A / D conversion by a signal processing circuit 412 that performs correlated double sampling (CDS) / analog / digital (A / D) conversion via an output wiring 308. Is done. The pixel signal digitized by A / D conversion is delivered to the demultiplexer 413 via the output wiring 330 and stored in the pixel memory 414 corresponding to each pixel. In this case, the pixel memory 414 is associated with the position of a two-dimensional array of pixels.

図7に示す例において、図6の順序テーブル516の順序1に従って、マルチプレクサ411は、単位グループ133の画素A等の電荷蓄積を制御し、画素信号を出力させる。例えばマルチプレクサ411は、1番目に画素Aの画素信号を出力させ、2番目に画素Iの画素信号を出力させる。デマルチプレクサ413は、A/D変換された画素Aの画素信号をメモリAに格納し、次にA/D変換された画素Iの画素信号をメモリIに格納する。   In the example illustrated in FIG. 7, the multiplexer 411 controls charge accumulation of the pixels A and the like of the unit group 133 according to the order 1 of the order table 516 in FIG. 6 and outputs a pixel signal. For example, the multiplexer 411 outputs the pixel signal of the pixel A first, and outputs the pixel signal of the pixel I second. The demultiplexer 413 stores the A / D converted pixel signal of the pixel A in the memory A, and then stores the A / D converted pixel signal of the pixel I in the memory I.

マルチプレクサ411は、撮像チップ113に形成される。信号処理回路412は、信号処理チップ111に形成される。デマルチプレクサ413および画素メモリ414は、メモリチップ112に形成される。   The multiplexer 411 is formed on the imaging chip 113. The signal processing circuit 412 is formed in the signal processing chip 111. The demultiplexer 413 and the pixel memory 414 are formed in the memory chip 112.

単位グループ133に対応して出力配線308、330が設けられている。撮像素子100は撮像チップ113、信号処理チップ111およびメモリチップ112を積層しているので、これらの配線をバンプ109を用いたチップ間の電気的接続とすることにより、各チップを面方向に大きくすることなく配線を引き回すことができる。   Output wirings 308 and 330 are provided corresponding to the unit group 133. Since the image pickup device 100 has the image pickup chip 113, the signal processing chip 111, and the memory chip 112 laminated, by making these wirings electrically connected between the chips using the bumps 109, each chip is enlarged in the surface direction. The wiring can be routed without doing.

演算回路415は、画素メモリ414に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路415は、信号処理チップ111に設けられても良いし、メモリチップ112に設けられても良い。なお、図では1グループ分の接続を示すが、実際にはこれらがグループごとに存在して、並列で動作する。ただし、演算回路415はグループごとに存在しなくても良く、例えば、一つの演算回路415がそれぞれのグループに対応する画素メモリ414の値を順に参照しながらシーケンシャルに処理しても良い。   The arithmetic circuit 415 processes the pixel signal stored in the pixel memory 414 and passes it to the subsequent image processing unit. The arithmetic circuit 415 may be provided in the signal processing chip 111 or may be provided in the memory chip 112. In addition, although the connection for 1 group is shown in the figure, these actually exist for every group and operate | move in parallel. However, the arithmetic circuit 415 may not exist for each group. For example, one arithmetic circuit 415 may perform sequential processing while sequentially referring to the values of the pixel memory 414 corresponding to each group.

図8は、複数の単位グループ133、135の電荷蓄積の制御の順序を示す概念図である。単位グループ133と単位グループ135とで、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。   FIG. 8 is a conceptual diagram showing an order of charge accumulation control of the plurality of unit groups 133 and 135. The unit group 133 and the unit group 135 have different charge storage control orders for at least some of the pixels at the corresponding positions.

図8に示す例において、単位グループ133の制御の順序は、図6の順序テーブル516の順序1に従って「AICGFDHBE」である。一方、単位グループ135の制御の順序は、順序テーブル516の順序2に従って「IAGCDFBHIE」である。単位グループ133の画素Aは1番目に制御されるのに対し、単位グループ133の画素Aは2番目に制御される。   In the example illustrated in FIG. 8, the control order of the unit group 133 is “AICGDHBE” according to the order 1 of the order table 516 in FIG. 6. On the other hand, the control order of the unit group 135 is “IAGCFDFBHIE” in accordance with order 2 of the order table 516. The pixel A of the unit group 133 is controlled first, while the pixel A of the unit group 133 is controlled second.

図8に示す実施形態によれば、複数の単位グループ133、135で、対応する位置の画素の少なくとも一部について電荷蓄積の制御の順序が異なる。よって、動体を撮像した場合の歪をより分散させて画像上で目立たなくすることができる。   According to the embodiment shown in FIG. 8, the order of charge accumulation control differs for at least some of the pixels at corresponding positions in the plurality of unit groups 133 and 135. Therefore, it is possible to further disperse the distortion when the moving object is imaged and to make it inconspicuous on the image.

図9は、他の画素170の等価回路を示す。図9において図3の画素150と同じ構成については同じ参照番号を付して説明を省略する。なお、出力配線308には図3の例と同様に、負荷電流源が接続されるが図示を省略した。   FIG. 9 shows an equivalent circuit of another pixel 170. 9, the same components as those of the pixel 150 in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted. The output wiring 308 is connected to a load current source as in the example of FIG.

画素170は、転送配線302と転送トランジスタ152のゲートとの間に行選択トランジスタ171および列選択トランジスタ172が設けられている。行選択トランジスタ171のゲートは行選択配線391に接続されており、列選択トランジスタ172のゲートは列選択配線392に接続されている。当該行選択配線391には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線392には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。   In the pixel 170, a row selection transistor 171 and a column selection transistor 172 are provided between the transfer wiring 302 and the gate of the transfer transistor 152. The gate of the row selection transistor 171 is connected to the row selection wiring 391, and the gate of the column selection transistor 172 is connected to the column selection wiring 392. In the row selection wiring 391, for example, gates of row selection transistors of at least a plurality of pixels arranged in the row direction in the unit group 133 are arranged in common. Similarly, the column selection wiring 392 has, for example, at least the gates of column selection transistors of a plurality of pixels arranged in the column direction in the unit group 133 in the column direction.

上記構成によれば、行選択配線391と列選択配線392とにオン信号が付加された場合に当該配線で特定される画素170の転送トランジスタ152をオンにすることができる。これにより、画素単位で転送トランジスタのオンオフを制御することができる。   According to the above configuration, when an on signal is added to the row selection wiring 391 and the column selection wiring 392, the transfer transistor 152 of the pixel 170 specified by the wiring can be turned on. Thereby, on / off of the transfer transistor can be controlled in units of pixels.

さらに、画素170には、画素150の一個の選択トランジスタ158に代えて、行選択トランジスタ174および列選択トランジスタ175が設けられている。行選択トランジスタ174のゲートは行選択配線394に接続されており、列選択トランジスタ175のゲートは列選択配線395に接続されている。当該行選択配線394には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線395には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。   Further, the pixel 170 is provided with a row selection transistor 174 and a column selection transistor 175 instead of the single selection transistor 158 of the pixel 150. The gate of the row selection transistor 174 is connected to the row selection wiring 394, and the gate of the column selection transistor 175 is connected to the column selection wiring 395. In the row selection wiring 394, for example, the gates of the row selection transistors of a plurality of pixels aligned in the row direction with at least the pixel 170 in the unit group 133 are arranged in common. Similarly, the column selection wiring 395 has, for example, at least the gates of column selection transistors of a plurality of pixels aligned in the column direction with the pixel 170 in the unit group 133.

上記構成によれば、行選択配線394と列選択配線395とにオン信号が付加された場合に当該配線で特定される画素170の画素信号を出力配線308に出力することができる。これにより、画素150のように選択トランジスタ158と一対一に対応した選択配線306よりも、配線数を減らすことができる。   According to the above configuration, when an ON signal is added to the row selection wiring 394 and the column selection wiring 395, the pixel signal of the pixel 170 specified by the wiring can be output to the output wiring 308. Accordingly, the number of wirings can be reduced as compared with the selection wiring 306 corresponding to the selection transistor 158 on a one-on-one basis like the pixel 150.

画素170には、画素150の一個のリセットトランジスタ154に代えて、行選択トランジスタ176および列選択トランジスタ177が設けられている。行選択トランジスタ176のゲートは行選択配線396に接続されており、列選択トランジスタ177のゲートは列選択配線397に接続されている。当該行選択配線396には例えば少なくとも単位グループ133内における当該画素170と行方向に並んだ複数の画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線397には例えば少なくとも単位グループ133内における当該画素170と列方向に並んだ複数の画素の列選択トランジスタのゲートが共通に配されている。   In the pixel 170, a row selection transistor 176 and a column selection transistor 177 are provided instead of the single reset transistor 154 of the pixel 150. The gate of the row selection transistor 176 is connected to the row selection wiring 396, and the gate of the column selection transistor 177 is connected to the column selection wiring 397. In the row selection wiring 396, for example, the gates of row selection transistors of a plurality of pixels aligned in the row direction with at least the pixel 170 in the unit group 133 are arranged in common. Similarly, the column selection wiring 397 has, for example, at least the gates of the column selection transistors of a plurality of pixels arranged in the column direction in the unit group 133 in the column direction.

上記構成によれば、行選択配線396と列選択配線397とにオン信号が付加された場合に当該配線で特定される画素170のリセットを実行することができる。これにより、画素単位でリセットを制御することができる。   According to the above configuration, when an ON signal is added to the row selection wiring 396 and the column selection wiring 397, the pixel 170 specified by the wiring can be reset. Thereby, the reset can be controlled in units of pixels.

なお、転送トランジスタ152に対する行選択配線391および列選択配線392と、リセットのための行選択配線396および列選択配線397と、出力配線308に対する行選択配線394および列選択配線395とは組で用いられなくてよい。いずれかに対して画素150の構成を用いてよい。また、転送と出力を同時に行うことがない場合には、行選択配線391、394を一本にして転送と出力とで共通に用いるとともに、列選択配線392、395も一本にして転送と出力とで共通に用いてもよい。   Note that the row selection wiring 391 and the column selection wiring 392 for the transfer transistor 152, the row selection wiring 396 and the column selection wiring 397 for resetting, and the row selection wiring 394 and the column selection wiring 395 for the output wiring 308 are used in pairs. It doesn't have to be done. The configuration of the pixel 150 may be used for either. In the case where the transfer and output are not performed simultaneously, the row selection wirings 391 and 394 are used in common for the transfer and output, and the column selection wirings 392 and 395 are also used in the transfer and output. And may be used in common.

上記実施形態にはいずれも、電源配線304は単位グループ133で共通である。これに加えて、電源配線304は複数の単位グループ131間で共通であってもよい。   In any of the above embodiments, the power supply wiring 304 is common to the unit group 133. In addition, the power supply wiring 304 may be common among the plurality of unit groups 131.

図10は、他の駆動部522を有する撮像装置500の構成を示すブロック図である。図10の撮像装置500において図5の撮像装置500と同じ構成については同じ参照番号を付して説明を省略する。   FIG. 10 is a block diagram illustrating a configuration of an imaging apparatus 500 having another driving unit 522. In the imaging apparatus 500 of FIG. 10, the same components as those of the imaging apparatus 500 of FIG.

駆動部522は、図5の駆動部502の順序テーブル516に代えて、乱数発生部518を有する。乱数発生部518は、システム制御部501からの指示により疑似乱数を発生させる。順序設定部514は、乱数発生部518により発生した疑似乱数に基づいて単位グループ133に含まれる各画素A等を制御する順序を設定する。   The drive unit 522 includes a random number generation unit 518 instead of the order table 516 of the drive unit 502 in FIG. The random number generation unit 518 generates a pseudo random number according to an instruction from the system control unit 501. The order setting unit 514 sets the order in which the pixels A and the like included in the unit group 133 are controlled based on the pseudo random number generated by the random number generation unit 518.

疑似乱数が示す数値と画素の二次元的な位置とを予め対応付けておくことにより、順序設定部514は、乱数発生部518により発生した疑似乱数で示される画素を制御する。これにより、疑似乱数を用いて、単位グループのそれぞれに含まれる互いに隣接する少なくとも2つの画素が連続して選択されない順序で各画素が制御される。   The order setting unit 514 controls the pixel indicated by the pseudo random number generated by the random number generation unit 518 by associating the numerical value indicated by the pseudo random number with the two-dimensional position of the pixel in advance. Thereby, using the pseudo random number, each pixel is controlled in an order in which at least two adjacent pixels included in each unit group are not selected in succession.

これに代えて、またはこれに加えて、順序設定部514は、図6に示した順序テーブル516において複数の順序のいずれを用いるかを、乱数発生部518により発生した疑似乱数を用いて決定してもよい。   Instead of or in addition to this, the order setting unit 514 determines which one of a plurality of orders is used in the order table 516 shown in FIG. 6 by using the pseudo random number generated by the random number generation unit 518. May be.

以上、本実施形態によれば、単位グループ内において互いに隣接する少なくとも2つの画素が連続して選択されない順序で画素信号が出力されるので、動体を撮像した場合の歪を分散させて画像上で目立たなくすることができる。   As described above, according to the present embodiment, the pixel signals are output in an order in which at least two pixels adjacent to each other in the unit group are not selected in succession. Therefore, the distortion when the moving object is imaged is dispersed on the image. It can be inconspicuous.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。   The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, program, and method shown in the claims, the description, and the drawings is particularly “before” or “prior to”. It should be noted that the output can be realized in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

100 撮像素子、101 マイクロレンズ、102 カラーフィルタ、103 パッシベーション膜、104 PD、105 トランジスタ、106 PD層、107 配線、108 配線層、109 バンプ、110 TSV、111 信号処理チップ、112 メモリチップ、113 撮像チップ、131 単位グループ、133 単位グループ、135 単位グループ、150 画素、152 転送トランジスタ、154 リセットトランジスタ、156 増幅トランジスタ、158 選択トランジスタ、170 画素、171 行選択トランジスタ、172 列選択トランジスタ、174 行選択トランジスタ、175 列選択トランジスタ、176 行選択トランジスタ、177 列選択トランジスタ、300 リセット配線、302 転送配線、304 電源配線、306 選択配線、308 出力配線、309 負荷電流源、310 リセット配線、312 転送配線、316 選択配線、320 リセット配線、322 転送配線、326 選択配線、330 出力配線、391 行選択配線、392 列選択配線、394 行選択配線、395 列選択配線、396 行選択配線、397 列選択配線、411 マルチプレクサ、412 信号処理回路、413 デマルチプレクサ、414 画素メモリ、415 演算回路、500 撮像装置、520 撮影レンズ、501 システム制御部、502 駆動部、503 測光部、504 ワークメモリ、505 記録部、506 表示部、511 画像処理部、512 演算部、514 順序設定部、516 順序テーブル、518 乱数発生部、522 駆動部   100 imaging device, 101 microlens, 102 color filter, 103 passivation film, 104 PD, 105 transistor, 106 PD layer, 107 wiring, 108 wiring layer, 109 bump, 110 TSV, 111 signal processing chip, 112 memory chip, 113 imaging Chip, 131 unit group, 133 unit group, 135 unit group, 150 pixels, 152 transfer transistor, 154 reset transistor, 156 amplification transistor, 158 selection transistor, 170 pixel, 171 row selection transistor, 172 column selection transistor, 174 row selection transistor 175 column selection transistor, 176 row selection transistor, 177 column selection transistor, 300 reset wiring, 302 transfer wiring, 3 4 power supply wiring, 306 selection wiring, 308 output wiring, 309 load current source, 310 reset wiring, 312 transfer wiring, 316 selection wiring, 320 reset wiring, 322 transfer wiring, 326 selection wiring, 330 output wiring, 391 row selection wiring, 392 column selection wiring, 394 row selection wiring, 395 column selection wiring, 396 row selection wiring, 397 column selection wiring, 411 multiplexer, 412 signal processing circuit, 413 demultiplexer, 414 pixel memory, 415 arithmetic circuit, 500 imaging device, 520 Photographic lens, 501 system control unit, 502 drive unit, 503 photometry unit, 504 work memory, 505 recording unit, 506 display unit, 511 image processing unit, 512 calculation unit, 514 sequence setting unit, 516 sequence table, 518 random number generation unit 522 WD Moving part

Claims (40)

第1方向と前記第1方向とは異なる第2方向とに複数配置され、光電変換された電荷により信号を生成する画素と、前記画素で生成された信号を出力する出力配線と、を含む領域が前記第1方向と前記第2方向とに複数配置された画素領域を有する撮像素子と、
前記画素領域に配置された複数の前記領域のうち第1領域に配置された前記画素からの信号を、前記画素領域に配置された複数の前記領域のうち、前記第1領域とは異なる第2領域に配置された前記画素からの信号を前記第2領域の前記出力配線に出力する順序とは異なる順序で前記第1領域の前記出力配線に出力するように前記撮像素子を制御する制御部と、
を備える撮像装置。
A plurality of pixels arranged in a first direction and a second direction different from the first direction and including a pixel that generates a signal by photoelectrically converted charges and an output wiring that outputs the signal generated by the pixel An image sensor having a plurality of pixel regions arranged in the first direction and the second direction ,
Of the plurality of regions arranged in the pixel region, a signal from the pixel arranged in the first region out of the plurality of regions arranged in the pixel region is different from the first region among the plurality of regions arranged in the pixel region. A control unit that controls the imaging device to output the signals from the pixels arranged in the region to the output wiring in the first region in an order different from the order in which the signals are output to the output wiring in the second region; ,
An imaging apparatus comprising:
前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像素子を制御する請求項1に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the first region, the output of the first region in the order in which the signal is not output in the order from the pixels arranged adjacently in the first region The imaging device according to claim 1, wherein the imaging device is controlled to output to wiring . 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像素子を制御する請求項1又は請求項2に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, the output of the second region in the order in which the signal is not output in the order from the pixels arranged adjacently in the second region The imaging device according to claim 1, wherein the imaging device is controlled so as to output to wiring . 前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において前記第1方向に並んで配置された画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像素子を制御する請求項1から請求項3のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the first region, the first region in the order in which the signal is not output in the order from the pixels which are arranged in the first direction in the first region The imaging device according to any one of claims 1 to 3, wherein the imaging device is controlled to output to the output wiring . 前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像素子を制御する請求項1から請求項4のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the first region, the first in the order signal from the pixels which are arranged in the second direction in the first region is not output in the order The imaging device according to any one of claims 1 to 4, wherein the imaging device is controlled to output to the output wiring in a region . 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において前記第1方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像素子を制御する請求項1から請求項5のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, wherein the signals from the pixels which are arranged in the first direction in the second region in order not output in the order second The imaging device according to any one of claims 1 to 5, wherein the imaging device is controlled to output to the output wiring in a region . 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像素子を制御する請求項1から請求項6のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, wherein the signals from the pixels arranged side by side in the second direction in the second region in order not output in the order second The imaging device according to any one of claims 1 to 6, wherein the imaging device is controlled to output to the output wiring in a region . 前記撮像素子は、前記第1領域の前記出力配線に出力された信号をデジタル信号に変換する処理を行う第1処理回路と前記第2領域の前記出力配線に出力された信号をデジタル信号に変換する処理を行う第2処理回路とを有する請求項1から請求項7のいずれか一項に記載の撮像装置。 The image pickup device converts a signal output to the output line of said first processing circuit and the second region of the signal output to the output line of the first region performs processing for converting a digital signal into a digital signal The imaging device according to claim 1, further comprising: a second processing circuit that performs processing. 前記制御部は、前記領域に配置された前記画素からの信号を、記憶されている複数の出力順序のうち選択された出力順序で前記領域の出力配線に出力するように前記撮像素子を制御する請求項1から請求項8のいずれか一項に記載の撮像装置。 The control unit controls the imaging element to output a signal from the pixel arranged in the region to an output wiring in the region in an output order selected from a plurality of stored output orders. The imaging device according to any one of claims 1 to 8. 前記制御部は、前記領域に配置された前記画素からの信号を、疑似乱数に基づいた出力順序で前記領域の出力配線に出力するように前記撮像素子を制御する請求項1から請求項9のいずれか一項に記載の撮像装置。 The control unit controls the image sensor so that signals from the pixels arranged in the region are output to the output wiring of the region in an output order based on a pseudo-random number. The imaging device according to any one of the above. 前記領域に配置された前記画素は、光を電荷に変換する光電変換部と、前記光電変換部で光電変換された電荷を転送する転送部と、を有し、The pixel arranged in the region includes a photoelectric conversion unit that converts light into electric charges, and a transfer unit that transfers electric charges photoelectrically converted by the photoelectric conversion unit,
前記転送部は、前記領域毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項1から請求項10のいずれか一項に記載の撮像装置。  11. The transfer unit according to claim 1, wherein the transfer unit is connected to a different transfer wiring for each region, and transfers the charge photoelectrically converted by the photoelectric conversion unit according to a signal supplied to the transfer wiring. The imaging device described in 1.
前記転送部は、前記画素毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項11に記載の撮像装置。The imaging device according to claim 11, wherein the transfer unit is connected to a different transfer wiring for each pixel, and transfers the charge photoelectrically converted by the photoelectric conversion unit by a signal supplied to the transfer wiring. 第1方向と前記第1方向とは異なる第2方向とに複数配置され、光電変換された電荷により信号を生成する画素と、前記画素で生成された信号を出力する出力配線と、を含む領域が前記第1方向と前記第2方向とに複数配置された画素領域を有する撮像チップと、
前記撮像チップに接続され、前記領域に配置された前記画素から前記領域の前記出力配線に出力された信号をデジタル信号に変換する処理を行う処理回路が複数配置された信号処理チップと、
前記画素領域に配置された複数の前記領域のうち第1領域に配置された前記画素からの信号を、前記画素領域に配置された複数の前記領域のうち、前記第1領域とは異なる第2領域に配置された前記画素からの信号を前記第2領域の前記出力配線に出力する順序とは異なる順序で前記第1領域の前記出力配線に出力するように前記撮像チップを制御する制御部と、
を備える撮像装置。
A plurality of pixels arranged in a first direction and a second direction different from the first direction and including a pixel that generates a signal by photoelectrically converted charges and an output wiring that outputs the signal generated by the pixel An imaging chip having a plurality of pixel regions arranged in the first direction and the second direction ;
A signal processing chip that is connected to the imaging chip and includes a plurality of processing circuits that perform processing for converting a signal output from the pixels arranged in the region to the output wiring in the region into a digital signal;
Of the plurality of regions arranged in the pixel region, a signal from the pixel arranged in the first region out of the plurality of regions arranged in the pixel region is different from the first region among the plurality of regions arranged in the pixel region. A control unit that controls the imaging chip to output the signals from the pixels arranged in the region to the output wiring in the first region in an order different from the order in which the signals are output to the output wiring in the second region; ,
An imaging apparatus comprising:
前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像チップを制御する請求項13に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the first region, the output of the first region in the order in which the signal is not output in the order from the pixels arranged adjacently in the first region The imaging device according to claim 13 , wherein the imaging chip is controlled to output to wiring . 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像チップを制御する請求項13又は請求項14に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, the output of the second region in the order in which the signal is not output in the order from the pixels arranged adjacently in the second region The imaging device according to claim 13 or 14 , wherein the imaging chip is controlled to output to wiring . 前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において前記第1方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像チップを制御する請求項13から請求項15のいずれか一項に記載の撮像装置。 The controller is configured to output signals from the pixels arranged in the first region in the order in which signals from the pixels arranged in the first direction in the first region are not output in order . The imaging device according to any one of claims 13 to 15 , wherein the imaging chip is controlled to output to the output wiring in a region . 前記制御部は、前記第1領域に配置された前記画素からの信号を、前記第1領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力するように前記撮像チップを制御する請求項13から請求項16のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the first region, the first in the order signal from the pixels which are arranged in the second direction in the first region is not output in the order imaging device according to claim 13 for controlling the imaging chip to output to the output wiring region to claims 16. 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において前記第1方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像チップを制御する請求項13から請求項17のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, wherein the signals from the pixels which are arranged in the first direction in the second region in order not output in the order second imaging device according to claim 13 for controlling the imaging chip to output to the output wiring region in any one of claims 17. 前記制御部は、前記第2領域に配置された前記画素からの信号を、前記第2領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力するように前記撮像チップを制御する請求項13から請求項18のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in the second region, wherein the signals from the pixels arranged side by side in the second direction in the second region in order not output in the order second imaging device according to claim 13 for controlling the imaging chip to output to the output wiring region to claims 18. 前記制御部は、前記領域に配置された前記画素からの信号を、記憶された複数の出力順序から選択された出力順序で前記領域の出力配線に出力するように前記撮像チップを制御する請求項13から請求項19のいずれか一項に記載の撮像装置。 Wherein, claim to control the imaging chip to output the signals from the pixels arranged in a region, the output wiring of the area in the output order selected from the stored plurality of output sequence The imaging device according to any one of claims 13 to 19 . 前記制御部は、前記領域に配置された前記画素からの信号を、疑似乱数に基づいた出力順序で前記領域の出力配線に出力するように前記撮像チップを制御する請求項13から請求項20のいずれか一項に記載の撮像装置。 Wherein the control unit, the signal from the placed the pixels in said region, claims 13 to control the imaging chip to output to an output wiring of the area in the output order based on pseudo-random number according to claim 20 The imaging device according to any one of the above. 前記信号処理チップに接続され、前記処理回路により変換処理されたデジタル信号を記憶する記憶部を有するメモリチップを備える請求項13から請求項21のいずれか一項に記載の撮像装置。 The signal processing is connected to the chip, the imaging device according to claim 13 comprising a memory chip having a memory unit for storing a previous digital signals which have been converted processed by Kisho sense circuit to any one of claims 21. 前記信号処理チップは、前記撮像チップ及び前記メモリチップの間に配置されている請求項22に記載の撮像装置。 The imaging apparatus according to claim 22 , wherein the signal processing chip is disposed between the imaging chip and the memory chip. 前記領域に配置された前記画素は、光を電荷に変換する光電変換部と、前記光電変換部で光電変換された電荷を転送する転送部と、を有し、The pixel arranged in the region includes a photoelectric conversion unit that converts light into electric charges, and a transfer unit that transfers electric charges photoelectrically converted by the photoelectric conversion unit,
前記転送部は、前記領域毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項13から請求項23のいずれか一項に記載の撮像装置。  The transfer unit is connected to a different transfer wiring for each region, and transfers the charge photoelectrically converted by the photoelectric conversion unit according to a signal supplied to the transfer wiring. The imaging device described in 1.
前記転送部は、前記画素毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項24に記載の撮像装置。25. The imaging apparatus according to claim 24, wherein the transfer unit is connected to a different transfer wiring for each pixel, and transfers the charge photoelectrically converted by the photoelectric conversion unit according to a signal supplied to the transfer wiring. 第1方向と前記第1方向とは異なる第2方向とに複数配置され、光電変換された電荷により信号を生成する画素と、前記画素で生成された信号を出力する出力配線と、を含む領域が前記第1方向と前記第2方向とに複数配置された画素領域を有し、A plurality of pixels arranged in a first direction and a second direction different from the first direction and including a pixel that generates a signal by photoelectrically converted charges and an output wiring that outputs the signal generated by the pixel Has a plurality of pixel regions arranged in the first direction and the second direction,
前記画素領域に配置された複数の前記領域のうち第1領域に配置された前記画素からの信号が前記第1領域の前記出力配線に出力される順序は、前記画素領域に配置された複数の前記領域のうち、前記第1領域とは異なる第2領域に配置された前記画素からの信号が前記第2領域の前記出力配線に出力される順序とは異なる撮像素子。  Of the plurality of regions arranged in the pixel region, the order in which signals from the pixels arranged in the first region are output to the output wiring in the first region is the plurality of regions arranged in the pixel region. An image pickup device having a different order from a signal output from the pixel arranged in a second region different from the first region to the output wiring in the second region.
前記第1領域に配置された前記画素からの信号は、前記第1領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力される請求項26に記載の撮像素子。 Signals from the pixels arranged in the first region, the signal from each other and arranged the pixels adjacent in the first region is outputted to the output line of the first region in order not output in the order The imaging device according to claim 26. 前記第2領域に配置された前記画素からの信号は、前記第2領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力される請求項26又は請求項27に記載の撮像素子。 Signals from the pixels arranged in the second region, the signal from the pixels arranged adjacently in the second region is output to the output line of the second region in order not output in the order The imaging device according to claim 26 or claim 27 . 前記第1領域に配置された前記画素からの信号は、前記第1領域において前記第1方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力される請求項26から請求項28のいずれか一項に記載の撮像素子。 Signals from the pixels arranged in the first region, the output lines of the first region signal from said pixels which are arranged in the first direction in the first region in order not output in the order The image pickup device according to any one of claims 26 to 28 , which is output to. 前記第1領域に配置された前記画素からの信号は、前記第1領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力される請求項26から請求項29のいずれか一項に記載の撮像素子。 Signals from the pixels arranged in the first region, the output lines of the first region signal from said pixels which are arranged in the second direction in the first region in order not output in the order 30. The imaging device according to any one of claims 26 to 29 , which is output to. 前記第2領域に配置された前記画素からの信号は、前記第2領域において前記第1方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力される請求項26から請求項30のいずれか一項に記載の撮像素子。 Signals from the pixels arranged in the second region, the output lines of the second region in the order in which the signals from the pixels which are arranged in the first direction in the second region is not output in the order The image sensor according to any one of claims 26 to 30 , wherein the image sensor is output to. 前記第2領域に配置された前記画素からの信号は、前記第2領域において前記第2方向に並んで配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力される請求項26から請求項31のいずれか一項に記載の撮像素子。 Signals from the pixels arranged in the second region, the output lines of the second region signal from said pixels which are arranged in the second direction in the second region in order not output in the order The image sensor according to any one of claims 26 to 31 , wherein the image sensor is output to. 前記第1領域の前記出力配線に出力された信号をデジタル信号に変換する処理を行う第1処理回路と、
前記第2領域の前記出力配線に出力された信号をデジタル信号に変換する処理を行う第2処理回路と、
を備える請求項26から請求項32のいずれか一項に記載の撮像素子。
A first processing circuit for performing a process of converting a signal output to the output wiring in the first region into a digital signal;
A second processing circuit for performing a process of converting a signal output to the output wiring in the second region into a digital signal;
The imaging device according to any one of claims 26 to 32 , comprising:
前記第1領域に配置された前記画素からの信号は、記憶されている複数の出力順序のうち選択された出力順序で前記第1領域の前記出力配線に出力され、A signal from the pixel arranged in the first region is output to the output wiring in the first region in an output order selected from a plurality of stored output orders,
前記第2領域に配置された前記画素からの信号は、記憶されている複数の出力順序のうち選択された出力順序で前記第2領域の前記出力配線に出力される請求項26から請求項33のいずれか一項に記載の撮像素子。  The signal from the pixel arranged in the second area is output to the output wiring in the second area in an output order selected from among a plurality of stored output orders. The imaging device according to any one of the above.
前記第1領域に配置された前記画素からの信号は、疑似乱数に基づいた出力順序で前記第1領域の前記出力配線に出力され、Signals from the pixels arranged in the first region are output to the output wiring in the first region in an output order based on pseudo-random numbers,
前記第2領域に配置された前記画素からの信号は、疑似乱数に基づいた出力順序で前記第2領域の前記出力配線に出力される請求項26から請求項34のいずれか一項に記載の撮像素子。  35. The signal from the pixel arranged in the second region is output to the output wiring in the second region in an output order based on a pseudo random number. Image sensor.
前記領域に配置された前記画素は、光を電荷に変換する光電変換部と、前記光電変換部で光電変換された電荷を転送する転送部と、を有し、The pixel arranged in the region includes a photoelectric conversion unit that converts light into electric charges, and a transfer unit that transfers electric charges photoelectrically converted by the photoelectric conversion unit,
前記転送部は、前記領域毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項26から請求項35のいずれか一項に記載の撮像素子。  36. The transfer unit according to any one of claims 26 to 35, wherein the transfer unit is connected to a different transfer wiring for each region, and transfers the electric charge photoelectrically converted by the photoelectric conversion unit according to a signal supplied to the transfer wiring. The imaging device described in 1.
前記転送部は、前記画素毎に異なる転送配線に接続され、前記転送配線に供給された信号により前記光電変換部で光電変換された電荷を転送する請求項36に記載の撮像素子。37. The imaging device according to claim 36, wherein the transfer unit is connected to a different transfer wiring for each pixel, and transfers the charge photoelectrically converted by the photoelectric conversion unit by a signal supplied to the transfer wiring. 第1方向と前記第1方向とは異なる第2方向とに複数配置され、光電変換された電荷により信号を生成する画素と、前記画素で生成された信号を出力する出力配線と、を含む領域が前記第1方向と前記第2方向とに複数配置された画素領域を有する撮像素子において前記画素領域に配置された複数の前記領域のうち第1領域に配置された前記画素からの信号を前記第1領域の出力配線に出力し、前記撮像素子において前記画素領域に配置された複数の前記領域のうち前記第1領域とは異なる第2領域に配置された画素からの信号を前記第2領域の出力配線に出力する出力方法であって、
前記第1領域に配置された前記画素からの信号を、前記第2領域に配置された画素からの信号を前記第2領域の前記出力配線に出力する順序とは異なる順序で前記第1領域の前記出力配線に出力させる出力方法。
A plurality of pixels arranged in a first direction and a second direction different from the first direction and including a pixel that generates a signal by photoelectrically converted charges and an output wiring that outputs the signal generated by the pixel the but signals from placement has been the pixels in the first region of the plurality of the regions arranged in the pixel region in the imaging device having a plurality arranged pixel regions in said second direction and said first direction output to the output lines of the first region, the signals from pixels which are located on different second region and the first region of the plurality of the regions arranged in the pixel region in the imaging element the An output method for outputting to output wiring in two areas ,
The signals from the pixels arranged in the first area are output in the order different from the order in which the signals from the pixels arranged in the second area are output to the output wiring in the second area. An output method for outputting to the output wiring .
前記第1領域に配置された前記画素からの信号は、前記第1領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第1領域の前記出力配線に出力される請求項38に記載の出力方法。 Signals from the pixels arranged in the first region, the signal from each other and arranged the pixels adjacent in the first region is outputted to the output line of the first region in order not output in the order The output method according to claim 38 . 前記第2領域に配置された前記画素からの信号は、前記第2領域において隣り合って配置された前記画素からの信号が順番に出力されない順序で前記第2領域の前記出力配線に出力される請求項38又は請求項39に記載の出力方法。 Signals from the pixels arranged in the second region, the signal from the pixels arranged adjacently in the second region is output to the output line of the second region in order not output in the order 40. The output method according to claim 38 or claim 39 .
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