JP6121135B2 - 同期化回路及びこれを含むクロックデータリカバリ回路 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
WCLK:CLKX2のパルス幅
2 クロック生成部
3 DLL回路
31 位相比較器
32 チャージポンプ
33 位相制御回路
34 擬似ロック回避回路
342、343 コンパレータ
344 トランジスタ
Claims (4)
- 基準クロック信号に同期した再生クロック信号を生成する同期化回路であって、
前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第1ライン上に送出するチャージポンプと、
前記位相制御電圧に応じて前記再生クロック信号の位相を制御する位相制御回路と、
前記位相制御電圧が下限基準電圧を下回ったときに前記第1ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第1ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を含み、
前記擬似ロック回避回路は、前記位相制御電圧と前記下限基準電圧との大小比較を行い、前記位相制御電圧が前記下限基準電圧よりも小である時に下限アンダー信号を生成する第1コンパレータと、
前記位相制御電圧と前記上限基準電圧との大小比較を行い、前記位相制御電圧が前記上限基準電圧よりも大である時に上限オーバー信号を生成する第2コンパレータと、
前記下限アンダー信号に応じて電源電圧を前記第1ラインに印加することにより前記第1ラインに対するプリチャージを行う一方、前記上限オーバー信号に応じて前記第1ラインへの前記電源電圧の印加を停止することによりプリチャージを停止させるプリチャージトランジスタと、を有することを特徴とする同期化回路。 - 電源投入に応じてワンパルスのパワーオンリセット信号を生成するパワーオンリセット回路と、
前記パワーオンリセット信号に応じて所定期間に亘り前記第1ラインを放電させるディスチャージトランジスタと、を更に含むことを特徴とする請求項1記載の同期化回路。 - 入力データ信号中に所定周期毎に現れるデータ遷移点に同期した基準クロック信号を生成するクロック生成手段と、前記基準クロック信号に同期した再生クロック信号を生成する同期化手段と、を含むクロックデータリカバリ回路であって、
前記同期化手段は、
前記基準クロック信号と前記再生クロック信号との間の位相差に対応した電圧値を有する位相制御電圧を生成しこれを第1ライン上に送出するチャージポンプと、
前記位相制御電圧に応じて前記再生クロック信号の位相を制御する位相制御回路と、
前記位相制御電圧が下限基準電圧を下回ったときに前記第1ラインに対するプリチャージを開始し、前記位相制御電圧が上限基準電圧を上回るまで前記第1ラインに対するプリチャージ動作を継続する擬似ロック回避回路と、を含み、
前記擬似ロック回避回路は、前記位相制御電圧と前記下限基準電圧との大小比較を行い、前記位相制御電圧が前記下限基準電圧よりも小である時に下限アンダー信号を生成する第1コンパレータと、
前記位相制御電圧と前記上限基準電圧との大小比較を行い、前記位相制御電圧が前記上限基準電圧よりも大である時に上限オーバー信号を生成する第2コンパレータと、
前記下限アンダー信号に応じて電源電圧を前記第1ラインに印加することにより前記第1ラインに対するプリチャージを行う一方、前記上限オーバー信号に応じて前記第1ラインへの前記電源電圧の印加を停止することによりプリチャージを停止させるプリチャージトランジスタと、を有することを特徴とするクロックデータリカバリ回路。 - 電源投入に応じてワンパルスのパワーオンリセット信号を生成するパワーオンリセット回路と、 前記パワーオンリセット信号に応じて所定期間に亘り前記第1ラインを放電させるディスチャージトランジスタと、を更に含むことを特徴とする請求項3記載のクロックデータリカバリ回路。
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