JP6108878B2 - 撮像装置、撮像装置の駆動方法、撮像システム、撮像システムの駆動方法 - Google Patents

Description

本発明は撮像装置に関し、特に、複数のアナログデジタル変換部を有するものに関する。

アナログデジタル変換（以下、ＡＤ変換）を行うアナログデジタル変換部（以下、ＡＤ変換部）を複数設けた撮像装置がある。特許文献１には、画素列ごとにＡＤ変換部を設ける構成が記載されている。また非特許文献１には、画素ごとにＡＤ変換部を設ける構成が記載されている。いずれの文献にも、ＡＤ変換部は、アナログ信号と、時間に依存して電位が変化する参照信号と、を比較した結果を示す比較結果信号を出力するコンパレータと、クロック信号を計数するカウンタと、を有する。特許文献１、非特許文献１のＡＤ変換部は、比較結果信号の信号値が変化した時のカウンタのカウント値を、アナログ信号をＡＤ変換したデジタル信号として得る。

特開２００５−３２３３３１号公報

Ｓｔｕａｒｔ Ｋｌｅｉｎｆｅｌｄｅｒ， ＳｕｋＨｗａｎ Ｌｉｍ， Ｘｉｎｑｉａｏ Ｌｉｕ， ａｎｄ Ａｂｂａｓ Ｅｌ Ｇａｍａｌ，"Ａ １０ ０００ Ｆｒａｍｅｓ／ｓ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｐｉｘｅｌ Ｓｅｎｓｏｒ"、ＩＥＥＥ ＪＯＵＲＮＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＤＥＣＥＭＢＥＲ ２００１、ＶＯＬ．３６，ＮＯ．１２，ｐ．２０４９−２０５９

複数のアナログデジタル変換部の一部のアナログデジタル変換部（以下、第１ＡＤ変換部）に対し、複数のアナログデジタル変換部の他の一部のアナログデジタル変換部（以下、第２ＡＤ変換部）に、参照信号出力部から出力される参照信号の遅延が生じる場合がある。この場合に、複数のアナログデジタル変換部に同じカウント信号が出力されると、第２ＡＤ変換部が生成するデジタル信号に、参照信号の遅延に起因するノイズが含まれてしまう課題があった。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、入射線を電荷に変換する入射線変換部、および、前記入射線変換部の出力する信号をデジタル信号に変換するアナログデジタル変換部を構成するコンパレータを各々が備え、複数の行および複数の列を含む行列をなすように配された複数の画素と、クロック信号を計数したカウント信号を各々が出力する複数のカウンタと、それぞれが、前記行および前記列の一方に沿って延在し、かつ、前記複数のカウンタの対応する１つの前記カウント信号を伝達する複数のカウント信号配線と、参照信号を前記複数の画素の各々の前記コンパレータに出力する参照信号出力部と、前記行および前記列の他方に沿って延在し、前記参照信号を伝達する参照信号配線と、を有する撮像装置であって、前記複数の画素の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記複数のカウンタの一部のカウンタの出力する前記カウント信号に基づいて前記デジタル信号を生成し、前記複数の画素の他の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記複数のカウンタの他の一部のカウンタの出力する前記カウント信号に基づいて前記デジタル信号を生成し、前記一部の画素が有する前記コンパレータに出力される前記参照信号に対する、前記他の一部の画素が有する前記コンパレータに出力される前記参照信号の遅延に応じて、前記他の一部のカウンタが、前記一部のカウンタよりも遅く前記クロック信号の計数を開始することを特徴とする撮像装置である。

また、本発明の別の態様は、入射線を電荷に変換する入射線変換部、および、前記入射線変換部の出力する信号をデジタル信号に変換するアナログデジタル変換部を構成するコンパレータを各々が備え、複数の行および複数の列を含む行列をなすように配された複数の画素と、クロック信号を計数したカウント信号を出力するカウンタと、それぞれが、前記行および前記列の一方に沿って延在し、かつ、前記カウント信号を伝達する複数のカウント信号配線と、参照信号を前記複数の画素の各々の前記コンパレータに出力する参照信号出力部と、前記行および前記列の他方に沿って延在し、前記参照信号を伝達する参照信号配線と、カウント信号制御部と、を有する撮像装置であって、前記複数の画素の各々の前記アナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記カウント信号に基づいて前記デジタル信号を生成し、前記複数の画素の一部の前記アナログデジタル変換部に出力される前記参照信号に対する、前記複数の画素の他の一部の前記アナログデジタル変換部に出力される前記参照信号の遅延に応じて、前記カウント信号制御部が、前記一部のアナログデジタル変換部に出力される前記カウント信号に対し、前記他の一部のアナログデジタル変換部に出力される前記カウント信号を遅らせることを特徴とする撮像装置である。

また、本発明の別の態様は、複数の入射線変換部と、各々がコンパレータを有し、各々が前記入射線変換部の出力する信号をデジタル信号に変換する複数のアナログデジタル変換部と、クロック信号を計数したカウント信号を各々が出力する複数のカウンタと、参照信号を前記複数のアナログデジタル変換部の各々の前記コンパレータに出力する参照信号出力部と、を有する撮像装置の駆動方法であって、前記複数のアナログデジタル変換部の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号と、を前記コンパレータが比較した結果と、前記複数のカウンタの一部のカウンタの出力する前記カウント信号と、に基づいて前記デジタル信号を生成し、前記複数のアナログデジタル変換部の他の一部のアナログデジタル変換部は、前記入射線変換部の出力する前記信号と前記参照信号と、を前記コンパレータが比較した結果と、前記複数のカウンタの他の一部のカウンタの出力する前記カウント信号と、に基づいて前記デジタル信号を生成し、前記駆動方法が、前記一部のアナログデジタル変換部が有する前記コンパレータに出力される前記参照信号に対する、前記他の一部のアナログデジタル変換部が有する前記コンパレータに出力される前記参照信号の遅延量を検出する工程と、前記遅延量に基づいて、前記他の一部のカウンタを、前記一部のカウンタよりも遅く前記クロック信号の計数を開始させる工程と、を有することを特徴とする撮像装置の駆動方法である。

また、本発明の別の態様は、各々が、入射線を電荷に変換する複数の入射線変換部と、各々がコンパレータを有し、各々が前記入射線変換部の出力する信号をデジタル信号に変換する複数のアナログデジタル変換部と、クロック信号を計数したカウント信号を各々が出力する複数のカウンタと、時間に依存して信号レベルが変化する参照信号を前記アナログデジタル変換部の各々の前記コンパレータに出力する参照信号出力部と、制御部と、を有する撮像装置と、撮像装置が出力する前記デジタル信号を処理する信号処理部と、を有する撮像システムの駆動方法であって、前記複数のアナログデジタル変換部の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号と、を前記コンパレータが比較した結果と、前記複数のカウンタの一部のカウンタの出力する前記カウント信号と、に基づいて前記デジタル信号を生成し、前記複数のアナログデジタル変換部の他の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号と、を前記コンパレータが比較した結果と、前記複数のカウンタの他の一部のカウンタの出力する前記カウント信号と、に基づいて前記デジタル信号を生成し、前記駆動方法が、前記信号処理部が、前記複数のアナログデジタル変換部が生成した前記デジタル信号に基づいて、前記一部のアナログデジタル変換部が有する前記コンパレータに出力される前記参照信号に対する、前記他の一部のアナログデジタル変換部が有する前記コンパレータに出力される前記参照信号の遅延量を検出する工程と、前記制御部が、前記遅延量に基づいて、前記他の一部のカウンタを、前記一部のカウンタよりも遅く前記クロック信号の計数を開始させる工程と、を有することを特徴とする撮像システムの駆動方法である。

本発明によれば、アナログデジタル変換部で生じる、デジタル信号に含まれるノイズを低減することができる。

撮像装置の一例を示した構成図 画素の一例を示した構成図と、参照信号出力部の一例を示した構成図 画素の動作の一例のタイミング図と、撮像装置の動作の一例を示したタイミング図 撮像装置の他の一例を示した構成図 撮像装置の他の一例を示した構成図 撮像装置の他の一例を示した構成図と、画素の他の一例を示した構成図 撮像装置の他の一例を示した構成図 撮像装置の他の一例を示した構成図 撮像装置の他の一例を示した構成図 他の参照信号出力部の一例の構成図と、画素の他の一例の構成図 撮像装置の他の動作の一例を示したタイミング図 撮像装置の他の一例を示した構成図 画素とＡＤ変換部の他の一例の構成図と、撮像装置の他の動作の一例のタイミング図 撮像装置の他の一例を示した構成図 撮像システムの一例を示した構成図

以下、図面を参照しながら本発明の実施形態について説明する。

図１は、本実施例に係る撮像装置の構成を示すブロック図である。撮像装置は、複数の画素１０１が行列状に配された画素アレイ１００を有する。撮像装置はさらに、タイミングジェネレータ（以下、ＴＧ）２００、ラインメモリ３００、出力部４００、参照信号出力部５００、およびカウンタ７００を有する。本実施例の制御部は、ＴＧ２００である。

本実施例の撮像装置では、２列分の画素１０１を有するサブアレイ１０５を構成する。図１では、ｎ個のサブアレイ１０５を有する形態を示している。各サブアレイに対し、１つのカウンタ７００が電気的に接続される。また各カウンタ７００に対し、ＴＧ２００から、カウンタスタート信号が、カウンタスタート信号出力線６００を介して出力される。またカウント動作の基準とするクロック信号が、クロック出力線６０１を介して出力される。図中では全てのカウンタに同一のクロック出力線が電気的に接続されているが、カウンタごとに異なるクロック信号を使用する構成であってもよい。なおサブアレイ１０５が２列分を単位とするのは１例であり、その他の列数であってもよい。

ＴＧ２００は、撮像装置の動作を制御するための信号を生成するものであり、制御信号出力線８００を介して、制御信号を出力する。制御信号出力線は、図を簡単にするために１本の線で示しているが、複数の信号線を含んでよい。

ラインメモリ３００は、画素アレイ１００の画素１０１の列に対応して設けられ、垂直転送バス９００を介して伝達されたデジタル信号を保持する。そして、不図示の列選択回路によって選択されると、保持したデジタル信号を出力する。ラインメモリ３００から出力されたデジタル信号は、水平転送バス９０１を介して出力部４００に伝達される。

垂直転送バス９００ならびに水平転送バス９０１は、それぞれ１本の信号線で構成されている。この場合には、画素１０１およびラインメモリ３００は、デジタル信号をシリアル化して出力する。また、垂直転送バス９００ならびに水平転送バス９０１は複数の信号線で構成されてもよい。この場合には、画素１０１およびラインメモリ３００は、デジタル信号の少なくとも一部のビットをパラレルに出力する。出力部４００は、水平転送バス９０１を介して入力されたデジタル信号をバッファし、外部へ出力する。

次に、画素１０１の構成例を説明する。図２（ａ）は、本実施例における画素１０１の構成を示す図である。画素１０１は、光電変換部ＰＤとＡＤ変換部ＡＤＣとを含んで成り、デジタル信号を出力する。各画素１０１のＡＤ変換部には、参照信号出力部５００から、ＡＤ変換に使用する参照信号Ｖｒａｍｐが出力される。本実施例では、参照信号出力部５００は画素アレイ１００の外部に設けられている。図１に示した構成では、参照信号出力部５００は、画素アレイ１００の左側に設けられており、参照信号Ｖｒａｍｐは画素アレイ１００の左側から出力される。

画素１０１は、光電変換部ＰＤとトランジスタＴＸ、ＳＦ、ＲＥＳ、Ｃ０Ｒ、容量素子Ｃ０、コンパレータ１０２、ラッチ信号出力部１０３、および画素内メモリ１０４を含む。

光電変換部ＰＤは、入射光量に応じて電荷を生成および蓄積する。不図示の垂直走査回路が、トランジスタＴＸの導通を制御する信号ＰＴＸをＨｉｇｈレベル（以下、Ｈレベル）とすると、光電変換部ＰＤに蓄積された電荷が、トランジスタＳＦの制御ノードに転送される。トランジスタＳＦは、電流源Ｉｃｏｎｓｔとともにソースフォロワ回路として動作し、その出力は、容量素子Ｃ０を介してコンパレータ１０２の一方の入力ノードに与えられる。不図示の垂直走査回路が、トランジスタＲＥＳの導通を制御する信号ＰＲＥＳをＨレベルとすると、トランジスタＳＦの制御ノードの電位が、電源ＶＤＤに応じた電位にリセットされる。

不図示の垂直走査回路が、トランジスタＣ０Ｒを制御する信号ＰＣＲＥＳをＨレベルとすると、コンパレータ１０２の一方のノードが基準電位Ｖｒｅｆにリセットされる。

コンパレータ１０２は、一方の入力ノードの電位と、他方の入力ノードに与えられる参照信号Ｖｒａｍｐのレベルとの比較結果を示す比較結果信号をラッチ信号出力部１０３に出力する。コンパレータ１０２の両入力ノードの電位の大小が逆転すると、比較結果信号の信号値が変化する。比較結果信号の信号値が変化すると、ラッチ信号出力部１０３はラッチ信号を出力する。

画素内メモリ１０４は、ラッチ信号を受けてカウンタ７００のカウント値を保持する。さらに、画素内メモリ１０４は、不図示の垂直走査回路から選択信号を受けて、デジタル信号をラインメモリ３００に出力する。

次に、参照信号出力部５００の構成例を説明する。図２（ｂ）は、本実施例における参照信号出力部５００の構成例を示す図である。

参照信号出力部５００は、カレントミラー部ＣＭ、トランジスタＭ２、Ｍ３、積分部ＩＮＴを含む。

カレントミラー部ＣＭは、抵抗Ｒ、各トランジスタＭ１、Ｍ５、Ｍ６、およびＮ１を含む。抵抗ＲとトランジスタＭ１とは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に電気的に接続され、トランジスタＭ１の制御ノードは、抵抗ＲとトランジスタＭ１の主ノードとの共通接点に電気的に接続される。トランジスタＮ１の一方の主ノードは、接地電圧ＧＮＤに電気的に接続され、他方の主ノードは、トランジスタＭ５の一方の主ノードおよび制御ノードに電気的に接続される。また、トランジスタＮ１の制御ノードは、トランジスタＭ１の制御ノードと電気的に接続される。トランジスタＭ５の他方の主ノードは、電源電圧ＶＤＤと電気的に接続され、制御ノードは、トランジスタＭ６の制御ノードとも電気的に接続される。トランジスタＭ６の一方の主ノードは、トランジスタＭ２およびＭ３の共通接点に電気的に接続される。

積分部ＩＮＴは、差動増幅器Ａｍｐと容量素子Ｃｉ、Ｃｆとで構成される積分回路を含み、帰還容量素子ＣｆをリセットするためのトランジスタＭ４をさらに含む。

カレントミラー部ＣＭと積分部ＩＮＴとは、トランジスタＭ３を介して電気的に接続される。また、トランジスタＭ２は、トランジスタＭ３の導通を制御する信号ＰＲＳＴと逆相の信号で制御される。トランジスタＭ２、Ｍ３、Ｍ４のそれぞれの制御ノードには、ＴＧ２００から図２（ｂ）に示した信号が出力される。

次に、各画素のＡＤ変換動作を説明する。図３（ａ）は、本実施例に係る画素１０１の動作を説明するタイミング図である。図３（ａ）において、ＰＲＥＳ、ＰＴＸ、ＰＣＲＥＳは図２（ａ）に示した信号に対応し、ＰＲＥＳ、ＰＲＳＴは図２（ｂ）に示した信号に対応する。

また、図３（ａ）において、コンパレータ１０２の一方の入力ノードの電位をｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔとして実線で示している。また、コンパレータ１０２の他方の入力ノードに出力される参照信号出力部５００の出力を参照信号Ｖｒａｍｐとして一点鎖線で、ａｎａｌｏｇ ｓｉｇｎａｌｓに示している。また、コンパレータ１０２が出力する比較結果信号をｃｏｍｐａｒａｔｏｒ ｏｕｔｐｕｔとして示している。また、ラッチ信号出力部１０３が出力するラッチ信号をｌａｔｃｈ ｓｉｇｎａｌとして示し、カウンタ７００のカウント値をｃｏｕｎｔｅｒとして示している。

時刻ｔ０に、垂直走査回路が信号ＰＲＥＳ、ＰＴＸをＨレベルとし、トランジスタＲＥＳ、ＴＸを導通させる。これにより、光電変換部ＰＤの電位が、電源ＶＤＤに基づいてリセットされる。トランジスタＳＦと電流源Ｉｃｏｎｓｔとで構成するソースフォロワ回路の出力は、電源ＶＤＤに応じた出力となる。

時刻ｔ０では、ＴＧ２００は信号ＰＲＳＴをＬｏｗレベル（以下、Ｌレベル）としており、トランジスタＭ３を非導通、トランジスタＭ２を導通としている。

また、時刻ｔ０に、垂直走査回路は信号ＰＣＲＥＳをＨレベルとし、トランジスタＣ０Ｒを導通させる。これにより、コンパレータ１０２の一方の入力ノードの電位をリセットする。

また、時刻ｔ０に、ＴＧ２００が信号ＰＲＲＥＳをＨレベルとし、トランジスタＭ４を導通させる。これにより、参照信号出力部５００の帰還容量素子Ｃｆをリセットする。

時刻ｔ１に、垂直走査回路が信号ＰＲＥＳ、ＰＴＸをＬレベルとし、トランジスタＴＸ、ＲＥＳを非導通とする。これにより、光電変換部ＰＤのリセットを解除し、電荷を蓄積できる状態とする。

時刻ｔ２に、垂直走査回路が信号ＰＣＲＥＳをＬレベルとして、トランジスタＣ０Ｒを非導通とする。これにより、容量素子Ｃ０には、トランジスタＳＦの制御ノードの電位をリセットしたことによる電位と基準電位Ｖｒｅｆとの電位差が保持される。

また、時刻ｔ２に、ＴＧ２００が信号ＰＲＲＥＳをＬレベルとして、トランジスタＭ４を非導通とする。これにより帰還容量素子Ｃｆのリセットを解除する。

時刻ｔ３に、垂直走査回路が信号ＰＴＸをＨレベルとして、光電変換部ＰＤが蓄積した電荷をトランジスタＳＦの制御ノードに転送する。これにより、ソースフォロワ回路の出力が変化する。この出力の変化分をＳとすると、コンパレータ１０２の一方の入力ノードの電位はＶｒｅｆ−Ｓとなる。

時刻ｔ４に、ＴＧ２００が信号ＰＲＳＴをＨレベルとして、トランジスタＭ３を導通とし、トランジスタＭ２を非導通とする。これにより、カレントミラー部ＣＭと容量素子Ｃｉとの間の電気的経路が導通するので、カレントミラー部ＣＭでソースする電流量に応じて、参照信号Ｖｒａｍｐの電位が漸減する。また、カウンタ７００は、クロック信号を計数するカウント動作を開始する。

時刻ｔ５に、ｃｏｍｐａｒａｔｏｒ ｉｎｐｕｔと参照信号Ｖｒａｍｐとの大小関係が逆転すると、ラッチ信号出力部が、Ｈレベルのラッチ信号を出力する。これを受けて、画素内メモリ１０４は、この時点におけるカウント値を保持する。

時刻ｔ６に、ＴＧ２００が信号ＰＲＳＴをＬレベルとして、参照信号Ｖｒａｍｐの漸減を停止し、ＡＤ変換期間を終了する。

本実施例では、参照信号出力部５００が、全ての画素のＡＤ変換部ＡＤＣに対して、共通の参照信号Ｖｒａｍｐを出力する。参照信号Ｖｒａｍｐを伝送する出力線の抵抗、寄生容量、ＡＤ変換部ＡＤＣの負荷容量により、参照信号Ｖｒａｍｐには、参照信号出力部５００からの電気的経路の長さ（配線長）に応じた遅延が生じる。

例えば、サブアレイ１０５−１における参照信号Ｖｒａｍｐの漸減開始タイミングに合わせて、すべてのカウンタ７００のカウント動作を開始させたとする。すると、別のサブアレイでは、カウンタ７００がカウント動作を開始した後に、参照信号Ｖｒａｍｐの漸減を開始することが生じる。この場合、参照信号Ｖｒａｍｐを伝送する配線長に起因するオフセットノイズが、画素から出力されるデジタル信号に含まれる。よって、画素アレイ１００に一様な光を照射したとしても、撮像装置の出力するデジタル信号に基づいて生成する画像にシェーディングを生じる。また、参照信号Ｖｒａｍｐの漸減に先立ってカウンタ７００がカウント動作を開始することにより、ＡＤ変換部ＡＤＣのダイナミックレンジが狭まってしまう。

本実施例の撮像装置では、参照信号Ｖｒａｍｐの漸減開始タイミングの遅延に合わせて、ＴＧ２００がカウンタ７００のクロック信号の計数の開始をサブアレイごとに遅くする。各サブアレイにおける参照信号Ｖｒａｍｐの波形を図３（ｂ）に示す。図１に示したｎ個のサブアレイでは、サブアレイ１０５−１から順に参照信号出力部５００からの参照信号Ｖｒａｍｐを伝送する配線長が長くなる。ｎ個のサブアレイの中で最も参照信号出力部５００に近いサブアレイ１０５−１において、参照信号Ｖｒａｍｐの漸減が、ｎ個のサブアレイの中で最も早く開始する。そして、サブアレイ１０５−１にカウント信号を出力するカウンタ７００−１から遅れて、サブアレイ１０５−２にカウント信号を出力するカウンタ７００−２が、クロック信号を計数するカウント動作を開始する。本実施例では、カウンタ７００−１、７００−２、・・・、７００−ｎのうちの２つのカウンタに着目すると、より参照信号出力部５００に近いサブアレイ１０５に対応して設けられたものが第１のカウンタに該当し、他方が第２のカウンタに該当する。たとえば、カウンタ７００−１と７００−２に着目すると、カウンタ７００−１が第１のカウンタ、カウンタ７００−２が第２のカウンタである。この場合、第１のカウンタであるカウンタ７００−１がサブアレイ１０５−１に含まれるＡＤ変換部ＡＤＣに出力するカウント信号が第１のカウント信号である。また、第２のカウンタであるカウンタ７００−２がサブアレイ１０５−２に含まれるＡＤ変換部ＡＤＣに出力するカウント信号が第２のカウント信号である。

続いて各カウンタ７００の動作開始タイミングの決定方法について説明する。

決定方法の一例として、参照信号出力部５００から各サブアレイ１０５への配線長、配線の厚みから見積もられる寄生抵抗、寄生容量に基づいて、各カウンタ７００がカウント動作をスタートするタイミングを設定する形態がある。参照信号出力部５００から各サブアレイ１０５への配線の寄生抵抗、寄生容量が、参照信号出力部５００からの距離に対して正比例の関係にある場合、カウンタ７００−１、７００−２、７００−３、・・・、７００−ｎを一定の時間差で順に動作を開始させることができる。

各カウンタ７００の動作開始タイミングの決定方法の他の例を説明する。まず、垂直走査回路が信号ＰＣ０ＲをＨレベルとし、コンパレータ１０２への入力信号を全画素において信号Ｖｒｅｆとする。また各カウンタに与えるカウンタスタート信号は、ＴＧ２００で同一のタイミングで生成する。カウンタスタート信号も、カウンタスタート信号出力線６００の配線長に応じて遅延量が異なるが、参照信号出力部５００と比較して、ＴＧ２００が駆動する負荷は無視できる程度に小さいものとする。したがって、全てのカウンタ７００が同時に動作するものとする。各画素の画素内メモリ１０４が保持したデジタル信号は、理想的には同じ値のデジタル信号である。しかし、前述した通り、参照信号出力部５００からの配線長が長くなるにつれて生じる参照信号Ｖｒａｍｐの遅延により、参照信号出力部５００から遠いサブアレイの画素ほど、出力するデジタル信号の信号値が増加する。このデジタル信号の信号値の増加がゼロに近づくように、各カウンタ７００のカウント動作の開始タイミングを決定する。また、他の方法として、撮像装置の出力するデジタル信号に基づいて生成する画像を分析して、カウンタ７００のカウント動作の開始タイミングを決定しても良い。この方法においても、コンパレータ１０２への入力信号を全画素において一定値Ｖｒｅｆとする。また各カウンタに与えるカウンタスタート信号も同一とし、全てのカウンタ７００を同時に動作させる。そして、撮像装置が、画素の生成したデジタル信号を撮像装置の外部に順次出力する。このデジタル信号に基づいて生成した画像に、参照信号Ｖｒａｍｐの遅延が参照信号出力部５００からの配線長が増大することによって、画像にシェーディングが生じる。この画像のシェーディングの形状によって、参照信号Ｖｒａｍｐの配線長の増大によって生じる遅延量を見積もることができる。この見積もった参照信号Ｖｒａｍｐの遅延量に合わせて、ＴＧ２００で発生させる各カウンタ７００のカウンタスタート信号のタイミングを設定する。この各カウンタ７００のカウンタスタート信号を設定するために、撮像装置がカウンタスタート信号の遅延量の設定情報を記憶するレジスタを備えているのが好ましい。このようにして本実施例の撮像装置では、最適な各カウンタ７００のカウント動作の開始タイミングを設定することができる。

本実施例の撮像装置は、参照信号出力部５００からの配線長の増大によって生じる参照信号Ｖｒａｍｐの遅延に合わせてカウンタ７００のカウント動作の開始タイミングを設定する。複数のアナログデジタル変換部間で生じる参照信号Ｖｒａｍｐの遅延による、デジタル信号のオフセットノイズを低減することができる。よって、撮像装置の出力するデジタル信号に基づいて生成する画像にシェーディングが生じにくくなる。また、参照信号Ｖｒａｍｐの漸減に先立ってカウント動作を開始することによって生じていたＡＤ変換部ＡＤＣのダイナミックレンジの狭小化を生じにくくすることができる。

光電変換部ＰＤは入射線変換部の一例である。入射線変換部は、例えば、Ｘ線、可視光、赤外線といった入射線を電荷に変換する形態であれば良い。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図４は、本実施例に係る撮像装置の構成を示すブロック図である。図４に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例における撮像装置では、カウンタスタート信号出力線６００は１つとしている。そして、カウンタスタート信号出力線６００上の、各カウンタの間に遅延回路１０００を設けている。この各遅延回路１０００は、カウンタスタート信号を順次遅延させて、各カウンタ７００にカウンタスタート信号を出力する。カウンタスタート信号の遅延量を、参照信号Ｖｒａｍｐの遅延量に合わせる。これにより、実施例１と同じく、図３（ｂ）に示すように各サブアレイにおける参照信号Ｖｒａｍｐの漸減開始タイミングに、カウンタのカウント開始タイミングを合わせることができる。これにより、本実施例の撮像装置は、実施例１の撮像装置と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図５は、本実施例に係る撮像装置の構成を示すブロック図である。図５に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例における撮像装置は、カウンタ７００を１つとしている。カウンタ７００は、参照信号出力部５００と同じく、画素アレイ１００の左側に位置する。カウンタ７００は、クロック信号を計数したカウント信号を出力する。カウンタ７００がｎビットのカウント信号を出力する場合には、カウンタ７００から遅延回路１００１を介して画素アレイ１００に至る電気的経路をｎ本の信号線とする。本実施例の遅延回路１００１は、カウンタ７００が出力する各ビットのカウント信号を遅延させて、画素アレイ１００に出力する。本実施例の遅延回路１００１は、カウント信号を遅延させるカウント信号制御部である。

遅延回路１００１のそれぞれのカウント信号の遅延量を、サブアレイ１０５ごとの参照信号Ｖｒａｍｐの遅延量に合わせる。これにより、実施例１と同様に、各サブアレイ１０５における参照信号Ｖｒａｍｐの漸減開始タイミングに、カウンタ７００のカウント開始タイミングを合わせることができる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図６（ａ）は、本実施例に係る撮像装置の構成を示すブロック図である。図６（ａ）に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例においては、各画素１０１０がカウンタ７００を有する。本実施例の画素１０１０の構成図を図６（ｂ）に示す。１つのサブアレイ１０５内の、カウンタ７００に対しては、同一のカウンタスタート信号出力線６００が電気的に接続される。サブアレイごとに、カウンタスタート信号のタイミングを調整し、実施例１と同じく、図３（ｂ）に示すように各サブアレイにおける参照信号Ｖｒａｍｐの漸減開始タイミングに、カウンタのカウント開始タイミングを合わせる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図７は、本実施例に係る撮像装置の構成を示すブロック図である。図７に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例の撮像装置では、参照信号出力部５００は画素アレイ１００の上側に位置する。また本実施例の撮像装置では、２行分の画素１０１を単位に、ｎ個のサブアレイ１０５０を構成する。各サブアレイに対し、１つのカウンタ７００が電気的に接続される。また各カウンタ７００に対し、ＴＧ２００から、カウンタスタート信号が、カウンタスタート信号出力線６００を介して出力される。なおサブアレイ１０５０が２行分を単位とするのは１例であり、その他の行数であってもよい。

本実施例の撮像装置においても、最も参照信号出力部５００に近いサブアレイ１０５０−１から順に、参照信号Ｖｒａｍｐの漸減が開始する。

本実施例の撮像装置においても、ＴＧ２００が各カウンタ７００にカウンタスタート信号を出力するタイミングを、サブアレイ１０５０ごとに、参照信号出力部５００からの配線長が長くなるに従って、遅延させる。これにより、図３（ｂ）に示した形態と同様に、各サブアレイ１０５０における参照信号Ｖｒａｍｐの漸減開始タイミングに、各カウンタのカウント開始タイミングを合わせることができる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図８は、本実施例に係る撮像装置の構成を示すブロック図である。図８に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例の撮像装置では、参照信号出力部５００は画素アレイ１００の左上に位置する。また本実施例の撮像装置では、図８に示すようにサブアレイ１０５１を構成する。サブアレイ１０５１−１は、画素アレイ１００の最も左上側の２行２列の画素を有する。そして、サブアレイ１０５１−２は、サブアレイ１０５１−１の右側、下側、右下側に位置する画素を有する。以下右下に向かって、枝番の大きい番号のサブアレイ１０５１が連なる。各サブアレイ１０５１に対し、１つのカウンタ７００が電気的に接続される。また各カウンタに対し、ＴＧ２００から、カウンタスタート信号が、カウンタスタート信号出力線６００を介して出力される。なお、図８に示したサブアレイ１０５１が含む画素数は１例であり、この限りではない。

本実施例の撮像装置においても、参照信号出力部５００に最も近いサブアレイ１０５１−１から順に参照信号Ｖｒａｍｐの漸減が開始する。本実施例の撮像装置においても、ＴＧ２００において、各カウンタ７００にカウンタスタート信号の出力を開始するタイミングを調整し、図３（ｂ）に示すように各サブアレイ１０５１における参照信号Ｖｒａｍｐの漸減開始タイミングに、各カウンタのカウント開始タイミングを合わせることができる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図９は、本実施例に係る撮像装置の構成を示すブロック図である。図９に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例の撮像装置は、画素アレイ１００の左側に電流出力部５０１、画素アレイ１００の右側に電流出力部５０２を配置している。電流出力部５０１、５０２は画素アレイを挟むように設けられている。

次に、図１０（ａ）に電流出力部５０１、５０２の構成示した。電流出力部５０１は、図２（ｂ）に示した実施例１における参照信号出力部５００の、積分部ＩＮＴを設けない構成としている。ＴＧ２００が信号ＰＲＳＴをＨレベルとすると、電流出力部５０１は、ノードＮ１１に電流Ｉを出力する。電流出力部５０２のトランジスタＭ６´の制御ノードは、電流出力部５０１のトランジスタＭ５、Ｍ６の制御ノードに電気的に接続されている。これにより、ＴＧ２００が信号ＰＲＳＴをＨレベルとすると電流出力部５０２は、ノードＮ１２にノードＮ１１と同じ電流値の電流Ｉを出力する。

本実施例における撮像装置の画素１０１の構成を図１０（ｂ）に図示する。各画素１０１は、図２（ｂ）に示す実施例１における参照信号出力部５００の積分部ＩＮＴを有する。本実施例における撮像装置では、各画素１０１に対して、電流出力部５０１、５０２によって画素アレイの左右から電流Ｉが出力される。各画素１０１の積分部ＩＮＴは、電流出力部５０１、５０２のいずれかから出力される電流Ｉに基づく電位の参照信号Ｖｒａｍｐをコンパレータ１０２に出力する。本実施例の参照信号出力部は、画素１０１が有する積分部ＩＮＴである。

本実施例の撮像装置では、２列分の画素１０１を有するサブアレイ１０５２をｎ個有する。各サブアレイ１０５２に対し、１つのカウンタが電気的に接続されている。また各カウンタに対し、ＴＧ２００から、カウンタスタート信号が、カウンタスタート信号出力線６００を介して出力される。電流出力部５０１からの配線長と電流出力部５０２からの配線長とがほぼ等しいサブアレイ１０５２同士について、各々のサブアレイ１０５２に電気的に接続された各カウンタに、ＴＧ２００が共通のカウンタスタート信号を出力する。図９の形態で言えば、サブアレイ１０５２−１とサブアレイ１０５２−ｎの各々に電気的に接続されたカウンタ７００−１、カウンタ７００−ｎについて、ＴＧ２００が共通のカウンタスタート信号を出力する。なおサブアレイ１０５２が２列分を単位とするのは１例であり、その他の列数であってもよい。

各サブアレイにおける参照信号Ｖｒａｍｐの波形を図１１に示す。ｎ個のサブ愛例の中で、最も電流出力部５０１、５０２に近いサブアレイ１０５２−１およびサブアレイ１０５２−ｎにおいて、最もはやく参照信号Ｖｒａｍｐの漸減が開始する。図９に示した撮像装置では、画素アレイ１００の内側にいくほど、電流出力部５０１、５０２からの配線長が長くなるため、参照信号Ｖｒａｍｐの漸減開始タイミングが遅くなっていく。

本実施例では図１１に示すように、各サブアレイに電気的に接続されたカウンタ７００のカウント開始タイミングを、各サブアレイにおける参照信号Ｖｒａｍｐの漸減開始タイミングに合わせることができる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例１と異なる点を中心に説明する。

図１２は、本実施例に係る撮像装置の構成を示すブロック図である。図１２に例示した撮像装置において、図１と同じ機能を有するものに関しては図１と同一の符号を付しており説明を省略する。

本実施例に示す撮像装置は、画素ごとにＡＤ変換部ＡＤＣを持たず、画素１０１０の１列に対してＡＤ変換部１１００を持つ。画素１０１０からはアナログ信号が出力され、垂直信号線９０００を介して、ＡＤ変換部１１００に送られる。画像信号はＡＤ変換部１１００でデジタル化され、ラインメモリ３００に送られる。１つのＡＤ変換部に対して、１つのカウンタ７００が電気的に接続される。また各カウンタに対して、ＴＧ２００から、カウンタスタート信号が、カウンタスタート信号出力線６００を介して出力される。

本実施例の画素１０１０およびＡＤ変換部１１００の構成を図１３（ａ）に示す。光電変換部ＰＤは、入射光量に応じて電荷を生成および蓄積する。ＴＧ２００が、トランジスタＴＸの導通を制御する信号ＰＴＸをＨレベルとすると、光電変換部ＰＤに蓄積された電荷が、トランジスタＳＦの制御ノードに転送される。ＴＧ２００が信号ＰＳＥＬをＨレベルとすると、トランジスタＳＦの出力する信号がトランジスタＳＥＬを介して垂直信号線９０００に出力される。垂直信号線９０００に出力された信号は、ＡＤ変換部１１００に与えられる。ＡＤ変換部１１００の構成は、実施例１における画素１０１内のＡＤ変換部ＡＤＣと同じ構成である。

本実施例における撮像装置では、参照信号出力部５００は、ＡＤ変換部１１００の左側に位置する。参照信号出力部５００は、全てのＡＤ変換部１１００に対して、参照信号Ｖｒａｍｐを出力する。本実施例の撮像装置のように、画素の列ごとにＡＤ変換部１１００が設けられた形態においても、配線の抵抗、寄生容量、およびＡＤ変換部の負荷容量により、ＡＤ変換部１１００に出力される参照信号Ｖｒａｍｐは参照信号出力部５００からの配線長が長くなるほど、遅延が大きくなる。

各ＡＤ変換部１１００における参照信号Ｖｒａｍｐの波形を図１３（ｂ）に示す。最も参照信号出力部５００に近いＡＤ変換部１１００−１において、最もはやく参照信号Ｖｒａｍｐの漸減が開始する。右側の列ＡＤ変換部になるほど漸減の開始が遅れる。

本実施例では図１３（ｂ）に示すように、ＡＤ変換部１１００に電気的に接続されたカウンタ７００のカウント開始タイミングを、各ＡＤ変換部１１００の参照信号Ｖｒａｍｐの漸減開始タイミングに合わせることができる。これにより、本実施例の撮像装置は、実施例１と同様の効果を得ることができる。

以下、図面を参照しながら本実施例の撮像装置を説明する。以下の説明では、実施例８と異なる点を中心に説明する。

図１４は、本実施例に係る撮像装置の構成を示すブロック図である。図１４に例示した撮像装置において、図１２と同じ機能を有するものに関しては図１２と同一の符号を付しており説明を省略する。

本実施例における撮像装置は、カウンタを１つとしている。カウンタ７００は、参照信号出力部５００と同じく、ＡＤ変換部１１００の左側に位置する。カウンタ７００からはカウント信号が出力され、各ＡＤ変換部１１００へ出力される。本実施例の撮像装置は、カウンタ７００から各ＡＤ変換部１１００へのカウント信号の出力線上に遅延回路１００１を有する。本実施例の遅延回路１００１は、各ＡＤ変換部１１００に出力するカウント信号を遅延するカウント信号制御部である。

遅延回路１００１で生じさせる遅延量を、参照信号Ｖｒａｍｐの遅延量と合わせる。これにより、図１３（ｂ）に示すように、各ＡＤ変換部１１００における参照信号Ｖｒａｍｐの漸減開始タイミングと、カウンタ７００のカウント開始タイミングを合わせることができる。よって、本実施例の撮像装置は、実施例８と同様の効果を得ることができる。

図１５は、撮像装置を有する撮像システムである。

図１５において、撮像システムはレンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。さらに撮像システムは、撮像装置１５４より出力される信号の処理を行う信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。

図１５に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０を有する。

図１５に示した撮像システムが有する撮像装置１５４は、実施例１で述べた形態とすることができる。これにより、図１５の撮像システムの撮像装置１５４においても、実施例１で述べた効果を得ることができる。

また、信号処理部１５５が、撮像装置１５４から出力されるデジタル信号に基づいて、複数のアナログデジタル変換部間の参照信号Ｖｒａｍｐの遅延量を検出するようにしても良い。そして、検出した遅延量に基づいて、カウンタスタート信号の遅延量を設定し、撮像装置に設定した遅延量を出力する。これにより、撮像装置の各カウンタ７００のカウント動作の開始タイミングを設定することができる。これにより、実施例１で述べた効果を得ることができる。

（その他）
上記の各実施例は、本発明を説明するための例示的なものに過ぎず、本発明の思想を逸脱しない範囲で構成を変えたり、他の実施例と組み合わせたりすることができる。

また、本明細書では、参照信号Ｖｒａｍｐが時間に依存して滑らかに電位が変化する形態として説明した。他の形態として、参照信号Ｖｒａｍｐが時間に依存して階段状に電位が変化する形態であっても良い。また、本明細書では、参照信号Ｖｒａｍｐが時間に依存して電位が漸減する形態を説明した。他の形態として、参照信号Ｖｒａｍｐが時間に依存して電位が漸増する形態としても良い。このような、階段状に電位が変化する形態、電位が時間に依存して漸増する形態を含め、参照信号Ｖｒａｍｐは時間に依存して信号レベルが変化する形態であれば良い。

１０１ 画素
１０２ コンパレータ
１０４ 画素内メモリ
１０５ サブアレイ
２００ ＴＧ
５００ 参照信号出力部
６００ カウンタスタート信号出力線
７００ カウンタ
１０００ 遅延回路
１１００ ＡＤ変換部

Claims (8)

1. 入射線を電荷に変換する入射線変換部、および、前記入射線変換部の出力する信号をデジタル信号に変換するアナログデジタル変換部を構成するコンパレータを各々が備え、複数の行および複数の列を含む行列をなすように配された複数の画素と、
   クロック信号を計数したカウント信号を各々が出力する複数のカウンタと、
   それぞれが、前記行および前記列の一方に沿って延在し、かつ、前記複数のカウンタの対応する１つの前記カウント信号を伝達する複数のカウント信号配線と、
   参照信号を前記複数の画素の各々の前記コンパレータに出力する参照信号出力部と、
   前記行および前記列の他方に沿って延在し、前記参照信号を伝達する参照信号配線と、
   を有する撮像装置であって、
   前記複数の画素の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記複数のカウンタの一部のカウンタの出力する前記カウント信号に基づいて前記デジタル信号を生成し、
   前記複数の画素の他の一部のアナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記複数のカウンタの他の一部のカウンタの出力する前記カウント信号に基づいて前記デジタル信号を生成し、
   前記一部の画素が有する前記コンパレータに出力される前記参照信号に対する、前記他の一部の画素が有する前記コンパレータに出力される前記参照信号の遅延に応じて、前記他の一部のカウンタが、前記一部のカウンタよりも遅く前記クロック信号の計数を開始することを特徴とする撮像装置。
2. 前記撮像装置は、電流出力部と、複数の前記参照信号出力部と、を有し、
   前記複数の画素の各々が、前記参照信号出力部を備え、
   前記電流出力部は、前記複数の画素の各々の前記参照信号出力部に電流を出力し、
   前記参照信号出力部は、前記電流を用いて前記参照信号を生成し、
   前記一部の画素が有する前記コンパレータに出力される前記参照信号に対する、前記他の一部の画素が有する前記コンパレータに出力される前記参照信号の遅延が、
   前記複数の画素の一部の画素の前記参照信号出力部に出力される前記電流に対する、前記複数の画素の他の画素の前記参照信号出力部に出力される前記電流の遅延であることを特徴とする請求項１に記載の撮像装置。
3. 前記撮像装置は、前記複数の画素を有する画素アレイと、複数の前記電流出力部と、を有し、
   前記複数の電流出力部が前記画素アレイを挟むように設けられていることを特徴とする請求項２に記載の撮像装置。
4. 前記一部のカウンタが、当該一部のカウンタに前記カウント信号配線の１つを介して接続される複数の画素に対して、共通の前記カウント信号を出力し、
   前記他の一部のカウンタが、当該他の一部のカウンタに前記カウント信号配線の１つを介して接続される複数の画素に対して、共通の前記カウント信号を出力することを特徴とする請求項１〜３のいずれかに記載の撮像装置。
5. 前記参照信号出力部から前記一部の画素までの電気的経路の長さより、前記参照信号出力部から前記他の一部の画素までの電気的経路の長さのほうが長いことを特徴する請求項１〜４のいずれかに記載の撮像装置。
6. 入射線を電荷に変換する入射線変換部、および、前記入射線変換部の出力する信号をデジタル信号に変換するアナログデジタル変換部を構成するコンパレータを各々が備え、複数の行および複数の列を含む行列をなすように配された複数の画素と、
   クロック信号を計数したカウント信号を出力するカウンタと、
   それぞれが、前記行および前記列の一方に沿って延在し、かつ、前記カウント信号を伝達する複数のカウント信号配線と、
   参照信号を前記複数の画素の各々の前記コンパレータに出力する参照信号出力部と、
   前記行および前記列の他方に沿って延在し、前記参照信号を伝達する参照信号配線と、
   カウント信号制御部と、
   を有する撮像装置であって、
   前記複数の画素の各々の前記アナログデジタル変換部は、前記入射線変換部の出力する信号と前記参照信号とを前記コンパレータが比較した結果、および、前記カウント信号に基づいて前記デジタル信号を生成し、
   前記複数の画素の一部の前記アナログデジタル変換部に出力される前記参照信号に対する、前記複数の画素の他の一部の前記アナログデジタル変換部に出力される前記参照信号の遅延に応じて、前記カウント信号制御部が、前記一部のアナログデジタル変換部に出力される前記カウント信号に対し、前記他の一部のアナログデジタル変換部に出力される前記カウント信号を遅らせることを特徴とする撮像装置。
7. 前記カウント信号制御部が、前記カウンタから前記複数のアナログデジタル変換部に前記カウント信号が伝送される電気的経路に設けられた遅延回路であることを特徴とする請求項６に記載の撮像装置。
8. 請求項１〜７のいずれかに記載の撮像装置と、
   前記撮像装置から出力される前記デジタル信号を処理する信号処理部と、を有することを特徴とする撮像システム。

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