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JP6194824B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、トレンチによって素子間の絶縁分離を行っている半導体装置およびその製造方法に関するものである。
従来、特許文献１に、複合型集積回路（以下、複合ＩＣという）が備えられた半導体装置において、ＳＯＩ（Sillicon on Insulator）基板を用いることなく、低コストで絶縁分離構造を形成する方法が開示されている。具体的には、特許文献１に記載の方法では、次のようにして半導体装置を製造している。
まず、シリコン基板の一面側に素子および各素子を囲むトレンチを形成する。次に、トレンチの内壁面を覆うように例えば熱酸化によって絶縁膜を形成すると共に、絶縁膜上にトレンチ内を埋め込むようにＰｏｌｙ−Ｓｉ層を形成することでトレンチ分離構造を構成する。続いて、シリコン基板の表面側に支持用基板を貼り付けたのち、シリコン基板の裏面側をトレンチの底面に達するまで研削することで絶縁膜を露出させる。そして、そのシリコン基板の裏面側に絶縁層を介して支持体を貼り合せることで、各素子が形成された領域をトレンチ分離構造およびシリコン基板の裏面の絶縁層とによって囲んだ構造とする。このようにして、ＳＯＩ基板を用いることなく素子間の絶縁分離構造を実現し、低コストで絶縁分離構造を形成することを可能としている。
特開２００１−１２７１４９号公報
しかしながら、トレンチ内壁面に形成する絶縁膜の膜厚不足などにより、絶縁不良が生じることがあり、製品製造の歩留まりが悪いという問題がある。また、絶縁膜の形成のための熱酸化工程やＰｏｌｙ−Ｓｉ層の埋め込み工程が必要になり、トレンチ分離構造を形成するための工程が必要になる分、製造コストが高くなっていた。
本発明は上記点に鑑みて、絶縁不良を抑制できると共に、製造工程の簡略化および製品製造の歩留まりを向上できる構造の半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１ないし９に記載の発明では、複数の素子（１０、２０）が形成されていると共に、複数の素子を囲むことで複数の素子の間を絶縁分離するトレンチ（３）が形成された半導体基板（２）を有し、トレンチは、半導体基板の表裏を貫通して形成されており、内部が空間とされており、トレンチの内圧をＰ、トレンチの最大幅をｄとして、トレンチの内圧と最大幅がＰ・ｄ（ｃｍ・Ｔｏｒｒ）＜０．４が成り立つ関係とされていることを特徴としている。
このように、トレンチ分離構造を構成するトレンチ内にＰｏｌｙ−Ｓｉ層を埋め込んでおらず、空間が残された状態、例えば気体が封入された状態、もしくは、真空状態（減圧状態）となるようにしている。このため、Ｐｏｌｙ−Ｓｉ層を埋め込んだ場合のように、トレンチの内壁面に絶縁膜を形成した場合において絶縁膜の膜厚不足などによる絶縁不良が発生することを防止できる。そして、Ｐｏｌｙ−Ｓｉ層による埋め込みを行う必要が無いため、製造工程の簡略化を図ることが可能になる。さらに、絶縁膜を形成しなくても素子間の絶縁を図ることができるため、絶縁膜を備えない構造とする場合であれば、例えば熱酸化工程などを行う必要も無くなり、尚更に製造工程の簡略化を図ることができる。
したがって、絶縁不良を抑制できると共に、製造工程の簡略化および製品製造の歩留まりを向上できる構造の半導体装置とすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる半導体装置１の断面構成を示す図である。 トレンチ３の上面レイアウトを示した図である。 図１に示す半導体装置１の製造工程を示した断面図である。 図３に続く半導体装置１の製造工程を示した断面図である。 プラズマＣＶＤによって密閉用絶縁膜５を形成する場合のトレンチ３の近傍の拡大断面図である。 パッシェンの法則に基づく耐圧特性を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、複数の素子間をトレンチによって絶縁分離する構成として、ＣＭＯＳとバイポーラトランジスタとを備えた半導体装置を例に挙げて説明する。なお、ここでは素子としてＣＭＯＳとバイポーラトランジスタを例に挙げて説明するが、これらに限るものではなく、どのような素子の素子分離を行う半導体装置であっても良い。
図１に示すように、本実施形態にかかる半導体装置１は、シリコン基板２を用いて形成されており、ＣＭＯＳ１０やバイポーラトランジスタ２０などが備えられ、これらがトレンチ３によって絶縁分離された構成とされている。
具体的には、シリコン基板２内がトレンチ３にて素子分離されており、素子分離されたうちの一つの領域がＣＭＯＳ１０を形成するためのｎ-型ウェル層１１とされ、ｎ-型ウェル層１１内にはｐ-型ウェル層１２が形成されている。
ｎ-型ウェル層１１内にはｐ+型ソース領域１３ａおよびｐ+型ドレイン領域１４ａが構成され、ｐ-型ウェル層１２内にはｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂが構成されている。そして、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａの間に位置するｎ-型ウェル層１１の表面、および、ｎ+型ソース領域１３ｂおよびｎ+型ドレイン領域１４ｂの間に位置するｐ-型ウェル層１２の表面に、ゲート絶縁膜１５ａ、１５ｂを介してゲート電極１６ａ、１６ｂが形成されている。
また、ｎ-型ウェル層１１などの上には、層間絶縁膜４を介して、ｐ+型ソース領域１３ａとｐ+型ドレイン領域１４ａと電気的に接続されるソース電極１７ａやドレイン電極１８ａが形成されている。さらに、ｐ-型ウェル層１２などの上にも、層間絶縁膜４を介して、ｎ+型ソース領域１３ｂやｎ+型ドレイン領域１４ｂと電気的に接続されるソース電極１７ｂやドレイン電極１８ｂが形成されている。
これにより、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴにて構成されたＣＭＯＳ１０が構成されている。
一方、シリコン基板２のうちトレンチ３にて素子分離されたうちの他の一つの領域がバイポーラトランジスタ２０を形成するためのｎ-型ウェル層２１とされている。
ｎ-型ウェル層２１内には、バイポーラトランジスタ２０としてＮＰＮトランジスタが備えられている。具体的には、ｎ-型ウェル層２１の表層部に、ｐ型ベース領域２２が形成されていると共にｐ型ベース領域２２の表層部にｎ+型エミッタ領域２３が形成され、さらにｐ型ベース領域２２と離間した位置にｎ+型コレクタ領域２４が形成されている。そして、ｎ-型ウェル層２１などの上には、層間絶縁膜４を介して、ベース電極２５、エミッタ電極２６およびコレクタ電極２７が備えられている。これらベース電極２５、エミッタ電極２６およびコレクタ電極２７は、層間絶縁膜４に形成されたコンタクトホールを通じて、それぞれ、ｐ型ベース領域２２、ｎ+型エミッタ領域２３およびｎ+型コレクタ領域２４と電気的に接続されている。
これにより、ＮＰＮトランジスタにて構成されたバイポーラトランジスタ２０が構成されている。なお、ここでは、ＮＰＮトランジスタを例に挙げたが、ＰＮＰトランジスタが形成されていても良い。
このようにして、ＣＭＯＳ１０およびバイポーラトランジスタ２０が構成されている。また、半導体装置１には、ＣＭＯＳ１０やバイポーラトランジスタ２０以外にも形成されている。例えば、シリコン基板２の表層部にｐ+型拡散層３０が備えられると共に、このｐ+型拡散層３０に電気的に接続された電位固定電極３１が備えられている。このような構成により、外周耐圧構造が構成されるなど、シリコン基板２に対してＣＭＯＳ１０やバイポーラトランジスタ２０に加えて様々な素子などが形成されることで、半導体装置１が構成されている。
このようにして、ＣＭＯＳ１０およびバイポーラトランジスタ２０などを備えた半導体装置１が構成されており、ＣＭＯＳ１０やバイポーラトランジスタ２０などの各素子を絶縁分離するように、シリコン基板２を貫通するトレンチ３が形成されている。トレンチ３の上面レイアウトは、例えば図２に示すように六角形状とされ、各素子を囲むように形成されており、トレンチ３によって囲まれた各領域が電気的に分離されている。
トレンチ３は、内部が空間となっており、空気などの気体が封入された状態、もしくは、内圧が１００Ｐａ以下の真空状態（減圧状態）とされることで各素子が形成された領域を絶縁分離している。トレンチ３の側壁面はシリコン基板２の表面が露出した状態のシリコン面、もしくは、内壁面をシリコン酸化膜（ＳｉＯ2）もしくはシリコン窒化膜（ＳｉＮ）などの絶縁膜で覆った構造とされている。このような構成とすれば、トレンチ３の内壁面に金属層が配置される場合のような対向する金属層間で電子が飛ぶ影響で絶縁破壊が生じやすくなることを防止することが可能となる。
また、本実施形態の場合、トレンチ３の両端、つまりシリコン基板２の表裏面に位置する両開口端がシリコン基板２と異なる材料で密閉された状態となっている。具体的には、トレンチ３のうちシリコン基板２の表面側の開口端は層間絶縁膜４によって密閉されており、シリコン基板２の裏面側の開口端は密閉用絶縁膜５によって覆われている。
以上のような構造によって、本実施形態にかかる半導体装置１が構成されている。このように構成された半導体装置１では、トレンチ分離構造を構成するトレンチ３内にＰｏｌｙ−Ｓｉ層を埋め込んでおらず、空間が残された状態、例えば気体が封入された状態、もしくは、真空状態（減圧状態）となるようにしている。
このため、Ｐｏｌｙ−Ｓｉ層を埋め込んだ場合のように、トレンチ３の内壁面に絶縁膜を形成した場合において絶縁膜の膜厚不足などによる絶縁不良が発生することを防止できる。そして、Ｐｏｌｙ−Ｓｉ層による埋め込みを行う必要が無いため、製造工程の簡略化を図ることが可能になる。さらに、絶縁膜を形成しなくても素子間の絶縁を図ることができるため、絶縁膜を備えない構造とする場合であれば、例えば熱酸化工程などを行う必要も無くなり、尚更に製造工程の簡略化を図ることができる。
続いて、上記のように構成された本実施形態にかかる半導体装置１の製造方法について、図３〜図４を参照して説明する。
〔図３（ａ）に示す工程〕
まず、マスクを用いた不純物のイオン注入や熱拡散、層間絶縁膜４や各種電極を構成する電極材料の成膜およびパターニングという一般的な半導体プロセスを経て、シリコン基板２に対してＣＭＯＳ１０やバイポーラトランジスタ２０などを形成する。このとき、シリコン基板２の表面側の所望位置、例えば素子が形成される場所と異なる部分にアライメントマークを付し、このアライメントマークを基準としたマスク合わせなどに基づいて半導体プロセスを実施する。なお、この素子などを形成するための半導体プロセスについては、従来より周知のものであるため、詳細については省略する。
〔図３（ｂ）に示す工程〕
素子などを形成した後のシリコン基板２の表面側、つまり素子を形成した側の表面に接着層４０を介してサポートガラス基板４１を貼り付ける。接着層４０は、例えばＵＶレジン層とレーザ剥離層によって構成される。（例えば、住友スリーエム社におけるウェハサポートシステム参照）。
〔図３（ｃ）に示す工程〕
素子などを形成した後のシリコン基板２に接着層４０を介してサポートガラス基板４１を貼り合せた状態で、シリコン基板２を裏面側から研削研磨し、シリコン基板２を所定厚さとなるように加工する。
〔図３（ｄ）に示す工程〕
所定厚さとされたシリコン基板２の裏面にマスク材４２を配置し、マスク材４２をパターニングしてトレンチ３の形成予定領域においてマスク材４２を除去する。このとき、シリコン基板２の表面に素子などの形成時に基準として用いたアライメントマークを基準としてパターニングを行うことで、シリコン基板２の表面側に対してほぼアライメントずれ無くマスク材４２のパターニングを行うことが可能となる。
〔図４（ａ）に示す工程〕
シリコン基板２の裏面側をマスク材４２で覆った状態で異方性エッチング（例えばＲＩＥ（Reactive Ion Etching））を行うことで、トレンチ３を形成する。このとき、トレンチ３がシリコン基板２の裏面側まで貫通するようにしているが、本実施形態では、トレンチ３の先端が層間絶縁膜４の形成位置で終端させられるようにする。これにより、層間絶縁膜４をエッチングストッパとしてトレンチ３を形成できると共に、トレンチ３のうちシリコン基板２の表面側の先端を層間絶縁膜４によって密閉した構造が実現できる。
〔図４（ｂ）に示す工程〕
トレンチ３の形成後に、シリコン基板２の裏面側に形成したマスク材４２を除去した後、密閉用絶縁膜５を成膜する。例えば、プラズマＣＶＤなどによってＴＥＯＳ（Tetra Ethyl Ortho Silicate）などからなる密閉用絶縁膜５を成膜することができる。プラズマＣＶＤによって密閉用絶縁膜５を成膜する場合には、プラズマＣＶＤを減圧雰囲気によって行うことで、トレンチ３を内圧が１００Ｐａ以下の真空状態（減圧状態）とすることが可能となる。また、プラズマＣＶＤによってＴＥＯＳからなる密閉用絶縁膜５を成膜する場合には、トレンチ３内が減圧状態とされつつ、例えばＯ2、ＣＯ2、Ｈ2Ｏなどが封入された状態とすることができる。
さらに、プラズマＣＶＤによって行えば、図５に示すように、トレンチ３の内壁面に所定膜厚の側壁絶縁膜５ａを形成することもできる。密閉用絶縁膜５の成膜厚さについては任意であるが、実験によれば、トレンチ３の開口幅よりも１μｍ以上厚くすると、トレンチ３の先端側の開口部を的確に閉口させることができていた。また、ＣＶＤにおける成膜厚さは、シリコン基板２の裏面上よりもトレンチ３の側壁上の方が薄くなる。このため、トレンチ３内が側壁絶縁膜５ａで埋め込まれる前にトレンチ３の開口端が閉塞され、トレンチ３内は側壁絶縁膜５ａによって埋め込まれない。つまり、トレンチ３の開口幅Ｗと側壁絶縁膜５ａの厚みＷ２とを加味して、Ｗ１−２×Ｗ２＞０を満たすようにプラズマＣＶＤの成膜条件を選択することで、確実にトレンチ３内が側壁絶縁膜５ａによって埋め込まれないようにできる。
このようにして、トレンチ３のうちシリコン基板２の裏面側の先端についても密閉用絶縁膜５によって密閉した構造とすることが可能となる。なお、密閉用絶縁膜５については、プラズマＣＶＤ以外の手法によっても成膜可能である。その場合、密閉用絶縁膜５の形成時の周辺雰囲気や雰囲気圧力の調整に基づいて、トレンチ３内に封入する気体の種類やトレンチ３の内圧を制御することができる。例えば、大気雰囲気に調整すれば、トレンチ３内に空気を封入できると共に、トレンチ３の内圧を大気圧にすることができる。また、減圧雰囲気とすれば、トレンチ３内の圧力を適宜調整でき、例えば１００Ｐａ以下の減圧雰囲気とすれば、トレンチ３の内圧を１００Ｐａ以下の真空状態（減圧状態）に制御できる。
〔図４（ｃ）に示す工程〕
シリコン基板２の裏面側に形成された密閉用絶縁膜５にダイシングテープ４３を貼り付けたのち、シリコン基板２の表面側にレーザ照射を行う。これにより、サポートガラス基板４１を透過して接着層４０にレーザ照射が為され、サポートガラス基板４１を接着層４０から剥離することが可能となる。そして、図示しない剥離用テープを接着層４０に貼り付けたのち、剥離用テープを剥がすと、剥離用テープに接着層４０が貼り付いた状態で剥がされ、接着層４０をシリコン基板２の表面側から除去することが可能となる。
この後、ダイシングブレードなどを用いて素子などを形成したシリコン基板２をチップ単位に分割し、さらにダイシングテープ４３を密閉用絶縁膜５から剥がすことで、本実施形態にかかる半導体装置１が完成する。例えば、ダイシングテープ４３を挟んで分割後の半導体装置１と反対側からピンなどによってダイシングテープ４３ごと半導体装置１を押すことで、半導体装置１をダイシングテープ４３から剥がすことができる。
以上説明したように、本実施形態にかかる半導体装置１においては、トレンチ分離構造を構成するトレンチ３内にＰｏｌｙ−Ｓｉ層を埋め込まずに気体が封入された状態、もしくは、真空状態（減圧状態）となるようにしている。これにより、トレンチ３の内壁面に形成される絶縁膜の膜厚不足などによる絶縁不良が発生することを防止できる。このため、製品製造の歩留まりを向上させることが可能となる。また、Ｐｏｌｙ−Ｓｉ層による埋め込み工程を無くすことによる製造工程の簡略化が図れるし、トレンチ３の内壁面上に側壁絶縁膜５ａを形成しない場合であれば熱酸化工程などを無くせ、更に製造工程の簡略化を図ることができる。
また、側壁絶縁膜５ａを形成する場合においては、仮にトレンチ３内に導電性の異物が入り込んだとしても、側壁絶縁膜５ａによって絶縁を確保できるため、異物の混入による絶縁不良の発生を防止することも可能となる。
さらに、トレンチ３の内圧を１００Ｐａ以下にする場合には、より耐圧向上を図ることも可能となる。すなわち、図６に示すパッシェンの法則に基づく放電の起こる電圧（火花電圧）と気体圧力との関係を示す曲線に表されるように、トレンチ３内に空気が封入されている場合、トレンチ３ 内圧Ｐとトレンチ３の最大幅ｄとが次式を満たすことで高耐圧となる。
（数１） Ｐ・ｄ（ｃｍ・Ｔｏｒｒ）＜０．４
この式に基づけば、例えばトレンチ３の開口幅を２〜３μｍ程度で固定とした場合、トレンチ３の内圧が１．５ｋＴｏｒｒ以下になると、高耐圧を得ることが可能になるといえる。したがって、トレンチ３の開口幅を２〜３μｍとしつつ、トレンチ３の内圧を１．５ｋＴｏｒｒ以下にすることで、より高耐圧とすることも可能となる。なお、トレンチ３の最大幅ｄとは、素子形成領域を囲むように形成されたトレンチ３のうち最も幅が大きくなる部分であり、図２に示すように六角形状でトレンチ３を形成した場合であれば、六角形の各頂点において最大幅となる。
また、トレンチ３の内部に空気以外の気体、例えばＣＯ2が封入されている場合であっても、図６に示されるように、空気と同様、数式１を満たすようにトレンチ３の開口幅やトレンチ３の内圧が設定されていれば良い。このパッシェンの法則に基づく曲線は、他の気体、Ｏ2、Ｈ2Ｏなどについても、ほぼ同様の曲線となるが、Ｏ2、ＣＯ2、Ｈ2Ｏなどが封入される場合、より高耐圧を得ることが可能となる。これらの気体は、トレンチ３内に１種類のみが封入されていても良いし、いずれか複数種類が封入されていても良い。
よって、トレンチ３の開口幅を２〜３μｍ程度で固定とした場合、トレンチ３内に気体を封入しつつ、トレンチ３の内圧を１．５ｋＴｏｒｒ以下とすることで、高耐圧を得ることが可能になる。
さらに、本実施形態では、トレンチ３の上面レイアウトを六角形状としたが、図２の上下左右対称、つまり図中に示した直交する２本の破線を対称線として、いずれの対称線に対しても線対称となる六角形状となるようにしている。このような形状とすることで、トレンチ３内を空洞とすることによるシリコン基板２のうちの素子形成領域を構成する島の傾倒を抑制できる。すなわち、トレンチ３の両側面は対向する壁面となることから、静電引力が発生し得る。その場合において、トレンチ３の上面レイアウトが図２の上下もしくは左右非対称であると、静電引力のアンバランスにより、素子形成領域を構成する島が傾倒する可能性がある。したがって、トレンチ３を上下左右対称となる六角形状とすることで、素子形成領域を構成する島の傾倒を抑制することが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記実施形態では、半導体装置１の機械的な強度増加を考慮して、シリコン基板２の表裏面の両側においてトレンチ３の先端部を閉塞するようにしているが、いずれか一方のみが閉塞されている構造であっても良い。その場合でも、例えば半導体装置１を図示しないケースに収容する形態にすることで、トレンチ３に封入される気体の種類や内圧を適宜調整できる。すなわち、ケース内を真空状態もしくは所望の気体を封入した状態としてケースを密閉することで、トレンチ３内を空気などの気体が封入された状態、もしくは、内圧が１００Ｐａ以下の真空状態（減圧状態）とすることができる。
また、上記実施形態では、プラズマＣＶＤによって密閉用絶縁膜５を形成することで、側壁絶縁膜５ａも同時に形成される形態について説明したが、密閉用絶縁膜５と側壁絶縁膜５ａを別々に形成しても良い。さらに、密閉用絶縁膜５や側壁絶縁膜５ａをシリコン酸化膜ではなくシリコン窒化膜などで形成しても良い。シリコン窒化膜とする場合には、金属汚染を防ぐことが可能になるという効果も得られる。
また、上記実施形態では、トレンチ３の上面レイアウトを六角形状としたが、他の形状、例えば四角形状などのたの多角形としても良いし、多角形状の角部を丸めた形状、円形状や楕円形状などとしても良い。いずれの場合でも、上面レイアウトが直交する二方向を対称線としてそれぞれ線対称とされた形状となっていれば、静電引力のアンバランスによる素子形成領域を構成する島の傾倒を抑制できる。
また、上記実施形態では、半導体基板としてシリコン基板２を例に挙げて説明したが、シリコン以外の半導体材料を用いた半導体基板に対して素子形成を行う場合にも、本発明を適用できる。
１ 半導体装置
２ シリコン基板
３ トレンチ
４ 層間絶縁膜
５ 密閉用絶縁膜
１０ ＣＭＯＳ
２０ バイポーラトランジスタ
４１ サポートガラス基板
４２ マスク材
４３ ダイシングテープ

Claims (10)

  1. 複数の素子（１０、２０）が形成されていると共に、前記複数の素子を囲むことで前記複数の素子の間を絶縁分離するトレンチ（３）が形成された半導体基板（２）を有し、
    前記トレンチは、前記半導体基板の表裏を貫通して形成されており、内部が空間とされており、
    前記トレンチの内圧をＰ、前記トレンチの最大幅をｄとして、前記トレンチの内圧と最大幅がＰ・ｄ（ｃｍ・Ｔｏｒｒ）＜０．４が成り立つ関係とされていることを特徴とする半導体装置。
  2. 前記半導体基板の表裏面両側において、前記トレンチの両開口端が前記半導体基板の構成材料と異なる材料で閉塞されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチは、内部に気体が封入された状態もしくは内部が真空状態とされていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの開口幅が２〜３μｍとされ、前記トレンチ内は、真空度が１．５ｋＴｏｒｒ以下とされていることを特徴とする請求項３に記載の半導体装置。
  5. 前記トレンチ内は、Ｏ２、ＣＯ２もしくはＨ２Ｏのいずれか１つもしくは複数が封入されていることを特徴とする請求項３に記載の半導体装置。
  6. 前記トレンチの内壁面は前記半導体基板が露出した状態となっていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記トレンチの内壁面には、側壁絶縁膜（５ａ）が形成されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  8. 前記トレンチの幅をＷ１、前記側壁絶縁膜の厚みをＷ２とすると、前記トレンチの幅と前記側壁絶縁膜の厚みがＷ１−２×Ｗ２＞０が成り立つ関係とされていることを特徴とする請求項７に記載の半導体装置。
  9. 前記トレンチは、上面レイアウトが交差する二方向を対称線としてそれぞれ線対称な形状とされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 表面および裏面を有する半導体基板（２）を用意し、該半導体基板の表面側に対して複数の素子（１０、２０）を形成する工程と、
    前記複数の素子を形成した後に、前記半導体基板の裏面側から該半導体基板を貫通するようにトレンチ（３）を形成する工程と、
    前記トレンチの内部を空間として残しつつ、前記半導体基板の裏面側において前記トレンチの開口端を密閉する密閉用絶縁膜（５）を形成する工程と、を含み、
    前記密閉用絶縁膜を形成する工程においては、前記トレンチの内圧をＰ、前記トレンチの最大幅をｄとして、前記トレンチの内圧と最大幅がＰ・ｄ（ｃｍ・Ｔｏｒｒ）＜０．４が成り立つ関係とすることを特徴とする半導体装置の製造方法。
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