JP6171997B2 - 固体撮像素子およびその駆動方法、並びに電子機器 - Google Patents

Description

本技術は、固体撮像素子およびその駆動方法、並びに電子機器に関し、特に、電荷保持部の電圧ばらつきを抑制することにより、画質を向上させることができるようにする固体撮像素子およびその駆動方法、並びに電子機器に関する。

近年、イメージセンサの特性を非連続的に変える技術として、半導体基板外に光電変換部を配置する構成が提案されている。例えば、特許文献１乃至３には、光電変換部を半導体基板上部に配置し、光電変換信号を半導体基板に蓄積する構造が開示されている。このような構造では、従来の半導体基板材料で決定されていた光電変換特性を大きく変更することが可能となり、遠赤外用途など、従来Si（シリコン）を用いたイメージセンサでは実現困難であった分野にセンサ技術を適用できる可能性を秘めている。

また、現在イメージセンサで広く用いられているRed、Blue、Greenのカラーフィルタを平面状に並べた画素配列では、画素単位で特定波長の光を吸収することで色分離が実施されている。そのため、例えばRed画素では、BlueとGreenの波長の光はカラーフィルタに吸収されて損失してしまう。

この解決方法として、例えば、特許文献１では、同一画素空間にRed,Blue,Greenの光を光電変換する光電変換領域を積層した積層型の固体撮像素子が提案されている。この構造を用いればカラーフィルタの光吸収による感度低下を抑制することができる。さらに本構造では補間処理を必要としない為、偽色が発生しないという効果も期待できる。

半導体基板外に光電変換部を配置する構造では、光電変換部と半導体基板を電気的に接続するコンタクト部が必要である。コンタクト部は、半導体基板側では、たとえばｐ型半導体に囲まれたｎ型拡散層に接続される。このｎ型拡散層は、光電変換電荷を保持する電荷保持部としても機能するが、コンタクトをとるために埋め込み型のPN接合とすることができないため、リーク電流が発生する。例えば、ｐ型半導体に囲まれたｎ型拡散層を用いる場合、PN接合の逆バイアスリーク電流が発生する。

特開２００７−３２９１６１号公報 特開２０１０−２７８０８６号公報 特開２０１１−１３８９２７号公報（図１５）

リーク電流の発生を改善するためには、電荷保持部の電圧を低減する手段が有効である。しかし、仮に電荷保持部を低電圧化できたとしても、電荷保持部の電圧が画素毎にばらつくと、リーク電流量のばらつきが発生し、画として点欠陥となってしまう。

また例えば、電荷保持部が光電変換部に直接接続されている構成では、電荷保持部の電圧ばらつきによって光電変換部の印加電圧にばらつきが生じ、光電変換効率がばらつく。結果として、イメージセンサの画質が劣化する。

本技術は、このような状況に鑑みてなされたものであり、電荷保持部の電圧ばらつきを抑制することにより、画質を向上させることができるようにするものである。

本技術の第１の側面の固体撮像素子は、画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する第１の光電変換部と、前記第１の光電変換部で生成された信号電荷を保持する第１の電荷保持部と、前記画素が選択された場合、前記第１の電荷保持部の信号電荷を画素信号として出力する第１の出力トランジスタと、列方向に並ぶ各画素の画素信号を伝送する列信号線と前記第１の出力トランジスタに接続され、前記画素が選択された場合に、前記第１の出力トランジスタからの画素信号を前記列信号線へ出力する第１の選択トランジスタと、前記第１の選択トランジスタがオフとされ、前記第１の光電変換部で生成された信号電荷を前記第１の電荷保持部に蓄積している期間に、前記第１の出力トランジスタの出力端の電圧を所定電圧に制御する第１の電圧制御トランジスタとを有する画素を備える。

本技術の第２の側面の固体撮像素子の駆動方法は、光電変換部と、電荷保持部と、出力トランジスタと、列方向に並ぶ各画素の画素信号を伝送する列信号線と前記出力トランジスタに接続された選択トランジスタと、電圧制御トランジスタとを有する画素を備える固体撮像素子の、前記光電変換部が、前記画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積し、前記電荷保持部が、前記光電変換部で生成された信号電荷を保持し、前記出力トランジスタが、前記選択トランジスタにより前記画素が選択された場合、前記電荷保持部の信号電荷を画素信号として出力し、前記選択トランジスタが、前記画素が選択された場合に、前記出力トランジスタからの画素信号を前記列信号線へ出力し、前記電圧制御トランジスタは、前記選択トランジスタがオフとされ、前記光電変換部で生成された信号電荷を前記電荷保持部に蓄積している期間に、前記出力トランジスタの出力端の電圧を所定電圧に制御する。

本技術の第３の側面の電子機器は、画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する光電変換部と、前記光電変換部で生成された信号電荷を保持する電荷保持部と、前記画素が選択された場合、前記電荷保持部の信号電荷を画素信号として出力する出力トランジスタと、列方向に並ぶ各画素の画素信号を伝送する列信号線と前記出力トランジスタに接続され、前記画素が選択された場合に、前記出力トランジスタからの画素信号を前記列信号線へ出力する選択トランジスタと、前記選択トランジスタがオフとされ、前記光電変換部で生成された信号電荷を前記電荷保持部に蓄積している期間に、前記出力トランジスタの出力端の電圧を所定電圧に制御する電圧制御トランジスタとを有する画素を備える固体撮像素子を備える。

本技術の第１の側面においては、第１の光電変換部において、画素に入射された光を受光して光電変換することで信号電荷が生成されて蓄積され、第１の電荷保持部において、前記第１の光電変換部で生成された信号電荷が保持され、第１の出力トランジスタにおいて、前記画素が選択された場合、前記第１の電荷保持部の信号電荷が画素信号として出力され、第１の選択トランジスタにおいて、前記画素が選択された場合に、前記第１の出力トランジスタからの画素信号が列信号線へ出力され、第１の電圧制御トランジスタにおいて、前記第１の選択トランジスタがオフとされ、前記第１の光電変換部で生成された信号電荷を前記第１の電荷保持部に蓄積している期間に、前記第１の出力トランジスタの出力端の電圧が所定電圧に制御される。

固体撮像素子及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

本技術の第１乃至第３の側面によれば、電荷保持部の電圧ばらつきを抑制することにより、画質を向上させることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

基本画素の等価回路を示す図である。 基本画素の断面構造を示す図である。 基本画素の駆動例（１）について説明する図である。 基本画素の駆動例（１）について説明する図である。 基本画素の駆動例（１）について説明する図である。 基本画素の駆動例（２）について説明する図である。 基本画素の駆動例（２）について説明する図である。 基本画素の駆動例（２）について説明する図である。 第１の実施の形態における画素の等価回路を示す図である。 第１の実施の形態における画素の断面構造を示す図である。 第１の実施の形態における画素の駆動について説明する図である。 第１の実施の形態における画素の駆動について説明する図である。 第１の実施の形態における画素の駆動について説明する図である。 第１の実施の形態における画素の駆動について説明する図である。 第１の実施の形態における画素の駆動について説明する図である。 第２の実施の形態における画素の等価回路を示す図である。 第２の実施の形態における画素の断面構造を示す図である。 第２の実施の形態における画素の駆動について説明する図である。 第２の実施の形態における画素の駆動について説明する図である。 第２の実施の形態における画素の駆動について説明する図である。 第２の実施の形態における画素の駆動について説明する図である。 第３の実施の形態における画素の等価回路を示す図である。 第３の実施の形態における画素の断面構造を示す図である。 第３の実施の形態における画素の駆動について説明する図である。 第３の実施の形態における画素の駆動について説明する図である。 第３の実施の形態における画素の駆動について説明する図である。 第３の実施の形態における画素の駆動について説明する図である。 第３の実施の形態における画素の駆動について説明する図である。 第４の実施の形態における画素の等価回路を示す図である。 第４の実施の形態における画素の断面構造を示す図である。 第４の実施の形態における画素の駆動について説明する図である。 第５の実施の形態における画素の等価回路を示す図である。 第５の実施の形態における画素の断面構造を示す図である。 第５の実施の形態における画素の駆動について説明する図である。 本技術が適用された固体撮像素子の概略構成を示す図である。 本技術が適用された電子機器としての撮像装置の構成例を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．基本画素の説明
２．第１の実施の形態（光電変換膜で信号電荷を電子とする画素の構成例）
３．第２の実施の形態（光電変換膜で信号電荷を正孔とする画素の構成例）
４．第３の実施の形態（フォトダイオードで転送トランジスタを有する画素の構成例）
５．第４の実施の形態（光電変換膜とフォトダイオードを有する画素の構成例）
６．第５の実施の形態（光電変換膜とフォトダイオードを有する画素の構成例）

＜１．基本画素の説明＞
初めに、本技術の理解を容易にするため、本技術が適用される基本構成となる固体撮像素子の画素（以下、基本画素という。）について説明する。

＜基本画素の等価回路＞
図１は、基本画素の等価回路を示している。

図１に示される画素１は、光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ（出力トランジスタ）１４、および選択トランジスタ１５を有する。

光電変換部１１は、受光した光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。光電変換部１１の一方は接地されるとともに、他方は電荷保持部１２、リセットトランジスタ１３のソース、及び、増幅トランジスタ１４のゲートに接続されている。図１の構成においては、信号電荷は電子となる。

電荷保持部１２は、光電変換部１１から読み出された電荷を保持する。電荷保持部１２は、図２でも後述するが、光電変換部１１の一端、リセットトランジスタ１３のソース、及び、増幅トランジスタ１４のゲートと接続されているため、実際には、これら全体で電荷が保持される。

リセットトランジスタ１３は、ゲートに供給されるリセット信号RSTによりオンされたとき、電荷保持部１２に蓄積されている電荷がドレイン（電源電圧VDD）に排出されることで、電荷保持部１２の電位をリセットする。

増幅トランジスタ１４のゲートは電荷保持部１２と接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ１５のドレインに接続されている。増幅トランジスタ１４は、電荷保持部１２の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ１４は、画素１から出力される画素信号を伝送する列信号線１６を介して接続されている定電流源としての負荷MOS（不図示）とソースフォロア回路を構成し、電荷保持部１２に蓄積されている電荷に応じたレベルの画素信号が、増幅トランジスタ１４から選択トランジスタ１５を介して、不図示のAD変換部に出力される。負荷MOSは、例えば、２次元配列された複数の画素１に対し、列単位に設けられるAD変換部内に設けられている。

選択トランジスタ１５のドレインは、増幅トランジスタ１４のソースと接続され、ソースは、列方向（垂直方向）に並ぶ各画素１の画素信号を伝送する列信号線１６と接続されている。選択トランジスタ１５は、ゲートに供給される選択信号SELにより画素１が選択されたときオンされ、画素１の画素信号を、列信号線１６を介してAD変換部に出力する。

＜基本画素の断面構造＞
図２は、画素１の断面構造を示す図である。

画素１では、P型半導体基板（P-Well）２１の一方の界面（図中、上側の面）に、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５が形成されている。

具体的には、リセットトランジスタ１３が、P型半導体基板２１上のゲート部１３GTと、P型半導体基板２１内のｎ型拡散層２２および２３で構成され、増幅トランジスタ１４が、P型半導体基板２１上のゲート部１４GTと、P型半導体基板２１内のｎ型拡散層２３および２４で構成され、選択トランジスタ１５が、P型半導体基板２１上のゲート部１５GTと、P型半導体基板２１内のｎ型拡散層２４および２５で構成されている。ゲート部１３GT、１４GT、及び、１５GTは、例えば、ポリシリコンで形成される。

ｎ型拡散層２２は、リセットトランジスタ１３のソースと電荷保持部１２を兼用し、後述する光電変換部１１の下部電極２９Bと、増幅トランジスタ１４のゲート部１４GTに、金属配線２６で接続されている。従って、金属配線２６で接続されている、光電変換部１１の下部電極２９B、ｎ型拡散層２２、及び増幅トランジスタ１４のゲート部１４GTの全体が、電荷が保持される電荷保持部１２となる。金属配線２６は、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの材料で形成される。

ｎ型拡散層２３は、リセットトランジスタ１３のドレインと、増幅トランジスタ１４のドレインを兼用し、ｎ型拡散層２３には電源電圧VDDが印加されている。

ｎ型拡散層２４は、増幅トランジスタ１４のソースと、選択トランジスタ１５のドレインを兼用する。ｎ型拡散層２５は、選択トランジスタ１５のソースとして機能し、列信号線１６と接続されている。

P型半導体基板２１の各画素トランジスタ（リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５）の上側には、絶縁層２７を介して光電変換部１１が形成されている。

光電変換部１１は、光電変換膜２８を上部電極２９Aと下部電極２９Bで挟み込む構造により形成されている。光電変換膜２８としては、例えば、有機光電変換膜や、CIGS（Cu,In,Ga,Se化合物）、CIS（Cu,In,Se化合物）、カルコパイライト構造半導体、GaAsなどの化合物半導体などを採用することができる。上部電極２９Aは、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明性の電極膜で形成される。下部電極２９Bは、例えば、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）などの電極膜で形成される。上部電極２９Aは全画素共通に全面に形成されているのに対して、下部電極２９Bは、画素単位に形成されている。上部電極２９AはGND（グラウンド）に接続されている。

上部電極２９Aの上側には、保護膜（絶縁膜）３０を介して、カラーフィルタ３１とオンチップレンズ３２が形成されている。カラーフィルタ３１は、例えば、Red、Green、または、Blueが画素単位にベイヤ配列で配列されている。したがって、光電変換膜２８は、カラーフィルタ３１を透過してきたRed、Green、または、Blueのいずれかの光を光電変換する。

画素１は、以上のような断面構造により形成されている。

＜基本画素の駆動例（１）＞
次に、図３乃至図５を参照して、画素１の駆動について説明する。

図３乃至図５それぞれは、画素１の増幅トランジスタ１４及び選択トランジスタ１５と、増幅トランジスタ１４とソースフォロア回路を構成する負荷MOS１７の３つのトランジスタの動作を、電流（電子）の流れを水流、トランジスタのゲートを水門に例えて示した図である。図３乃至図５においては、トランジスタのゲートのオンオフは、グレーの水門の上下で表される。グレーの水門が上下することで、ハッチング（斜線）で表される水流（電流）が制御される。図中、縦方向の高さは電圧を表し、グレーの水門やハッチングの高さが低いほど電圧は高い。

まず、図３に示されるように選択トランジスタ１５がオンされた後、不図示のリセットトランジスタ１３がオンされ、電荷保持部１２の電圧が初期状態にリセットされる。これにより、電荷保持部１２の一部である増幅トランジスタ１４のゲート部１４GTが、リセット電圧(Vreset)となっている。

次に、図４に示されるように、選択トランジスタ１５がオフされると、増幅トランジスタ１４は列信号線１６から分離され、増幅トランジスタ１４のソースがフローティング状態となる。その結果、図５に示されるように、増幅トランジスタ１４のゲート下とソースからドレインに向かって電子の移動が発生し、電圧上昇が発生する。この電圧上昇量△Vは増幅トランジスタ１４のソースで発生するリーク電流と、熱励起によりソースからドレインに抜ける電流量のバランスで決まるが、これらはｎ型拡散層２４の欠陥密度や増幅トランジスタ１４の閾値に依存するため、画素ごとにバラつきが存在する。

増幅トランジスタ１４のゲート下電位はゲート絶縁膜（ゲート酸化膜）を介して電荷保持部１２と強く容量結合しているため、結果として、選択トランジスタ１５をオフしたのちに、電荷保持部１２の電圧が上昇する現象が発生することとなり、この電圧上昇量は画素ごとにバラつく。そして、画素ごとにバラつきが存在した状態で、信号電荷蓄積が行われる。

電荷保持部１２の電圧が上昇すると固体撮像素子のリーク電流が悪化する。また電荷保持部１２の電圧ばらつきはリーク電流量のばらつきを発生させるため、画として点欠陥となってしまう。

さらに、電荷保持部１２は、図２で説明したように、光電変換膜２８の下部電極２９Bと接続されているため、光電変換膜２８にかかる電圧も画素毎にばらつく。その結果、光電変換膜２８の感度ばらつきや、光電変換膜２８のリーク電流ばらつきが発生し、固体撮像素子の画質が劣化する。

以上のように、画素１のような、電荷保持部１２が光電変換部１１（の下部電極２９B）に直接接続されている構成では、電荷保持部１２の電圧ばらつきによって、光電変換部１１の印加電圧にばらつきが生じ、光電変換効率がばらつく。結果として、固体撮像素子の画質が劣化する。

なお、上述した画素１の駆動は、選択トランジスタ１５がオンの状態で、画素１をリセットする駆動制御である。

しかし、画素１において、選択トランジスタ１５がオフの状態で、画素１をリセットし、のちに、選択トランジスタ１５をオンする駆動も可能である。

＜基本画素の駆動例（２）＞
図６乃至図８を参照して、選択トランジスタ１５がオフの状態で、画素１をリセットし、のちに、選択トランジスタ１５をオンする駆動について説明する。

図６は、選択トランジスタ１５がオフの状態で、増幅トランジスタ１４にリセット電圧(Vreset)が供給され、画素１がリセットされる状態を示している。この状態では、増幅トランジスタ１４のゲート下とソースの電圧が上昇した状態で画素１をリセットすることになる。

次に、図７に示されるように、選択トランジスタ１５がオンされて、リセット時の状態を示すリセット信号RSTが列信号線１６に出力されると、増幅トランジスタ１４のゲート下とソースの電位が下降する。その結果、ゲート絶縁膜を介した容量結合によって、増幅トランジスタ１４のゲート電圧が下降する。下降電圧量は、増幅トランジスタ１４のゲート下およびソースの電圧変動量に依存するが、図６に示した状態の増幅トランジスタ１４のゲート下及びソースの電圧が画素ごとにばらついているため、図７の状態の増幅トランジスタ１４のゲート電位も、画素毎にばらつく。結果として、画素１のリセット電位ばらつきが増大してしまう。

画素１のリセット電圧がばらつくと、増幅トランジスタ１４の動作マージンが減少する。例えば、増幅トランジスタ１４をソースフォロア動作させる場合、増幅トランジスタ１４のゲート下とドレインとの間には、適正な電位差を確保する必要があるが、増幅トランジスタ１４のゲート電位がばらつくと、電位差が低減し、ソースフォロアのゲインが低い画素が発生する。その結果、ゲインの高い画素と、ゲインの低い画素が混在し、固体撮像素子の画質が劣化する。この問題は、増幅トランジスタ１４のゲートを電荷保持部１２として使用する場合だけではなく、ゲートを直接の電荷保持部１２として使用しない場合、例えば、光電変換部１１と増幅トランジスタ１４の間に、転送トランジスタが配置されている場合においても発生する。

次に、図８に示されるように、選択トランジスタ１５がオフされ、信号蓄積が開始されると、増幅トランジスタ１４のゲートは、再び、初期のリセット電圧(Vreset)に向かって昇圧されていく。しかし、熱励起電流がリーク電流と一致するまでには一定の時間が必要となるため、この期間では、先に述べた画素毎のリセット電位ばらつきの影響が残留する。増幅トランジスタ１４のゲートを電荷保持部１２として使用する場合、結果としてリーク電流ばらつきが発生し、画として点欠陥となってしまう。さらに、電荷保持部１２が、光電変換部１１（の下部電極２９B）と直接接続されている場合、光電変換膜２８の感度ばらつきや、光電変換膜２８のリーク電流ばらつきが発生し、固体撮像素子の画質が劣化する。

以上のように、選択トランジスタ１５がオフの状態で、画素１をリセットし、のちに、選択トランジスタ１５をオンする駆動においても、電荷保持部１２の電圧ばらつきによって、光電変換部１１の印加電圧にばらつきが生じ、結果として、固体撮像素子の画質が劣化する。

そこで、以下では、基本画素と比較して、電荷保持部１２の電圧ばらつきを抑制し、画質劣化を抑制するようにした画素構成について説明する。

なお、以下で説明する各実施の形態において、上述した基本画素の構成と対応する部分については同一の符号を付し、その説明は適宜省略する。

＜第１の実施の形態＞
図９乃至図１５を参照して、本技術を適用した画素の第１の実施の形態について説明する。

図９は、第１の実施の形態における画素５１Aの等価回路を示している。

図９に示される画素５１Aは、光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、及び、電圧制御トランジスタ６１を有する。

すなわち、画素５１Aは、図１の基本画素の構成に対し、電圧制御トランジスタ６１が新たに設けられている。電圧制御トランジスタ６１のドレインは電源電圧VDDに、ソースは、増幅トランジスタ１４のソースと選択トランジスタ１５のドレインに接続されている。

電圧制御トランジスタ６１は、ゲートに供給される電圧制御信号SELXによりオンされたとき、増幅トランジスタ１４のソース（出力端）の電圧を電源電圧VDDに設定（固定）する。

図１０は、画素５１Aの断面構造を示す図である。

図１０に示される画素５１Aの断面構造では、電圧制御トランジスタ６１の追加に対応して、電圧制御トランジスタ６１のゲート部６１GTと、ｎ型拡散層７１が、新たに追加されている。電圧制御トランジスタ６１のドレインとなるｎ型拡散層７１には、電源電圧VDDが印加されている。

また、図２において増幅トランジスタ１４のソース及び選択トランジスタ１５のドレインとして機能するｎ型拡散層２４が、第１の実施の形態では、電圧制御トランジスタ６１のソースも兼用する。そのため、図１０では、ｎ型拡散層２４が、２つのｎ型拡散層２４A及び２４Bと、それらを接続する金属配線２４Cに置き換えられている。しかし、この構造は、３つのトランジスタ（増幅トランジスタ１４、選択トランジスタ１５、及び、電圧制御トランジスタ６１）のソース／ドレインを共有する構造の図示が図面上困難であるためであり、必ずしも２つのｎ型拡散層２４A及び２４Bで構成する必要はない。したがって、実際には、図２と同様に、３つのトランジスタのソース／ドレインを１つのｎ型拡散層２４で構成することも可能である。

＜第１の駆動＞
次に、図１１乃至図１５を参照して、第１の実施の形態における画素５１Aの駆動（第１の駆動）について説明する。

画素５１Aは、初めに、信号蓄積前の状態の信号レベル（リセット信号レベル）を検出してから、信号電荷を蓄積し、その後、蓄積された信号電荷を読み出し、蓄積前のリセット信号レベルと、蓄積後の信号レベル（蓄積信号レベル）の差分を求めるCDS(Correlated Double Sampling：相関２重サンプリング)処理を行う。CDS処理によれば、画素固有の固定パターンノイズ、例えば、kTCノイズや増幅トランジスタ１４の閾値バラつきを除去することができる。

図１１は、画素５１Aが行うCDS処理に対応した、選択トランジスタ１５、リセットトランジスタ１３、および、電圧制御トランジスタ６１の各ゲートに供給される信号のタイミングチャートを示している。

初めに、選択トランジスタ１５がオフ、電圧制御トランジスタ６１がオンの状態である時刻ｔ１において、リセット信号RSTがHiとなり、リセットトランジスタ１３がオンされることで、電荷保持部１２の電圧が、初期状態にリセットされる。図１２は、時刻ｔ１後の状態を示している。図１２に示されるように、増幅トランジスタ１４の出力端であるソースは、電圧制御トランジスタ６１のドレイン電圧（VDD）に固定されている。

次に、リセットトランジスタ１３がオフされた後の時刻ｔ２において、電圧制御トランジスタ６１がオフされる。その後、時刻ｔ３において、選択トランジスタ１５がオンされることにより、図１３に示されるように、増幅トランジスタ１４が列信号線１６と接続され、増幅トランジスタ１４のソース及びゲート下の電位が低下する。

このとき、増幅トランジスタ１４のゲート下の電位は、ゲート絶縁膜を介して電荷保持部１２と容量結合しているため、電荷保持部１２の電圧も低下する。電圧低下量は、増幅トランジスタ１４のゲート下及びソースの電圧変動量に依存するが、その前の図１２に示した状態のとき、増幅トランジスタ１４のゲート下及びソースの電圧が、電圧制御トランジスタ６１によって、全画素一定値に固定されているため、選択トランジスタ１５をオンした際の電荷保持部１２の電圧ばらつきが抑制される。

図１３に示される状態において、増幅トランジスタ１４の出力レベルが、リセット信号レベルとして列信号線１６を介して読み出され、AD変換部内のメモリ等に保持される。

その後、時刻ｔ４において、選択トランジスタ１５がオフされ、時刻ｔ５において、電圧制御トランジスタ６１がオンされた後、画素５１Aの信号蓄積が開始される。

図１４は、信号蓄積期間中（時刻ｔ５以降）の状態を示している。

信号蓄積期間中は、図１４に示されるように、増幅トランジスタ１４の出力端は、再び、電圧制御トランジスタ６１のドレイン電圧に固定され、電荷保持部１２である増幅トランジスタ１４のゲートは、初期のリセット電圧に復帰する。

信号電荷の蓄積完了後、時刻ｔ６において、電圧制御トランジスタ６１がオフされ、時刻ｔ７において、選択トランジスタ１５がオンされることで、電荷保持部１２に蓄積された信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。

図１５は、時刻ｔ７後の、蓄積された信号電荷を出力中の状態を示している。

蓄積された信号電荷の読み出し終了後、時刻ｔ８において、選択トランジスタ１５がオフされ、時刻ｔ９において、電圧制御トランジスタ６１がオンされる。

上述した第１の駆動では、図１４に示したように、信号蓄積期間中の電荷保持部１２は、初期状態のリセット電圧(Vreset)に復帰し、電圧ばらつきが消失する。その結果、電荷保持部１２のリーク電流ばらつきが改善し、点欠陥の発生が抑制される。また、光電変換膜２８にかかる電圧ばらつきが抑制され、光電変換膜２８の感度ばらつきや、光電変換膜２８のリーク電流ばらつきが改善する。

また、第１の駆動では、選択トランジスタ１５がオフの状態で、電荷保持部１２のリセット動作が実施されている。そのため、リセット動作を行う期間を、他画素の選択トランジスタ１５のオン期間と重複させることが可能となる。これにより、固体撮像素子の撮像速度を改善することができる。

さらに、電荷保持部１２をリセットする際に、増幅トランジスタ１４の出力端及びゲート下の電位を電圧制御トランジスタ６１で固定することで、選択トランジスタ１５をオンした際のリセット電圧のばらつきが抑制される。これにより、固体撮像素子の画質劣化を抑制することができる。

なお、図１１のタイミングチャートにおいて、仮に、時刻ｔ２で電圧制御トランジスタ６１をオフする前に、選択トランジスタ１５をオンしてしまうと、列信号線１６には、電圧制御トランジスタ６１のドレイン電圧が出力される。その結果、電圧制御トランジスタ６１をオフして、列信号線１６に増幅トランジスタ１４の出力を反映させる際に、安定化のための時間が必要となる。したがって、電圧制御トランジスタ６１は、選択トランジスタ１５がオンの状態では常に、オフとなるように駆動することが望ましい。

また、電圧制御トランジスタ６１は、増幅トランジスタ１４の出力端（ソース）の電圧を確実に固定するため、Deep Depletion型のトランジスタを用いるのが望ましい。また、電圧制御トランジスタ６１のオフ電圧には、負バイアスを用いることが望ましい。これにより、選択トランジスタ１５がオンの状態で、列信号線１６から電圧制御トランジスタ６１に、オフリークが発生する現象を抑制することができる。

第１の実施の形態では、電圧制御トランジスタ６１のドレイン電圧が、増幅トランジスタ１４のドレイン電圧と同一とされている。これにより、画素５１Aに供給する電源種を削減し、画素配線を簡略化することができる。

＜第２の実施の形態＞
図１６乃至図２１を参照して、本技術を適用した画素の第２の実施の形態について説明する。

図１６は、第２の実施の形態における画素５１Bの等価回路を示し、図１７は、第２の実施の形態における画素５１Bの断面構造を示している。

上述した第１の実施の形態が信号電荷として電子を用いる構成であったのに対して、第２の実施の形態は、信号電荷として正孔を用いる構成とされている点が第１の実施の形態と異なる。

図１６に示される画素５１Bの等価回路を、図９に示した画素５１Aと比較して明らかなように、第２の実施の形態では、光電変換部１１の一端、図１７の上部電極２９Aに電源電圧VDDが印加されている。増幅トランジスタ１４は、低いゲート電圧でもソースフォロア動作するように、Deep Depletion型のトランジスタを用いるのが望ましい。

リセットトランジスタ１３は、電源電圧VDDではなく、GNDに接続されている。第１の実施の形態の図１０では、P型半導体基板２１内のｎ型拡散層２３が、リセットトランジスタ１３と増幅トランジスタ１４で共有されていた。しかし、第２の実施の形態では、図１７に示されるように、リセットトランジスタ１３用のｎ型拡散層２３Aと、増幅トランジスタ１４用のｎ型拡散層２３Bが、別々に形成されている。そして、リセットトランジスタ１３用のｎ型拡散層２３AはGNDに接続され、増幅トランジスタ１４用のｎ型拡散層２３Bは電源電圧VDDに接続されている。

＜第２の駆動＞
次に、第１の実施の形態と同様に、図１８のタイミングチャートとともに、図１９乃至図２１を参照して、第２の実施の形態における画素５１Bの駆動（第２の駆動）について説明する。

時刻ｔ２１において、電圧制御トランジスタ６１がオフされ、時刻ｔ２２において、選択トランジスタ１５がオンされた後、時刻ｔ２３において、リセットトランジスタ１３がオンされ、電荷保持部１２の電圧が、初期状態にリセットされる。

図１９は、リセット動作後のリセット信号レベル読み出し期間中の状態を示している。図１９に示される状態で、画素５１Bのリセット信号レベルが、増幅トランジスタ１４から、列信号線１６を介して、AD変換部内のメモリ等に出力される。

時刻ｔ２４において、選択トランジスタ１５がオフされ、時刻ｔ２５において、電圧制御トランジスタ６１がオンされる。図２０は、時刻ｔ２５後の状態を示しており、この状態で、信号電荷の蓄積が行われる。

図２０の状態では、増幅トランジスタ１４のゲート下の電位は、ゲート絶縁膜を介して電荷保持部１２と容量結合しているため、電荷保持部１２の電圧も上昇する。電圧上昇量は、増幅トランジスタ１４のゲート下及びソースの電圧変動量に依存するが、増幅トランジスタ１４のゲート下及びソースの電圧は、電圧制御トランジスタ６１によって、全画素一定値に固定されているため、電荷保持部１２の電位ばらつきが抑制される。したがって、電荷保持部１２の電位ばらつきが抑制された状態で、信号電荷の蓄積が行われる。

信号電荷の蓄積完了後、時刻ｔ２６において、電圧制御トランジスタ６１がオフされ、時刻ｔ２７において、選択トランジスタ１５がオンされることで、電荷保持部１２に蓄積された信号電荷が、列信号線１６を介してAD変換部内のメモリ等に出力される。

図２１は、蓄積された信号電荷を出力中の状態を示している。

蓄積された信号電荷の読み出し終了後、時刻ｔ２８において、選択トランジスタ１５がオフされ、時刻ｔ２９において、電圧制御トランジスタ６１がオンされる。

上述した第２の駆動では、図２０に示したように、選択トランジスタ１５がオフされたときの電荷保持部１２の電圧変化量が一定値に抑制されるため、信号蓄積期間中の電荷保持部１２の電圧ばらつきが抑制される。その結果、電荷保持部１２のリーク電流ばらつきが改善し、点欠陥の発生が抑制される。また、光電変換膜２８にかかる電圧ばらつきが抑制され、光電変換膜２８の感度ばらつきや、光電変換膜２８のリーク電流ばらつきが改善する。

また、第２の実施の形態では、信号電荷として正孔を使用し、電荷保持部１２のリセットに、P型半導体基板２１の電位と同一のGND電圧が使用されている。これにより、暗時のときの、電荷保持部１２のｎ型拡散層２２と、その周りのP型半導体基板２１の電位差を大幅に低減することができるため、リーク電流を抑制することができる。

さらに、第２の実施の形態では、図２０に示したように、電圧制御トランジスタ６１を用いて、信号蓄積期間中の電荷保持部１２が昇圧制御されている。通常、リセット電圧にGNDを使用すると、実際のリセット動作後の電圧は、フィールドスルーにより負バイアスとなり、電荷保持部１２で順バイアス電流が発生する。そのため、第２の駆動のように、電荷保持部１２を昇圧することで、負バイアスをリセットすることができる。これにより、電荷保持部１２の順バイアス電流の発生が抑制され、固体撮像素子の画質の劣化を抑制することができる。

なお、電荷保持部１２の昇圧電圧量は、電圧制御トランジスタ６１のドレイン電圧や、定電流源である負荷MOS１７の電流量、増幅トランジスタ１４の閾値電圧Vth、トランジスタサイズなどの各パラメータによって、任意の値に調整することができる。画素５１Bをフィールドスルー相殺回路として機能させる場合、リセットトランジスタ１３のフィールドスルー量に応じて、上述した各パラメータを適切な値に設定することができる。

なお、信号電荷に正孔を用いる第２の実施の形態では、増幅トランジスタ１４と電圧制御トランジスタ６１とで異なるドレイン電圧を使用すると、大光量受光時に、増幅トランジスタ１４の入力電圧が上昇し、増幅トランジスタ１４と電圧制御トランジスタ６１のドレイン間で、大電流が発生する。上述した第２の実施の形態のように、増幅トランジスタ１４と電圧制御トランジスタ６１のドレイン電圧に同一の電圧を用いることで、大電流の発生を防止することができる。

＜第３の実施の形態＞
図２２乃至図２８を参照して、本技術を適用した画素の第３の実施の形態について説明する。

図２２は、第３の実施の形態における画素５１Cの等価回路を示し、図２３は、第３の実施の形態における画素５１Cの断面構造を示している。

上述した第１及び第２の実施の形態では、画素５１Cは、光電変換部１１と増幅トランジスタ１４が直接接続されている構成とされていた。

第３の実施の形態における画素５１Cでは、図２２に示されるように、光電変換部１１と増幅トランジスタ１４との間に、転送トランジスタ９１が追加されている。転送トランジスタ９１は、ゲートに供給される転送信号TGによりオンされたとき、光電変換部１１で生成された電荷を、電荷保持部１２に転送する。第３の実施の形態における電荷保持部１２は、電気的に浮遊状態となっているフローティングディフュージョン(FD：Floating Diffusion)部である。

また、第３の実施の形態では、画素５１Cの光電変換部１１が、図２３に示されるように、P型半導体基板２１とｎ型半導体領域９２とのPN接合によるフォトダイオードPDで構成されている点が、上述した第１及び第２の実施の形態と異なる。

第３の実施の形態では、光入射面であるP型半導体基板２１の上側の面に、保護膜（絶縁膜）３０、カラーフィルタ３１、及びオンチップレンズ３２が形成されている。そして、オンチップレンズ３２等が形成された側と反対側となるP型半導体基板２１の下側の面に、リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、電圧制御トランジスタ６１、及び、転送トランジスタ９１が形成されている。したがって、第３の実施の形態の画素５１Cは、画素トランジスタが形成されたP型半導体基板２１の表面側と反対側の裏面側から光が入射される裏面照射型の固体撮像素子の構成を有している。

なお、第３の実施の形態の画素構成は、転送トランジスタ９１の追加により、配線数が増加する。そのため、図２３に示されるように、裏面照射型の固体撮像素子の構成を採用することが好適である。

図２３に示される画素５１Cの断面構造では、追加された転送トランジスタ９１が、P型半導体基板２１下のゲート部９１GTとｎ型半導体領域９２及びｎ型拡散層２２で構成されている。光電変換部１１としてのフォトダイオードPDで光電変換され生成された余剰電荷は、転送トランジスタ９１のゲート部９１GT下をオーバーフロー障壁としてFD部としてのｎ型拡散層２２に排出される。その他の画素トランジスタについては、光入射面側とは反対のP型半導体基板２１下側の面に形成されている点を除いて、第１の実施の形態と同様である。

＜第３の駆動＞
次に、図２４のタイミングチャートとともに、図２５乃至図２８を参照して、第３の実施の形態における画素５１Cの駆動（第３の駆動）について説明する。

選択トランジスタ１５がオフ、電圧制御トランジスタ６１がオンの状態とされている時刻ｔ４１において、リセットトランジスタ１３と転送トランジスタ９１がオンされ、光電変換部１１としてのフォトダイオードPDがリセットされる。図２５は、時刻ｔ４１後のフォトダイオードPDリセット時の状態を示している。

次に、時刻ｔ４２において、リセットトランジスタ１３と転送トランジスタ９１がオフされ、この状態で、信号電荷が蓄積される。図２６は、時刻ｔ４２後の信号電荷蓄積時の状態を示している。

フォトダイオードPDリセット時から信号蓄積期間までの間、増幅トランジスタ１４のソースは、電圧制御トランジスタ６１によって全画素一定値（ドレイン電圧）に固定されるため、FD部である電荷保持部１２の電圧ばらつきが抑制される。

信号電荷の蓄積完了後、時刻ｔ４３においてリセットトランジスタ１３がオンされ、一定時間後の時刻ｔ４４にオフされることにより、再び、FD部である電荷保持部１２がリセットされる。図２７は、リセット後の状態を示しており、FD部である電荷保持部１２（不図示）と、それに接続されている増幅トランジスタ１４のゲート電圧が、リセット電圧(Vreset)となっている。

次に、時刻ｔ４５において、電圧制御トランジスタ６１がオフされ、時刻ｔ４６において、選択トランジスタ１５がオンされることにより、増幅トランジスタ１４の出力端であるソースが列信号線１６と接続される。これにより、図２８に示されるように、増幅トランジスタ１４の出力端であるソース及びゲート下の電位が低下する。このとき、増幅トランジスタ１４のゲート下の電位は、ゲート絶縁膜を介して電荷保持部１２と容量結合しているため、電荷保持部１２の電圧も低下する。この電圧低下量は、増幅トランジスタ１４のゲート下及びソースの電圧変動量に依存するが、図２７の状態において増幅トランジスタ１４のゲート下及びソースの電圧は、電圧制御トランジスタ６１によって、全画素一定値に固定されているため、図２８の状態では電荷保持部１２の電位ばらつきが抑制される。したがって、電荷保持部１２の電位ばらつきが抑制された状態で、リセット信号レベルが、増幅トランジスタ１４から、列信号線１６を介してAD変換部内のメモリ等に出力される。

次に、時刻ｔ４７において、転送トランジスタ９１がオンされ、光電変換部１１であるフォトダイオードPDに蓄積された信号電荷が、電荷保持部１２に転送されて、増幅トランジスタ１４から、列信号線１６に出力される。

蓄積された信号電荷の読み出し終了後、時刻ｔ４８において、選択トランジスタ１５がオフされ、時刻ｔ４９において、電圧制御トランジスタ６１がオンされる。

以上の第３の駆動では、第１の駆動と同様に、選択トランジスタ１５がオフの状態で、電荷保持部１２のリセット動作が実施されている。そのため、リセット動作を行う期間を他画素の選択トランジスタ１５のオン期間と重複させることが可能となる。これにより、固体撮像素子の撮像速度を改善することができる。

さらに、電荷保持部１２をリセットする際に、増幅トランジスタ１４の出力端及びゲート下の電位を電圧制御トランジスタ６１で固定することで、選択トランジスタ１５をオンした際のリセット電圧のばらつきが抑制される。これにより、固体撮像素子の画質劣化を抑制することができる。

第３の駆動では、信号電荷蓄積期間中の電荷保持部１２の電圧ばらつきが抑制される。これにより、電荷保持部１２にかかる電圧による転送トランジスタ９１のゲート下のオーバーフロー障壁のばらつきが抑制されるので、固体撮像素子の飽和信号量のばらつきを抑制することができる。

＜第４の実施の形態＞
図２９乃至図３１を参照して、本技術を適用した画素の第４の実施の形態について説明する。

図２９は、第４の実施の形態における画素５１Dの等価回路を示している。

画素５１Dの等価回路は、図２９に示されるように、第１の波長光であるGreen光用の画素回路１０１Gと、第２の波長光であるRed光及び第３の波長光であるBlue光用の画素回路１０１RBとで構成される。

Green光用の画素回路１０１Gは、信号電荷として正孔を用いる第２の実施の形態の画素５１Bと同じ構成を有している。

すなわち、画素回路１０１Gは、光電変換部１１１G、電荷保持部１１２G、リセットトランジスタ１１３G、増幅トランジスタ１１４G、選択トランジスタ１１５G、及び、電圧制御トランジスタ１６１Gを有する。

画素回路１０１Gの光電変換部１１１G、電荷保持部１１２G、リセットトランジスタ１１３G、増幅トランジスタ１１４G、選択トランジスタ１１５G、及び、電圧制御トランジスタ１６１Gは、それぞれ、図１６に示した画素５１Bの光電変換部１１、電荷保持部１２、リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、及び、電圧制御トランジスタ６１に対応する。

以下、簡単に説明する。

光電変換部１１１Gは、受光したGreen光の光量に応じた電荷（信号電荷）を生成し、かつ、蓄積する。光電変換部１１１Gの一方は電源電圧VDDに接続されるとともに、他方は電荷保持部１１２G、リセットトランジスタ１１３G、及び、増幅トランジスタ１１４Gに接続されている。画素回路１０１Gの構成においては、信号電荷は正孔となる。

電荷保持部１１２Gは、光電変換部１１１Gから読み出された電荷を保持する。電荷保持部１１２Gは、第２の実施の形態と同様に、光電変換部１１１Gの一端、リセットトランジスタ１１３Gのソース、及び、増幅トランジスタ１１４Gのゲートと接続されているため、実際には、これら全体で電荷が保持される。

リセットトランジスタ１１３Gは、ゲートに供給されるリセット信号RST(G)によりオンされたとき、電荷保持部１１２Gの電位をリセットする。

増幅トランジスタ１１４Gのゲートは電荷保持部１１２Gと接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ１１５Gのドレインに接続されている。増幅トランジスタ１１４Gは、電荷保持部１１２Gの電位に応じた画素信号を出力する。

選択トランジスタ１１５Gのドレインは、増幅トランジスタ１１４Gのソースと接続され、選択トランジスタ１１５Gのソースは、列信号線１６と接続されている。画素５１Dが選択されるとき、選択トランジスタ１１５Gは、ゲートに供給される選択信号SEL(G)によりオンされ、画素５１Dの画素信号を、列信号線１６を介してAD変換部に出力する。

電圧制御トランジスタ１６１Gのドレインは電源電圧VDDに、電圧制御トランジスタ１６１Gのソースは、増幅トランジスタ１１４Gのソースと選択トランジスタ１１５Gのドレインに接続されている。

電圧制御トランジスタ１６１Gは、ゲートに供給される電圧制御信号SELXによりオンされたとき、増幅トランジスタ１１４Gのソースを電源電圧VDDに設定（固定）する。

一方、Red光及びBlue光用の画素回路１０１RBは、光電変換部と転送トランジスタについては、Red光とBlue光についてそれぞれ有し、それ以外については、Red光とBlue光で共有する構成となっている。

より具体的には、画素回路１０１RBは、光電変換部１１１R、光電変換部１１１B、転送トランジスタ１９１R、転送トランジスタ１９１B、電荷保持部１１２RB、リセットトランジスタ１１３RB、増幅トランジスタ１１４RB、及び、選択トランジスタ１１５RBを有する。

光電変換部１１１Rは、Red光を受光して光電変換して得られた電荷を蓄積する。光電変換部１１１Bは、Blue光を受光して光電変換して得られた電荷を蓄積する。

転送トランジスタ１９１Rは、ゲートに供給される転送信号TG(R)によりオンされたとき、光電変換部１１１Rで生成された信号電荷を、FD部である電荷保持部１１２RBに転送する。転送トランジスタ１９１Bは、ゲートに供給される転送信号TG(B)によりオンされたとき、光電変換部１１１Bで生成された信号電荷を、FD部である電荷保持部１１２RBに転送する。

電荷保持部１１２RBは、光電変換部１１１Rまたは１１１Bから転送された信号電荷を保持する。電荷保持部１１２RBはFD部である。

リセットトランジスタ１１３RBは、ゲートに供給されるリセット信号RST(RB)によりオンされたとき、電荷保持部１１２RBの電位をリセットする。

増幅トランジスタ１１４RBのゲートは電荷保持部１１２RBと接続され、ドレインは電源電圧VDDに、ソースは選択トランジスタ１１５RBのドレインに接続されている。増幅トランジスタ１１４RBは、電荷保持部１１２RBの電位に応じた画素信号を出力する。

選択トランジスタ１１５RBのドレインは、増幅トランジスタ１１４RBのソースと接続され、選択トランジスタ１１５RBのソースは、列信号線１６と接続されている。選択トランジスタ１１５RBは、ゲートに供給される選択信号SEL(RB)により画素５１Dが選択されたときオンされ、画素５１Dの画素信号を、列信号線１６を介してAD変換部に出力する。

図３０は、第４の実施の形態における画素５１Dの断面構造を示している。

画素５１Dは、P型半導体基板２１の光入射面側に、保護膜（絶縁膜）２０１を介して光電変換部１１１Gが形成されている。光電変換部１１１Gは、光電変換膜２０２を上部電極２０３Aと下部電極２０３Bで挟み込む構造で形成されている。光電変換膜２０２の材料には、Green光を光電変換し、Red光とBlue光を透過する材料が使用される。Greenの波長光で光電変換する有機光電変換膜としては、例えばローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料を用いることができる。上部電極２０３Aと下部電極２０３Bのそれぞれは、例えば、酸化インジウム錫（ITO）膜、酸化インジウム亜鉛膜等の透明性の電極膜で形成される。

なお、例えば、光電変換膜２０２を、Redの波長光で光電変換する有機光電変換膜とする場合には、フタロシアニン系色素を含む有機光電変換材料を用いることができる。また例えば、光電変換膜２０２を、Blueの波長光で光電変換する有機光電変換膜とする場合には、クマリン系色素、トリス−８−ヒドリキシキノリンＡｌ（Ａｌｑ３）、メラシアニン系色素等を含む有機光電変換材料を用いることができる。光電変換部１１１Gの上側には、オンチップレンズ３２が形成されている。

P型半導体基板２１の内部には、２つのｎ型半導体領域２０４及び２０５が深さ方向に積層して形成されており、２つのPN接合によるフォトダイオードPD１及びPD２が形成されている。光吸収係数の違いにより、フォトダイオードPD１は、Blue光を光電変換し、フォトダイオードPD２は、Red光を光電変換する。２つのｎ型半導体領域２０４及び２０５の一部は、P型半導体基板２１の下側の界面まで到達するように形成されている。

光電変換部１１１G等が形成された側とは反対側となるP型半導体基板２１の下側の面に、画素５１Dの複数の画素トランジスタが形成されている。

具体的には、Green光用のリセットトランジスタ１１３Gが、P型半導体基板２１上のゲート部１１３GTと、P型半導体基板２１内のｎ型拡散層２２１および２２２で構成され、増幅トランジスタ１１４Gが、P型半導体基板２１上のゲート部１１４GTと、P型半導体基板２１内のｎ型拡散層２２３Aおよび２２４で構成されている。

また、選択トランジスタ１１５Gが、P型半導体基板２１上のゲート部１１５GTと、P型半導体基板２１内のｎ型拡散層２２３Bおよび２２５で構成され、電圧制御トランジスタ１１６Gが、P型半導体基板２１上のゲート部１１６GTと、P型半導体基板２１内のｎ型拡散層２２３Aおよび２２６で構成されている。

Green光を受光して生成される信号電荷は正孔とされ、光電変換膜２０２の上部電極２０３Aには電源電圧（VDD）が印加される。光電変換膜２０２の下部電極２０３Bは、金属の接続導体２２７により、リセットトランジスタ１１３Gのソース／ドレインの一方であるｎ型拡散層２２１、及び、増幅トランジスタ１１４Gのゲートと接続されており、これら全体が電荷保持部１１２Gとなる。リセットトランジスタ１１３Gのソース／ドレインの他方であるｎ型拡散層２２２は、GNDに接続されている。

ｎ型拡散層２２３Aと２２３Bは、金属配線２２８で接続され、増幅トランジスタ１１４Gのソース、選択トランジスタ１１５Gのドレイン、及び、電圧制御トランジスタ１１６のソースを兼用している。選択トランジスタ１１５Gのソースとしてのｎ型拡散層２２５は、列信号線１６と接続されている。

さらに、Blue光用の転送トランジスタ１９１Bが、P型半導体基板２１上のゲート部１９１BGTと、P型半導体基板２１内のｎ型半導体領域２０４およびｎ型拡散層２３１Aで構成され、Red光用の転送トランジスタ１９１Rが、P型半導体基板２１上のゲート部１９１RGTと、P型半導体基板２１内のｎ型半導体領域２０５およびｎ型拡散層２３１Aで構成されている。

また、リセットトランジスタ１１３RBが、P型半導体基板２１上のゲート部１１３RBGTと、P型半導体基板２１内のｎ型拡散層２３１Bおよび２３２で構成され、増幅トランジスタ１１４RBが、P型半導体基板２１上のゲート部１１４RBGTと、P型半導体基板２１内のｎ型拡散層２３２および２３３で構成されている。

さらに、選択トランジスタ１１５RBが、P型半導体基板２１上のゲート部１１５RBGTと、P型半導体基板２１内のｎ型拡散層２３４および２２５で構成されている。

Blue光用の転送トランジスタ１９１BとRed光用の転送トランジスタ１９１Rで共有されるｎ型拡散層２３１Aは、リセットトランジスタ１１３RBの一方のｎ型拡散層２３１B、及び、増幅トランジスタ１１４RBのゲート部１１４RBGTと、金属配線２３５で接続され、電荷保持部１１２RBを構成する。リセットトランジスタ１１３RBと増幅トランジスタ１１４RBのドレインとなるｎ型拡散層２３２は、電源電圧VDDに接続されている。

また、増幅トランジスタ１１４RBの一方のｎ型拡散層２３３と、選択トランジスタ１１５RBの一方であるｎ型拡散層２３４は、金属配線２３６で接続されている。選択トランジスタ１１５RBの他方であるｎ型拡散層２２５は、Green光用の選択トランジスタ１１５と兼用されている。P型半導体基板２１の画素トランジスタが形成された面は、絶縁膜２３７で覆われている。

なお、図３０では、図示の制約上、複数の画素トランジスタのソースまたはドレインとして共有される複数のｎ型拡散層を金属配線で接続して示しているが、勿論、１つのｎ型拡散層で形成してもよい。

＜第４の駆動＞
図３１のタイミングチャートを参照して、第４の実施の形態における画素５１Dの駆動（第４の駆動）について説明する。

第４の駆動では、信号電荷のリセット動作が、Green信号電荷、Red信号電荷、Blue信号電荷の順で実行され、信号蓄積期間経過後の読み出しが、Green信号電荷、Red信号電荷、Blue信号電荷の順で実行される。

まず、Green信号電荷のリセット動作が行われる。

具体的には、時刻ｔ６１において、Green光用の電圧制御トランジスタ１６１Gがオフされ、時刻ｔ６２において、選択トランジスタ１５１Gがオンされた後、時刻ｔ６３において、リセットトランジスタ１１３Gがオンされ、電荷保持部１１２Gの電圧が、初期状態にリセットされる。

時刻ｔ６４において、選択トランジスタ１１５Gがオフされ、時刻ｔ６５において、電圧制御トランジスタ１６１Gがオンされる。

次に、Red信号電荷及びBlue信号電荷のリセット動作が行われる。

具体的には、時刻ｔ６６において、Red光及びBlue光用のリセットトランジスタ１１３RBと転送トランジスタ１９１Rがオンされ、光電変換部１１１RとしてのフォトダイオードPD２がリセットされる。

次に、時刻ｔ６７において、リセットトランジスタ１１３RBと転送トランジスタ１９１Bがオンされ、光電変換部１１１BとしてのフォトダイオードPD１がリセットされる。

以上で、Green信号電荷、Red信号電荷、及びBlue信号電荷のリセット動作が完了し、信号電荷の蓄積が開始される。

信号電荷の蓄積完了後、まず、Green信号電荷の読み出し動作が行われる。

時刻ｔ６８において、Green光用の電圧制御トランジスタ１６１Gがオフされ、時刻ｔ６９において、選択トランジスタ１１５Gがオンされることで、電荷保持部１１２Gに蓄積されたGreen信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。

蓄積されたGreen信号電荷の読み出し終了後、時刻ｔ７０において、選択トランジスタ１１５Gがオフされ、時刻ｔ７１において、電圧制御トランジスタ１６１Gがオンされる。

次に、Red信号電荷の読み出し動作が行われる。

時刻ｔ７２において、Red光及びBlue光用の選択トランジスタ１１５RBがオンされた後、時刻ｔ７３において、リセットトランジスタ１１３RBがオンされて、FD部である電荷保持部１１２RBがリセットされる。

時刻ｔ７４において、Red光用の転送トランジスタ１９１Rがオンされ、フォトダイオードPD２に蓄積されたRed信号電荷が、電荷保持部１１２RBに転送されて、増幅トランジスタ１１４RBから、列信号線１６に出力される。時刻ｔ７５において、一旦、Red光及びBlue光用の選択トランジスタ１１５RBがオフされる。

次に、Blue信号電荷の読み出し動作が行われる。

時刻ｔ７６において、Red光及びBlue光用の選択トランジスタ１１５RBが再びオンされた後、時刻ｔ７７において、リセットトランジスタ１１３RBがオンされて、FD部である電荷保持部１１２RBがリセットされる。

時刻ｔ７８において、Blue光用の転送トランジスタ１９１Bがオンされ、フォトダイオードPD１に蓄積されたBlue信号電荷が、電荷保持部１１２RBに転送されて、増幅トランジスタ１１４RBから、列信号線１６に出力される。最後に、時刻ｔ７９において、Red光及びBlue光用の選択トランジスタ１１５RBがオフされる。

上述した第４の駆動のうち、Green信号電荷の駆動は、上述した第２の駆動と同様である。

第４の実施の形態の画素５１Dでは、電圧制御トランジスタ１６１Gのドレイン電圧が、画素回路１０１G内の増幅トランジスタ１１４Gのドレイン電圧、並びに、画素回路１０１RB内のリセットトランジスタ１１３RB及び増幅トランジスタ１１４RBのドレイン電圧と同一の電源電圧VDDに設定されている。これにより、画素５１Dに供給する電源種を削減し、画素配線を簡略化することができる。

また、第２の実施の形態と同様に、大光量受光時に、増幅トランジスタ１１４Gの入力電圧が上昇し、増幅トランジスタ１１４Gと電圧制御トランジスタ１６１Gのドレイン間で、大電流が発生することも防止することができる。

＜第５の実施の形態＞
図３２乃至図３４を参照して、本技術を適用した画素の第５の実施の形態について説明する。

図３２は、第５の実施の形態における画素５１Eの等価回路を示している。

第５の実施の形態における画素５１Eは、Red光及びBlue光用の画素回路１０１RBにおいて、電圧制御トランジスタ１６１RBが新たに追加されている点が、第４の実施の形態の画素５１Dと異なる。その他の構成は、図２９に示した画素５１Dと同様である。

電圧制御トランジスタ１６１RBは、ゲートに供給される電圧制御信号SELYによりオンされたとき、増幅トランジスタ１１４RBのソースを電源電圧VDDに設定（固定）する。

図３３は、第５の実施の形態における画素５１Eの断面構造を示している。

図３３においても、電圧制御トランジスタ１６１RBを構成するゲート部１６１RBGTと、P型半導体基板２１内のｎ型拡散層２４１が新たに追加されている点のみが、第４の実施の形態の画素５１Dと異なる。ｎ型拡散層２４１は電圧制御トランジスタ１６１RBのドレインに対応し、ｎ型拡散層２４１には、電源電圧VDDが印加されている。電圧制御トランジスタ１６１RBのソースは、増幅トランジスタ１１４RBのソースとして機能するｎ型拡散層２３３と兼用されている。

＜第５の駆動＞
図３４のタイミングチャートを参照して、第５の実施の形態における画素５１Eの駆動（第５の駆動）について説明する。

第５の駆動は、Green信号電荷については、上述した第２の駆動と同様となり、Red信号電荷とBlue信号電荷については、上述した第３の駆動と同様となる。信号電荷のリセット及び読み出しの順番は、Red信号電荷、Green信号電荷、Blue信号電荷の順となる。

初めに、時刻ｔ９１から時刻ｔ９２まで、リセットトランジスタ１１３RBと転送トランジスタ１９１Rがオンされ、Red光用のフォトダイオードPD２がリセットされる。

次に、時刻ｔ９３において、Green光用の電圧制御トランジスタ１６１Gがオフされ、時刻ｔ９４において、選択トランジスタ１５１Gがオンされた後、時刻ｔ９５において、リセットトランジスタ１１３Gがオンされ、電荷保持部１１２Gの電圧が、リセットされる。

時刻ｔ９６において、選択トランジスタ１１５Gがオフされ、時刻ｔ９７において、電圧制御トランジスタ１６１Gがオンされる。

次に、時刻ｔ９８から時刻ｔ９９まで、リセットトランジスタ１１３RBと転送トランジスタ１９１Bがオンされ、Blue光用のフォトダイオードPD１がリセットされる。

以上により、Red信号電荷、Green信号電荷、及びBlue信号電荷のリセット動作が完了し、信号電荷の蓄積が開始される。

信号電荷の蓄積完了後、Red信号電荷の読み出し動作が行われる。

時刻ｔ１００においてリセットトランジスタ１１３RBがオンされ、一定時間後の時刻ｔ１０１にオフされることにより、Red信号電荷の読み出しのために、FD部である電荷保持部１１２RBがリセットされる。

時刻ｔ１０２において、電圧制御トランジスタ１６１RBがオフされ、時刻ｔ１０３において、選択トランジスタ１１５RBがオンされることにより、増幅トランジスタ１１４RBの出力端であるソースが列信号線１６と接続される。

そして、時刻ｔ１０４から時刻１０５にかけて、転送トランジスタ１９１Rがオンされ、フォトダイオードPD２に蓄積されたRed信号電荷が、電荷保持部１１２RBに転送されて、増幅トランジスタ１１４RBから、列信号線１６に出力される。

蓄積されたRed信号電荷の読み出し終了後、時刻ｔ１０６において、電圧制御トランジスタ１６１Gがオフされ、時刻ｔ１０７において、選択トランジスタ１１５RBがオフされるとともに、選択トランジスタ１１５Gがオンされることで、電荷保持部１１２Gに蓄積されたGreen信号電荷が、列信号線１６を介して、AD変換部内のメモリ等に出力される。なお、時刻ｔ１０７では、電圧制御トランジスタ１６１RBもオンされる。

Green信号電荷の読み出し中である時刻ｔ１０８において、リセットトランジスタ１１３RBがオンされ、一定時間後の時刻ｔ１０９にオフされることにより、Blue信号電荷の読み出しのために、FD部である電荷保持部１１２RBがリセットされる。

そして、時刻ｔ１１０において、選択トランジスタ１１５Gと電圧制御トランジスタ１６１RBが、ともにオフされる。

次に、時刻ｔ１１１において、選択トランジスタ１１５RBと電圧制御トランジスタ１６１Gとがオンされた後、時刻ｔ１１２から時刻ｔ１１３にかけて、Blue光用の転送トランジスタ１９１Bがオンされ、フォトダイオードPD１に蓄積されたBlue信号電荷が、電荷保持部１１２RBに転送されて、増幅トランジスタ１１４RBから、列信号線１６に出力される。

最後に、時刻ｔ１１４において、Red光及びBlue光用の選択トランジスタ１１５RBがオフされるとともに、電圧制御トランジスタ１６１RBがオンされる。

上述した第５の駆動によれば、Red信号電荷とBlue信号電荷の読み出しの間に、Green信号電荷の読み出しが行われている。これにより、Red信号電荷は、１行前のBlue信号電荷の読み出し期間中、Blue信号電荷は、Green信号電荷の読み出し期間中にリセット動作を行うことができる。これにより、固体撮像素子の撮像速度を改善することができる。

さらに、電荷保持部１１２RBをリセットする際に、増幅トランジスタ１１４RBの出力端及びゲート下の電位を電圧制御トランジスタ１６１RBで固定することで、選択トランジスタ１１５RBをオンした際のリセット電圧のばらつきが抑制される。これにより、固体撮像素子の画質劣化を抑制することができる。

第５の実施の形態の画素５１Eでは、電圧制御トランジスタ１６１G及び１６１RBのドレイン電圧が、画素回路１０１G内の増幅トランジスタ１１４Gのドレイン電圧、並びに、画素回路１０１RB内のリセットトランジスタ１１３RB及び増幅トランジスタ１１４RBのドレイン電圧と同一の電源電圧VDDに設定されている。これにより、画素５１Dに供給する電源種を削減し、画素配線を簡略化することができる。

また、第４の実施の形態と同様に、大光量受光時に、増幅トランジスタ１１４Gの入力電圧が上昇し、増幅トランジスタ１１４Gと電圧制御トランジスタ１６１Gのドレイン間で、大電流が発生することも防止することができる。

＜固体撮像素子の概略構成例＞
上述した画素５１A乃至画素５１Eは、図３５に示す固体撮像素子の画素として採用することができる。すなわち、図３５は、本技術が適用された固体撮像素子の概略構成を示す図である。

図３５の固体撮像素子３０１は、半導体として例えばシリコン（Si）を用いた半導体基板３１２に、画素３０２が２次元アレイ状に配列された画素アレイ部３０３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路３０４、カラム信号処理回路３０５、水平駆動回路３０６、出力回路３０７、制御回路３０８などが含まれる。

画素３０２としては、上述した画素５１A乃至画素５１Eのいずれかの構成が採用される。

制御回路３０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像素子３０１の内部情報などのデータを出力する。すなわち、制御回路３０８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路３０４、カラム信号処理回路３０５及び水平駆動回路３０６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路３０８は、生成したクロック信号や制御信号を、垂直駆動回路３０４、カラム信号処理回路３０５及び水平駆動回路３０６等に出力する。

垂直駆動回路３０４は、例えばシフトレジスタによって構成され、所定の画素駆動配線３１０を選択し、選択された画素駆動配線３１０に画素３０２を駆動するためのパルスを供給し、行単位で画素３０２を駆動する。すなわち、垂直駆動回路３０４は、画素アレイ部３０３の各画素３０２を行単位で順次垂直方向に選択走査し、各画素３０２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線３０９を通してカラム信号処理回路３０５に供給させる。

上述したリセット信号RST、RST(G)、及びRST(RB)、選択信号SEL、SEL(B)、及びSEL(RB)、電圧制御信号SELX、及びSELY、並びに、転送信号TG、TG(R)、及びTG(B)などは、画素駆動配線３１０として、垂直駆動回路３０４によって制御される。

カラム信号処理回路３０５は、画素３０２の列ごとに配置されており、１行分の画素３０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３０５は、画素固有の固定パターンノイズを除去するためのCDSおよびAD変換等の信号処理を行う。

水平駆動回路３０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３０５の各々を順番に選択し、カラム信号処理回路３０５の各々から画素信号を水平信号線３１１に出力させる。

出力回路３０７は、カラム信号処理回路３０５の各々から水平信号線３１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３０７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子３１３は、外部と信号のやりとりをする。

以上のように構成される固体撮像素子３０１は、CDS処理とAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。

固体撮像素子３０１の画素３０２として、上述した画素５１A乃至画素５１Eのいずれかの構成が採用されるので、固体撮像素子３０１は、画素３０２内の電荷保持部（電荷保持部１２、電荷保持部１１２G、電荷保持部１１２RB）の電圧ばらつきを抑制することにより、画質を向上させることができる。

＜電子機器への適用例＞
本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図３６は、本技術が適用された電子機器としての、撮像装置の構成例を示すブロック図である。

図３６の撮像装置４００は、レンズ群などからなる光学部４０１、図３５の固体撮像素子３０１の構成が採用される固体撮像素子（撮像デバイス）４０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路４０３を備える。また、撮像装置４００は、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７、および電源部４０８も備える。DSP回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６、操作部４０７および電源部４０８は、バスライン４０９を介して相互に接続されている。

光学部４０１は、被写体からの入射光（像光）を取り込んで固体撮像素子４０２の撮像面上に結像する。固体撮像素子４０２は、光学部４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子４０２として、図３５の固体撮像素子３０１、即ち、電荷保持部１２等の電圧ばらつきを抑制し、画質を向上させた固体撮像素子を用いることができる。

表示部４０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子４０２で撮像された動画または静止画を表示する。記録部４０６は、固体撮像素子４０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。

操作部４０７は、ユーザによる操作の下に、撮像装置４００が持つ様々な機能について操作指令を発する。電源部４０８は、DSP回路４０３、フレームメモリ４０４、表示部４０５、記録部４０６および操作部４０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子４０２として、上述した各実施の形態に係る画素５１A乃至５１Eを有する固体撮像素子３０１を用いることで、固体撮像素子４０２の画質を向上させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置４００においても、撮像画像の高画質化を図ることができる。

なお、上述した例では、PN接合によるフォトダイオードPDで光電変換部１１を形成する場合、第１導電型をP型、第２導電型をN型として、電子を信号電荷とする例について説明したが、第１導電型をN型とし、第２導電型をP型として、正孔を信号電荷とする構成とすることも勿論可能である。画素トランジスタについても、P型MOSではなく、N型MOSで形成する構成とすることもできる。

また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。

本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。

なお、本開示は以下のような構成も取ることができる。
（１）
画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する第１の光電変換部と、
前記第１の光電変換部で生成された信号電荷を保持する第１の電荷保持部と、
前記画素の選択を制御する第１の選択トランジスタと、
前記第１の選択トランジスタにより前記画素が選択された場合、前記第１の電荷保持部の信号電荷を画素信号として出力する第１の出力トランジスタと、
前記第１の出力トランジスタの出力端の電圧を制御する第１の電圧制御トランジスタと
を有する画素を備える
固体撮像素子。
（２）
前記第１の光電変換部は、第１の波長の光を光電変換し、
前記画素は、
前記第１の波長と異なる第２の波長の光を受光して光電変換することで信号電荷を生成する第２の光電変換部と、
前記第１の波長及び前記第２の波長のいずれとも異なる第３の波長の光を受光して光電変換することで信号電荷を生成する第３の光電変換部と、
前記第２及び第３の光電変換部で生成された信号電荷を保持する第２の電荷保持部と、
前記画素の選択を制御する第２の選択トランジスタと、
前記第２の選択トランジスタにより前記画素が選択された場合、前記第２の電荷保持部の信号電荷を画素信号として出力する第２の出力トランジスタと
をさらに有する
前記（１）に記載の固体撮像素子。
（３）
前記画素は、
前記第２の出力トランジスタの出力端の電圧を制御する第２の電圧制御トランジスタをさらに有する
前記（１）または（２）に記載の固体撮像素子。
（４）
前記第１の光電変換部は、光電変換膜の上下を電極で挟み込む構造により形成されている
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記第１の光電変換部は、半導体基板内のPN接合によるフォトダイオードにより形成されている
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記第１の光電変換部で生成された信号電荷は、正孔である
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記第１の光電変換部で生成された信号電荷は、電子である
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記第１の電荷保持部は、第１導電型の半導体基板内に形成した第２導電型の拡散層を含み、
前記第１の電荷保持部の電圧をリセットするリセット電圧は、前記第１導電型の電位と同一の電圧である
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記第１導電型はP型であり、前記第２導電型はN型である
前記（８）に記載の固体撮像素子。
（１０）
前記第１の光電変換部で生成された信号電荷を、前記第１の電荷保持部へ転送する転送トランジスタをさらに備える
前記（１）,（５）乃至（９）のいずれかに記載の固体撮像素子。
（１１）
前記第１の電荷保持部は、フローティングディフュージョン部である
前記（１）,（５）乃至（１０）のいずれかに記載の固体撮像素子。
（１２）
前記第１の電圧制御トランジスタのドレイン電圧は、前記出力トランジスタのドレイン電圧と同一である
前記（１）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記第１の電圧制御トランジスタは、Deep Depletion型のトランジスタである
前記（１）乃至（１２）のいずれかに記載の固体撮像素子。
（１４）
前記第１の電圧制御トランジスタのオフ電圧には、負バイアスが用いられる
前記（１）乃至（１３）のいずれかに記載の固体撮像素子。
（１５）
前記第１の選択トランジスタがオンの状態では、常に、前記第１の電圧制御トランジスタがオフの状態に制御されるように構成される
前記（１）乃至（１４）のいずれかに記載の固体撮像素子。
（１６）
前記第１の選択トランジスタがオンになる前に、前記第１の電圧制御トランジスタがオフされるように構成される
前記（１）乃至（１５）のいずれかに記載の固体撮像素子。
（１７）
前記第１の選択トランジスタがオン、前記第１の電圧制御トランジスタがオフの状態で、前記第１の電荷保持部のリセット動作が行われた後、前記第１の選択トランジスタがオフ、前記第１の電圧制御トランジスタがオンの状態で、前記第１の光電変換部による信号蓄積が行われるように構成される
前記（１）乃至（１６）のいずれかに記載の固体撮像素子。
（１８）
前記第１の選択トランジスタがオフ、前記第１の電圧制御トランジスタがオンの状態で、前記第１の電荷保持部のリセット動作が行われた後、前記第１の選択トランジスタがオン、前記第１の電圧制御トランジスタがオフの状態でリセット時の信号が読み出されるように構成される
前記（１）乃至（１６）のいずれかに記載の固体撮像素子。
（１９）
第１の光電変換部と、第１の電荷保持部と、第１の選択トランジスタと、第１の出力トランジスタと、第１の電圧制御トランジスタとを有する画素を備える固体撮像素子が、
前記第１の光電変換部が、前記画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積し、
前記第１の電荷保持部が、前記第１の光電変換部で生成された信号電荷を保持し、
前記第１の選択トランジスタが、前記画素の選択を制御し、
前記第１の出力トランジスタが、前記第１の選択トランジスタにより前記画素が選択された場合、前記第１の電荷保持部の信号電荷を画素信号として出力し、
前記第１の電圧制御トランジスタは、前記第１の出力トランジスタの出力端の電圧を制御する
固体撮像素子の駆動方法。
（２０）
画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する第１の光電変換部と、
前記第１の光電変換部で生成された信号電荷を保持する第１の電荷保持部と、
前記画素の選択を制御する第１の選択トランジスタと、
前記第１の選択トランジスタにより前記画素が選択された場合、前記第１の電荷保持部の信号電荷を画素信号として出力する第１の出力トランジスタと、
前記第１の出力トランジスタの出力端の電圧を制御する第１の電圧制御トランジスタと
を有する画素を備える固体撮像素子
を備える電子機器。

１１ 光電変換部， １２ 電荷保持部， １３ リセットトランジスタ， １４ 増幅トランジスタ， １５ 選択トランジスタ， １６ 列信号線， ２１ P型半導体基板， ２２ ｎ型拡散層， ２８ 光電変換膜， ２９A 上部電極， ２９B 下部電極， ５１A乃至５１E 画素， ６１ 電圧制御トランジスタ， ９１ 転送トランジスタ， １１１R,１１１B 光電変換部， １１２RB 電荷保持部， １１３RB リセットトランジスタ， １１４RB 増幅トランジスタ， １１５RB 選択トランジスタ， １６１RB 電圧制御トランジスタ， １９１B,１９１G 転送トランジスタ， ３０１ 固体撮像素子， ３０２ 画素， ４００ 撮像装置， ４０２ 固体撮像素子

Claims (20)

1. 画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する第１の光電変換部と、
   前記第１の光電変換部で生成された信号電荷を保持する第１の電荷保持部と、
   前記画素が選択された場合、前記第１の電荷保持部の信号電荷を画素信号として出力する第１の出力トランジスタと、
   列方向に並ぶ各画素の画素信号を伝送する列信号線と前記第１の出力トランジスタに接続され、前記画素が選択された場合に、前記第１の出力トランジスタからの画素信号を前記列信号線へ出力する第１の選択トランジスタと、
   前記第１の選択トランジスタがオフとされ、前記第１の光電変換部で生成された信号電荷を前記第１の電荷保持部に蓄積している期間に、前記第１の出力トランジスタの出力端の電圧を所定電圧に制御する第１の電圧制御トランジスタと
   を有する画素を備える
   固体撮像素子。
2. 前記第１の光電変換部は、第１の波長の光を光電変換し、
   前記画素は、
   前記第１の波長と異なる第２の波長の光を受光して光電変換することで信号電荷を生成する第２の光電変換部と、
   前記第１の波長及び前記第２の波長のいずれとも異なる第３の波長の光を受光して光電変換することで信号電荷を生成する第３の光電変換部と、
   前記第２及び第３の光電変換部で生成された信号電荷を保持する第２の電荷保持部と、
   前記画素が選択された場合、前記第２の電荷保持部の信号電荷を画素信号として出力する第２の出力トランジスタと、
   前記列信号線と前記第２の出力トランジスタに接続され、前記画素が選択された場合に、前記第２の出力トランジスタからの画素信号を前記列信号線へ出力する第２の選択トランジスタと
   をさらに有する
   請求項１に記載の固体撮像素子。
3. 前記画素は、
   前記第２の選択トランジスタがオフとされ、前記第２及び第３の光電変換部で生成された信号電荷を蓄積している期間に、前記第２の出力トランジスタの出力端の電圧を所定電圧に制御する第２の電圧制御トランジスタをさらに有する
   請求項２に記載の固体撮像素子。
4. 前記第１の光電変換部は、光電変換膜の上下を電極で挟み込む構造により形成されている
   請求項１に記載の固体撮像素子。
5. 前記第１の光電変換部は、半導体基板内のPN接合によるフォトダイオードにより形成されている
   請求項１に記載の固体撮像素子。
6. 前記第１の光電変換部で生成された信号電荷は、正孔である
   請求項１に記載の固体撮像素子。
7. 前記第１の光電変換部で生成された信号電荷は、電子である
   請求項１に記載の固体撮像素子。
8. 前記第１の電荷保持部は、第１導電型の半導体基板内に形成した第２導電型の拡散層を含み、
   前記第１の電荷保持部の電圧をリセットするリセット電圧は、前記第１導電型の電位と同一の電圧である
   請求項１に記載の固体撮像素子。
9. 前記第１導電型はP型であり、前記第２導電型はN型である
   請求項８に記載の固体撮像素子。
10. 前記第１の光電変換部で生成された信号電荷を、前記第１の電荷保持部へ転送する転送トランジスタをさらに備える
    請求項１に記載の固体撮像素子。
11. 前記第１の電荷保持部は、フローティングディフュージョン部である
    請求項１に記載の固体撮像素子。
12. 前記第１の電圧制御トランジスタのドレイン電圧は、前記第１の出力トランジスタのドレイン電圧と同一である
    請求項１に記載の固体撮像素子。
13. 前記第１の電圧制御トランジスタは、Deep Depletion型のトランジスタである
    請求項１に記載の固体撮像素子。
14. 前記第１の電圧制御トランジスタのオフ電圧には、負バイアスが用いられる
    請求項１に記載の固体撮像素子。
15. 前記第１の選択トランジスタがオンの状態では、常に、前記第１の電圧制御トランジスタがオフの状態に制御されるように構成される
    請求項１に記載の固体撮像素子。
16. 前記第１の選択トランジスタがオンになる前に、前記第１の電圧制御トランジスタがオフされるように構成される
    請求項１に記載の固体撮像素子。
17. 前記第１の選択トランジスタがオン、前記第１の電圧制御トランジスタがオフの状態で、前記第１の電荷保持部のリセット動作が行われた後、前記第１の選択トランジスタがオフ、前記第１の電圧制御トランジスタがオンの状態で、前記第１の光電変換部による信号蓄積が行われるように構成される
    請求項１に記載の固体撮像素子。
18. 前記第１の選択トランジスタがオフ、前記第１の電圧制御トランジスタがオンの状態で、前記第１の電荷保持部のリセット動作が行われた後、前記第１の選択トランジスタがオン、前記第１の電圧制御トランジスタがオフの状態でリセット時の信号が読み出されるように構成される
    請求項１に記載の固体撮像素子。
19. 光電変換部と、電荷保持部と、出力トランジスタと、列方向に並ぶ各画素の画素信号を伝送する列信号線と前記出力トランジスタに接続された選択トランジスタと、電圧制御トランジスタとを有する画素を備える固体撮像素子の、
    前記光電変換部が、前記画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積し、
    前記電荷保持部が、前記光電変換部で生成された信号電荷を保持し、
    前記出力トランジスタが、前記選択トランジスタにより前記画素が選択された場合、前記電荷保持部の信号電荷を画素信号として出力し、
    前記選択トランジスタが、前記画素が選択された場合に、前記出力トランジスタからの画素信号を前記列信号線へ出力し、
    前記電圧制御トランジスタは、前記選択トランジスタがオフとされ、前記光電変換部で生成された信号電荷を前記電荷保持部に蓄積している期間に、前記出力トランジスタの出力端の電圧を所定電圧に制御する
    固体撮像素子の駆動方法。
20. 画素に入射された光を受光して光電変換することで信号電荷を生成して蓄積する光電変換部と、
    前記光電変換部で生成された信号電荷を保持する電荷保持部と、
    前記画素が選択された場合、前記電荷保持部の信号電荷を画素信号として出力する出力トランジスタと、
    列方向に並ぶ各画素の画素信号を伝送する列信号線と前記出力トランジスタに接続され、前記画素が選択された場合に、前記出力トランジスタからの画素信号を前記列信号線へ出力する選択トランジスタと、
    前記選択トランジスタがオフとされ、前記光電変換部で生成された信号電荷を前記電荷保持部に蓄積している期間に、前記出力トランジスタの出力端の電圧を所定電圧に制御する電圧制御トランジスタと
    を有する画素を備える固体撮像素子
    を備える電子機器。

Images