JP6164049B2 - 駆動装置、駆動方法及び電子機器 - Google Patents

Description

本開示は、駆動装置、駆動方法及び電子機器に関する。

ＣＭＯＳイメージセンサ等の固体撮像素子においては、２次元状に配列された画素のアドレスが画素行ごとに指定され、指定された画素行の画素に対して、当該画素を駆動するための信号が入力される。ここで、画素の駆動とは、画素を構成する各種のトランジスタを駆動することにより、入射光に応じた電荷の蓄積動作や、画素のリセット（すなわち、蓄積電荷の掃き出し）動作、蓄積電荷の読み出し動作等の各種の動作を画素が行うことを意味する。各画素から読み出された蓄積電荷に対応する信号（画素信号）に対して各種の信号処理を施すことにより撮像画像が構成される。

一方、例えばデジタルスチルカメラ等の撮像装置においては、固体撮像素子における全ての画素から読み出した画素信号によって撮像画像を生成する全画素読み出しモードと、例えば数行おきに読み出した画素信号によって撮像画像を生成する間引き読み出しモードとを切り換えられるものがある。間引き読み出しモードを適用することにより、画素アレイから画素信号を読み出すトータルの時間、すなわち、１フレーム分の撮像画像を得るための撮影時間を短縮することができる。

しかしながら、間引き読み出しモードにおいては、ブルーミングによる撮像画像の画質の劣化が問題となる場合がある。ブルーミングとは、飽和状態になるまで電荷が溜まった状態にある画素の受光素子（フォトダイオード）に、更に光が入射することにより、当該フォトダイオードから電荷が隣接画素に溢れ出してしまう現象である。隣接画素への電荷の流入は混色等の画質劣化の原因となり得る。間引き読み出しモードでは、露光時間中、間引きされた画素は電荷が読み出されることなく電荷が蓄積された状態で維持されるため、ブルーミングを生じやすい。

このようなブルーミングによる画質の劣化に対して、各種の対策が講じられている。例えば、特許文献１に記載の技術では、ブルーミングの発生を抑制するために、間引き読み出しモードでの撮影を行う際に、１行分の画素を走査するために必要な時間である１水平走査期間（１Ｈ期間）内に、間引かれる画素からの余剰電荷の掃き出し動作（以下、電子シャッタ動作とも呼称する。）と、他の画素からの画素信号の読み出し動作（以下、単に読み出し動作とも呼称する。）とがともに行われる。特許文献１では、アドレスデコーダと２ビットのメモリとを組み合わせたアドレス選択回路を画素アレイの各行に設け、電子シャッタ動作が行われる画素行のアドレスの選択及び読み出し動作が行われる画素行の選択を、当該アドレス選択回路によって行うことにより、間引かれる画素によるブルーミングの発生を抑制するとともに画素信号の読み出しを行うことのできないブランキング期間を短縮する技術が開示されている。また、例えば、特許文献２には、上記特許文献１に記載のアドレス選択回路の具体的な制御方法が開示されている。

特開２００８−２８８９０３号公報 特開２００８−２８８９０４号公報

しかしながら、例えば特許文献１に記載の技術において、より撮影時間を短くするために間引き読み出しモードで間引かれる画素の比率を上げようとすると、１Ｈ期間内に行われる電子シャッタ動作の回数が相対的に増加する。従って、アドレス選択回路が電子シャッタ動作が行われる画素行のアドレスを選択する時間も増加するため、１Ｈ期間を短縮することが難しく、結果的に撮影時間を更に高速化することは困難となる可能性がある。

上記事情を鑑みれば、画質をより向上させるために１Ｈ期間内に電子シャッタ動作と読み出し動作とがともに行われる場合において、１Ｈ期間をより短縮させ、撮影時間をより高速化する技術が求められていた。そこで、本開示では、画質をより向上させるとともに撮影時間をより高速化することが可能な、新規かつ改良された駆動装置、駆動方法及び電子機器を提案する。

本開示によれば、固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷を掃き出す電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、を備え、前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、駆動装置が提供される。

また、本開示によれば、固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、を含む、駆動方法が提供される。

また、本開示によれば、被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、を備え、前記固体撮像素子は、前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、を有し、前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、電子機器が提供される。

また、本開示によれば、固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、を備え、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、駆動装置が提供される。

また、本開示によれば、固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して入力される、当該アドレスデコーダ回路内に設けられるメモリ回路が前記Ｖアドレス信号を保持するためのメモリ入力信号を、当該メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出すること、を含み、前記メモリ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持する、駆動方法が提供される。

また、本開示によれば、被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、を備え、前記固体撮像素子は、前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、を有し、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、電子機器が提供される。

本開示によれば、アドレスデコーダ回路に対して、互いに異なる複数の系統のＶアドレス信号が入力され、１水平走査期間内に、少なくとも２つの互いに異なるアドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して、当該画素行の画素に所定の動作を行わせるための制御信号を生成する。従って、１水平走査期間内にＶアドレス信号によって特定され得る画素行の数が増加し、例えば１水平走査期間内に電子シャッタ動作が行われる画素行の数が増加する。従って、結果的に１水平走査期間を短縮することが可能となり、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。

また、本開示によれば、アドレスデコーダ回路が、Ｖアドレス信号とメモリ入力信号との論理積に応答して当該Ｖアドレス信号を保持するメモリ回路を有する。また、アドレスデコーダ回路は、当該メモリ入力信号の入力を、当該メモリ入力信号の立ち上がり及び立ち下がりで検出する。このように、アドレスデコーダ回路が、メモリ入力信号の入力をいわゆるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式で検出することにより、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式で検出する場合に比べて、メモリ入力信号の入力に対するマージンが考慮されたＶアドレス信号の発行期間を短縮することができる。従って、結果的に１水平走査期間を短縮することが可能となり、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。

以上説明したように本開示によれば、画質をより向上させるとともに撮影時間をより高速化することが可能となる。なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。

本開示の第１の実施形態に係る固体撮像素子の全体構成を示す概略図である。 第１の実施形態に係る画素の等価回路を示す図である。 図２に示す画素の動作を示すタイミングチャートである。 第１の実施形態に係るＡＤ変換回路の概略構成を示すブロック図である。 読み出し動作時におけるＡＤ変換回路の動作を示すタイミングチャートである。 第１の実施形態に係る画素タイミング駆動回路の等価回路を示す図である。 第１の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。 図７に示すアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。 第１の実施形態に係るアドレスデコーダ回路における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。 第１の実施形態に係る固体撮像素子全体の動作についてのタイミングチャートを示す図である。 は、一般的なアドレスデコーダ回路の等価回路を示す図である。 図１１に示す一般的なアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。 一般的な固体撮像素子全体の動作についてのタイミングチャートを示す図である。 一般的なアドレスデコーダ回路における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。 第２の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。 図１５に示す第２の実施形態に係るアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。 第２の実施形態に係る固体撮像素子全体の動作についてのタイミングチャートを示す図である。 第２の実施形態に係るアドレスデコーダ回路における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。 第３の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。 図１９に示す第３の実施形態に係るアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。 第３の実施形態に係る固体撮像素子全体の動作についてのタイミングチャートを示す図である。 第３の実施形態に係るアドレスデコーダ回路における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。 は、第２の実施形態において、読み出し動作を行うタイミングと電子シャッタ動作を行うタイミングとが分割された変形例における、固体撮像素子全体の動作を示すタイミングチャートである。 第１、第２及び第３の実施形態に係る固体撮像素子が適用された撮像装置の機能構成を示す機能ブロック図である。 本実施形態に係る情報処理装置のハードウェア構成を説明するためのブロック図である。

以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１−１．固体撮像素子の全体構成
１−２．画素の構成
１−３．ＡＤ変換回路の構成
１−４．画素タイミング駆動回路の構成
１−５．アドレスデコーダ回路の構成
１−６．固体撮像素子全体のタイミングチャート
１−７．第１の実施形態についてのまとめ
２．一般的な固体撮像素子との比較
２−１．一般的なアドレスデコーダ回路の構成
２−２．第１の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較
３．第２の実施形態
３−１．アドレスデコーダ回路の構成
３−２．固体撮像素子全体のタイミングチャート
３−３．第２の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較
４．第３の実施形態
４−１．アドレスデコーダ回路の構成
４−２．固体撮像素子全体のタイミングチャート
４−３．第３の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較
５．変形例
６．適用例
７．ハードウェア構成
８．補足

本技術は、例えばデジタルスチルカメラ等の撮像装置における固体撮像素子の駆動に対して好適に適用され得る。以下では、本開示の好適な一実施形態として、撮像装置において、数行おき又は数列おきに読み出した画素信号によって撮像画像が生成される間引き読み出しモードと称される撮影モードを例に挙げて、当該実施形態についての説明を行う。上述したように、間引き読み出しモードにおいては、１行分の画素を走査するために必要な時間である１水平走査期間（１Ｈ期間）内に、間引かれる画素からの余剰電荷の掃き出し動作（以下、電子シャッタ動作とも呼称する。）と、他の画素からの画素信号の読み出し動作（以下、単に読み出し動作とも呼称する。）とがともに行われる。

ただし、本技術はかかる例に限定されず、１Ｈ期間内に、所定の画素における電子シャッタ動作と、他の画素における読み出し動作とがともに行われる場合であれば、他の撮影モード時における固体撮像素子の駆動に対しても適用可能である。例えば、本技術が適用可能な他の撮影モードとしては、残像等を低減するために、画素における読み出し動作が行われる前に、当該画素に対して電子シャッタ動作を行うことにより、画素のリセットをより確実に行う撮影モード等が挙げられる。

＜１．第１の実施形態＞
［１−１．固体撮像素子の全体構成]
まず、図１を参照して、本開示の第１の実施形態に係る固体撮像素子の全体構成について説明する。図１は、本開示の第１の実施形態に係る固体撮像素子の全体構成を示す概略図である。

図１を参照すると、第１の実施形態に係る固体撮像素子１０は、画素アレイ部１１０、ＡＤ変換部１２０、センサコントローラ１３０、画素タイミング駆動部１４０及びアドレスデコーダ部１５０を備える。第１の実施形態に係る固体撮像素子１０は、例えばＣＭＯＳイメージセンサである。

画素アレイ部１１０は、複数の画素１１１が２次元状（行及び列）に配列されて構成される。以下の説明では、図１に示す画素アレイ部１１０における画素１１１の配列方向について、紙面左右方向を行方向、紙面縦方向を列方向とも呼称する。図１では、簡単のため、複数の画素１１１を代表して１つの画素１１１の等価回路図を図示している。画素１１１は、被写体からの光を受光するとともに、受光した光に応じた電荷を光電変換により画素ごとに蓄積する。そして、蓄積された電荷が垂直信号線を介してＡＤ変換部１２０に伝搬される。なお、画素１１１の具体的な構成については下記［１−２．画素の構成］で詳しく説明する。ただし、本実施形態に係る画素１１１の回路の構成は任意であり、図１又は後述する図２に示される例以外の構成であってもよい。

ＡＤ変換部１２０は、画素１１１から伝搬される電荷に応じた垂直信号線の電位をデジタル値に変換するアナログデジタル変換（ＡＤ変換）を行う。図１では、簡単のため、ＡＤ変換部１２０における１つのＡＤ変換回路１２１を代表的に図示しているが、実際には、画素アレイ部１１０の各画素列に対応するように複数のＡＤ変換回路１２１が設けられていてよい。ＡＤ変換回路１２１によってＡＤ変換された信号が、画素１１１における蓄積電荷に応じた信号（画素信号）として後段の画像処理回路に出力される。出力された各画素からの画素信号に対して、当該画像処理回路が各種の信号処理を施すことにより、被写体を表す撮像画像が生成される。なお、当該画像処理回路における撮像画像を生成する処理については、公知の各種の処理が適用されてよいため、詳細な説明は省略する。なお、ＡＤ変換回路１２１の具体的な構成については下記［１−３．ＡＤ変換回路の構成］で詳しく説明する。

センサコントローラ１３０は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の各種のプロセッサによって構成され、固体撮像素子１０全体の動作を制御する、制御部の一例である。また、センサコントローラ１３０は、例えばマイコン（マイクロコントローラ：Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）等のプロセッサを有する小型の情報処理装置であってもよい。例えば、センサコントローラ１３０は、クロック信号（ＣＬＫ信号）に基づいて、画素タイミング駆動部１４０が画素１１１に対して、画素１１１を駆動するための駆動信号を出力するタイミングを制御する。具体的には、センサコントローラ１３０は、画素タイミング駆動部１４０に対して、ＣＬＫ信号に基づく所定のタイミングで画素駆動パルスを出力することにより、画素タイミング駆動部１４０に所定のタイミングで駆動信号を生成させる。なお、ＣＬＫ信号は、センサコントローラ１３０自身が生成してもよいし、外部の他の回路によって生成されセンサコントローラ１３０に提供されてもよい。

また、センサコントローラ１３０は、ＣＬＫ信号に基づいて、アドレスデコーダ部１５０に対して、駆動する画素行を特定するための行アドレス信号（Ｖアドレス信号）や、アドレスデコーダ部１５０に搭載されるラッチ回路（詳しくは後述する。）を動作させるためのラッチ入力信号を、所定のタイミングで出力する。また、センサコントローラ１３０は、ＡＤ変換部１２０に対して所定の信号を出力することにより、各ＡＤ変換回路１２１の動作を制御することができる。

このように、第１の実施形態では、センサコントローラ１３０は、画素タイミング駆動部１４０、アドレスデコーダ部１５０及びＡＤ変換部１２０の動作を制御することにより、固体撮像素子１０全体の動作を制御することができる。なお、センサコントローラ１３０による画素タイミング駆動部１４０、アドレスデコーダ部１５０及びＡＤ変換部１２０の動作の制御は、センサコントローラ１３０を構成するプロセッサが所定のプログラムに従って動作することにより実現される。また、図１に示す例では、センサコントローラ１３０は、固体撮像素子１０の一部として図示されているが、本実施形態はかかる例に限定されず、センサコントローラ１３０は固体撮像素子１０の外部に設けられてもよい。例えば、固体撮像素子１０が撮像装置等の電子機器に搭載される場合であれば、固体撮像素子１０はセンサコントローラ１３０の機能を内部に備えなくてもよく、当該電子機器の動作を制御するプロセッサがセンサコントローラ１３０の機能を併せ持っていてもよい。

画素タイミング駆動部１４０は、センサコントローラ１３０からの制御により、画素アレイ部１１０の画素１１１に対して、画素１１１を駆動するための駆動信号を所定のタイミングで出力する。ここで、駆動信号とは、画素１１１内の各トランジスタを駆動する信号の総称であり、例えば、後述する転送トランジスタのゲート部に印加されるＴＲＧ信号、リセットトランジスタのゲート部に印加されるＲＳＴ信号及び選択トランジスタのゲート部に印加されるＳＥＬ信号等を含む。画素１１１に対して所定のタイミングで駆動信号が入力されることにより、電子シャッタ動作、読み出し動作及び電荷の蓄積動作等の各種の動作を行うように、画素１１１が駆動される。

図１では図示されないが、本実施形態では、画素タイミング駆動部１４０は、画素アレイ部１１０の各画素行に設けられる複数の画素タイミング回路を有し、当該画素タイミング回路によって画素アレイ部１１０の画素行ごとに駆動信号が出力される。具体的には、画素タイミング駆動部１４０は、アドレスデコーダ部１５０から入力される、Ｖアドレス信号に対応する画素行の画素を駆動するための制御信号と、センサコントローラ１３０から入力される画素駆動パルスと、に基づいて、当該画素行の画素に対して駆動信号を出力する。ここで、画素駆動パルスとは、画素タイミング駆動部１４０が駆動信号を生成するタイミングを制御するために入力されるパルスの総称であり、例えば、上述したＴＲＧ信号を生成するタイミングを制御する転送トランジスタ駆動パルス（ＴＲＧ駆動パルス又はＴＲＧ駆動信号）、上述したＲＳＴ信号を生成するタイミングを制御するリセットトランジスタ駆動パルス（ＲＳＴ駆動パルス又はＲＳＴ駆動信号）及び上述したＳＥＬ信号を生成するタイミングを制御する選択トランジスタ駆動パルス（ＳＥＬ駆動パルス又はＳＥＬ駆動信号）等を含む。なお、画素タイミング駆動部１４０を構成する画素タイミング回路の具体的な構成については下記［１−４．画素タイミング駆動回路の構成］で詳しく説明する。

アドレスデコーダ部１５０は、画素アレイ部１１０内の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素を駆動するための制御信号を生成する。生成された制御信号は、画素タイミング駆動部１４０に対して出力される。図１では図示されないが、本実施形態では、アドレスデコーダ部１５０は、画素アレイ部１１０の各画素行に設けられる複数のアドレスデコーダ回路を有し、当該アドレスデコーダ回路によって画素アレイ部１１０の画素行ごとに制御信号が出力される。具体的には、当該アドレスデコーダ回路は、センサコントローラ１３０から入力されるＶアドレス信号とラッチ入力信号とに基づいて、当該画素行に対応する画素タイミング駆動回路に対して制御信号を出力する。ここで、本実施形態では、アドレスデコーダ部１５０のアドレスデコーダ回路には、少なくとも２つの互いに異なる系統のＶアドレス信号が供給される。また、１Ｈ期間内に、少なくとも２つの互いに異なるアドレスデコーダ回路が、少なくとも２つの互いに異なる画素行の画素１１１に対して、電子シャッタ動作又は読み出し動作を行わせる制御信号を生成する。アドレスデコーダ部１５０を構成するアドレスデコーダ回路の具体的な構成については下記［１−５．アドレスデコーダ回路の構成］で詳しく説明する。

以上、図１を参照して、本実施形態に係る固体撮像素子１０の全体構成について説明した。以上説明した固体撮像素子１０の構成の中でも、センサコントローラ１３０、画素タイミング駆動部１４０及びアドレスデコーダ部１５０は、固体撮像素子１０を駆動するための各種の信号を処理する構成であり、固体撮像素子１０を駆動する駆動装置であるとみなすことができる。従って、以下の説明では、センサコントローラ１３０、画素タイミング駆動部１４０及びアドレスデコーダ部１５０の少なくともいずれかを含む装置のことを、駆動装置とも呼称することとする。また、当該駆動装置を駆動する方法のことを駆動方法とも呼称する。

次に、固体撮像素子１０の各構成について詳細に説明する。

［１−２．画素の構成］
図２及び図３を参照して、上述した画素アレイ部１１０を構成する画素１１１の構成について説明する。図２は、画素１１１の等価回路を示す図である。図３は、図２に示す画素１１１の動作を示すタイミングチャートである。

図２を参照すると、本実施形態に係る画素１１１は、被写体からの光を受光し光電変換を行う受光素子であるフォトダイオード１１２と、光電変換によりフォトダイオード１１２に蓄積された電荷をフローティングディフュージョン（ＦＤ）に転送する転送トランジスタ１１３（ＴＲＧ１１３）と、ＦＤの電位（ＦＤ電位）をリセットするリセットトランジスタ１１４（ＲＳＴ１１４）と、ソースフォロワ回路を介してＦＤ電位に応じた信号を伝搬するアンプトランジスタ１１５（ＡＭＰ１１５）と、電子シャッタ動作又は読み出し動作を行う画素行を選択する選択トランジスタ１１６（ＳＥＬ１１６）と、から構成される。ＳＥＬ１１６のソース／ドレイン（Ｓ／Ｄ）の一方が垂直信号線１１７に接続されており、ＦＤ電位に応じた信号が垂直信号線１１７の電位として、後段のＡＤ変換回路１２１に出力される。なお、画素１１１の構成は、一般的なＣＭＯＳイメージセンサにおける、いわゆる４トランジスタの画素と同様の構成であってよいため、詳細な説明は省略する。

図３を参照して、画素１１１の駆動時の動作について説明する。図３では、１水平走査期間（１Ｈ期間）内での、電子シャッタ動作時と読み出し動作時における画素駆動パルス（ＴＲＧ駆動パルス、ＲＳＴ駆動パルス及びＳＥＬ駆動パルス）のタイミングを併せて図示している。実際には、ある１Ｈ期間内に、いずれかの画素行においては、電子シャッタ動作及び読み出し動作のいずれかが行われる。センサコントローラ１３０から画素タイミング駆動部１４０に対して画素駆動パルスが入力されることにより、画素タイミング駆動部１４０において、画素１１１の各トランジスタ（ＴＲＧ１１３、ＲＳＴ１１４及びＳＥＬ１１６）を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）が生成される。

なお、図３を含め、以下のタイミングチャートについての説明では、受光素子１１２における蓄積電荷が電子であり、画素１１１を構成する各トランジスタがｎＭＯＳトランジスタである場合について説明する。従って、タイミングチャートにおいて駆動信号を表すパルスの電位が高い（Ｈｉｇｈ）の場合に各トランジスタが「ＯＮ」され、パルスの電位が低い（Ｌｏｗ）の場合に各トランジスタが「ＯＦＦ」される。ただし、本実施形態はかかる例に限定されず、受光素子１１２における蓄積電荷は正孔（ホール）であってもよく、画素１１１を構成する各トランジスタはｐＭＯＳトランジスタであってもよい。画素１１１を構成する各トランジスタがｐＭＯＳトランジスタである場合には、図示されるタイミングチャートにおけるパルスの電位の高低の関係が、以下に説明する実施形態と同様に各回路を駆動させるように、必要に応じて適宜逆転され得る。

まず、電子シャッタ動作時における画素駆動パルスのタイミングについて説明する。電子シャッタ動作時には、フォトダイオード１１２及びＦＤに蓄積された電荷を掃き出す動作が行われる。従って、電子シャッタ動作時には、図３に示すように、電子シャッタ動作時におけるＴＲＧ駆動パルスである電子シャッタ時転送パルス（ＳＴＲパルス又はＳＴＲ信号）及び電子シャッタ動作時におけるＲＳＴ駆動パルスである電子シャッタ時リセットパルス（ＳＲＳＴパルス又はＳＲＳＴ信号）が、少なくとも所定の期間、ともにＨｉｇｈ状態になるように制御される。このようなＳＴＲパルス及びＳＲＳＴパルスが画素タイミング駆動部１４０に入力されることにより、画素１１１では、少なくとも所定の期間ＴＲＧ１１３及びＲＳＴ１１４がＯＮされ、フォトダイオード１１２及びＦＤに蓄積された電荷が排出されることとなる。なお、電子シャッタ動作時における画素駆動パルスのタイミングとしては、一般的な固体撮像素子において電子シャッタ動作が行われる際の画素駆動パルスのタイミングが適用されてよい。

次に、読み出し動作時における画素駆動パルスのタイミングについて説明する。読み出し動作時には、フォトダイオード１１２に蓄積された電荷に対応する電位が垂直信号線１１７を介して後段のＡＤ変換回路１２１に出力される動作が行われる。図３では、フォトダイオード１１２において所定の時間電荷の蓄積が行われた後の画素駆動パルスのタイミングが図示されている。図３に示すように、読み出し動作時には、まず、読み出し動作時におけるＲＳＴ駆動パルスである読み出し時リセットパルス（ＲＲＳＴパルス又はＲＲＳＴ信号）がＨｉｇｈ状態にされる。このとき、読み出し動作時におけるＴＲＧ駆動パルスである読み出し時転送パルス（ＲＴＲパルス又はＲＴＲ信号）は電荷蓄積時と変わらずＬｏｗ状態のまま維持される。このようなＲＴＲパルス及びＲＲＳＴパルスが画素タイミング駆動部１４０に入力されることにより、画素１１１では、ＴＲＧ１１３はＯＦＦされたままＲＳＴ１１４のみがＯＮされ、フォトダイオード１１２に電荷が蓄積された状態でＦＤ電位がリセットされる。図３に示すように、読み出し動作時には、読み出し動作時におけるＳＥＬ駆動パルスである読み出し時選択パルス（ＲＳＥＬパルス又はＲＳＥＬ信号）はＨｉｇｈ状態に維持されており、リセットされた状態でのＦＤ電位に対応する垂直信号線１１７の電位が、プリデータ相（Ｐ相）の電位として、後段のＡＤ変換回路１２１に出力される。

読み出し動作時には、次いで、ＲＲＳＴパルスがＬｏｗ状態にされ、続けてＲＴＲパルスがＨｉｇｈ状態にされる。このようなＲＴＲパルス及びＲＲＳＴパルスが画素タイミング駆動部１４０に入力されることにより、画素１１１では、ＲＳＴ１１４がＯＦＦされた状態でＴＲＧ１１３がＯＮされるため、フォトダイオード１１２に蓄積された電荷がＦＤに転送される。転送された電荷に応じたＦＤ電位に対応する垂直信号線１１７の電位が、データ相（Ｄ相）の電位として、後段のＡＤ変換回路１２１に出力される。このように、読み出し動作時には、Ｐ相における電位とＤ相における電位とが連続的にＡＤ変換回路１２１に出力される。なお、読み出し動作時における画素駆動パルスのタイミングとしては、一般的な固体撮像素子において読み出し動作が行われる際の画素駆動パルスのタイミングが適用されてよい。

［１−３．ＡＤ変換回路の構成］
次に、図４及び図５を参照して、上述したＡＤ変換部１２０を構成するＡＤ変換回路１２１の構成について説明する。図４は、第１の実施形態に係るＡＤ変換回路１２１の概略構成を示すブロック図である。図５は、読み出し動作時におけるＡＤ変換回路１２１の動作を示すタイミングチャートである。

図４を参照すると、本実施形態に係るＡＤ変換回路１２１は、垂直信号線１１７を介して画素１１１のＡＭＰ１１５とソースフォロワ接続するための定電流回路１２２と、シングルスロープ型のＤＡコンバータ１２３と、垂直信号線１１７の電位とＤＡコンバータ１２３の電位とを比較する比較器１２４と、アナログ値をデジタル値に変換するカウンタ１２５と、から構成される。なお、ＡＤ変換回路１２１の構成は、一般的なＣＭＯＳイメージセンサにおけるＡＤ変換回路と同様の構成であってよい。

図５を参照して、ＡＤ変換回路１２１の動作について説明する。図５では、読み出し動作時における１Ｈ期間内での、垂直信号線１１７の電位（垂直信号線電位）と、ＤＡコンバータ１２３の電位（ＤＡコンバータ電位）と、比較器１２４の出力パルス（比較器出力パルス）と、カウンタ１２５からの出力（カウンタ出力）と、を図示している。上記［１−２．画素の構成］で説明したように、ＡＤ変換回路１２１には、Ｐ相での電位とＤ相での電位とが連続的に入力される。従って、図３に示すように、垂直信号線電位は、Ｐ相での電位及びＤ層での電位に対応して、階段状にその値が変化する。

ＤＡコンバータ１２３はランプスロープを出力するように構成され、比較器１２４は垂直信号線電位よりもＤＡコンバータ電位が低くなったタイミングで反転パルスを出力するように構成される。カウンタ１２５は、カウントを開始してから比較器１２４から反転パルスが出力されるまでの間カウントを続行する。Ｐ相での電位に対するカウントもＤ相での電位に対するカウントもともにダウンカウントであるが、Ｐ相での電位に対するカウントが終了した後にＰ相に対応するカウント値を反転させるようにカウンタ１２５が構成されているため、Ｄ相での電位に対するカウント値は相関二重サンプリング処理（ＣＤＳ処理）が施されたＰ相−Ｄ相のカウント値となる。カウンタ１２５におけるＣＤＳ処理に対しては、公知の一般的に用いられている手法が適用可能であるため、詳細な説明は省略する。

以上、図４及び図５を参照して、ＡＤ変換回路１２１の構成について説明した。ＣＤＳ処理が施されたカウンタ１２５におけるカウント値が、画素１１１の画素信号として後段に設けられる画像処理回路に出力され、当該画像処理回路によって当該画素信号に基づいて撮像画像が生成される。なお、以上説明したようなＡＤ変換回路１２１における各構成要素の動作は、センサコントローラ１３０によって制御され得る。

［１−４．画素タイミング駆動回路の構成］
次に、図６を参照して、上述した画素タイミング駆動部１４０を構成する画素タイミング駆動回路の構成について説明する。図６は、第１の実施形態に係る画素タイミング駆動回路の等価回路を示す図である。なお、図６では、１つの画素タイミング回路の等価回路図を示しているが、実際には、複数の画素タイミング回路が画素アレイ部１１０の各画素行に設けられてよい。

図６を参照すると、本実施形態に係る画素タイミング駆動回路１４１は、電子シャッタラッチ出力信号（ＳＬＱ信号）、読み出しラッチ出力信号（ＲＬＱ信号）、ＴＲＧ駆動パルス（ＲＴＲパルス及びＳＴＲパルス）、ＲＳＴ駆動パルス（ＲＲＳＴパルス及びＳＲＳＴパルス）並びにＳＥＬ駆動パルス（ＲＳＥＬパルス）に基づいて、駆動信号であるＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号を生成するように構成される。ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号が、それぞれ、画素１１１のＴＲＧ１１３、ＲＳＴ１１４及びＳＥＬ１１６のゲート部に印加されることにより、画素１１１が、電子シャッタ動作、読み出し動作又は蓄積動作等の所定の動作を行うこととなる。

ここで、ＳＬＱ信号及びＲＬＱ信号は、アドレスデコーダ部１５０によって生成される制御信号である。画素タイミング駆動回路１４１は、例えばＳＬＱ信号がＨｉｇｈである場合に当該画素行の画素に対して電子シャッタ動作を行うような駆動信号を生成し、同様にＲＬＱ信号がＨｉｇｈである場合に当該画素行の画素に対して読み出し動作を行うような駆動信号を生成する。このように、ＳＬＱ信号は当該画素行に対して電子シャッタ動作が行われるかどうかを示す信号であり、ＲＬＱ信号は当該画素行に対して読み出し動作が行われるかどうかを示す信号であると言える。ＳＬＱ信号及びＲＬＱ信号については、下記［１−５．アドレスデコーダ回路の構成］で詳しく説明する。また、画素駆動パルスであるＴＲＧ駆動パルス、ＲＳＴ駆動パルス及びＳＥＬ駆動パルスは、例えば図３に示すタイミングで、センサコントローラ１３０から画素タイミング駆動回路１４１に入力される。

図６を参照すると、画素タイミング駆動回路１４１は、１．２Ｖ電源で駆動する前段部１４２と、−１．２Ｖ〜２．８Ｖの間で駆動する後段部１４３と、から構成される。前段部１４２は、前段のアドレスデコーダ部１５０から入力されるＳＬＱ信号及びＲＬＱ信号と、センサコントローラ１３０から入力されるＲＴＲパルス、ＳＴＲパルス、ＲＲＳＴパルス、ＳＲＳＴパルス及びＲＳＥＬパルスと、に対して所定の論理に基づく処理を施し、後段部１４３に出力する。

後段部１４３は、前段部１４２からの出力信号を昇圧又は降圧するレベルシフタと、ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号を、画素１１１のＴＲＧ１１３、ＲＳＴ１１４及びＳＥＬ１１６にそれぞれ印加するドライバと、を有する。昇圧を行うレベルシフタは、例えば１．２Ｖの信号を２．８Ｖまで昇圧するように構成され、降圧を行うレベルシフタは、例えば１．２Ｖの信号を−１．２Ｖまで降圧するように構成される。例えば、ＴＲＧ信号であれば、ＴＲＧ１１３をＯＮする際には２．８Ｖに昇圧されたＴＲＧ信号がＴＲＧ１１３のゲート部に印加され、ＴＲＧ１１３をＯＦＦする際には−１．２Ｖに降圧されたＴＲＧ信号がＴＲＧ１１３のゲート部に印加される。

なお、図６に示す画素タイミング駆動回路１４１の回路構成はあくまで一例であり、上述した機能を有すれば、画素タイミング駆動回路１４１は他の回路構成を有してもよい。

［１−５．アドレスデコーダ回路の構成］
次に、図７及び図８を参照して、上述したアドレスデコーダ部１５０を構成するアドレスデコーダ回路の構成について説明する。図７は、第１の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。図８は、図７に示すアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。なお、図７では、１つのアドレスデコーダ回路の等価回路図を示しているが、実際には、複数のアドレスデコーダ回路が画素アレイ部１１０の各画素行に設けられてよい。

図７を参照すると、本実施形態に係るアドレスデコーダ回路１５１は、２つのラッチ回路１５２、１５３を有し、当該ラッチ回路１５２、１５３に対する入力信号であるラッチ入力信号（ＳＬＲＳＴ信号、ＳＬＳＥＴ＿Ｘ信号、ＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号）と、画素アレイ部１１０中の画素行を特定するための２系統のＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）とに基づいて、制御信号である電子シャッタラッチ出力信号（ＳＬＱ信号）、負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）、読み出しラッチ出力信号（ＲＬＱ信号）及び負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成するように構成される。ラッチ回路１５２、１５３は、例えばいわゆるＳＲラッチである。ラッチ入力信号及びＶアドレス信号は、センサコントローラ１３０からアドレスデコーダ回路１５１に入力される。

第１の実施形態では、ラッチ回路１５２、１５３のうち一方のラッチ回路１５２は、Ｖアドレス信号によって特定された画素行の画素に対して電子シャッタ動作を行わせるための制御信号を出力する電子シャッタ動作用ラッチ回路である。上述したラッチ入力信号のうちＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号は、電子シャッタ動作に関する信号である。ＳＬＲＳＴ信号は、ラッチ回路１５２のＲｅｓｅｔ側の入力端子に印加され、ラッチ回路１５２をリセットする電子シャッタラッチリセット信号である。また、ＳＬＳＥＴ＿Ｘ信号は、ラッチ回路１５２のＳｅｔ側の入力端子に印加され、ラッチ回路１５２にＶアドレス信号の値を保持させる電子シャッタラッチセット信号である。

ラッチ回路１５２は、Ｖアドレス信号、ＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して電子シャッタ動作が行われるかどうかを示す信号である電子シャッタラッチ出力信号（ＳＬＱ信号）及びＳＬＱ信号の負論理信号である負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）を生成する。図７に示す例では、ラッチ回路１５２のＲｅｓｅｔ側の入力端子には、センサコントローラ１３０から入力されるＳＬＲＳＴ信号が直接入力される。また、ラッチ回路１５２の前段にはＮＯＲゲート１５４が設けられ、ラッチ回路１５２のＳｅｔ側の入力端子には、当該ＮＯＲゲート１５４によるＳＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

また、他方のラッチ回路１５３は、Ｖアドレス信号によって特定された画素行の画素に対して読み出し動作を行わせるための制御信号を出力する読み出し動作用ラッチ回路である。上述したラッチ入力信号のうちＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号は、読み出し動作に関する信号である。ＲＬＲＳＴ信号は、ラッチ回路１５３のＲｅｓｅｔ側の入力端子に印加され、ラッチ回路１５３をリセットする読み出しラッチリセット信号である。また、ＲＬＳＥＴ＿Ｘ信号は、ラッチ回路１５３のＳｅｔ側の入力端子に印加され、ラッチ回路１５３にＶアドレス信号の値を保持させる読み出しラッチセット信号である。

ラッチ回路１５３は、Ｖアドレス信号、ＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して読み出し動作が行われるかどうかを示す信号である読み出しラッチ出力信号（ＲＬＱ信号）及びＲＬＱ信号の負論理信号である負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成する。図７に示す例では、ラッチ回路１５３のＲｅｓｅｔ側の入力端子には、センサコントローラ１３０から入力されるＲＬＲＳＴ信号が直接入力される。また、ラッチ回路１５３の前段にはＮＯＲゲート１５５が設けられ、ラッチ回路１５３のＳｅｔ側の入力端子には、当該ＮＯＲゲート１５５によるＲＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

ここで、ラッチ回路１５２、１５３は、所定の信号値を保持するメモリ回路の一例である。第１の実施形態では、当該メモリ回路は、Ｖアドレス信号とメモリ入力信号との論理積に応答して当該Ｖアドレス信号を保持する機能を有すればよい。また、当該メモリ入力信号は、読み出し動作を行う画素行を特定するＶアドレス信号を当該メモリ回路に保持させるための読み出しメモリ信号と、電子シャッタ動作を行う画素行を特定するＶアドレス信号を当該メモリ回路に保持させるための電子シャッタメモリ信号と、を含んでよく、センサコントローラ１３０は、Ｖアドレス信号とともに、これら読み出しメモリ信号及び電子シャッタメモリ信号のいずれかをアドレスデコーダ回路１５１に対して入力することにより、アドレスデコーダ回路１５１に、当該Ｖアドレス信号によって特定される前記画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させてよい。

第１の実施形態では、このような機能を有するメモリ回路を、ＳＲラッチであるラッチ回路１５２、１５３によって実現している。ラッチ回路１５２、１５３には、メモリ入力信号として、センサコントローラ１３０から、ＳＲラッチのＳｅｔ側の入力端子に印加されるラッチセット信号（上述したＳＬＳＥＴ＿Ｘ信号及びＲＬＳＥＴ＿Ｘ信号）が入力され、ラッチ回路１５２、１５３は、Ｖアドレス信号と当該ラッチセット信号との論理積に応答して当該Ｖアドレス信号を保持することができる。また、ラッチセット信号は、読み出しラッチセット信号（ＲＬＳＥＴ＿Ｘ信号。上記読み出しメモリ信号に対応。）と電子シャッタラッチセット信号（ＳＬＳＥＴ＿Ｘ信号。上記電子シャッタメモリ信号に対応。）とを含んでもよく、センサコントローラ１３０は、Ｖアドレス信号とともに、これらＲＬＳＥＴ＿Ｘ信号及びＳＬＳＥＴ＿Ｘ信号のいずれかをアドレスデコーダ回路１５１に対して入力することにより、アドレスデコーダ回路１５１に、当該Ｖアドレス信号によって特定される画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させてよい。

また、図７に示すように、第１の実施形態では、アドレスデコーダ回路１５１に対して互いに異なる２つの系統のＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）が入力される。アドレスデコーダ回路１５１には、ＮＯＲゲート１５４、１５５の前段にＡＮＤゲート１５６が設けられており、当該ＡＮＤゲート１５６によるＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号の論理積が、ＮＯＲゲート１５４、１５５にＶアドレス信号として入力される。なお、図７では、ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号を示す信号線をバスとしてそれぞれ１本の線として図示している。センサコントローラ１３０は、ＡＤＤ＿Ｘ＿Ａ信号の系統のバス内である画素行を特定すると同時に、ＡＤＤ＿Ｘ＿Ｂ信号の系統のバス内で異なる画素行を特定するように、Ｖアドレス信号を発行することができる。このように、第１の実施形態では、互いに異なる２つの画素行を特定するための互いに異なるＶアドレス信号が、同じタイミングでセンサコントローラ１３０からアドレスデコーダ部１５０に出力され得る。また、ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号が入力されるゲートはＡＮＤゲート１５６に限定されず、他の種類の論理ゲートであってもよい。アドレスデコーダ回路１５１は、Ｖアドレス信号とラッチセット信号とが適切なタイミングで入力されることにより、当該Ｖアドレス信号によって特定される画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成するように構成されればよく、その構成は図７に示す構成例に限定されない。例えば、アドレスデコーダ回路１５１は、メモリ回路としてラッチ回路以外の他の回路を有してもよいし、論理ゲートの構成も上記の機能を有する様に適宜設計されてよい。

図８を参照して、アドレスデコーダ回路１５１の動作について説明する。図８では、１Ｈ期間内におけるＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）、ラッチ入力信号（ＳＬＲＳＴ信号、ＳＬＳＥＴ＿Ｘ信号、ＲＬＲＳＴ信号、ＲＬＳＥＴ＿Ｘ信号）及びアドレスデコーダ回路１５１の出力である制御信号（ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号）のタイミングが図示されている。

まず、読み出し動作時のアドレスデコーダ回路１５１の動作について説明する。図８に示す例では、１Ｈ期間内の前半に、４つの画素行（画素行Ａ、画素行Ｂ、画素行Ｇ、画素行Ｈ）の画素に対する読み出し動作が行われる。例えば、画素行Ａ及び画素行ＢはＡＤＤ＿Ｘ＿Ａ信号で表される系統のＶアドレス信号によって特定され、画素行Ｇ及び画素行ＨはＡＤＤ＿Ｘ＿Ｂ信号で表される系統のＶアドレス信号によって特定される。また、例えば、画素行Ａを特定するＶアドレス信号と画素行Ｇを特定するＶアドレス信号とは同じタイミングでアドレスデコーダ回路１５１に入力され、画素行Ｂを特定するＶアドレス信号と画素行Ｈを特定するＶアドレス信号とは同じタイミングでアドレスデコーダ回路１５１に入力される。

読み出し動作時は、まず、読み出し動作用ラッチ回路であるラッチ回路１５３に対してＲＬＲＳＴ信号が入力され、ラッチ回路１５３がリセットされる。次いで、画素行Ａを特定するＶアドレス信号及び画素行Ｇを特定するＶアドレス信号がラッチ回路１５３に対して入力されている最中に、これらのＶアドレス信号を画素行Ａ及び画素行Ｇに対応する各ラッチ回路１５３に保持させるために、ＲＬＳＥＴ＿Ｘ信号がアドレスデコーダ回路１５１に対して入力される。その後、画素行Ｂ及び画素行Ｈに対しても同様に、画素行Ｂ及び画素行Ｈを特定するＶアドレス信号と、これらのＶアドレス信号を画素行Ｂ及び画素行Ｈに対応する各ラッチ回路１５３に保持させるためのＲＬＳＥＴ＿Ｘ信号が、アドレスデコーダ回路１５１に対して入力される。

ＳＲラッチの特性から、ＲＬＲＳＴ信号でラッチ回路１５３をリセットさせた後、Ｖアドレス信号とＲＬＳＥＴ＿Ｘ信号との論理積がＨｉｇｈであった場合にはＲＬＱ信号はＨｉｇｈとなる。逆に、読み出し行のＶアドレス信号とＲＬＳＥＴ＿Ｘ信号との論理積がＬｏｗであった場合にはＲＬＱ信号はＬｏｗのままとなる。図８に示す例では、ＲＬＱ信号及びＸＲＬＱ信号として、読み出し動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応するアドレスデコーダ回路１５１におけるＲＬＱ信号及びＸＲＬＱ信号のタイミングを図示している。実際には、読み出し動作を行う画素行として指定された他の画素行に対応するアドレスデコーダ回路１５１においても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＲＬＱ信号及びＸＲＬＱ信号が出力され得る。このように、本実施形態では、読み出し動作を行いたい画素行に対応するアドレスデコーダ回路１５１に対して、Ｖアドレス信号及びＲＬＳＥＴ＿Ｘ信号を適切なタイミングで入力することにより、その出力であるＲＬＱ信号をＨｉｇｈ状態にすることができる。ＲＬＱ信号は、後段の画素タイミング駆動回路１４１に入力され、画素タイミング駆動回路１４１は、当該ＲＬＱ出力信号がＨｉｇｈ状態である場合、当該画素行の画素に読み出し動作を行わせるような駆動信号を生成することができる。

次に、電子シャッタ動作時のアドレスデコーダ回路１５１の動作について説明する。図８に示す例では、１Ｈ期間内の後半に、８つの画素行（画素行Ｃ、画素行Ｄ、画素行Ｅ、画素行Ｆ、画素行Ｉ、画素行Ｊ、画素行Ｋ、画素行Ｌ）の画素に対する電子シャッタ動作が行われる。例えば、画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行ＦはＡＤＤ＿Ｘ＿Ａ信号で表される系統のＶアドレス信号によって特定され、画素行Ｉ、画素行Ｊ、画素行Ｋ及び画素行ＬはＡＤＤ＿Ｘ＿Ｂ信号で表される系統のＶアドレス信号によって特定される。また、例えば、画素行Ｃを特定するＶアドレス信号と画素行Ｉを特定するＶアドレス信号、画素行Ｄを特定するＶアドレス信号と画素行Ｊを特定するＶアドレス信号、画素行Ｅを特定するＶアドレス信号と画素行Ｋを特定するＶアドレス信号、及び、画素行Ｆを特定するＶアドレス信号と画素行Ｌを特定するＶアドレス信号、はそれぞれ、同じタイミングでアドレスデコーダ回路１５１に入力される。

電子シャッタ動作時は、まず、電子シャッタ動作用ラッチ回路であるラッチ回路１５２に対してＳＬＲＳＴ信号が入力され、ラッチ回路１５２がリセットされる。次いで、画素行Ｃを特定するＶアドレス信号及び画素行Ｉを特定するＶアドレス信号がラッチ回路１５２に対して入力されている最中に、これらのＶアドレス信号を画素行Ｃ及び画素行Ｉに対応する各ラッチ回路１５２に保持させるために、ＲＬＳＥＴ＿Ｘ信号がアドレスデコーダ回路１５１に対して入力される。その後、画素行Ｄと画素行Ｉ、画素行Ｅと画素行Ｋ、画素行Ｆと画素行Ｌのそれぞれに対しても同様に、これらの画素行を特定するＶアドレス信号と、これらのＶアドレス信号をこれらの画素行に対応する各ラッチ回路１５２に保持させるためのＳＬＳＥＴ＿Ｘ信号が、アドレスデコーダ回路１５１に対して入力される。

ＳＲラッチの特性から、ＳＬＲＳＴ信号でラッチ回路１５２をリセットさせた後、Ｖアドレス信号とＳＬＳＥＴ＿Ｘ信号との論理積がＨｉｇｈであった場合にはＳＬＱ信号はＨｉｇｈとなる。逆に、電子シャッタ行のＶアドレス信号とＳＬＳＥＴ＿Ｘ信号との論理積がＬｏｗであった場合にはＳＬＱ信号はＬｏｗのままとなる。図８に示す例では、ＳＬＱ信号及びＸＳＬＱ信号として、電子シャッタ動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応するアドレスデコーダ回路１５１におけるＳＬＱ信号及びＸＳＬＱ信号のタイミングを図示している。実際には、電子シャッタ動作を行う画素行として指定された他の画素行に対応するアドレスデコーダ回路１５１においても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＬＱ信号及びＸＳＬＱ信号が出力され得る。このように、本実施形態では、電子シャッタ動作を行いたい画素行に対応するアドレスデコーダ回路１５１に対して、Ｖアドレス信号及びＳＬＳＥＴ＿Ｘ信号を適切なタイミングで入力することにより、その出力であるＳＬＱ信号をＨｉｇｈ状態にすることができる。ＳＬＱ信号は、後段の画素タイミング駆動回路１４１に入力され、画素タイミング駆動回路１４１は、当該ＳＬＱ信号がＨｉｇｈ状態である場合に、当該画素行の画素に電子シャッタ動作を行わせるような駆動信号を生成することができる。

以上、第１の実施形態に係るアドレスデコーダ回路１５１の構成及び動作について説明した。以上説明したように、第１の実施形態に係るアドレスデコーダ回路１５１は、画素アレイ部１１０内の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素を駆動するための制御信号を生成する。アドレスデコーダ回路１５１は、Ｖアドレス信号に対応する画素行の画素に対して、読み出し動作又は電子シャッタ動作を行わせるが制御信号を少なくとも生成することができる。また、アドレスデコーダ回路１５１には、少なくとも２つの互いに異なる系統のＶアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なるアドレスデコーダ回路１５１が、少なくとも２つの互いに異なる画素行に対して制御信号を生成することができる。

ここで、図９を参照して、第１の実施形態に係るアドレスデコーダ回路１５１の動作に関する信号の中でも、特に、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明する。図９は、第１の実施形態に係るアドレスデコーダ回路１５１における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。ここで、ラッチセット信号（ＬＳＥＴ信号）とは、ラッチ回路１５２、１５３においてＳｅｔ側の入力端子に印加される信号であり、上述した例ではＳＬＳＥＴ＿Ｘ信号及びＲＬＳＥＴ＿Ｘ信号に対応している。

図９では、アドレスデコーダ回路１５１の動作に関する信号のうち、ＣＬＫ信号、Ｖアドレス信号であるＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号並びにＬＳＥＴ信号のタイミングチャートを図示している。上述したように、第１の実施形態においてはアドレスデコーダ回路１５１に互いの異なる２つの系統のＶアドレス信号が入力されるため、例えば図９では、画素行Ａ、画素行Ｂ及び画素行Ｃを特定するＶアドレス信号が、ＡＤＤ＿Ｘ＿Ａ信号で表される系統から入力され、画素行Ｄ、画素行Ｅ及び画素行Ｆを表すＶアドレス信号が、画素行Ａ、画素行Ｂ及び画素行Ｃを特定するＶアドレス信号と同じタイミングで、ＡＤＤ＿Ｘ＿Ｂ信号で表される系統から入力されている。

図９に示すＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号は、電子シャッタ動作又は読み出し動作を行う画素行を特定するためのＶアドレス信号であり、ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号の入力と重なるタイミングでアドレスデコーダ回路１５１にＬＳＥＴ信号が入力されることにより、アドレスデコーダ回路１５１において当該ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号の値が保持されることとなる。ここで、例えば、ラッチ回路１５２、１５３におけるラッチセット期間が最小単位の１クロック分の期間であったとする。この場合、ラッチ回路１５２、１５３におけるセットアップ／ホールド期間のマージンを考慮すると、ラッチセット期間の前後に１クロック分ずつバッファが確保されることが好ましい。従って、第１の実施形態では、Ｖアドレス信号は、ラッチセット期間の１クロック分と、その前後にバッファとしてそれぞれ確保される１クロック分とを合わせた、計３クロック分の期間発行され得る。上述した図８に示す例でも、ラッチ回路１５２、１５３におけるセットアップ／ホールド期間のマージンを考慮して、ラッチセット期間（すなわちＳＬＳＥＴ＿Ｘ信号及びＲＬＳＥＴ＿Ｘ信号が入力される期間）が１クロック分であるのに対して、Ｖアドレス信号の発行期間が３クロック分確保されている。

図９に示す例では、画素行Ａを表すＡＤＤ＿Ｘ＿Ａ信号と画素行Ｄを表すＡＤＤ＿Ｘ＿Ｂ信号とが３クロック分の期間同じタイミングで入力され、当該期間と重なるように１クロック分の期間ＬＳＥＴ信号が入力されている。同様に、画素行Ｂを表すＡＤＤ＿Ｘ＿Ａ信号と画素行Ｅを表すＡＤＤ＿Ｘ＿Ｂ信号とが３クロック分の期間同じタイミングで入力され、画素行Ｃを表すＡＤＤ＿Ｘ＿Ａ信号と画素行Ｆを表すＡＤＤ＿Ｘ＿Ｂ信号とが３クロック分の期間同じタイミングで入力され、これらの期間と重なるように１クロック分の期間ＬＳＥＴ信号がそれぞれ入力されている。このように、第１の実施形態においては、アドレスデコーダ回路１５１に対して、１クロック分の期間ＬＳＥＴ信号が入力される間に、互いに異なる２つの画素行を示すＶアドレス信号が入力される。

［１−６．固体撮像素子全体のタイミングチャート］
次に、図１０を参照して、第１の実施形態に係る固体撮像素子１０全体の動作について説明する。図１０は、第１の実施形態に係る固体撮像素子１０全体の動作についてのタイミングチャートを示す図である。図１０では、１Ｈ期間内における、センサコントローラ１３０から画素タイミング駆動部１４０及びアドレスデコーダ部１５０に入力される信号のタイミングが図示されている。具体的には、１Ｈ期間内における、Ｖアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）、ラッチ入力信号（ＲＬＲＳＴ信号、ＲＬＳＥＴ＿Ｘ信号、ＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号）及び画素駆動パルス（ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルス）のタイミングが図示されている。

図１０に示す例では、１Ｈ期間内の前半に、４つの画素行（画素行Ａ、画素行Ｂ、画素行Ｇ及び画素行Ｈ）の画素に対する読み出し動作が行われる。まず、画素行Ａ、画素行Ｂ、画素行Ｇ及び画素行Ｈを特定するＶアドレス信号と、読み出し動作に関するラッチ入力信号であるＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号とが、所定のタイミングでセンサコントローラ１３０からアドレスデコーダ部１５０に入力される。アドレスデコーダ部１５０はこれらの入力信号に基づいて、読み出し動作に関するラッチ出力信号であるＲＬＱ信号及びＸＲＬＱ信号を生成し、生成したＲＬＱ信号及びＸＲＬＱ信号を後段の画素タイミング駆動部１４０に出力する。なお、アドレスデコーダ部１５０における、読み出し動作に関するＶアドレス信号、ラッチ入力信号及びラッチ出力信号のタイミングについては、例えば図８を参照して説明したタイミングと同様であるため、その詳細な説明は省略する。

次いで、画素行Ａ、画素行Ｂ、画素行Ｇ及び画素行Ｈを特定するＶアドレス信号並びにＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、読み出し動作に関する画素駆動パルスであるＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスが、所定のタイミングでセンサコントローラ１３０から画素タイミング駆動部１４０に入力される。図１０に示す例では、ＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスとして、読み出し動作が行われるある１つの画素行に対応する画素タイミング駆動回路１４１に対して入力されるＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスのタイミングを図示している。実際には、読み出し動作が行われる他の画素行に対応する画素タイミング駆動回路１４１に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスが入力されてよい。画素タイミング駆動部１４０は、これらの画素駆動パルスと、アドレスデコーダ部１５０から入力されたＲＬＱ信号とに基づいて、読み出し動作を行わせるように画素１１１を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）を出力する。このようにして、第１の実施形態に係る固体撮像素子１０では、センサコントローラ１３０により、選択された画素行の画素が所望のタイミングで読み出し動作を行うようにその動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングについては、例えば図３を参照して説明したタイミングと同様であるため、詳細な説明は省略する。

また、図１０に示す例では、１Ｈ期間内の後半に、８つの画素行（画素行Ｃ、画素行Ｄ、画素行Ｅ、画素行Ｆ、画素行Ｉ、画素行Ｊ、画素行Ｋ、及び画素行Ｌ）の画素に対する電子シャッタ動作が行われる。まず、画素行Ｃ、画素行Ｄ、画素行Ｅ、画素行Ｆ、画素行Ｉ、画素行Ｊ、画素行Ｋ及び画素行Ｌを特定するＶアドレス信号と、電子シャッタ動作に関するラッチ入力信号であるＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号とが、所定のタイミングでセンサコントローラ１３０からアドレスデコーダ部１５０に入力される。アドレスデコーダ部１５０はこれらの入力信号に基づいて、電子シャッタ動作に関するラッチ出力信号であるＳＬＱ信号及びＸＳＬＱ信号を生成し、生成したＳＬＱ信号及びＸＳＬＱ信号を後段の画素タイミング駆動部１４０に出力する。なお、アドレスデコーダ部１５０における、電子シャッタ動作に関するＶアドレス信号、ラッチ入力信号及びラッチ出力信号のタイミングについては、例えば図８を参照して説明したタイミングと同様であるため、その詳細な説明は省略する。

次いで、画素行Ｃ、画素行Ｄ、画素行Ｅ、画素行Ｆ、画素行Ｉ、画素行Ｊ、画素行Ｋ及び画素行Ｌを表すＶアドレス信号並びにＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、電子シャッタ動作に関する画素駆動パルスであるＳＴＲパルス及びＳＲＳＴパルスが、所定のタイミングでセンサコントローラ１３０から画素タイミング駆動部１４０に入力される。図１０に示す例では、ＳＴＲパルス及びＳＲＳＴパルスとして、電子シャッタ動作が行われるある１つの画素行に対応する画素タイミング駆動回路１４１に対して入力されるＳＴＲパルス及びＳＲＳＴパルスのタイミングを図示している。実際には、電子シャッタ動作が行われる他の画素行に対応する画素タイミング駆動回路１４１に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＴＲパルス及びＳＲＳＴパルスが入力されてよい。画素タイミング駆動部１４０は、これらの画素駆動パルスと、アドレスデコーダ部１５０から入力されたＳＬＱ信号とに基づいて、電子シャッタ動作を行わせるように画素１１１を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）を出力する。このようにして、第１の実施形態に係る固体撮像素子１０では、センサコントローラ１３０により、選択された画素行の画素が所望のタイミングで電子シャッタ動作を行うようにその動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングについては、例えば図３を参照して説明したタイミングと同様であるため、詳細な説明は省略する。

［１−７．第１の実施形態についてのまとめ］
以上、図１−８を参照して、本開示の第１の実施形態について説明した。なお、以上では、アドレスデコーダ回路１５１に対して、互いに異なる２つの系統のＶアドレス信号が入力される場合について説明したが、第１の実施形態はかかる例に限定されない。例えば、第１の実施形態に係るアドレスデコーダ回路１５１には、３系統以上の互いに異なるＶアドレス信号が入力されてもよい。その場合、図７に示すＡＮＤゲート１５６の入力端子をＶアドレス信号の系統の数だけ増やすことにより、以上説明した機能と同様の機能を有する様に、アドレスデコーダ回路１５１を構成することができる。

＜２．一般的な固体撮像素子との比較＞
次に、以上説明した第１の実施形態に係る固体撮像素子の構成と、一般的な既存の固体撮像素子の構成とを比較する。ここで、第１の実施形態に係る固体撮像素子では、アドレスデコーダ部１５０の構成以外は、一般的な固体撮像素子の構成と同様であってよい。従って、以下では、まず、第１の実施形態との主な相違点である、一般的な固体撮像素子におけるアドレスデコーダ部の構成について説明する。次いで、第１の実施形態におけるアドレスデコーダ部１５０の構成と、一般的な固体撮像素子におけるアドレスデコーダ部の構成との比較を行う。

［２−１．一般的なアドレスデコーダ回路の構成］
一般的な固体撮像素子においても、アドレスデコーダ部は画素アレイの各画素行に対応する複数のアドレスデコーダ回路を有する。図１１及び図１２を参照して、一般的な固体撮像素子のアドレスデコーダ部を構成するアドレスデコーダ回路の構成について説明する。図１１は、一般的なアドレスデコーダ回路の等価回路を示す図である。図１２は、図１１に示す一般的なアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。

図１１を参照すると、一般的なアドレスデコーダ回路５５１は、２つのラッチ回路５５２、５５３を有し、当該ラッチ回路５５２、５５３に対する入力信号であるラッチ入力信号（ＳＬＲＳＴ信号、ＳＬＳＥＴ＿Ｘ信号、ＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号）と、画素アレイ中の画素行を特定するためのＶアドレス信号（ＡＤＤ＿Ｘ信号）とに基づいて、制御信号である電子シャッタラッチ出力信号（ＳＬＱ信号）、負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）、読み出しラッチ出力信号（ＲＬＱ信号）及び負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成するように構成される。ラッチ回路５５２、５５３は、例えばいわゆるＳＲラッチである。

ラッチ回路５５２は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５２に対応する。すなわち、ラッチ回路５５２は、Ｖアドレス信号によって特定された画素行の画素に対して電子シャッタ動作を行わせるための制御信号を出力する電子シャッタ動作用ラッチ回路である。具体的には、ラッチ回路５５２は、Ｖアドレス信号、ＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して電子シャッタ動作が行われるかどうかを示す信号である電子シャッタラッチ出力信号（ＳＬＱ信号）及びＳＬＱ信号の負論理信号である負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）を生成する。図１１に示す例では、ラッチ回路５５２のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＳＬＲＳＴ信号が直接入力される。また、ラッチ回路５５２の前段にはＮＯＲゲート５５４が設けられ、ラッチ回路５５２のＳｅｔ側の入力端子には、当該ＮＯＲゲート５５４によるＳＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

また、ラッチ回路５５３は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５３に対応する。すなわち、ラッチ回路５５３は、Ｖアドレス信号によって特定された画素行の画素に対して読み出し動作を行わせるための制御信号を出力する読み出し動作用ラッチ回路である。具体的には、ラッチ回路５５３は、Ｖアドレス信号、ＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して読み出し動作が行われるかどうかを示す信号である読み出しラッチ出力信号（ＲＬＱ信号）及びＲＬＱ信号の負論理信号である負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成する。図１１に示す例では、ラッチ回路５５３のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＲＬＲＳＴ信号が直接入力される。また、ラッチ回路５５３の前段にはＮＯＲゲート５５５が設けられ、ラッチ回路５５３のＳｅｔ側の入力端子には、当該ＮＯＲゲート５５５によるＲＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

ここで、図１１に示すように、一般的なアドレスデコーダ回路５５１に対しては、１系統のＶアドレス信号しか入力されない。それに伴い、一般的なアドレスデコーダ回路５５１においては、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のように異なる系統のＶアドレス信号の論理和を取るための論理ゲートが存在せず、Ｖアドレス信号であるＡＤＤ＿Ｘ信号が、直接ＮＯＲゲート５５４、５５５に入力される。アドレスデコーダ回路５５１がこのように構成されることにより、一般的な固体撮像素子においては、読み出し動作又は電子シャッタ動作を行う画素行として、同一のタイミングに互いに異なる複数の画素行を選択することができない。

図１２に、一般的なアドレスデコーダ回路５５１の動作を表す、各種の信号のタイミングチャートを示す。図１２では、１Ｈ期間内におけるＶアドレス信号（ＡＤＤ＿Ｘ信号）、ラッチ入力信号（ＳＬＲＳＴ信号、ＳＬＳＥＴ＿Ｘ信号、ＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号）及びアドレスデコーダ回路５５１の出力である制御信号（ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号）のタイミングが図示されている。

また、図１３に、一般的な固体撮像素子全体の動作を表す、各種の信号のタイミングチャートを示す。図１３は、一般的な固体撮像素子全体の動作についてのタイミングチャートを示す図である。図１３では、１Ｈ期間内における、Ｖアドレス信号（ＡＤＤ＿Ｘ信号）、ラッチ入力信号（ＲＬＲＳＴ信号、ＲＬＳＥＴ＿Ｘ信号、ＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号）及び画素駆動パルス（ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルス）のタイミングが図示されている。

図１２に示すタイミングチャートにおいて、ラッチ入力信号及び制御信号のタイミングについては、図８に示す第１の実施形態に係るアドレスデコーダ回路１５１でのこれらの信号のタイミングと同様である。また、図１３に示すタイミングチャートにおいて、ラッチ入力信号及び画素駆動パルスのタイミングについては、図１０に示す第１の実施形態に係る固体撮像素子１０でのこれらの信号のタイミングと同様である。図１２及び図１３に示すように、一般的なアドレスデコーダ回路５５１及び固体撮像素子においては、Ｖアドレス信号がＡＤＤ＿Ｘ信号１系統しか入力されない点が、第１の実施形態に係るアドレスデコーダ回路１５１及び固体撮像素子１０とは異なる。このように、一般的なアドレスデコーダ回路５５１及び固体撮像素子においては、読み出し動作又は電子シャッタ動作を行う画素行として、同一のタイミングに、ある１つの画素行しか選択することができない。

［２−２．第１の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較］
次に、第１の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較を行う。

当該比較のために、図１４に、一般的なアドレスデコーダ回路５５１の動作に関する信号の中でも、特に、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係を示す。図１４は、上述した図９に対応する図であり、一般的なアドレスデコーダ回路５５１における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。

図１４では、アドレスデコーダ回路５５１の動作に関する信号のうち、ＣＬＫ信号、Ｖアドレス信号であるＡＤＤ＿Ｘ信号及びＬＳＥＴ信号のタイミングチャートを図示している。図１４に示すタイミングチャートと、図９に示す第１の実施形態におけるＶアドレス信号及びＬＳＥＴ信号のタイミングチャートとを比較すると、入力されるＶアドレス信号の系統の数が異なる。

上述したように、一般的なアドレスデコーダ回路５５１には、１系統のＶアドレス信号（ＡＤＤ＿Ｘ信号）しか入力されない。また、これも上述したように、ある画素行を特定するためのＶアドレス信号は、ラッチ回路５５２、５５３におけるセットアップ／ホールド期間のマージンを考慮すると、少なくとも３クロック分の期間発行されることが好ましい。従って、一般的なアドレスデコーダ回路５５１においては、１Ｈ期間中にＶアドレス信号によって特定され得るアドレス行の数が制限されてしまう。しかしながら、例えば間引き読み出しモードでのブルーミングによる画質の劣化を防ぐためには、間引かれる画素に対する電子シャッタ動作が行われることが好ましく、当該電子シャッタ動作を行うためには当該電子シャッタ動作を行う画素行を特定するためのＶアドレス信号の発行が必要となる。結果的に、一般的な固体撮像素子では、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合において、１Ｈ期間の長さの短縮に限界が生じてしまい、ブルーミングによる画質の劣化を抑制しつつ、より高速の撮影を行うことが困難であった。

一方、図９を参照して説明したように、第１の実施形態に係るアドレスデコーダ回路１５１には、互いに異なる複数の系統のＶアドレス信号が入力される。従って、同じタイミングに互いに異なる複数の画素行を特定するためのＶアドレス信号を入力することが可能となる。図９に示す例では、２つの系統の（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）Ｖアドレス信号が入力されているため、図１３に示す一般的な場合と比較して、１Ｈ期間内にＶアドレス信号によって特定され得る画素行の数が倍になる。従って、１Ｈ期間内に電子シャッタ動作が行われる画素行の数が増加されるため、結果的に１Ｈ期間を短縮することが可能となる。よって、第１の実施形態では、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。なお、上述したように、第１の実施形態においては、入力されるＶアドレス信号の系統の数は２つに限定されず、より多い数の系統のＶアドレス信号が入力可能なようにアドレスデコーダ回路１５１を構成することが可能である。より多い数の系統のＶアドレス信号が入力されることにより、１Ｈ期間内に発行可能なＶアドレス信号の画素行の数が更に増加するため、１Ｈ期間の長さをより短縮することが可能となる。

また、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１の構成と、図１１に示す一般的なアドレスデコーダ回路５５１の構成とを比較すると、第１の実施形態に係るアドレスデコーダ回路１５１は、一般的なアドレスデコーダ回路５５１の構成に対して論理ゲート（ＡＮＤゲート１５６）を１つ追加するだけで実現されており、ＡＮＤゲート１５６より後段の構成は一般的なアドレスデコーダ回路５５１の構成と同様であってよい。従って、第１の実施形態に係るアドレスデコーダ回路１５１における、一般的なアドレスデコーダ回路５５１からの回路面積の増分は微小であり、固体撮像素子１０のチップサイズの増大を引き起こすものではない。

＜３．第２の実施形態＞
次に、本開示の第２の実施形態について説明する。本開示の第２の実施形態に係る固体撮像素子は、上述した第１の実施形態に係る固体撮像素子１０に対して、アドレスデコーダ部の構成が異なる実施形態に対応している。従って、以下の第２の実施形態についての説明では、第１の実施形態との相違点であるアドレスデコーダ部の構成について主に説明することとし、固体撮像素子におけるその他の構成については詳細な説明は省略する。なお、第２の実施形態に係る固体撮像素子も、第１の実施形態に係る固体撮像素子１０と同様に、例えばＣＭＯＳイメージセンサであり得る。

［３−１．アドレスデコーダ回路の構成］
第２の実施形態に係る固体撮像素子においても、アドレスデコーダ部は画素アレイの各画素行に対応する複数のアドレスデコーダ回路を有する。図１５及び図１６を参照して、第２の実施形態に係る固体撮像素子のアドレスデコーダ部を構成するアドレスデコーダ回路の構成について説明する。図１５は、第２の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。図１６は、図１５に示す第２の実施形態に係るアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。

図１５を参照すると、第２の実施形態に係るアドレスデコーダ回路２５１は、２つのラッチ回路２５２、２５３を有し、当該ラッチ回路２５２、２５３に対する入力信号であるラッチ入力信号（ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号）と、画素アレイ中の画素行を特定するためのＶアドレス信号（ＡＤＤ＿Ｘ信号）とに基づいて、制御信号である電子シャッタラッチ出力信号（ＳＬＱ信号）、負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）、読み出しラッチ出力信号（ＲＬＱ信号）及び負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成するように構成される。ラッチ回路２５２、２５３は、例えばいわゆるＳＲラッチである。ラッチ入力信号及びＶアドレス信号は、第２の実施形態に係る固体撮像素子内に設けられるセンサコントローラ（例えば図１に示すセンサコントローラ１３０と同様の機能を有する。）からアドレスデコーダ回路２５１に入力される。

ＬＲＳＴ信号は、ラッチ回路２５２、２５３のＲｅｓｅｔ側の入力端子に印加され、ラッチ回路２５２、２５３をリセットするラッチリセット信号である。また、ＬＳＥＴ＿Ｘ信号は、ラッチ回路２５２、２５３のＳｅｔ側の入力端子に印加され、ラッチ回路２５２、２５３にＶアドレス信号の値を保持させるラッチセット信号である。上述した一般的な既存のアドレスデコーダ回路５５１では、ラッチセット信号としては、読み出しラッチセット信号（ＲＬＳＥＴ＿Ｘ信号）と電子シャッタラッチセット信号（ＳＬＳＥＴ＿Ｘ信号）との２つの系統が存在し、ラッチリセット信号としては、読み出しラッチリセット信号（ＲＬＲＳＴ信号）と電子シャッタラッチリセット信号（ＳＬＲＳＴ信号）との２つの系統が存在していた。一方、第２の実施形態では、１つの系統のラッチセット信号（ＬＳＥＴ＿Ｘ信号）と、１つの系統のラッチリセット信号（ＬＲＳＴ信号）と、により、電子シャッタ動作用ラッチ回路であるラッチ回路２５２及び読み出し動作用ラッチ回路であるラッチ回路２５３の両方が駆動される。これは、第２の実施形態において、ＬＳＥＴ＿Ｘ信号の検出に際し、パルスの両側のエッジ（立ち上がり及び立ち下がり）を検出するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式が適用されることにより実現される。ＬＳＥＴ＿Ｘ信号の検出については、図１６を参照して後述する。

図１５を参照して、アドレスデコーダ回路２５１のより詳細な構成について説明する。ラッチ回路２５２は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５２に対応する。すなわち、ラッチ回路２５２は、Ｖアドレス信号によって特定された画素行の画素に対して電子シャッタ動作を行わせるための制御信号を出力する電子シャッタ動作用ラッチ回路である。具体的には、ラッチ回路２５２は、Ｖアドレス信号、ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して電子シャッタ動作が行われるかどうかを示す信号である電子シャッタラッチ出力信号（ＳＬＱ信号）及びＳＬＱ信号の負論理信号である負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）を生成する。図１５に示す例では、ラッチ回路２５２のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＬＲＳＴ信号が直接入力される。また、ラッチ回路２５２の前段にはＮＯＲゲート２５４が設けられており、ラッチ回路２５２のＳｅｔ側の入力端子には、当該ＮＯＲゲート２５４によるＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。ただし、ＬＳＥＴ＿Ｘ信号は、ＮＯＲゲート２５４に入力される際には符号が反転された形で入力される。

また、ラッチ回路２５３は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５３に対応する。すなわち、ラッチ回路２５３は、Ｖアドレス信号によって特定された画素行の画素に対して読み出し動作を行わせるための制御信号を出力する読み出し動作用ラッチ回路である。具体的には、ラッチ回路２５３は、Ｖアドレス信号、ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して読み出し動作が行われるかどうかを示す信号である読み出しラッチ出力信号（ＲＬＱ信号）及びＲＬＱ信号の負論理信号である負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成する。図１５に示す例では、ラッチ回路２５３のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＬＲＳＴ信号が直接入力される。また、ラッチ回路２５３の前段にはＮＯＲゲート２５５が設けられ、ラッチ回路２５３のＳｅｔ側の入力端子には、当該ＮＯＲゲート２５５によるＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

ここで、ラッチ回路２５２、２５３は、所定の信号値を保持するメモリ回路の一例である。第２の実施形態では、当該メモリ回路は、Ｖアドレス信号とメモリ入力信号との論理積に応答して当該Ｖアドレス信号を保持する機能を有する。第２の実施形態に係るセンサコントローラは、Ｖアドレス信号とともに、当該メモリ入力信号をアドレスデコーダ回路２５１に対して入力することにより、アドレスデコーダ回路２５１に、当該Ｖアドレス信号によって特定される前記画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させることができる。

第２の実施形態では、このような機能を有するメモリ回路を、ＳＲラッチであるラッチ回路２５２、２５３によって実現している。ラッチ回路２５２、２５３には、メモリ入力信号として、ラッチセット信号（上述したＬＳＥＴ＿Ｘ）が入力され、ラッチ回路２５２、２５３は、Ｖアドレス信号と当該ラッチセット信号との論理積に応答して当該Ｖアドレス信号を保持することができる。第２の実施形態に係るセンサコントローラは、Ｖアドレス信号とともに、当該ラッチセット信号をアドレスデコーダ回路２５１に対して入力することにより、アドレスデコーダ回路２５１に、当該Ｖアドレス信号によって特定される前記画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させてよい。

図１６を参照して、第２の実施形態に係るアドレスデコーダ回路２５１の動作について説明する。図１６では、１Ｈ期間内におけるＶアドレス信号（ＡＤＤ＿Ｘ信号）、ラッチ入力信号（ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号）及びアドレスデコーダ回路２５１の出力である制御信号（ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号）のタイミングが図示されている。なお、図１６に示す例では、ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号として、電子シャッタ動作又は読み出し動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応するアドレスデコーダ回路２５１におけるＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号のタイミングを図示している。実際には、電子シャッタ動作又は読み出し動作を行う画素行として指定された他の画素行に対応するアドレスデコーダ回路２５１においても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号が出力され得る。

図１６を参照すると、アドレスデコーダ回路２５１には、まずＬＲＳＴ信号が入力され、ラッチ回路２５２、２５３が共にリセットされる。図１２を参照して説明した一般的なアドレスデコーダ回路５５１では、読み出し動作用のラッチ回路５５３をリセットするためのＲＬＲＳＴ信号と、電子シャッタ動作用のラッチ回路５５２をリセットするためのＳＬＲＳＴ信号と、が、それぞれ別系統の信号として入力されていたが、第２の実施形態では、１つの系統のラッチリセット信号によって、双方のラッチ回路２５２、２５３がリセットされる。

次いで、アドレスデコーダ回路２５１には、ＡＤＤ＿Ｘ信号及びＬＳＥＴ＿Ｘ信号が入力される。ここで、上述したように、第２の実施形態では、ＬＳＥＴ＿Ｘ信号を検出する際にＤＤＲ方式が適用される。ＤＤＲ方式によってＬＳＥＴ＿Ｘ信号が検出されることにより、立ち上がり及び立ち下がりの両側のエッジの検出をトリガーとしてラッチ回路２５２、２５３におけるラッチセット動作が行われることとなるため、ラッチ回路２５２、２５３におけるセットアップ／ホールド期間のマージンを考慮しても、アドレス発行期間として例えば２クロック分の期間が確保されれば安定的な動作が可能となる。

また、第２の実施形態では、アドレスデコーダ回路２５１が、ＬＳＥＴ＿Ｘ信号がＤＤＲ方式で検出される際に、立ち上がりが検出された場合にはラッチ回路２５２、２５３のうちの一方が駆動され、立ち下がりが検出された場合にはラッチ回路２５２、２５３のうちの他方が駆動されるように構成されてもよい。例えば、ＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合にはラッチ回路２５３が駆動され、ＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合にはラッチ回路２５２が駆動されてもよい。アドレスデコーダ回路２５１をこのように構成することにより、例えばＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合には、ラッチ回路２５３が駆動されて、選択された画素行の画素に読み出し動作を行わせるための制御信号であるＲＬＱ信号及びＸＲＬＱ信号が出力され、例えばＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合には、ラッチ回路２５２が駆動されて、選択された画素行の画素に電子シャッタ動作を行わせるための制御信号であるＳＬＱ信号及びＸＳＬＱ信号が出力されることとなる。後段の画素タイミング駆動回路においては、これらの制御信号に基づいて、対応する画素行の画素に読み出し動作又は電子シャッタ動作を行わせるような駆動信号が生成される。このように、第２の実施形態においては、ＤＤＲ方式を適用することにより、アドレスデコーダ回路２５１が、１つの系統のラッチセット信号によって、選択された画素行の画素に読み出し動作を行わせるための処理と、選択された画素行の画素に電子シャッタ動作を行わせるための処理と、をそれぞれ行うことが可能となる。なお、アドレスデコーダ回路２５１は、Ｖアドレス信号とラッチセット信号とが適切なタイミングで入力されることにより、当該Ｖアドレス信号によって特定される画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成するように構成されればよく、その構成は図１５に示す構成例に限定されない。例えば、アドレスデコーダ回路２５１は、メモリ回路としてラッチ回路以外の他の回路を有してもよいし、論理ゲートの構成も上記の機能を有する様に適宜設計されてよい。

［３−２．固体撮像素子全体のタイミングチャート］
次に、図１７を参照して、第２の実施形態に係る固体撮像素子全体の動作について説明する。図１７は、第２の実施形態に係る固体撮像素子全体の動作についてのタイミングチャートを示す図である。図１７では、１Ｈ期間内における、第２の実施形態に係るセンサコントローラから画素タイミング駆動部及びアドレスデコーダ部に入力される信号のタイミングが図示されている。具体的には、１Ｈ期間内における、Ｖアドレス信号（ＡＤＤ＿Ｘ信号）、ラッチ入力信号（ＬＳＥＴ＿Ｘ信号及びＬＲＳＴ信号）及び画素駆動パルス（ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルス）のタイミングが図示されている。

図１７に示す例では、まず、ＬＲＳＴ信号がアドレスデコーダ回路２５１に入力され、ラッチ回路２５２、２５３が共にリセットされた後に、ＡＤＤ＿Ｘ信号及びＬＳＥＴ＿Ｘ信号が所定のタイミングで入力される。上述したように、第２の実施形態では、ラッチセット信号であるＬＳＥＴ＿Ｘ信号が、その立ち上がり及び立ち下がりによって検出される。従って、図１７に示すように、ＬＳＥＴ＿Ｘ信号の立ち上がり又は立ち下がりが、Ｖアドレス信号における各画素行を特定する信号の入力中に検出されるように、ＬＳＥＴ＿Ｘ信号及びＶアドレス信号の入力タイミングが適宜制御される。

アドレスデコーダ回路２５１は、検出されたＬＳＥＴ＿Ｘ信号の立ち上がり又は立ち下がりと、立ち上がり又は立ち下がりが検出された際のＶアドレス信号とに基づいて、読み出し動作又は電子シャッタ動作に関するラッチ出力信号（ＲＬＱ信号、ＸＲＬＱ信号、ＳＬＱ信号及びＸＳＬＱ信号）を生成し、生成したこれらの信号を後段の画素タイミング駆動部に出力する。ここで、上述したように、第２の実施形態では、アドレスデコーダ回路２５１が、例えばＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合には、選択された画素行の画素に読み出し動作を行わせるための制御信号であるＲＬＱ信号及びＸＲＬＱ信号を生成し、例えばＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合には、選択された画素行の画素に電子シャッタ動作を行わせるための制御信号であるＳＬＱ信号及びＸＳＬＱ信号が生成されるように、構成されてもよい。従って、例えば、第２の実施形態では、ＬＳＥＴ＿Ｘ信号の例えば立ち上がりが検出されることにより、当該立ち上がりが検出されたタイミングで入力されるＶアドレス信号が表す画素行の画素に対する読み出し動作が行われ、立ち下がりが検出されることにより、当該立ち下がりが検出されたタイミングで入力されるＶアドレス信号が表す画素行の画素に対する電子シャッタ動作が行われる。なお、アドレスデコーダ回路２５１での、Ｖアドレス信号、ラッチ入力信号及びラッチ出力信号のタイミングについては、例えば図１６に示すタイミングと同様であってよいため、詳細な説明は省略する。

次いで、Ｖアドレス信号並びにＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、読み出し動作又は電子シャッタ動作に関する画素駆動パルスであるＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスが、所定のタイミングでセンサコントローラから画素タイミング駆動部に入力される。図１７に示す例では、ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスとして、読み出し動作又は電子シャッタ動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応する画素タイミング駆動回路に対するＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスのタイミングを図示している。実際には、読み出し動作又は電子シャッタ動作を行う画素行として指定された他の画素行に対応する画素タイミング駆動回路に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスが入力されてよい。

画素タイミング駆動部では、これらの画素駆動パルスと、アドレスデコーダ回路２５１から入力されたＲＬＱ信号又はＳＬＱ信号とに基づいて、読み出し動作又はシャッタ動作を行わせるように画素を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）を出力する。このようにして、第２の実施形態に係る固体撮像素子では、センサコントローラにより、選択された画素行の画素が所望のタイミングで読み出し動作又は電子シャッタ動作を行うように、その動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングについては、第１の実施形態と同様であってよく、例えば図３を参照して説明したタイミングと同様であるため、詳細な説明は省略する。

［３−３．第２の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較］
次に、第２の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較を行う。

当該比較のために、図１８に、第２の実施形態に係るアドレスデコーダ回路２５１の動作に関する信号の中でも、特に、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係を示す。図１８は、上述した図１４に対応する図であり、第２の実施形態に係るアドレスデコーダ回路２５１における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。

図１８では、アドレスデコーダ回路２５１の動作に関する信号のうち、ＣＬＫ信号、Ｖアドレス信号であるＡＤＤ＿Ｘ信号及びＬＳＥＴ＿Ｘ信号のタイミングチャートを図示している。図１８に示すタイミングチャートと、図１４に示す一般的なアドレスデコーダ回路５５１におけるＶアドレス信号及びＬＳＥＴ信号のタイミングチャートとを比較すると、各画素行を特定するためのＶアドレス信号の発行期間が異なる。

ここで、図１２に示すように、一般的なアドレスデコーダ回路５５１においては、ラッチセット信号（ＲＬＳＥＴ＿Ｘ信号、ＳＬＳＥＴ＿Ｘ信号）を検出する際に、パルスの片側のエッジ（立ち上がり又は立ち下がり）を検出するＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式が適用されていた。従って、上記［２−１．一般的なアドレスデコーダ回路の構成］で説明したように、アドレスデコーダ回路５５１のラッチ回路５５２、５５３におけるセットアップ／ホールド期間のマージンを考慮すると、アドレス発行期間として少なくとも３クロック分の期間が確保されることが好ましかった。従って、１Ｈ期間の長さの短縮に限界があり、ブルーミングによる画質の劣化を抑制しつつ、より高速の撮影を行うことは困難であった。

一方、上記説明したように、第２の実施形態に係るアドレスデコーダ回路２５１では、ＬＳＥＴ信号を検出するためにＤＤＲ方式が適用される。従って、アドレスデコーダ回路２５１のラッチ回路２５２、２５３におけるセットアップ／ホールド期間のマージンを考慮しても、各画素行を特定するためのＶアドレス信号の発行期間としては、少なくとも２クロック分の期間が確保されれば安定的な動作が可能となる。このように、第２の実施形態では、ＤＤＲ方式が適用されることにより、図１８に示すように、Ｖアドレス信号の発行期間が２クロック分に短縮される。従って、第２の実施形態では、１Ｈ期間の長さをより短縮することが可能となるため、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。

また、第２の実施形態では、ラッチセット信号の立ち上がりと立ち下がりとで異なるラッチ回路２５２、２５３が駆動されてもよい。また、ラッチ回路２５２、２５３は、１つの系統のラッチリセット信号によってリセットされてよい。このように、第２の実施形態では、１つの系統のラッチセット信号と、１つの系統のラッチリセット信号と、により、電子シャッタ動作用ラッチ回路であるラッチ回路２５２及び読み出し動作用ラッチ回路であるラッチ回路２５３の両方が駆動され得る。ここで、一般的なアドレスデコーダ回路５５１においては、ラッチセット信号及びラッチリセット信号のそれぞれに対して、読み出し動作用及び電子シャッタ動作用の２つの系統の信号が存在していた。第２の実施形態では、ＤＤＲ方式を適用することにより、ラッチセット信号及びラッチリセット信号の系統の数を削減することができるため、レイアウト面積（回路面積）を小さくすることができ、消費電力も低減することが可能となる。

なお、上記実施形態では、ＬＳＥＴ信号の立ち上がり又は立ち下がりを検出することにより、読み出し動作又は電子シャッタ動作のいずれかの動作が行われるように、アドレスデコーダ回路２５１が構成される場合について説明したが、第２の実施形態はかかる例に限定されない。本実施形態では、ＬＳＥＴ信号の立ち上がりが検出された場合に行われる処理及びＬＳＥＴ信号の立ち下がりが検出された場合に行われる処理は、上記の例に限定されず、固体撮像素子において行われ得る各種の処理が割り当てられてよい。例えば、固体撮像素子によって動画が撮影される場合であれば、ＬＳＥＴ信号の立ち上がりが検出された場合には、より低いフレームレートで撮像画像が生成され、ユーザに対していわゆるスルー画が出力されるプレビューモードに対応した画素信号の読み出しが行われ、ＬＳＥＴ信号の立ち下がりが検出された場合には、より高いフレームレートで撮像画像が生成され、得られた撮像画像に基づいて焦点位置を決定する処理が行われるオートフォーカスモードに対応した画素信号の読み出しが行われるように、固体撮像素子が構成されてもよい。

ここで、近年、固体撮像素子においては、更なる多画素化や高速化が要求されており、アドレスデコーダ部における処理にもより一層の高速化が求められている。これまでは、一般的な既存の固体撮像素子におけるアドレスデコーダ部の処理方法であっても、要求仕様を満たすことのできる可能性があったと考えられるが、上記の状況を鑑みると、一般的な固体撮像素子におけるアドレスデコーダ部の処理方法では、将来的には、より一層の高速化に対する要求を満たすことが困難になることが想定される。以上説明した第２の実施形態は、上述したように、ＬＳＥＴ信号を検出するためにＤＤＲ方式を適用することにより、１Ｈ期間を短縮する（すなわち、処理速度を高速化する）だけでなく、ＬＳＥＴ信号の立ち上がりと立ち下がりとで互いに異なる様々な処理を行うように固体撮像素子が構成されることにより、より高機能な固体撮像素子を実現し得るものである。

＜４．第３の実施形態＞
次に、本開示の第３の実施形態について説明する。本開示の第３の実施形態に係る固体撮像素子は、上述した第１の実施形態に係る固体撮像素子１０に対して、アドレスデコーダ部の構成が異なる実施形態に対応している。従って、以下の第３の実施形態についての説明では、第１の実施形態との相違点であるアドレスデコーダ部の構成について主に説明することとし、固体撮像素子におけるその他の構成については詳細な説明は省略する。なお、第３の実施形態は、上述した第１の実施形態と第２の実施形態とを足し合わせた実施形態に対応している。また、第３の実施形態に係る固体撮像素子も、第１の実施形態に係る固体撮像素子１０と同様に、例えばＣＭＯＳイメージセンサであり得る。

［４−１．アドレスデコーダ回路の構成］
第３の実施形態に係る固体撮像素子においても、アドレスデコーダ部は画素アレイの各画素行に対応する複数のアドレスデコーダ回路を有する。図１９及び図２０を参照して、第３の実施形態に係る固体撮像素子のアドレスデコーダ部を構成するアドレスデコーダ回路の構成について説明する。図１９は、第３の実施形態に係るアドレスデコーダ回路の等価回路を示す図である。図２０は、図１９に示す第３の実施形態に係るアドレスデコーダ回路の動作についてのタイミングチャートを示す図である。

図１９を参照すると、第３の実施形態に係るアドレスデコーダ回路３５１は、２つのラッチ回路３５２、３５３を有し、当該ラッチ回路３５２、３５３に対する入力信号であるラッチ入力信号（ＬＳＥＴ＿Ｘ信号及びＬＲＳＴ信号）と、画素アレイ中の画素行を特定するためのＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）とに基づいて、制御信号である電子シャッタラッチ出力信号（ＳＬＱ信号）、負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）、読み出しラッチ出力信号（ＲＬＱ信号）及び負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成するように構成される。ラッチ回路３５２、３５３は、例えばいわゆるＳＲラッチである。ラッチ入力信号及びＶアドレス信号は、第３の実施形態に係る固体撮像素子内に設けられるセンサコントローラ（例えば図１に示すセンサコントローラ１３０と同様の機能を有する。）からアドレスデコーダ回路３５１に入力される。

ＬＲＳＴ信号は、ラッチ回路３５２、３５３のＲｅｓｅｔ側の入力端子に印加され、ラッチ回路３５２、３５３をリセットするラッチリセット信号である。また、ＬＳＥＴ＿Ｘ信号は、ラッチ回路３５２、３５３のＳｅｔ側の入力端子に印加され、ラッチ回路３５２、３５３にＶアドレス信号の値を保持させるラッチセット信号である。第３の実施形態においても、第２の実施形態と同様に、ＬＳＥＴ＿Ｘ信号の検出に際し、ＤＤＲ方式が適用される。従って、第３の実施形態では、第２の実施形態と同様、１つの系統のラッチセット信号（ＬＳＥＴ＿Ｘ信号）と、１つの系統のラッチリセット信号（ＬＲＳＴ信号）と、により、電子シャッタ動作用ラッチ回路であるラッチ回路３５２及び読み出し動作用ラッチ回路であるラッチ回路３５３の両方が駆動される。

図１９を参照して、アドレスデコーダ回路３５１のより詳細な構成について説明する。ラッチ回路３５２は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５２に対応する。すなわち、ラッチ回路３５２は、Ｖアドレス信号によって特定された画素行の画素に対して電子シャッタ動作を行わせるための制御信号を出力する電子シャッタ動作用ラッチ回路である。具体的には、ラッチ回路３５２は、Ｖアドレス信号、ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して電子シャッタ動作が行われるかどうかを示す信号である電子シャッタラッチ出力信号（ＳＬＱ信号）及びＳＬＱ信号の負論理信号である負論理（ＮＯＴ）電子シャッタラッチ出力信号（ＸＳＬＱ信号）を生成する。図１９に示す例では、ラッチ回路３５２のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＬＲＳＴ信号が直接入力される。また、ラッチ回路３５２の前段にはＮＯＲゲート３５４が設けられており、ラッチ回路３５２のＳｅｔ側の入力端子には、当該ＮＯＲゲート３５４によるＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。ただし、ＬＳＥＴ＿Ｘ信号は、ＮＯＲゲート３５４に入力される際には符号が反転された形で入力される。

また、ラッチ回路３５３は、図７に示す第１の実施形態に係るアドレスデコーダ回路１５１のラッチ回路１５３に対応する。すなわち、ラッチ回路３５３は、Ｖアドレス信号によって特定された画素行の画素に対して読み出し動作を行わせるための制御信号を出力する読み出し動作用ラッチ回路である。具体的には、ラッチ回路３５３は、Ｖアドレス信号、ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号に基づいて、当該画素行に対して読み出し動作が行われるかどうかを示す信号である読み出しラッチ出力信号（ＲＬＱ信号）及びＲＬＱ信号の負論理信号である負論理（ＮＯＴ）読み出しラッチ出力信号（ＸＲＬＱ信号）を生成する。図１９に示す例では、ラッチ回路３５３のＲｅｓｅｔ側の入力端子には、センサコントローラから入力されるＬＲＳＴ信号が直接入力される。また、ラッチ回路３５３の前段にはＮＯＲゲート３５５が設けられ、ラッチ回路３５３のＳｅｔ側の入力端子には、当該ＮＯＲゲート３５５によるＲＬＳＥＴ＿Ｘ信号とＶアドレス信号との論理和が入力される。

ここで、ラッチ回路３５２、３５３は、所定の信号値を保持するメモリ回路の一例である。第３の実施形態では、当該メモリ回路は、Ｖアドレス信号とメモリ入力信号との論理積に応答して当該Ｖアドレス信号を保持する機能を有する。第３の実施形態に係るセンサコントローラは、Ｖアドレス信号とともに、当該メモリ入力信号をアドレスデコーダ回路３５１に対して入力することにより、アドレスデコーダ回路３５１に、当該Ｖアドレス信号によって特定される前記画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させることができる。

第３の実施形態では、このような機能を有するメモリ回路を、ＳＲラッチであるラッチ回路３５２、３５３によって実現している。ラッチ回路３５２、３５３には、メモリ入力信号として、ラッチセット信号（上述したＬＳＥＴ＿Ｘ）が入力され、ラッチ回路３５２、３５３は、Ｖアドレス信号と当該ラッチセット信号との論理積に応答して当該Ｖアドレス信号を保持することができる。第２の実施形態に係るセンサコントローラは、Ｖアドレス信号とともに、当該ラッチセット信号をアドレスデコーダ回路３５１に対して入力することにより、アドレスデコーダ回路３５１に、当該Ｖアドレス信号によって特定される前記画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成させてよい。

また、第３の実施形態では、第１の実施形態と同様、アドレスデコーダ回路３５１に対して互いに異なる２つの系統のＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）が入力される。アドレスデコーダ回路３５１には、ＮＯＲゲート３５４、３５５の前段にＡＮＤゲート３５６が設けられており、当該ＡＮＤゲート３５６によるＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号の論理積が、ＮＯＲゲート３５４、３５５にＶアドレス信号として入力される。なお、図１９では、ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号を示す信号線をバスとしてそれぞれ１本の線として図示している。センサコントローラは、ＡＤＤ＿Ｘ＿Ａ信号の系統のバス内である画素行を特定すると同時に、ＡＤＤ＿Ｘ＿Ｂ信号の系統のバス内で異なる画素行を特定するように、Ｖアドレス信号を発行することができる。このように、第３の実施形態では、互いに異なる２つの画素行を特定するための互いに異なるＶアドレス信号が、同じタイミングでセンサコントローラからアドレスデコーダ回路１５１に出力され得る。また、ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号が入力されるゲートはＡＮＤゲート３５６に限定されず、他の種類の論理ゲートであってもよい。アドレスデコーダ回路３５１は、Ｖアドレス信号とラッチセット信号とが適切なタイミングで入力されることにより、当該Ｖアドレス信号によって特定される画素行の画素に、読み出し動作又は電子シャッタ動作を行わせるための制御信号を生成するように構成されればよく、その構成は図１９に示す構成例に限定されない。例えば、アドレスデコーダ回路３５１は、メモリ回路としてラッチ回路以外の他の回路を有してもよいし、論理ゲートの構成も上記の機能を有する様に適宜設計されてよい。

図２０を参照して、第３の実施形態に係るアドレスデコーダ回路３５１の動作について説明する。図２０では、１Ｈ期間内におけるＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）、ラッチ入力信号（ＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号）及びアドレスデコーダ回路３５１の出力である制御信号（ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号）のタイミングが図示されている。なお、図２０に示す例では、ＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号として、電子シャッタ動作又は読み出し動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応するアドレスデコーダ回路２５１におけるＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号のタイミングを図示している。実際には、電子シャッタ動作又は読み出し動作を行う画素行として指定された他の画素行に対応するアドレスデコーダ回路２５１においても、Ｖアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＬＱ信号、ＸＳＬＱ信号、ＲＬＱ信号及びＸＲＬＱ信号が出力され得る。

図２０を参照すると、アドレスデコーダ回路３５１には、まずＬＲＳＴ信号が入力され、ラッチ回路３５２、３５３が共にリセットされる。図１２を参照して説明した一般的なアドレスデコーダ回路５５１では、読み出し動作用のラッチ回路５５３をリセットするためのＲＬＲＳＴ信号と、電子シャッタ動作用のラッチ回路５５２をリセットするためのＳＬＲＳＴ信号と、が、それぞれ別系統の信号として入力されていたが、第３の実施形態では、第２の実施形態と同様に、１つの系統のラッチリセット信号によって、双方のラッチ回路３５２、３５３がリセットされる。

次いで、アドレスデコーダ回路３５１には、ＡＤＤ＿Ｘ＿Ａ信号、ＡＤＤ＿Ｘ＿Ｂ信号及びＬＳＥＴ＿Ｘ信号が入力される。ここで、上述したように、第３の実施形態では、ＬＳＥＴ＿Ｘ信号を検出する際にＤＤＲ方式が適用される。ＤＤＲ方式によってＬＳＥＴ＿Ｘ信号が検出されることにより、立ち上がり及び立ち下がりの両側のエッジの検出をトリガーとしてラッチ回路３５２、３５３におけるラッチセット動作が行われることとなるため、セットアップ／ホールド期間のマージンを考慮しても、アドレス発行期間として２クロック分の期間が確保されれば安定的な動作が可能となる。

また、第３の実施形態では、第２の実施形態と同様に、アドレスデコーダ回路３５１が、ＬＳＥＴ＿Ｘ信号がＤＤＲ方式で検出される際に、立ち上がりが検出された場合にはラッチ回路３５２、３５３のうちの一方が駆動され、立ち下がりが検出された場合にはラッチ回路３５２、３５３のうちの他方が駆動されるように構成されてもよい。例えば、ＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合にはラッチ回路３５３が駆動され、ＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合にはラッチ回路３５２が駆動されてもよい。アドレスデコーダ回路３５１をこのように構成することにより、例えばＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合には、ラッチ回路３５３が駆動されて、選択された画素行の画素に読み出し動作を行わせるための制御信号であるＲＬＱ信号及びＸＲＬＱ信号が出力され、例えばＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合には、ラッチ回路３５２が駆動されて、選択された画素行の画素に電子シャッタ動作を行わせるための制御信号であるＳＬＱ信号及びＸＳＬＱ信号が出力されることとなる。後段の画素タイミング駆動回路においては、これらの制御信号に基づいて、対応する画素行の画素に読み出し動作又は電子シャッタ動作を行わせるような駆動信号が生成される。このように、第３の実施形態においては、ＤＤＲ方式を適用することにより、アドレスデコーダ回路３５１が、１つの系統のラッチセット信号によって、選択された画素行の画素に読み出し動作を行わせるための処理と、選択された画素行の画素に電子シャッタ動作を行わせるための処理と、をそれぞれ行うことが可能となる。

更に、第３の実施形態では、第１の実施形態と同様に、アドレスデコーダ回路３５１に対して互いに異なる２つの系統のＶアドレス信号が入力される。図２０に示す例では、１Ｈ期間中に、ＡＤＤ＿Ｘ＿Ａ信号で表される系列のＶアドレス信号として、画素行Ａ、画素行Ｂ、画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行Ｆを特定するＶアドレス信号が入力され、ＡＤＤ＿Ｘ＿Ｂ信号で表される系列のＶアドレス信号として、画素行Ｇ、画素行Ｈ、画素行Ｉ、画素行Ｊ、画素行Ｋ及び画素行Ｌを特定するＶアドレス信号が入力されている。第３の実施形態では、図２０に示すように、互いに異なる２つの画素行を特定するためのＶアドレス信号が、同じタイミングでアドレスデコーダ回路３５１に入力され得る。

［４−２．固体撮像素子全体のタイミングチャート］
次に、図２１を参照して、第３の実施形態に係る固体撮像素子全体の動作について説明する。図２１は、第３の実施形態に係る固体撮像素子全体の動作についてのタイミングチャートを示す図である。図２１では、１Ｈ期間内における、センサコントローラから画素タイミング駆動部及びアドレスデコーダに入力される信号のタイミングが図示されている。具体的には、１Ｈ期間内における、Ｖアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）、ラッチ入力信号（ＬＳＥＴ＿Ｘ信号及びＬＲＳＴ信号）及び画素駆動パルス（ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルス）のタイミングが図示されている。

図２１に示す例では、まず、ＬＲＳＴ信号がアドレスデコーダ回路３５１に入力され、ラッチ回路３５２、３５３が共にリセットされた後に、ＡＤＤ＿Ｘ＿Ａ信号、ＡＤＤ＿Ｘ＿Ｂ信号及びＬＳＥＴ＿Ｘ信号が所定のタイミングで入力される。ここで、上述したように、第３の実施形態では、互いに異なる２つの画素行を特定するためのＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）が、同じタイミングでアドレスデコーダ回路３５１に入力され得る。また、これも上述したように、第３の実施形態では、ラッチセット信号であるＬＳＥＴ＿Ｘ信号が、その立ち上がり及び立ち下がりによって検出される。従って、図２１に示すように、ＬＳＥＴ＿Ｘ信号の立ち上がり又は立ち下がりが、２つの系統のＶアドレス信号における各画素行を特定する信号の入力中に検出されるように、ＬＳＥＴ＿Ｘ信号及びＶアドレス信号の入力タイミングが適宜制御される。

アドレスデコーダ回路３５１は、検出されたＬＳＥＴ＿Ｘ信号の立ち上がり又は立ち下がりと、立ち上がり又は立ち下がりが検出された際のＶアドレス信号とに基づいて、読み出し動作又は電子シャッタ動作に関するラッチ出力信号（ＲＬＱ信号、ＸＲＬＱ信号、ＳＬＱ信号及びＸＳＬＱ信号）を生成し、生成したこれらの信号を後段の画素タイミング駆動部に出力する。ここで、上述したように、第３の実施形態では、アドレスデコーダ回路３５１が、例えばＬＳＥＴ＿Ｘ信号の立ち上がりが検出された場合には、選択された画素行の画素に読み出し動作を行わせるための制御信号であるＲＬＱ信号及びＸＲＬＱ信号を生成し、例えばＬＳＥＴ＿Ｘ信号の立ち下がりが検出された場合には、選択された画素行の画素に電子シャッタ動作を行わせるための制御信号であるＳＬＱ信号及びＸＳＬＱ信号が生成されるように、構成されてもよい。従って、例えば、第３の実施形態では、ＬＳＥＴ＿Ｘ信号の例えば立ち上がりが検出されることにより、当該立ち上がりが検出されたタイミングで入力されるＶアドレス信号が表す画素行の画素に対する読み出し動作が行われ、立ち下がりが検出されることにより、当該立ち下がりが検出されたタイミングで入力されるＶアドレス信号が表す画素行の画素に対する電子シャッタ動作が行われる。なお、アドレスデコーダ回路３５１での、Ｖアドレス信号、ラッチ入力信号及びラッチ出力信号のタイミングについては、例えば図２０に示すタイミングと同様であってよいため、詳細な説明は省略する。

次いで、Ｖアドレス信号並びにＬＲＳＴ信号及びＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、読み出し動作又は電子シャッタ動作に関する画素駆動パルスであるＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスが、所定のタイミングで画素タイミング駆動部に入力される。図２１に示す例では、ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスとして、読み出し動作又は電子シャッタ動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応する画素タイミング駆動回路に対するＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスのタイミングを図示している。実際には、読み出し動作又は電子シャッタ動作を行う画素行として指定された他の画素行に対応する画素タイミング駆動回路に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルスが入力されてよい。

画素タイミング駆動部では、これらの画素駆動パルスと、アドレスデコーダ回路３５１から入力されたＲＬＱ信号又はＳＬＱ信号とに基づいて、読み出し動作又はシャッタ動作を行わせるように画素を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）を出力する。このようにして、第３の実施形態に係る固体撮像素子では、センサコントローラにより、選択された画素行の画素が所望のタイミングで読み出し動作又は電子シャッタ動作を行うように、その動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングについては、第１の実施形態と同様であってよく、例えば図３を参照して説明したタイミングと同様であるため、詳細な説明は省略する。

［４−３．第３の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較］
次に、第３の実施形態に係るアドレスデコーダ回路と一般的なアドレスデコーダ回路との比較を行う。

当該比較のために、図２２に、第３の実施形態に係るアドレスデコーダ回路３５１の動作に関する信号の中でも、特に、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係を示す。図２２は、上述した図１４に対応する図であり、第３の実施形態に係るアドレスデコーダ回路３５１における、Ｖアドレス信号とラッチセット信号（ＬＳＥＴ信号）との関係について説明するための説明図である。

図２２では、アドレスデコーダ回路３５１の動作に関する信号のうち、ＣＬＫ信号、Ｖアドレス信号であるＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号並びにＬＳＥＴ＿Ｘ信号のタイミングチャートを図示している。図２２に示すタイミングチャートと、図１４に示す一般的なアドレスデコーダ回路５５１におけるＶアドレス信号及びＬＳＥＴ信号のタイミングチャートとを比較すると、各画素行を特定するためのＶアドレス信号の発行期間及びＶアドレス信号の系統数が異なる。

まず、Ｖアドレス信号の発行期間について説明する。上述したように、一般的なアドレスデコーダ回路５５１においては、ＬＳＥＴ信号を検出するためにＳＤＲ方式が適用されていた。従って、アドレスデコーダ回路５５１のラッチ回路５５２、５５３におけるセットアップ／ホールド期間のマージンを考慮すると、アドレス発行期間として少なくとも３クロック分の期間が確保されることが好ましかった。従って、１Ｈ期間の長さの短縮に限界があり、ブルーミングによる画質の劣化を抑制しつつ、より高速の撮影を行うことは困難であった。

一方、上記説明したように、第３の実施形態に係るアドレスデコーダ回路３５１では、ＬＳＥＴ＿Ｘ信号を検出するためにＤＤＲ方式が適用される。従って、アドレスデコーダ回路３５１のラッチ回路３５２、３５３におけるセットアップ／ホールド期間のマージンを考慮しても、各画素行を特定するためのＶアドレス信号の発行期間としては、少なくとも２クロック分の期間が確保されれば安定的な動作が可能となる。このように、第３の実施形態では、ＤＤＲ方式が適用されることにより、図２２に示すように、Ｖアドレス信号の発行期間が２クロック分に短縮される。従って、第３の実施形態では、１Ｈ期間の長さをより短縮することが可能となるため、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。

また、第３の実施形態では、ラッチセット信号の立ち上がりと立ち下がりとで異なるラッチ回路３５２、３５３が駆動されてもよい。また、ラッチ回路３５２、３５３は、１つの系統のラッチリセット信号によってリセットされてよい。このように、第３の実施形態では、１つの系統のラッチセット信号と、１つの系統のラッチリセット信号と、により、電子シャッタ動作用ラッチ回路であるラッチ回路３５２及び読み出し動作用ラッチ回路であるラッチ回路３５３の両方が駆動され得る。ここで、一般的なアドレスデコーダ回路５５１においては、ラッチセット信号及びラッチリセット信号のそれぞれに対して、読み出し動作用及び電子シャッタ動作用の２つの系統の信号が存在していた。第３の実施形態では、ＤＤＲ方式を適用することにより、ラッチセット信号及びラッチリセット信号の系統の数を削減することができるため、レイアウト面積（回路面積）を小さくすることができ、消費電力も低減することが可能となる。

次に、Ｖアドレス信号の系統数について説明する。上述したように、一般的なアドレスデコーダ回路５５１には、１系統のＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号）しか入力されない。一方、図２２に示すように、第３の実施形態に係るアドレスデコーダ回路３５１には、互いに異なる複数の系統のＶアドレス信号が入力されるため、同じタイミングで互いに異なる複数のＶアドレス信号を入力することが可能となる。図２２に示す例では、アドレスデコーダ回路３５１に対して互いに異なる２つの系統のＶアドレス信号（ＡＤＤ＿Ｘ＿Ａ信号及びＡＤＤ＿Ｘ＿Ｂ信号）が入力されているため、一般的なアドレスデコーダ回路５５１と比較して、１Ｈ期間内にＶアドレス信号によって特定され得る画素行の数が倍になる。従って、１Ｈ期間内に電子シャッタ動作が行われる画素行の数が増加されるため、結果的に１Ｈ期間を更に短縮することが可能となる。よって、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合において、更なる撮影の高速化が実現される。なお、第３の実施形態においても、第１の実施形態と同様、入力されるＶアドレス信号の系統の数は２つに限定されず、より多い数の系統のＶアドレス信号が入力可能なようにアドレスデコーダ回路１５１を構成することが可能である。より多い数の系統のＶアドレス信号が入力されることにより、１Ｈ期間内に発行可能なＶアドレス信号の画素行の数が更に増加するため、１Ｈ期間の長さをより短縮することが可能となる。

このように、第３の実施形態は、第１の実施形態と第２の実施形態とを合わせた実施形態に対応している。従って、第３の実施形態においては、第１の実施形態によって得られる効果と第２の実施形態によって得られる効果とをともに得ることができ、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合において、ブルーミングによる画質の劣化を抑えつつ、更なる撮影の高速化が実現される。

＜５．変形例＞
次に、本実施形態における一変形例について説明する。本変形例は、上述した第２の実施形態の変形例に対応している。第２の実施形態では、ラッチセット信号（ＬＳＥＴ＿Ｘ信号）がＤＤＲ方式で検出されていた。また、アドレスデコーダ回路２５１が、ＬＳＥＴ＿Ｘ信号の立ち上がりと立ち下がりとで、異なるラッチ回路２５２、２５３が駆動されるように構成されていた。一方、本変形例では、ＬＳＥＴ＿Ｘ信号がＤＤＲ方式で検出されることは第２の実施形態と同様であるが、ＬＳＥＴ＿Ｘ信号の立ち上がりと立ち下がりとが区別されず、アドレスデコーダ回路のラッチ回路は、ＬＳＥＴ＿Ｘ信号の立ち上がり及び立ち下がりのいずれかが検出されたことをトリガーとしてＶアドレス信号を保持するように構成される。従って、本変形例では、ＬＳＥＴ＿Ｘ信号は、読み出しラッチセット信号（ＲＬＳＥＴ＿Ｘ信号）と電子シャッタラッチセット信号（ＳＬＳＥＴ＿Ｘ信号）との２つの系統の信号を含む。本変形例では、ＲＬＳＥＴ＿Ｘ信号のタイミングとＳＬＳＥＴ＿Ｘ信号のタイミングとがそれぞれ独立に制御され得るため、本変形例は、第２の実施形態において、読み出し動作を行うタイミングと電子シャッタ動作を行うタイミングとが分割された変形例であると言える。

図２３を参照して、このような、第２の実施形態において、読み出し動作を行うタイミングと電子シャッタ動作を行うタイミングとが分割された変形例について説明する。図２３は、第２の実施形態において、読み出し動作を行うタイミングと電子シャッタ動作を行うタイミングとが分割された変形例における、固体撮像素子全体の動作を示すタイミングチャートである。

図２３では、１Ｈ期間内における、センサコントローラから画素タイミング駆動部及びアドレスデコーダ部に入力される信号のタイミングが図示されている。具体的には、１Ｈ期間内における、Ｖアドレス信号（ＡＤＤ＿Ｘ信号）、ラッチ入力信号（ＲＬＲＳＴ信号、ＲＬＳＥＴ＿Ｘ信号、ＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号）及び画素駆動パルス（ＲＴＲパルス、ＲＲＳＴパルス、ＲＳＥＬパルス、ＳＴＲパルス及びＳＲＳＴパルス）のタイミングが図示されている。

ここで、図２３に示すタイミングチャートは、ラッチセット信号（ＲＬＳＥＴ＿Ｘ信号、ＳＬＳＥＴ＿Ｘ信号）が検出される際にＤＤＲ方式が適用されること、及び、Ｖアドレス信号が１系統であること以外は、図１０に示す第１の実施形態における固体撮像素子１０全体のタイミングチャートと同様であってよい。図２３に示す例では、１Ｈ期間内の前半に、２つの画素行（画素行Ａ及び画素行Ｂ）の画素に対する読み出し動作が行われる。まず、本変形例に係るアドレスデコーダ回路にＲＬＲＳＴ信号が入力され、当該アドレスデコーダ回路に設けられる２つのラッチ回路が共にリセットされた後に、画素行Ａ及び画素行Ｂを表すＡＤＤ＿Ｘ信号及びＲＬＳＥＴ＿Ｘ信号が所定のタイミングで入力される。ここで、当該アドレスデコーダ回路では、ＲＬＳＥＴ＿Ｘ信号をＤＤＲ方式で検出する。従って、第２の実施形態で説明したように、アドレスデコーダ回路におけるラッチ回路のセットアップ／ホールド期間を考慮しても、読み出し動作を行う画素行を特定するためのＶアドレス信号の発行期間が２クロック分の期間確保されれば、当該ラッチ回路における安定的な動作が保証される。本変形例に係るアドレスデコーダ回路は、ＡＤＤ＿Ｘ信号及びＲＬＳＥＴ＿Ｘ信号に基づいて、読み出し動作に関するラッチ出力信号であるＲＬＱ信号及びＸＲＬＱ信号を生成し、生成したＲＬＱ信号及びＸＲＬＱ信号を後段の本変形例に係る画素タイミング駆動回路に出力する。

次いで、画素行Ａ及び画素行Ｂを表すＶアドレス信号並びにＲＬＲＳＴ信号及びＲＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、読み出し動作に関する画素駆動パルスであるＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスが、所定のタイミングで画素タイミング駆動部に入力される。図２３に示す例では、ＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスとして、読み出し動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応する画素タイミング駆動回路に対するＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスのタイミングを図示している。実際には、読み出し動作を行う画素行として指定された他の画素行に対応する画素タイミング駆動回路に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＲＴＲパルス、ＲＲＳＴパルス及びＲＳＥＬパルスが入力されてよい。画素タイミング駆動部では、これらの画素駆動パルスと、アドレスデコーダ部から入力されたＲＬＱ信号とに基づいて、読み出し動作を行わせるように画素を駆動するための駆動信号（ＴＲＧ信号、ＲＳＴ信号及びＳＥＬ信号）を出力する。このようにして、本変形例に係る固体撮像素子では、センサコントローラにより、選択された画素行の画素が所望のタイミングで読み出し動作を行うように、その動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングは、例えば第１の実施形態において図３を参照して説明したタイミングと同様であってよいため、詳細な説明は省略する。

また、図２３に示す例では、１Ｈ期間内の後半に、４つの画素行（画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行Ｆ）の画素に対する電子シャッタ動作が行われる。まず、本変形例に係るアドレスデコーダ回路にＳＬＲＳＴ信号が入力され、当該アドレスデコーダ回路に設けられる２つのラッチ回路が共にリセットされた後に、画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行Ｆを表すＡＤＤ＿Ｘ信号及びＳＬＳＥＴ＿Ｘ信号が所定のタイミングで入力される。ここで、アドレスデコーダ回路では、ＳＬＳＥＴ＿Ｘ信号をＤＤＲ方式で検出する。従って、第２の実施形態で説明したように、アドレスデコーダ回路におけるラッチ回路のセットアップ／ホールド期間を考慮しても、電子シャッタ動作を行う画素行を特定するためのＶアドレス信号の発行期間が２クロック分の期間確保されれば、当該ラッチ回路における安定的な動作が保証される。本変形例に係るアドレスデコーダ回路はＡＤＤ＿Ｘ信号及びＳＬＳＥＴ＿Ｘ信号に基づいて、電子シャッタ動作に関するラッチ出力信号であるＳＬＱ信号及びＸＳＬＱ信号を生成し、生成したＳＬＱ信号及びＸＳＬＱ信号を後段の画素タイミング駆動回路に出力する。

次いで、画素行Ｃ、画素行Ｄ、画素行Ｅ及び画素行Ｆを表すＶアドレス信号並びにＳＬＲＳＴ信号及びＳＬＳＥＴ＿Ｘ信号の入力タイミングに合わせて、電子シャッタ動作に関する画素駆動パルスであるＳＴＲパルス及びＳＲＳＴパルスが、所定のタイミングで画素タイミング駆動部に入力される。図２３に示す例では、ＳＴＲパルス及びＳＲＳＴパルスとして、電子シャッタ動作を行う画素行としてＶアドレス信号が発行されたある１つの画素行に対応する画素タイミング駆動回路に対するＳＴＲパルス及びＳＲＳＴパルスのタイミングを図示している。実際には、電子シャッタ動作を行う画素行として指定された他の画素行に対応する画素タイミング駆動回路に対しても、例えばＶアドレス信号が入力されたタイミングを基点として同様のタイミングでＳＴＲパルス及びＳＲＳＴパルスが入力されてよい。画素タイミング駆動部では、これらの画素駆動パルスと、アドレスデコーダ部から入力されたＳＬＱ信号とに基づいて、電子シャッタ動作を行わせるように画素を駆動するための駆動信号（ＴＲＧ信号及びＲＳＴ信号）を出力する。このようにして、本変形例に係る固体撮像素子では、センサコントローラにより、選択された画素行の画素が所望のタイミングで電子シャッタ動作を行うように、その動作が制御され得る。なお、１Ｈ期間内における画素駆動パルスのタイミングは、例えば例えば第１の実施形態において図３を参照して説明したタイミングと同様であってよいため、詳細な説明は省略する。

以上、図２３を参照して、第２の実施形態において、読み出し動作を行うタイミングと電子シャッタ動作を行うタイミングとが分割された変形例について説明した。以上説明したように、本変形例では、ＲＬＳＥＴ＿Ｘ信号及びＳＬＳＥＴ＿Ｘ信号がＤＤＲ方式で検出される。従って、アドレスデコーダ部におけるラッチ回路のセットアップ／ホールド期間を考慮しても、読み出し動作又は電子シャッタ動作を行う画素行を特定するためのＶアドレス信号の発行期間が２クロック分の期間確保されれば、当該ラッチ回路における安定的な動作が保証される。ここで、上記＜２．一般的な固体撮像素子との比較＞で説明したように、一般的なアドレスデコーダ回路５５１では、ＬＳＥＴ信号を検出するためにＳＤＲ方式が適用されているため、アドレスデコーダ回路５５１のラッチ回路５５２、５５３におけるセットアップ／ホールド期間のマージンを考慮すると、各画素行を特定するためのＶアドレス信号の発行期間としては、少なくとも３クロック分の期間が確保されることが好ましかった。従って、一般的な固体撮像素子では、１Ｈ期間の長さの短縮に限界があり、ブルーミングによる画質の劣化を抑制しつつ、より高速の撮影を行うことは困難であった。一方、本変形例では、上述のように、画素行を特定するためのＶアドレス信号の発行期間が２クロック分に短縮され得る。従って、１Ｈ期間を短縮することが可能となり、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合であっても、画質の向上とより高速の撮影とが共に実現され得る。

＜６．適用例＞
次に、以上説明した第１、第２及び第３の実施形態の一適用例について説明する。ここでは、図２４を参照して、第１、第２及び第３の実施形態に係る固体撮像素子が適用され得る電子機器の一例として、例えばデジタルスチルカメラ等の撮像装置の構成について説明する。図２４は、第１、第２及び第３の実施形態に係る固体撮像素子が適用された撮像装置の機能構成を示す機能ブロック図である。

図２４を参照すると、第１、第２及び第３の実施形態に係る固体撮像素子が適用される撮像装置４０は、レンズ部４１１、ＣＭＯＳイメージセンサ４１２、操作部４１４、制御部４１５、画像処理部４１６、表示部４１７、コーデック処理部４１８及び記録部４１９を有する。撮像装置４０は、被写体を撮像し、その被写体の画像である撮像画像を電気信号として出力する装置である。

レンズ部４１１は、レンズや絞り等の光学素子によって構成され、被写体からの光を後段のＣＭＯＳイメージセンサ４１２に導光する。レンズ部４１１の駆動は、制御部４１５によって制御され得る。例えば、制御部４１５からの制御により、レンズ部４１１において、被写体に焦点が合うように各種のレンズの位置が調整されたり、撮影中の露光値が所定の値になるように絞りが調整されたりする。焦点や露光値等の撮影に関する各種のパラメータが適宜調整されたレンズ部４１１を通過した被写体からの光が、ＣＭＯＳイメージセンサ４１２に入射される。

ＣＭＯＳイメージセンサ４１２は、被写体を撮像する固体撮像素子の一例であり、上述した第１、第２及び第３の実施形態に係る固体撮像素子に対応する。ＣＭＯＳイメージセンサ４１２は、制御部４１５によりその駆動が制御され、入射された被写体からの光を画素内の受光素子によって光電変換し、各画素の蓄積電荷に応じた電位をＡＤ変換することにより、被写体からの光に応じた各画素からの出力信号である画素信号を得る。ＣＭＯＳイメージセンサ４１２は、得られた画素信号を画像処理部４１６に提供する。

操作部４１４は、例えば、ジョグダイヤル（登録商標）、キー、ボタン又はタッチパネル等により構成され、ユーザによる操作入力に応じた情報を撮像装置４０に入力するための入力インターフェースである。ユーザが操作部４１４を介して入力した各種の情報は制御部４１５に提供され、制御部４１５は当該情報に基づいて各種の処理を行う。

制御部４１５は、例えばＣＰＵやＤＳＰ等の各種のプロセッサによって構成され、撮像装置４０の動作を統括的に制御する。例えば、制御部４１５は、操作部４１４を介して入力されたユーザの操作入力に応じた情報に基づいて、レンズ部４１１、ＣＭＯＳイメージセンサ４１２、画像処理部４１６、表示部４１７、コーデック処理部４１８及び記録部４１９の駆動を制御し、各部に撮像に関する各種の処理を行わせる。また、制御部４１５は、図１に示すセンサコントローラ１３０の機能を有してもよい。なお、制御部４１５の機能は、制御部４１５を構成するプロセッサが所定のプログラムに基づいて動作することにより実現され得る。当該プログラムは、撮像装置４０内に搭載されるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（ともに図示せず。）等の記憶素子に記憶されてよく、制御部４１５を構成するプロセッサは、これらの記憶素子にアクセスし、当該プログラムを読み出すことにより、一連の処理を実行することができる。

画像処理部４１６は、例えばＣＰＵやＤＳＰ等の各種のプロセッサによって構成され、ＣＭＯＳイメージセンサ４１２から提供された画素信号に対して各種の信号処理を施すことにより、被写体の画像である撮像画像を生成する。例えば、画像処理部４１６は、画素信号に対して、黒レベル補正処理、混色補正処理、欠陥補正処理、デモザイク処理、マトリックス処理、ガンマ補正処理及びＹＣ変換等の、撮像画像生成時に行われ得る各種の信号処理を施す。なお、画像処理部４１６が行う信号処理の内容は任意であり、画像処理部４１６は上述した処理以外にも、一般的な撮像装置において撮像画像を生成する際に行われている各種の公知の信号処理を行ってもよい。画像処理部４１６は、生成した撮像画像についての情報を表示部４１７及びコーデック処理部４１８に提供する。

表示部４１７は、例えば、液晶ディスプレイ装置等のディスプレイ装置によって構成され、撮像装置４０において処理される各種の情報をその表示画面に視覚的に表示する。例えば、表示部４１７は、画像処理部４１６から提供される画像信号に基づいて、撮像画像（すなわち、被写体の画像）をその表示画面に表示する。また、表示部４１７は、例えばユーザが撮影に関する各種のパラメータを設定するための設定画面等、撮影に関する各種の情報をその表示画面に表示してもよい。

コーデック処理部４１８は、例えばＣＰＵやＤＳＰ等の各種のプロセッサによって構成され、画像処理部４１６から提供される画像信号に対して、所定の方式の符号化処理を施す。符号化処理の結果得られた画像データは記録部４１９に提供される。なお、コーデック処理部４１８が施す符号化処理の方式には、一般的な画像信号に対する符号化処理において用いられている、各種の公知の方式が適用されてよい。

記録部４１９は、撮像装置４０において処理される各種の情報を記録することができる。例えば、記録部４１９は、コーデック処理部４１８から提供される画像データを記録する。記録部４１９に記録された画像データが、必要に応じて画像処理部４１６に読み出され、表示部４１７に提供されることにより、対応する画像が表示部４１７の表示画面に表示される。なお、記録部４１９は、一般的な撮像装置において撮像画像の画像データを記録するために用いられる各種のメディアによって構成されてよい。

上述したように、撮像装置４０のＣＭＯＳイメージセンサ４１２は、第１、第２及び第３の実施形態に係る固体撮像素子に対応する。上記＜１．第１の実施形態＞、＜３．第２の実施形態＞及び＜４．第３の実施形態＞で説明したように、第１、第２及び第３の実施形態に係る固体撮像素子においては、１Ｈ期間内に電子シャッタ動作と読み出し動作とが共に行われる場合において、１Ｈ期間をより短縮することが可能であり、画質の向上とより高速の撮影とが共に実現され得る。従って、第１、第２及び第３の実施形態に係る固体撮像素子を撮像装置４０に適用することにより、より高品質な撮像画像をより高速の撮影条件下において取得することが可能な撮像装置４０が実現され得る。

なお、図２４に示す撮像装置４０の構成は、あくまで、第１、第２及び第３の実施形態に係る固体撮像素子が適用され得る電子機器の一構成例を示すものである。本実施形態に係る当該電子機器の構成は、図２４に例示する構成に限定されるものではなく、固体撮像素子が適用され得る電子機器が備える公知の各種の構成を有してよい。

＜７．ハードウェア構成＞
上記＜１．第１の実施形態＞、＜３．第２の実施形態＞及び＜４．第３の実施形態＞で説明した、第１、第２及び第３の実施形態に係る固体撮像素子における一連の動作は、図１に示すセンサコントローラ１３０が所定のプログラムに従って各種の情報処理を行い、固体撮像素子内の各種の構成の動作を適宜制御することにより実現され得る。このような、第１、第２及び第３の実施形態に係る固体撮像素子に対して一連の動作を行わせるプログラムは、図１に示すセンサコントローラ１３０のように、固体撮像素子内に設けられる例えばマイコン等の専用の情報処理装置に対してインストールされてもよいし、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等の汎用的な情報処理装置にインストールされてもよい。

図２５を参照しながら、このような、第１、第２及び第３の実施形態に係る固体撮像素子に一連の動作を実行させるためのプログラムがインストールされ得る、情報処理装置のハードウェア構成について説明する。図２５は、本実施形態に係る情報処理装置のハードウェア構成を説明するためのブロック図である。なお、図２５に示す情報処理装置９００は、例えば、図１に示すセンサコントローラ１３０、図２４に示す撮像装置４０、及び、第１、第２及び第３の実施形態に係る固体撮像素子に一連の動作を実行させるためのプログラムがインストールされ得る情報処理装置を実現し得る。

情報処理装置９００は、ＣＰＵ９０１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）９０３、およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）９０５を含む。また、情報処理装置９００は、ホストバス９０７、ブリッジ９０９、外部バス９１１、インターフェース９１３、入力装置９１５、出力装置９１７、ストレージ装置９１９、通信装置９２１、ドライブ９２３、接続ポート９２５を含んでもよい。情報処理装置９００は、ＣＰＵ９０１に代えて、又はこれとともに、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）若しくはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と呼ばれるような処理回路を有してもよい。

ＣＰＵ９０１は、演算処理装置及び制御装置として機能し、ＲＯＭ９０３、ＲＡＭ９０５、ストレージ装置９１９又はリムーバブル記録媒体９２９に記録された各種プログラムに従って、情報処理装置９００内の動作全般又はその一部を制御する。ＲＯＭ９０３は、ＣＰＵ９０１が使用するプログラムや演算パラメータ等を記憶する。ＲＡＭ９０５は、ＣＰＵ９０１の実行において使用するプログラムや、その実行時のパラメータ等を一次記憶する。ＣＰＵ９０１、ＲＯＭ９０３及びＲＡＭ９０５は、ＣＰＵバス等の内部バスにより構成されるホストバス９０７により相互に接続されている。更に、ホストバス９０７は、ブリッジ９０９を介して、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ｉｎｔｅｒｆａｃｅ）バス等の外部バス９１１に接続されている。ＣＰＵ９０１は、本実施形態では、例えば図１に示すセンサコントローラ１３０におけるプロセッサや、図２４に示す制御部４１５、画像処理部４１６及びコーデック処理部４１８に対応する。

ホストバス９０７は、ブリッジ９０９を介して、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ｉｎｔｅｒｆａｃｅ）バスなどの外部バス９１１に接続されている。

入力装置９１５は、例えば、マウス、キーボード、タッチパネル、ボタン、スイッチ及びレバー等、ユーザによって操作される装置によって構成される。また、入力装置９１５は、例えば、赤外線やその他の電波を利用したリモートコントロール装置（いわゆる、リモコン）であってもよいし、情報処理装置９００の操作に対応した携帯電話やＰＤＡ等の外部接続機器９３１であってもよい。更に、入力装置９１５は、例えば、上記の操作手段を用いてユーザにより入力された情報に基づいて入力信号を生成し、ＣＰＵ９０１に出力する入力制御回路などから構成されている。情報処理装置９００のユーザは、この入力装置９１５を操作することにより、情報処理装置９００に対して各種のデータを入力したり処理動作を指示したりすることができる。本実施形態においては、例えば、ユーザが、入力装置９１５を介して、第１、第２及び第３の実施形態に係る固体撮像素子の動作に関する各種の情報や指示を情報処理装置９００に対して入力してもよい。また、入力装置９１５は、上述した適用例においては、例えば撮像装置４０の操作部４１４に対応する。

出力装置９１７は、取得した情報をユーザに対して視覚的又は聴覚的に通知することが可能な装置で構成される。このような装置として、ＣＲＴディスプレイ装置、液晶ディスプレイ装置、プラズマディスプレイ装置、ＥＬディスプレイ装置及びランプ等の表示装置や、スピーカ及びヘッドホン等の音声出力装置や、プリンタ装置等がある。出力装置９１７は、例えば、情報処理装置９００が行った各種処理により得られた結果を出力する。具体的には、表示装置は、情報処理装置９００が行った各種処理により得られた結果を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。当該表示装置は、上述した適用例においては、例えば撮像装置４０の表示部４１７に対応する。他方、音声出力装置は、再生された音声データや音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。

ストレージ装置９１９は、情報処理装置９００の記憶部の一例として構成されたデータ格納用の装置である。ストレージ装置９１９は、例えば、ＨＤＤ等の磁気記憶部デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等により構成される。このストレージ装置９１９は、ＣＰＵ９０１が実行するプログラムや各種データ及び外部から取得した各種のデータ等を格納する。本実施形態においては、例えば第１、第２及び第３の実施形態に係る固体撮像素子の動作に関する各種の情報が、ストレージ装置９１９に記憶されてもよい。また、ストレージ装置９１９は、上述した適用例においては、例えば、撮像装置４０の記録部４１９に対応する。

通信装置９２１は、例えば、通信網（ネットワーク）９２７に接続するための通信デバイス等で構成された通信インターフェースである。通信装置９２１は、例えば、有線若しくは無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、Ｂｌｕｅｔｏｏｔｈ（登録商標）又はＷＵＳＢ（Ｗｉｒｅｌｅｓｓ ＵＳＢ）用の通信カード等である。また、通信装置９２１は、光通信用のルータ、ＡＤＳＬ（Ａｓｙｍｍｅｔｒｉｃ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ）用のルータ又は各種通信用のモデム等であってもよい。この通信装置９２１は、例えば、インターネットや他の通信機器との間で、例えばＴＣＰ／ＩＰ等の所定のプロトコルに則して信号等を送受信することができる。また、通信装置９２１に接続されるネットワーク９２７は、有線又は無線によって接続されたネットワーク等により構成され、例えば、インターネット、家庭内ＬＡＮ、赤外線通信、ラジオ波通信又は衛星通信等であってもよい。本実施形態においては、例えば第１、第２及び第３の実施形態に係る固体撮像素子の動作に関する各種の情報が、通信装置９２１によってネットワーク９２７を介して他の装置との間で送受信されてもよい。

ドライブ９２３は、記録媒体用リーダライタであり、情報処理装置９００に内蔵、あるいは外付けされる。ドライブ９２３は、装着されている磁気ディスク、光ディスク、光磁気ディスク又は半導体メモリ等のリムーバブル記録媒体９２９に記録されている情報を読み出して、ＲＡＭ９０５に出力する。また、ドライブ９２３は、装着されている磁気ディスク、光ディスク、光磁気ディスク又は半導体メモリ等のリムーバブル記録媒体９２９に情報を書き込むことも可能である。リムーバブル記録媒体９２９は、例えば、ＤＶＤメディア、ＨＤ−ＤＶＤメディア、Ｂｌｕ−ｒａｙメディア等である。また、リムーバブル記録媒体９２９は、コンパクトフラッシュ（登録商標）（ＣｏｍｐａｃｔＦｌａｓｈ：ＣＦ）、フラッシュメモリ又はＳＤメモリカード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ ｍｅｍｏｒｙ ｃａｒｄ）等であってもよい。また、リムーバブル記録媒体９２９は、例えば、非接触型ＩＣチップを搭載したＩＣカード（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｃａｒｄ）又は電子機器等であってもよい。本実施形態では、第１、第２及び第３の実施形態に係る固体撮像素子の動作に関する各種の情報が、ドライブ９２３によってリムーバブル記録媒体９２９から読み出されたり、リムーバブル記録媒体９２９に書き込まれたりしてもよい。

接続ポート９２５は、機器を情報処理装置９００に直接接続するためのポートである。接続ポート９２５の一例として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ポート、ＩＥＥＥ１３９４ポート及びＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）ポート等がある。接続ポート９２５の別の例として、ＲＳ−２３２Ｃポート、光オーディオ端子及びＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）ポート等がある。この接続ポート９２５に外部接続機器９３１を接続することで、情報処理装置９００は、外部接続機器９３１から直接各種のデータを取得したり、外部接続機器９３１に各種のデータを提供したりする。本実施形態では、第１、第２及び第３の実施形態に係る固体撮像素子の動作に関する各種の情報が、接続ポート９２５を介して外部接続機器９３１から取得されたり、外部接続機器９３１に出力されたりしてもよい。

以上、本開示の実施形態に係る情報処理装置９００の機能を実現可能なハードウェア構成の一例を示した。上記の各構成要素は、汎用的な部材を用いて構成されていてもよいし、各構成要素の機能に特化したハードウェアにより構成されていてもよい。従って、本実施形態を実施する時々の技術レベルに応じて、適宜、利用するハードウェア構成を変更することが可能である。

なお、上述のような本実施形態に係る情報処理装置９００の各機能を実現するためのコンピュータプログラムを作製し、ＰＣ等に実装することが可能である。また、このようなコンピュータプログラムが格納された、コンピュータで読み取り可能な記録媒体も提供することができる。記録媒体は、例えば、磁気ディスク、光ディスク、光磁気ディスク、フラッシュメモリ等である。また、上記のコンピュータプログラムは、記録媒体を用いずに、例えばネットワークを介して配信されてもよい。

＜８．補足＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。

例えば、上記実施形態では、固体撮像素子１０がＣＭＯＳイメージセンサである場合を例に挙げて説明したが、第１の実施形態はかかる例に限定されない。第１の実施形態に係る固体撮像素子１０は、２次元次に画素１１１が配置された画素アレイ部１１０を有し、画素アレイ部１１０の画素行のアドレスを指定することにより任意の画素１１１の駆動を制御することが可能な撮像素子であればよく、ＣＭＯＳイメージセンサ以外の他の形式を有する固体撮像素子であってもよい。

また、上記実施形態では、アドレスデコーダ回路１５１においてＶアドレス信号を保持するメモリ回路がＳＲラッチであるラッチ回路１５２、１５３である場合について説明したが、第１の実施形態はかかる例に限定されない。第１の実施形態に係るアドレスデコーダ回路１５１が有するメモリ回路は、入力されるＶアドレス信号とメモリ入力信号との論理積に応答して当該Ｖアドレス信号を保持する機能を有すればよく、いわゆるＳＲラッチ以外の他の形式を有するメモリ回路であってもよい。

また、上記実施形態では、第１の実施形態に係る固体撮像素子１０の構成及び動作が好適に適用され得る場合の一例として、間引き読み出し動作と称される撮影モードが行われる場合を例に挙げて説明したが、第１の実施形態はかかる例に限定されない。第１の実施形態に係る固体撮像素子１０の構成及び動作は、１Ｈ期間内に、所定の画素における電子シャッタ動作と、他の画素における読み出し動作とがともに行われる場合であれば、他の撮影モード時における固体撮像素子の構成及び動作に対しても適用可能である。例えば、第１の実施形態が適用可能な他の撮影モードとしては、残像等を低減するために、画素における読み出し動作が行われる前に、当該画素に対して電子シャッタ動作を行うことにより、画素のリセットをより確実に行う撮影モード等が挙げられる。

なお、以下のような構成も本開示の技術的範囲に属する。
（１）固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷を掃き出す電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、を備え、前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、駆動装置。
（２）前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、前記（１）に記載の駆動装置。
（３）前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、を更に備える、前記（２）に記載の駆動装置。
（４）前記メモリ入力信号は、前記読み出し動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための読み出しメモリ信号と、前記電子シャッタ動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための電子シャッタメモリ信号と、を含み、前記制御部は、前記Ｖアドレス信号とともに、前記読み出しメモリ信号及び前記電子シャッタメモリ信号のいずれかを前記アドレスデコーダ回路に対して入力することにより、前記アドレスデコーダ回路に、前記Ｖアドレス信号によって特定される前記画素行の画素に前記読み出し動作又は前記電子シャッタ動作を行わせるための制御信号を生成させる、前記（３）に記載の駆動装置。
（５）前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、前記（２）〜（４）のいずれか１項に記載の駆動装置。
（６）前記メモリ回路は、前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、前記（５）に記載の駆動装置。
（７）前記制御信号に基づいて、前記Ｖアドレス信号によって特定される前記画素行の画素を駆動するための駆動信号を生成することにより、前記読み出し動作又は前記電子シャッタ動作を前記画素に行わせる画素タイミング駆動回路、を更に備える、前記（１）〜（６）のいずれか１項に記載の駆動装置。
（８）前記画素タイミング駆動回路に対して、前記画素内のトランジスタを駆動するタイミングを制御する画素駆動パルスを入力することにより、前記画素タイミング駆動回路に所定のタイミングで前記駆動信号を生成させる制御部、を更に備える、前記（７）に記載の駆動装置。
（９）前記メモリ回路は、ＳＲラッチ回路であり、前記メモリ入力信号は、当該ＳＲラッチ回路におけるセット側の入力端子に印加されるラッチセット信号である、前記（２）〜（６）のいずれか１項に記載の駆動装置。
（１０）前記固体撮像素子は、ＣＭＯＳイメージセンサである、前記（１）〜（９）のいずれか１項に記載の駆動装置。
（１１）固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、を含む、駆動方法。
（１２）被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、を備え、前記固体撮像素子は、前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、を有し、前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、電子機器。
（１３）固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、を備え、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、駆動装置。
（１４）前記メモリ回路は、前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、前記（１３）に記載の駆動装置。
（１５）前記メモリ入力信号は、１系統である、前記（１３）又は（１４）に記載の駆動装置。
（１６）前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、を更に備える、前記（１３）〜（１５）のいずれか１項に記載の駆動装置。
（１７）前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、前記（１３）〜（１６）のいずれか１項に記載の駆動装置。
（１８）前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、前記（１７）に記載の駆動装置。
（１９）前記制御信号に基づいて、前記Ｖアドレス信号によって特定される前記画素行の画素を駆動するための駆動信号を生成することにより、前記読み出し動作又は前記電子シャッタ動作を前記画素に行わせる画素タイミング駆動回路、を更に備える、前記（１３）〜（１８）のいずれか１項に記載の駆動装置。
（２０）前記画素タイミング駆動回路に対して、前記画素内のトランジスタを駆動するタイミングを制御する画素駆動パルスを入力することにより、前記画素タイミング駆動回路に所定のタイミングで前記駆動信号を生成させる制御部、を更に備える、前記（１９）に記載の駆動装置。
（２１）前記メモリ回路は、ＳＲラッチ回路であり、前記メモリ入力信号は、当該ＳＲラッチ回路におけるセット端子に入力されるラッチセット信号である、前記（１３）〜（２０）のいずれか１項に記載の駆動装置。
（２２）前記固体撮像素子は、ＣＭＯＳイメージセンサである、前記（１３）〜（２１）のいずれか１項に記載の駆動装置。
（２３）固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して入力される、当該アドレスデコーダ回路内に設けられるメモリ回路が前記Ｖアドレス信号を保持するためのメモリ入力信号を、当該メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出すること、を含み、前記メモリ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持する、駆動方法。
（２４）被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、を備え、前記固体撮像素子は、前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、を有し、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、電子機器。
（２５）固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、を含み、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、駆動方法。
（２６）被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、を備え、前記固体撮像素子は、前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、を有し、前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成し、前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、電子機器。

１０ 固体撮像素子
１１０ 画素アレイ部
１１１ 画素
１２０ ＡＤ変換部
１２１ ＡＤ変換回路
１３０ センサコントローラ
１４０ 画素タイミング駆動部
１４１ 画素タイミング駆動回路
１５０ アドレスデコーダ部
１５１、２５２、２５３、５５３ アドレスデコーダ回路
１５２、１５３、２５２、２５３、３５２、３５３、５５２、５５３ ラッチ回路

Claims (24)

1. 固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷を掃き出す電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、
   を備え、
   前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
   １水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成し、
   前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
   前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
   駆動装置。
2. 前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、
   を更に備える、
   請求項１に記載の駆動装置。
3. 前記メモリ入力信号は、前記読み出し動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための読み出しメモリ信号と、前記電子シャッタ動作を行う画素行を特定する前記Ｖアドレス信号を前記メモリ回路に保持させるための電子シャッタメモリ信号と、を含み、
   前記制御部は、前記Ｖアドレス信号とともに、前記読み出しメモリ信号及び前記電子シャッタメモリ信号のいずれかを前記アドレスデコーダ回路に対して入力することにより、前記アドレスデコーダ回路に、前記Ｖアドレス信号によって特定される前記画素行の画素に前記読み出し動作又は前記電子シャッタ動作を行わせるための制御信号を生成させる、
   請求項２に記載の駆動装置。
4. 前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出する、
   請求項１〜３のいずれか１項に記載の駆動装置。
5. 前記メモリ回路は、
   前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、
   前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、
   請求項４に記載の駆動装置。
6. 前記制御信号に基づいて、前記Ｖアドレス信号によって特定される前記画素行の画素を駆動するための駆動信号を生成することにより、前記読み出し動作又は前記電子シャッタ動作を前記画素に行わせる画素タイミング駆動回路、
   を更に備える、
   請求項１〜５のいずれか１項に記載の駆動装置。
7. 前記画素タイミング駆動回路に対して、前記画素内のトランジスタを駆動するタイミングを制御する画素駆動パルスを入力することにより、前記画素タイミング駆動回路に所定のタイミングで前記駆動信号を生成させる制御部、
   を更に備える、
   請求項６に記載の駆動装置。
8. 前記メモリ回路は、ＳＲラッチ回路であり、
   前記メモリ入力信号は、当該ＳＲラッチ回路におけるセット側の入力端子に印加されるラッチセット信号である、
   請求項１〜７のいずれか１項に記載の駆動装置。
9. 前記固体撮像素子は、ＣＭＯＳイメージセンサである、
   請求項１〜８のいずれか１項に記載の駆動装置。
10. 固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、
    を含み、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
    駆動方法。
11. 被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、
    前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、
    複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、
    を備え、
    前記固体撮像素子は、
    前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、
    を有し、
    前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
    １水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成し、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
    電子機器。
12. 固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を少なくとも生成するアドレスデコーダ回路、
    を備え、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりで検出し、
    前記メモリ入力信号は、１系統である、
    駆動装置。
13. 前記メモリ回路は、
    前記メモリ入力信号の立ち上がり及び立ち下がりの一方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記読み出し動作を行わせるための制御信号を生成し、
    前記メモリ入力信号の立ち上がり及び立ち下がりの他方が検出された際に保持した前記Ｖアドレス信号に対応する画素行の画素に対して前記電子シャッタ動作を行わせるための制御信号を生成する、
    請求項１２に記載の駆動装置。
14. 前記アドレスデコーダ回路に対して前記Ｖアドレス信号及び前記メモリ入力信号を所定のタイミングで入力することにより、前記メモリ回路に、前記読み出し動作又は前記電子シャッタ動作を行わせる画素行に対応する前記Ｖアドレス信号を保持させる制御部、
    を更に備える、
    請求項１２又は１３に記載の駆動装置。
15. 前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
    １水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成する、
    請求項１２〜１４のいずれか１項に記載の駆動装置。
16. 前記メモリ回路に入力される前記Ｖアドレス信号は、互いに異なる系統の前記Ｖアドレス信号の論理和である、
    請求項１５に記載の駆動装置。
17. 前記制御信号に基づいて、前記Ｖアドレス信号によって特定される前記画素行の画素を駆動するための駆動信号を生成することにより、前記読み出し動作又は前記電子シャッタ動作を前記画素に行わせる画素タイミング駆動回路、
    を更に備える、
    請求項１２〜１６のいずれか１項に記載の駆動装置。
18. 前記画素タイミング駆動回路に対して、前記画素内のトランジスタを駆動するタイミングを制御する画素駆動パルスを入力することにより、前記画素タイミング駆動回路に所定のタイミングで前記駆動信号を生成させる制御部、
    を更に備える、
    請求項１７に記載の駆動装置。
19. 前記メモリ回路は、ＳＲラッチ回路であり、前記メモリ入力信号は、当該ＳＲラッチ回路におけるセット端子に入力されるラッチセット信号である、
    請求項１２〜１８のいずれか１項に記載の駆動装置。
20. 前記固体撮像素子は、ＣＭＯＳイメージセンサである、
    請求項１２〜１９のいずれか１項に記載の駆動装置。
21. 固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して入力される、当該アドレスデコーダ回路内に設けられるメモリ回路が前記Ｖアドレス信号を保持するためのメモリ入力信号を、当該メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出すること、
    を含み、
    前記メモリ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持し、
    前記メモリ入力信号は、１系統である、
    駆動方法。
22. 被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、
    前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、
    複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、
    を備え、
    前記固体撮像素子は、
    前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、
    を有し、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出し、
    前記メモリ入力信号は、１系統である、
    電子機器。
23. 固体撮像素子内の画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路に対して、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給されることにより、１水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成すること、
    を含み、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、
    駆動方法。
24. 被写体からの光を受光し受光した光に応じた画素信号を出力する複数の画素が配列された画素アレイを有する固体撮像素子と、
    前記被写体からの光を筐体内の前記固体撮像素子まで導光する光学系と、
    複数の前記画素から出力された前記画素信号に基づいて、前記被写体の画像である撮像画像を生成する画像処理部と、
    を備え、
    前記固体撮像素子は、
    前記画素アレイの各画素行に設けられ、当該画素アレイ中の画素行を特定するためのＶアドレス信号に基づいて、当該Ｖアドレス信号に対応する画素行の画素に、当該画素から蓄積電荷を読み出す読み出し動作又は当該画素から蓄積電荷をリセットする電子シャッタ動作を行わせるための制御信号を生成するアドレスデコーダ回路、
    を有し、
    前記アドレスデコーダ回路には、少なくとも２つの互いに異なる系統の前記Ｖアドレス信号が供給され、
    １水平走査期間内に、少なくとも２つの互いに異なる前記アドレスデコーダ回路が、少なくとも２つの互いに異なる画素行に対して前記制御信号を生成し、
    前記アドレスデコーダ回路は、前記Ｖアドレス信号とメモリ入力信号との論理積に応答して前記Ｖアドレス信号を保持するメモリ回路を有し、
    前記アドレスデコーダ回路は、前記メモリ入力信号の入力を、前記メモリ入力信号の立ち上がり及び立ち下がりの少なくともいずれかで検出する、
    電子機器。

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