[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6149072B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6149072B2
JP6149072B2 JP2015136216A JP2015136216A JP6149072B2 JP 6149072 B2 JP6149072 B2 JP 6149072B2 JP 2015136216 A JP2015136216 A JP 2015136216A JP 2015136216 A JP2015136216 A JP 2015136216A JP 6149072 B2 JP6149072 B2 JP 6149072B2
Authority
JP
Japan
Prior art keywords
semiconductor device
terminal
grounding terminal
outer peripheral
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015136216A
Other languages
English (en)
Other versions
JP2017022167A (ja
Inventor
澤本　修一
修一 澤本
嵩司 岩部
嵩司 岩部
勝大 高尾
勝大 高尾
盟人 平井
盟人 平井
讓一 齊藤
讓一 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aoi Electronics Co Ltd
Original Assignee
Aoi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2015136216A priority Critical patent/JP6149072B2/ja
Application filed by Aoi Electronics Co Ltd filed Critical Aoi Electronics Co Ltd
Priority to CN201680039949.XA priority patent/CN107851619A/zh
Priority to PCT/JP2016/064925 priority patent/WO2017006633A1/ja
Priority to US15/742,071 priority patent/US10854557B2/en
Priority to GB1800780.7A priority patent/GB2556255B/en
Priority to TW105121226A priority patent/TWI692069B/zh
Publication of JP2017022167A publication Critical patent/JP2017022167A/ja
Application granted granted Critical
Publication of JP6149072B2 publication Critical patent/JP6149072B2/ja
Priority to US16/502,803 priority patent/US10854560B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
携帯電話、スマートフォン等のモバイル電子機器は、小型化、薄型化、高機能化に伴い、部品やデバイスの高密度実装が要求される。このため、デバイス相互の電磁ノイズの影響による誤動作が引き起こされている。電子機器にノイズシールド構造を採用すると、電子機器が高背化する。このため、部品レベル、換言すれば、半導体装置にシールド機能を持たせた製造方法が知られている。
そのような半導体装置の製造方法の一例を下記に示す。
リードフレームに、信号用端子、接地用端子および半導体チップが搭載されるマウント部を形成する。信号用端子と接地用端子とはマウント部の周囲を囲んで１つずつ交互に配置されている。信号用端子は接地用端子より薄く形成される。マウント部に半導体チップを搭載し、半導体チップの電極と信号用端子とをボンディングワイヤにより接続し、封止樹脂により封止する。ダイシングにより封止樹脂の信号用端子および接地用端子に対応する部分を除去する。ダイシングは、接地端子上の封止樹脂はすべて除去され、信号用端子上には封止樹脂が残留するように行う。そして、封止樹脂の全面に導電ペーストを形成する。
導電ペーストは、接地用端子とは電気的に接続される。しかし、信号用端子は接地用端子より薄く形成されているため、導電ペーストと信号端子とは絶縁される。この後、リードフレームの信号用端子および接地用端子を、導電ペーストの外面で切断する（例えば、特許文献１参照）。
特開２０１４−１８３１４２号公報
特許文献１の半導体装置では、信号端子の外周側の端面は、導電ペーストの外部に露出されている。このため、信号端子を介してノイズ干渉が生じる可能性がある。
本発明の半導体装置は、単層もしくは複数の異なる金属のめっき層により形成されたアイランドと、前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された複数の信号端子と、前記信号端子の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された接地用端子と、前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、前記封止樹脂の下面は、前記めっき層により形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている。
本発明の半導体装置の製造方法は、ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子をめっきにより形成し、前記アイランドの上面に半導体チップを搭載し、前記半導体チップの電極と前記信号端子とを導電性接続部材により電気的に接続して電子部品構成体を形成し、前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止し、前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離して、前記封止樹脂の下面と共に前記ベース部材の上面に前記めっきにより形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出する。
本発明によれば、信号端子の周囲がシールド金属膜により覆われるので、信号端子の端面にノイズ干渉が生じるのを抑制することができる。
本発明の半導体装置の第１の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＩｂ−Ｉｂ線断面図である。 図１に図示された半導体装置の製造方法を説明するための図であり、最初の工程を示す断面図である。 図２に続く工程を説明するための断面図である。 図３に続く工程を説明するための断面図である。 本発明の半導体装置の他の製造方法を説明するための図であり、最初の工程を示す断面図である。 図５に続く工程を説明するための断面図である。 図６に続く工程を説明するための断面図である。 図７に続く工程を説明するための断面図である。 本発明の半導体装置の第２の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＩＸｂ−ＩＸｂ線断面図である。 本発明の半導体装置の第３の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＸｂ−Ｘｂ線断面図である。 本発明の半導体装置の第４の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＸＩｂ−ＸＩｂ線断面図である。 本発明の半導体装置の第５の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＸＩＩｂ−ＸＩＩｂ線断面図である。 本発明の半導体装置の第６の実施形態を示し、（ａ）は、半導体装置を下面から観た平面図であり、（ｂ）は、（ａ）のＸＩＩＩｂ−ＶＸＩＩＩｂ線断面図である。
−第１の実施形態−
［半導体装置］
図１を参照して、本発明の半導体装置１の第１の実施形態を説明する。
図１（ａ）は、半導体装置１を下面から観た平面図であり、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線断面図である。
図１に示された半導体装置１は、ＱＦＮ(Quad Flat-pack No-Leaded)といわれる半導体装置に本発明を適用したものである。
半導体装置１は、アイランド１１と、複数の信号端子１２と、接地用端子２０と、半導体チップ３１と、ボンディングワイヤ３２と、封止樹脂４１と、シールド金属膜５１とを備えている。
アイランド１１、信号端子１２および接地用端子２０とは、金属箔、ペーストもしくはめっきにより形成された金属膜である。金属としては、金、銀、パラジウム、ニッケル、銅、コバルト等の金属を用いることができる。信号端子１２と接地用端子２０とは、異なる金属を積層して形成してもよい。つまり、アイランド１１、信号端子１２および接地用端子２０は、単層もしくは複数の異なる金属層からなる金属膜により形成されている。金属膜を複数の異なる金属層で形成する構造の場合、最下層を金とすると、半導体装置１を回路基板にリフロー等により半田付けする際、接合性を良好にすることができる。
半導体チップ３１は、矩形形状を有しており、上面３１ａには、四つの側辺に沿って、それぞれ、複数の電極が配列されている。半導体チップ３１は、該半導体チップ３１より少し大きい矩形形状のアイランド１１の上面にダイボンドされる。信号端子１２は、半導体チップ３１の四つの側辺の外周に沿って配列されている。半導体チップ３１の各電極は、信号端子１２に、導電性接続部材であるボンディングワイヤ３２により電気的に接続されている。なお、信号端子１２は、矩形形状として例示しているが、円形または他の形状であってもよい。
接地用端子２０は、信号端子１２の外周側に、すべての信号端子１２を囲む環状に形成されている。接地用端子２０は、肉厚の内周部２１と、内周部２１より厚さが薄い外周部２２とを有し、段状に形成されている。すなわち、内周部２１と外周部２２との境界には、段部２３が形成されている。内周部２１の厚さは、信号端子１２の厚さと、ほぼ同一である。外周部２２は、連続する環状形状とはされていない。外周部２２は、図１（ａ）に図示されるように、内周部２１の外周に沿って、所定の間隔をあけて設けられている。つまり、外周部では、離間部２４が形成されるように配列されている。
半導体チップ３１、ボンディングワイヤ３２、アイランド１１、信号端子１２および接地用端子２０の内周部２１は、封止樹脂４１により封止されている。但し、アイランド１１、信号端子１２および接地用端子２０の各下面は、外部に露出している。封止樹脂４１としては、例えば、熱硬化型のエポキシ系樹脂を用いることができる。
アイランド１１、信号端子１２および接地用端子２０の各下面は、封止樹脂４１の下面と、ほぼ同一面となっている。封止樹脂４１の外周側面４１ａは、接地用端子２０の段部２３、すなわち内周部２１における外周部２２との境界側の側面と面一になっている。また、封止樹脂４１は、下部側において、外周部２２の離間部２４内に充填されている。外周部２２の離間部２４内に充填された封止樹脂４１の厚さは、外周部２２の厚さと同一である。
封止樹脂４１の外周側面４１ａおよび上面４１ｂには、シールド金属膜５１が膜付けされている。シールド金属膜５１は、蒸着やスパッタおよび無電解めっきにより形成される。一例として、蒸着やスパッタにより薄い金属膜を形成した後、電解または無電解めっきにより厚い金属膜を積層する。蒸着やスパッタによる金属層をシードとすることにより、無電解めっき処理を効率よく行うことができる。
シールド金属膜５１は、接地用端子２０の段部２３、すなわち内周部２１における外周部２２との境界側の側面にも形成される。このため、シールド金属膜５１と接地用端子２０との接合強度を大きくし、電気的接続の信頼性を高めることができる。
［半導体装置の製造方法１］
図２〜図４を参照して、図１に図示された第１の半導体装置の製造方法の一例を説明する。
図２に図示されるように、薄板状のベース部材７１上に、複数の電子部品構成体１０を隣接して形成する。
ベース部材７１は、例えば、ステンレス板等用いることができる。電子部品構成体１０は、図１に図示された半導体装置１におけるシールド金属膜５１を有していない。電子部品構成体１０は、アイランド１１と、複数の信号端子１２と、接地用端子２０ａと、半導体チップ３１と、ボンディングワイヤ３２と、封止樹脂４１とを備えている。接地用端子２０ａは、隣接する電子部品構成体１０の接地用端子２０と一体化された幅広に形成されている。また、接地用端子２０ａは、全体が図１に図示された内周部２１と同一の厚さに形成されている。なお、ベース部材７１には、多数の電子部品構成体１０を隣接して形成するが、以下では、理解を簡潔にするために、２つの電子部品構成体１０を形成することとして説明する。
電子部品構成体１０の形成方法は、以下の通りである。
なお、接地用端子２０ａは、全体が同じ厚さを有するが、外周側には、図１に示す離間部２４を有する形状に形成する。
次に、アイランド１１上に半導体チップ３１をダイボンドする。そして、半導体チップ３１の上面３１ａに形成された電極（図示せず）と各信号端子１２とをボンディングワイヤ３２により電気的に接続する。
この後、モールド成型により、封止樹脂４１を形成する。封止樹脂４１は、半導体チップ３１、ボンディングワイヤ３２、アイランド１１、信号端子１２および接地用端子２０ａを封止する。封止樹脂４１は、隣接する２つの電子部品構成体１０に対して連続されるように、つまり一体化されるように形成する。換言すれば、封止樹脂４１は、電子部品構成体１０間の接地用端子２０ａ上を跨いで、２つの電子部品構成体１０に連続して形成する。
ベース部材７１上に、封止樹脂４１が一体的に連続して形成された複数の電子部品構成体１０を形成した後、図２に示されるように、ダイシングブレード７２を用いて、接地用端子２０ａ上の封止樹脂４１を切断する。これにより、封止樹脂４１は、電子部品構成体１０毎に分離される。また、ダイシングブレード７２をさらに下方に移動して、接地用端子２０ａをハーフカットする。つまり、接地用端子２０ａの幅方向における中央部の上部側を除去する。なお、図２では、中央部の接地用端子２０ａをハーフカットする状態を示しているが、左右両端側の接地用端子２０ａもハーフカットする。つまり、ダイシングブレード７２を、前後方向および左右方向に移動して、矩形枠状に形成された接地用端子２０ａの幅方向の中央部をハーフカットする。接地用端子２０ａをハーフカットすることにより、内周部２１と、内周部２１よりも厚さが薄い外周部２２とが形成される。また、内周部２１における外周部２２との境界部には、段部２３が形成される。
接地用端子２０ａをハーフカットして外周部２２を形成する際、外周部２２の離間部２４（図１参照）に充填された封止樹脂４１は、外周部２２と同じ厚さとなる。
次に、図３に示すように、各電子部品構成体１０の封止樹脂４１の外周側面４１ａおよび上面４１ｂにシールド金属膜５１を膜付けする。シールド金属膜５１は、蒸着またはスパッタにより薄膜を形成した後、無電解めっきによる厚膜を形成する方法を用いることができる。シールド金属膜５１は、封止樹脂４１の外周側面４１ａおよび上面４１ｂに直接めっきを施して形成するようにしてもよい。蒸着やスパッタによる薄膜の厚さは、例えば、０．１〜５．０μｍ程度とする。無電解めっきによる厚膜の厚さは、０．１〜２０μｍ程度とする。
シールド金属膜５１は、接地用端子２０ａの段部２３、すなわち内周部２１における外周部２２との境界側の側面にも形成される。また、シールド金属膜５１は、接地用端子２０ａの外周部２２の上面にも形成される。このため、シールド金属膜５１の接地用端子２０ａとの接合強度を大きくすることができる。
そして、図４に示すように、ベース部材７１を剥離する。この後、ダイシングブレード７３により、接地用端子２０ａを外周部２２の中央部で切断する。この接地用端子２０ａの切断も、矩形枠状に形成された接地用端子２０ａの４つの側辺において行う。接地用端子２０ａの全周を切断することにより各電子部品構成体１０が分離され、図１に図示された半導体装置１が複数個、得られる。
上記第１の実施形態１の半導体装置１によれば、下記の効果を奏する。
（１）半導体チップ３１の電極に接続される複数の信号端子１２の外周側に接地用端子２０を配置した。信号端子１２および接地用端子２０を、その下面を除いて封止樹脂４１により封止した。そして、封止樹脂４１の外周側面４１ａおよび上面４１ｂにシールド金属膜５１を形成した。この構造では、信号端子１２の外周側の端面は、シールド金属膜５１により覆われる。このため、信号端子１２にノイズ干渉が生じるのを抑制することができる。
（２）アイランド１１、信号端子１２および接地用端子２０を電鋳により形成した。このため、各端子の厚さが薄くなり、半導体装置１の低背化を図ることができる。
（３）シールド金属膜５１を、封止樹脂４１に、蒸着、スパッタ、無電解めっき等による膜付けにより形成した。このため、シールド金属膜５１の厚さが薄くなり、半導体装置１の低背化を図ることができる。
（４）接地用端子２０は、内周部２１と、この内周部２１よりも厚さが薄い外周部２２とを有し、内周部２１と外周部２２との境界に段部２３が形成された構造とした。このため、シールド金属膜５１を、接地用端子２０の段部２３にも膜付けすることができ、シールド金属膜５１と接地用端子２０との接合強度を大きくし、電気的接続の信頼性を高めることができる。
（５）接地用端子２０の外周部２２を、連続する環状形状とせず、離間部２４が形成されるように所定の間隔を存して配列された構造とした。このため、図２に示されるように、接地用端子２０ａをハーフカットして厚さが薄い外周部２２を形成する際、接地用端子２０ａに懸かる負荷を低減することができる。これにより、外周部２２を形成する際、接地用端子２０ａの劣化や破損を抑制することができる。
（６）半導体装置１の製造方法において、半導体チップ３１等を封止樹脂４１により封止した後、封止樹脂４１を切断して、接地用端子２０ａをハーフカットするようにした。つまり、接地用端子２０ａの外周部２２の厚さを薄くするための工程を、封止樹脂４１を電子部品構成体１０毎に分離する工程と同時に行うことができる。このため、接地用端子２０ａの厚さを薄くして外周部２２を形成した後、封止樹脂４１で封止する方法に比し、作業の効率を向上することができる。
［半導体装置の製造方法２］
なお、半導体装置１の製造方法として他の製造方法を用いることができる。図５〜図８を参照して、第２の半導体装置の製造方法の一例を説明する。以下に説明する方法は、接地用端子２０に厚さが薄い外周部２２を形成しない構造の場合に、好適な製造方法である。
第１の製造方法の場合と同様に、ステンレス板等のベース部材７１上に、複数の電子部品構成体１０を作製し、モールド成型により、すべての電子部品構成体１０を封止樹脂４１で封止する。この状態を図５に示す。
図５の状態で、封止樹脂４１により封止された電子部品構成体１０を、ベース部材７１から剥離する。そして、封止樹脂４１により封止された電子部品構成体１０を、第２のベース部材であるダイシングテープ８１上に固着する。ダイシングテープ８１は、標準ＵＶ照射タイプまたはめっき対応タイプである。この状態で、ダイシングブレード７２を用いて、接地用端子２０ａ上の封止樹脂４１を切断する。これにより、封止樹脂４１は、電子部品構成体１０毎に分離される。封止樹脂４１と共に電子部品構成体１０毎に分離するこの工程は、第１の製造方法の場合と異なり、ダイシングテープ７２の上面側をダイシングブレード７２により除去するように行う。これにより、ダイシングテープ７２の上面側にはダイシングブレード７２により除去されて溝部８２が形成される。従って、接地用端子２０ａは、外周部２２が切除され、内周部２１のみの接地用端子２０となる。この状態を図６に示す。
次に、図７に示すように、第１の製造方法の場合と同様に、各電子部品構成体１０の封止樹脂４１の外周側面４１ａおよび上面４１ｂにシールド金属膜５１を膜付けする。
そして、図８に図示されるように、封止樹脂４１にシールド金属膜５１が形成された電子部品構成体１０を、ダイシングブレード７２からピックアップする。この状態を図８に示す。
半導体装置の第２の製造方法は、第１の製造方法に比し、封止樹脂４１により封止された電子部品構成体１０を、ステンレス板等のベース部材７１から、第２のベース部材であるダイシングテープ７２上に移す工程が余計となる。しかし、ダイシングブレード７２を用いて、接地用端子２０ａ上の封止樹脂４１を切断する工程では、ダイシングテープ７２の上面側をダイシングブレード７２により切除するだけでよい。このため、ダイシングブレード７２の高さ位置の調整に精度が必要でなく、大変、能率的に行うことが可能となる。
−第２の実施形態−
図９は、本発明の半導体装置の第２の実施形態を示し、図９（ａ）は、半導体装置を下面から観た平面図であり、図９（ｂ）は、図９（ａ）のＩＸｂ−ＩＸｂ線断面図である。
図９に図示された半導体装置１では、接地用端子２０の外周部２２は、連続する環状形状を有している。換言すれば、第２の実施形態の半導体装置１では、接地用端子２０の外周部２２は、連続する環状に形成され、図１に図示された第１の実施形態１における離間部２４を有していない。
接地用端子２０をハーフカットして厚さが薄い外周部２２を形成する際、接地用端子２０の劣化や破損が生じないようであれば、第２の実施形態の構造としても差し支えない。
第２の実施形態における他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。第２の実施形態の半導体装置１も、第１の実施形態と同様に作製することができる。
従って、第２の実施形態においても、第１の実施形態の効果（１）〜（４）、（６）を奏することができる。また、第２の実施形態によれば、信号端子１２におけるノイズ干渉の抑制効果を一層高めることができる。
−第３の実施形態−
図１０は、本発明の半導体装置の第３の実施形態を示し、図１０（ａ）は、半導体装置を下面から観た平面図であり、図１０（ｂ）は、図１０（ａ）のＸｂ−Ｘｂ線断面図である。
図１０に図示された半導体装置１では、接地用端子２０は、環状形状を有していない。接地用端子２０は、信号端子１２の外周側に複数個、離間して配置されている。
図１０に図示された例では、接地用端子２０は、信号端子１２の左右一対の側辺側に、２つずつ配置され、前後一対の側辺側に１つずつ配置されている。
第３の実施形態における他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。また、第３の実施形態の半導体装置１も、第１の実施形態と同様に作製することができる。
第３の実施形態においても、各接地用端子２０は、封止樹脂４１の外周側面４１ａおよび上面４１ｂに膜付けされたシールド金属膜５１に接合される。これにより、信号端子１２の外周側の端面は、シールド金属膜５１により覆われている。従って、第３の実施形態においても、第１の実施形態の効果（１）〜（４）、（６）を奏することができる。
−第４の実施形態−
図１１は、本発明の半導体装置の第４の実施形態を示し、図１１（ａ）は、半導体装置を下面から観た平面図であり、図１１（ｂ）は、図１１（ａ）のＸＩｂ−ＸＩｂ線断面図である。
第４の実施形態は、第３の実施形態よりも、さらに、接地用端子２０の数を低減した例を示す。
第４の実施形態の半導体装置１では、接地用端子２０は、１つの対角線上に一対として配置された２つだけ形成されている。図１０では、各接地用端子２０の外周側の端面は、左右の側面に面して配置されている。しかし、各接地用端子２０の外周側の端面は、前後の側面に面して配置するようにしてもよい。
第４の実施形態における他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。第４の実施形態の半導体装置１も、第１の実施形態と同様に作製することができる。
第４の実施形態においても、第１の実施形態の効果（１）〜（４）、（６）を奏することができる。
−第５の実施形態−
図１２は、本発明の半導体装置の第５の実施形態を示し、図１２（ａ）は、半導体装置を下面から観た平面図であり、図１２（ｂ）は、図１２（ａ）のＸＩＩｂ−ＸＩＩｂ線断面図である。
第５の実施形態の半導体装置１は、信号端子１２が、半導体チップ３１の外周に、二重の環状に配置されている構成を有する点で第４の実施形態と相違する。つまり、信号端子１２は、内周側と外周側との２つの環状に形成されている外周側の信号端子１２のいくつか（この実施形態では６つ）が、接地用端子２０としての機能を有している。この構造では、外周側の信号端子１２のうち余分となる、換言すれば、信号端子１２として使用する必要が無いものを接地用端子２０としての機能をもたせることができる。
第５の実施形態における他の構成は、第４の実施形態と同様であり、対応する部材に同一の符号を付して、説明を省略する。第５の実施形態の半導体装置１も、第１の実施形態と同様に作製することができる。
第５の実施形態においても、第４の実施形態の効果と同様な効果を奏することができる。
なお、図１２では、信号端子１２が、半導体チップ３１の外周に二重の環状に配置されている構成として例示した。しかし、信号端子１２は、半導体チップ３１の外周に、三重以上の環状に配置されている構成とすることもできる。
−第６の実施形態−
図１３は、本発明の半導体装置の第５の実施形態を示し、図１３（ａ）は、半導体装置を下面から観た平面図であり、図１３（ｂ）は、図１３（ａ）のＸＩＩＩｂ−ＸＩＩＩｂ線断面図である。
図１３に図示された半導体装置１Ａは、ＤＦＮ(Dual Flat-pack No-Leaded)といわれる半導体装置に本発明を適用したものである。
半導体装置１Ａは、アイランド１５と、複数の信号端子１２と、接地用端子２０と、半導体チップ３５と、ボンディングワイヤ３２と、封止樹脂４１と、シールド金属膜５１とを備えている。アイランド１５は、円形形状を有している。半導体装置１Ａは、ＤＦＰ(Dual Flat Package)であり、電極（図示せず）は長辺側の一対の側辺のみに沿って、二列配列されている。半導体装置１Ａは、円形のアイランド１５にダイボンドされている。なお、半導体チップ３５は、図１３（ａ）において、二点鎖線で図示されている。
信号端子１２は、半導体チップ３５の長辺、すなわち、電極の配列方向に沿って、対向する側辺に二列、配列されている。信号端子１２の列の一方の端部に接地用端子２０が設けられている。
第６の実施形態の半導体装置１Ａの他の構成は、第１〜第５の実施形態の半導体装置１と同様である。すなわち、接地用端子２０は、内周部２１、外周部２２および段部２３を有する。接地用端子２０の段部２３は、封止樹脂４１の外周側面４１ａおよび上面４１ｂに膜付けされたシールド金属膜５１に接合されている。これにより、信号端子１２の外周側の端面は、シールド金属膜５１により覆われている。従って、第６の実施形態においても、第１の実施形態の効果（１）〜（４）、（６）を奏することができる。
なお、第１〜第５の実施形態の半導体装置１においても、ＱＦＮの半導体チップ３１に替えてＤＦＮの半導体チップ３５を適用することができる。その場合、信号端子１２は、半導体チップ３５の電極の配列に沿って、二列に配列すればよい。
また、第１〜第６の実施形態を選択的に組み合わせることもできる。
上記各実施形態では、接地用端子２０の段部２３を、封止樹脂４１の外周側面４１ａと面一にする構造として例示した。しかし、接地用端子２０の段部２３は、必ずしも封止樹脂４１の外周側面４１ａと面一にする必要は無く、接地用端子２０の段部２３は、封止樹脂４１の外周側面４１ａと段差が形成される位置に形成してもよい。但し、接地用端子２０の段部２３と封止樹脂４１の外周側面４１ａとの間に段差を設ける構造とする場合、接地用端子２０の段部２３が封止樹脂４１の外周側面４１ａよりも外周側になるようにすることが好ましい。このようにすれば、接地用端子２０の段部２３と封止樹脂４１の外周側面４１ａとの段差部へのシールド金属膜５１の膜付けが容易となるからである。
上記実施形態２〜６では、接地用端子２０に段部２３を設けた構造として例示した。しかし、実施形態２〜６においても、接地用端子２０は、実施形態１の第２の製造方法において説明したように、段部２３を有していない構造、すなわち、内周部２１のみを有し、外周部２２を有していない構造とすることができる。
上記半導体装置の製造方法では、ベース部材７１上に、接地用端子２０ａおよび封止樹脂４１が一体化された複数の電子部品構成体１０を形成し、シールド金属膜５１を形成後、接地用端子２０ａおよび封止樹脂４１を切断して、個々の半導体装置１を得る方法として例示した。しかし、ベース部材７１上に、接地用端子２０ａおよび封止樹脂４１が相互に分離して形成された複数の電子部品構成体１０を形成して、各電子部品構成体１０にシールド金属膜５１を形成するようにしてもよい。
第３〜第６の実施形態（図１０〜図１３）において、接地用端子２０は、矩形形状として図示している。しかし、接地用端子２０は、円形、楕円形、矩形以外の多角形状あるいは、これらの形状の組み合わせ等、他の形状とすることができる。
上記では、種々の実施の形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
１、１Ａ 半導体装置
１０ 電子部品構成体
１１、１５ アイランド
１２ 信号端子
２０、２０ａ 接地用端子
２１ 内周部
２２ 外周部
２３ 段部
２４ 離間部
３１、３５ 半導体チップ
３２ ボンディングワイヤ（導電性接続部材）
４１ 封止樹脂
４１ａ 外周側面
４１ｂ 上面
５１ シールド金属膜
７１ ベース部材

Claims (12)

  1. 単層もしくは複数の異なる金属のめっき層により形成されたアイランドと、
    前記アイランドの上面に設けられ、相対向する一対の側部を有する半導体チップと、
    少なくとも前記半導体チップの一対の前記側部の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された複数の信号端子と、
    前記信号端子の外周側に配置された、単層もしくは複数の異なる金属のめっき層により形成された接地用端子と、
    前記半導体チップの電極と前記各信号端子とを電気的に接続する導電性接続部材と、
    前記アイランド、前記半導体チップ、前記導電性接続部材、前記信号端子、前記接地用端子を、前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出して封止する封止樹脂と、
    前記封止樹脂の外周側面および上面、および前記接地用端子の一部に膜付けされたシールド金属膜とを備え、
    前記封止樹脂の下面は、前記めっき層により形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面とほぼ同一面とされ、外部に露出されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記シールド金属膜は、蒸着、スパッタまたはめっきにより形成された少なくとも１層を有する、半導体装置。
  3. 請求項２に記載の半導体装置において、前記シールド金属膜は、０．１〜２０μｍの厚さを有する、半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記半導体チップは矩形形状を有し、前記信号端子は、前記半導体チップの四辺に沿って配置され、前記接地用端子は、前記信号端子の前記外周側に前記信号端子を囲む連続する環状に形成されている、半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記接地用端子は、内周部と、前記内周部よりも薄い外周部とを有する段状に形成され、
    前記シールド金属膜は、前記内周部における前記外周部との境界の段部の外周側面に接合されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記封止樹脂の前記外周側面は、前記接地用端子の前記段部の前記外周側面と面一である、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記接地用端子の前記外周部は、前記内周部に沿って離間して配列されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記接地用端子の前記外周部の離間した部分に、前記封止樹脂が記外周部と同じ厚さに充填されている、半導体装置。
  9. ベース部材の上面に、アイランド、信号端子および前記信号端子の外周側に配置された接地用端子をめっきにより形成し、前記アイランドの上面に半導体チップを搭載し、前記半導体チップの電極と前記信号端子とを導電性接続部材により電気的に接続して電子部品構成体を形成し、
    前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止し、
    前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去すると共に、前記接地用端子の少なくとも一部を外部に露出し、
    前記封止樹脂の外周側面および前記接地用端子の前記一部にシールド金属膜を膜付けし、
    前記ベース部材を、前記アイランド、前記信号端子、前記接地用端子および前記封止樹脂から剥離して、前記封止樹脂の下面と共に前記ベース部材の上面に前記めっきにより形成された前記アイランドの下面、前記信号端子の下面および前記接地用端子の下面を外部に露出する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記接地用端子の少なくとも一部を外部に露出する工程は、前記接地用端子の上部側を除去して前記接地用端子に段部を形成する工程を含み、前記接地用端子の前記一部に前記シールド金属膜を膜付けする工程は、前記接地用端子の前記段部の少なくとも一部に前記シールド金属膜を膜付けする工程を含む、半導体装置の製造方法。
  11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記ベース部材上に前記電子部品構成体を形成する工程は、前記ベース部材上に、複数の前記電子部品構成体を隣接して、かつ、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とを一体化して形成する工程を含み、
    前記ベース部材を剥離した後、一体化された前記接地用端子を切断して、一方の前記電子部品構成体の前記接地用端子と他方の前記電子部品構成体の前記接地用端子とに分離する工程をさらに備える、半導体装置の製造方法。
  12. 請求項９に記載の半導体装置の製造方法において、
    前記電子部品構成体の前記アイランド、前記信号端子および前記接地用端子を、前記ベース部材の上面側から封止樹脂で封止した後、前記ベース部材を剥離して前記電子部品構成体をダイシングテープ上に搭載する工程をさらに備え、前記接地用端子の少なくとも一部に対応する部分の前記封止樹脂を除去および前記シールド金属膜の膜付けは、前記ダイシングテープを第２のベース部材として行う、半導体装置の製造方法。
JP2015136216A 2015-07-07 2015-07-07 半導体装置およびその製造方法 Active JP6149072B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2015136216A JP6149072B2 (ja) 2015-07-07 2015-07-07 半導体装置およびその製造方法
PCT/JP2016/064925 WO2017006633A1 (ja) 2015-07-07 2016-05-19 半導体装置および半導体装置の製造方法
US15/742,071 US10854557B2 (en) 2015-07-07 2016-05-19 Semiconductor device packaging with metallic shielding layer
GB1800780.7A GB2556255B (en) 2015-07-07 2016-05-19 Semiconductor device and semiconductor device manufacturing method
CN201680039949.XA CN107851619A (zh) 2015-07-07 2016-05-19 半导体装置和半导体装置的制造方法
TW105121226A TWI692069B (zh) 2015-07-07 2016-07-05 半導體裝置及半導體裝置之製造方法
US16/502,803 US10854560B2 (en) 2015-07-07 2019-07-03 Semiconductor device and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015136216A JP6149072B2 (ja) 2015-07-07 2015-07-07 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017039230A Division JP2017108172A (ja) 2017-03-02 2017-03-02 半導体装置

Publications (2)

Publication Number Publication Date
JP2017022167A JP2017022167A (ja) 2017-01-26
JP6149072B2 true JP6149072B2 (ja) 2017-06-14

Family

ID=57685410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015136216A Active JP6149072B2 (ja) 2015-07-07 2015-07-07 半導体装置およびその製造方法

Country Status (6)

Country Link
US (2) US10854557B2 (ja)
JP (1) JP6149072B2 (ja)
CN (1) CN107851619A (ja)
GB (1) GB2556255B (ja)
TW (1) TWI692069B (ja)
WO (1) WO2017006633A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018207583A1 (ja) * 2017-05-09 2018-11-15 三菱電機株式会社 半導体装置およびその製造方法
JP6835261B2 (ja) * 2018-01-15 2021-02-24 株式会社村田製作所 電子部品パッケージおよびその製造方法
KR102624200B1 (ko) * 2018-04-25 2024-01-15 에스케이하이닉스 주식회사 전자기 차폐층을 갖는 반도체 패키지
JP7063718B2 (ja) * 2018-05-17 2022-05-09 エイブリック株式会社 プリモールド基板とその製造方法および中空型半導体装置とその製造方法
CN112002677A (zh) * 2020-08-25 2020-11-27 济南南知信息科技有限公司 一种rf通信组件及其制造方法
WO2022065395A1 (ja) * 2020-09-25 2022-03-31 株式会社村田製作所 電子部品モジュール、および、電子部品モジュールの製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196603A (ja) 1992-12-23 1994-07-15 Shinko Electric Ind Co Ltd リードフレームの製造方法
JP3691993B2 (ja) 1999-10-01 2005-09-07 新光電気工業株式会社 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
US7042071B2 (en) 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
US7030469B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
WO2005059995A2 (en) * 2003-12-18 2005-06-30 Rf Module And Optical Design Limited Semiconductor package with integrated heatsink and electromagnetic shield
TW200531245A (en) 2004-03-09 2005-09-16 Optimum Care Int Tech Inc Fabrication method for precise unit structure of chip leadframe
JP2006206696A (ja) * 2005-01-26 2006-08-10 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び半導体装置
US8053872B1 (en) * 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
WO2009144960A1 (ja) 2008-05-30 2009-12-03 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
US7799602B2 (en) 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
JPWO2011049128A1 (ja) 2009-10-20 2013-03-14 ローム株式会社 半導体装置および半導体装置の製造方法
JP5375630B2 (ja) * 2010-01-25 2013-12-25 大日本印刷株式会社 樹脂付リードフレームおよびその製造方法、ならびにｌｅｄ素子パッケージおよびその製造方法
JP2011228322A (ja) * 2010-04-15 2011-11-10 Alps Electric Co Ltd 電子回路モジュールの製造方法及び電子回路モジュール
JP5699331B2 (ja) 2011-03-29 2015-04-08 大日本印刷株式会社 半導体装置および半導体装置の製造方法
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
JP5512566B2 (ja) * 2011-01-31 2014-06-04 株式会社東芝 半導体装置
US8969136B2 (en) 2011-03-25 2015-03-03 Stats Chippac Ltd. Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof
JP2013165157A (ja) * 2012-02-10 2013-08-22 Denso Corp 半導体装置の製造方法
JP2013197209A (ja) 2012-03-16 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
JP5919087B2 (ja) 2012-05-10 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5802695B2 (ja) * 2013-03-19 2015-10-28 株式会社東芝 半導体装置、半導体装置の製造方法
JP6239147B2 (ja) 2014-12-09 2017-11-29 三菱電機株式会社 半導体パッケージ

Also Published As

Publication number Publication date
TW201712823A (en) 2017-04-01
GB2556255A (en) 2018-05-23
US20180197822A1 (en) 2018-07-12
US10854557B2 (en) 2020-12-01
WO2017006633A1 (ja) 2017-01-12
TWI692069B (zh) 2020-04-21
US10854560B2 (en) 2020-12-01
GB2556255B (en) 2021-02-10
JP2017022167A (ja) 2017-01-26
US20190326227A1 (en) 2019-10-24
GB201800780D0 (en) 2018-03-07
CN107851619A (zh) 2018-03-27

Similar Documents

Publication Publication Date Title
JP6149072B2 (ja) 半導体装置およびその製造方法
KR100557028B1 (ko) 리드프레임 및 그것을 이용한 수지봉함형 반도체장치 및그들의 제조방법
US8115288B2 (en) Lead frame for semiconductor device
US8853841B2 (en) Lead frame which includes terminal portion having through groove covered by lid portion, semiconductor package, and manufacturing method of the same
US9330941B2 (en) Package carrier and manufacturing method thereof
KR101187903B1 (ko) 리드 프레임 및 이를 구비한 반도체 패키지
JP5861260B2 (ja) 半導体装置の製造方法及び半導体装置
KR20050016130A (ko) 반도체 장치 및 그 제조 방법
KR20150032493A (ko) 반도체 장치 및 그 제조 방법
JP2014183142A (ja) 半導体装置、半導体装置の製造方法
JP2009094118A (ja) リードフレーム、それを備える電子部品及びその製造方法
JP2013197209A (ja) 半導体装置及びその製造方法
KR20140102137A (ko) 수지 봉지형 반도체 장치의 제조 방법 및 리드 프레임
JP2006165411A (ja) 半導体装置およびその製造方法
WO2017203928A1 (ja) リードフレームの製造方法、電子装置の製造方法、および電子装置
JP2017108172A (ja) 半導体装置
KR101134706B1 (ko) 리드 프레임 및 이의 제조 방법
US11810840B2 (en) Semiconductor device
KR20140124251A (ko) 멀티 로우 ｑｆｎ 반도체 패키지의 제조 방법
KR20100104112A (ko) 반도체 패키지용 회로기판, 그의 제조 방법 및 이를 적용한반도체 패키지
JP4484444B2 (ja) 回路装置の製造方法
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6923299B2 (ja) 半導体装置及び半導体装置の製造方法
JP5119484B2 (ja) 実装基板およびそれを用いた半導体装置
JP2013045997A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161206

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20170417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170522

R150 Certificate of patent or registration of utility model

Ref document number: 6149072

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313114

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250