[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6083152B2 - 配線基板及び配線基板の製造方法 - Google Patents

配線基板及び配線基板の製造方法 Download PDF

Info

Publication number
JP6083152B2
JP6083152B2 JP2012185689A JP2012185689A JP6083152B2 JP 6083152 B2 JP6083152 B2 JP 6083152B2 JP 2012185689 A JP2012185689 A JP 2012185689A JP 2012185689 A JP2012185689 A JP 2012185689A JP 6083152 B2 JP6083152 B2 JP 6083152B2
Authority
JP
Japan
Prior art keywords
stiffener
wiring board
wiring
electronic component
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012185689A
Other languages
English (en)
Other versions
JP2014045026A (ja
Inventor
佐藤　潤一
潤一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2012185689A priority Critical patent/JP6083152B2/ja
Priority to US13/961,629 priority patent/US9565767B2/en
Priority to CN201310359720.2A priority patent/CN103632982A/zh
Publication of JP2014045026A publication Critical patent/JP2014045026A/ja
Application granted granted Critical
Publication of JP6083152B2 publication Critical patent/JP6083152B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/184—Components including terminals inserted in holes through the printed circuit board and connected to printed contacts on the walls of the holes or at the edges thereof or protruding over or into the holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09127—PCB or component having an integral separable or breakable part
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0228—Cutting, sawing, milling or shearing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本技術は配線基板及び配線基板の製造方法についての技術分野に関する。詳しくは、電子部品が配置される部品配置孔と回路基板との接続用のスルーホールとが形成されたスティフナー上に積層体を形成して小型化及び製造コストの低減を図る技術分野に関する。
コンピュータ−のマイクロプロセッサ等として使用される電子部品（ＩＣ（Integrated Circuit）チップ）は、近年、益々高速化及び高機能化されており、これに付随して端子数が増え、端子間のピッチも狭くなる傾向にある。通常、ＩＣチップの底面には多数の端子部がアレイ状に設けられている。
このようなＩＣチップの端子部はマザーボードと称される回路基板に形成される接続端子に対してピッチに大きな差があるため、ＩＣチップをマザーボードに実装することが困難である。
そこで、ＩＣチップをマザーボードに接続するために、半導体パッケージと称される配線基板を形成し、この配線基板にＩＣチップを実装（接続）し、配線基板をマザーボードに実装（接続）することにより、ＩＣチップを配線基板を介してマザーボードに接続することが行われている。
上記のような配線基板には、例えば、コア基板の両面にビルドアップ法によって複数の絶縁層と複数の配線層とを積層して形成した本体部と、電子部品を配置する部品配置孔を有する枠状の枠部とが半田によって接合された所謂キャビティ基板と称される配線基板がある（例えば、特許文献１及び特許文献２参照）。
このようなキャビティ基板にあっては、部品配置孔に電子部品を配置して本体部に実装することが可能になり、本体部の両面に電子部品を実装することにより積層方向に直交する方向における小型化を図ることができる。
特開２０１１−１７６０２０号公報 特開２０１１−１５１３４８号公報
ところが、上記した従来のキャビティ基板においては、本体部と枠部が半田によって接合され、半田が塗布される本体部のパッドの周囲にソルダーレジストが形成され、半田が塗布される枠部のパッドの周囲にもソルダーレジストが形成される。
従って、本体部と枠部にそれぞれソルダーレジストを形成することにより、その分、厚みが厚くなり、配線基板の小型化が阻害される。
また、本体部と枠部にそれぞれソルダーレジストを形成する工程が必要となる他、本体部と枠部を半田により接合する工程も必要であり、その分、製造コストが高くなってしまうと言う問題がある。
そこで、本技術配線基板及び配線基板の製造方法は、上記した問題点を克服し、小型化及び製造コストの低減を図ることを課題とする。
第１に、配線基板は、上記した課題を解決するために、回路基板に接合されるスティフナーと、前記スティフナーの前記回路基板に接合される面と反対の面上に、導電材料が充填されたビアホールを有する複数の絶縁層と前記導電材料により接続された複数の配線層とが積層されて形成された積層体とを備え、前記積層体の積層方向における両面に前記配線層に前記導電材料により接続され電子部品の端子部が接続される端子接続部がそれぞれ形成され、前記スティフナーに、その一部が切断されて形成されると共に前記積層体の一方の面に形成された前記端子接続部が位置され前記電子部品が配置される部品配置孔と、前記回路基板との接続用のスルーホールとが形成されたものである。
従って、配線基板にあっては、部品配置孔とスルーホールを有するスティフナー上に絶縁層と配線層が積層された積層体が形成される。
第２に、上記した配線基板においては、前記スティフナーが枠状に形成されることが望ましい。
スティフナーが枠状に形成されることにより、部品配置孔に配置される電子部品がスティフナーによって外周側から保護される。
第１に、配線基板の製造方法は、上記した課題を解決するために、回路基板との接続用のスルーホールがそれぞれ形成された二つのスティフナーを接合材を挟んで接合するスティフナー接合工程と、前記各スティフナーの接合された面と反対側の面にそれぞれ導電材料が充填されたビアホールを有する複数の絶縁層と複数の配線層とを積層し積層方向における両面に前記配線層に接続され電子部品の端子部が接続される端子接続部をそれぞれ有する積層体を形成する積層体形成工程と、二つの前記スティフナーを分離し前記接合材を除去する分離工程と、前記スティフナーを切断して一部を積層体から剥離し前記電子部品が配置される部品配置孔を形成する配置孔形成工程とを備えたものである。
従って、配線基板の製造方法にあっては、部品配置孔とスルーホールを有するスティフナー上に絶縁層と配線層が積層された積層体が形成される。
第２に、上記した配線基板の製造方法においては、前記スティフナーが枠状に形成されることが望ましい。
スティフナーが枠状に形成されることにより、部品配置孔に配置される電子部品がスティフナーによって外周側から保護される。
第３に、上記した配線基板の製造方法においては、前記スティフナーにおける前記部品配置孔の形成時に切断される切断箇所の一部に切り込みが形成されることが望ましい。
スティフナーにおける部品配置孔の形成時に切断される切断箇所の一部に切り込みが形成されることにより、切り込みがスティフナーの切断位置に繋がる位置に形成される。
本技術配線基板は、回路基板に接合されるスティフナーと、前記スティフナーの前記回路基板に接合される面と反対の面上に導電材料が充填されたビアホールを有する複数の絶縁層と前記導電材料により接続された複数の配線層とが積層されて形成された積層体とを備え、前記積層体の積層方向における両面に前記配線層に前記導電材料により接続され電子部品の端子部が接続される端子接続部がそれぞれ形成され、前記スティフナーに、その一部が切断されて形成されると共に前記積層体の一方の面に形成された前記端子接続部が位置され前記電子部品が配置される部品配置孔と、前記回路基板との接続用のスルーホールとが形成されている。

従って、積層体とスティフナーを各別に形成して両者を接合する必要がなく、その分、両者の間に半田やソルダーレジストが存在しないため、配線基板の小型化を図ることができる。
また、積層体とスティフナーの間にソルダーレジストを形成する工程が不要になり、積層体とスティフナーを半田により接合する工程も必要なく、その分、製造コストの低減を図ることができる。
請求項２に記載した技術にあっては、前記スティフナーが枠状に形成されている。
従って、部品配置孔に配置される電子部品がスティフナーによって外周側から保護され、配線基板の動作の信頼性の向上を図ることができる。
本技術配線基板の製造方法は、回路基板との接続用のスルーホールがそれぞれ形成された二つのスティフナーを接合材を挟んで接合するスティフナー接合工程と、前記各スティフナーの接合された面と反対側の面にそれぞれ導電材料が充填されたビアホールを有する複数の絶縁層と複数の配線層とを積層し積層方向における両面に前記配線層に接続され電子部品の端子部が接続される端子接続部をそれぞれ有する積層体を形成する積層体形成工程と、二つの前記スティフナーを分離し前記接合材を除去する分離工程と、前記スティフナーを切断して一部を積層体から剥離し前記電子部品が配置される部品配置孔を形成する配置孔形成工程とを備えている。
従って、積層体とスティフナーを各別に形成して両者を接合する必要がなく、その分、両者の間に半田やソルダーレジストが存在しないため、配線基板の小型化を図ることができる。
また、積層体とスティフナーの間にソルダーレジストを形成する工程が不要になり、積層体とスティフナーを半田により接合する工程も必要なく、その分、製造コストの低減を図ることができる。
請求項４に記載した技術にあっては、前記スティフナーが枠状に形成されている。
従って、部品配置孔に配置される電子部品がスティフナーによって外周側から保護され、配線基板の動作の信頼性の向上を図ることができる。
請求項５に記載した技術にあっては、前記スティフナーにおける前記部品配置孔の形成時に切断される切断箇所の一部に切り込みが形成されている。
従って、切り込みがスティフナーの切断位置に繋がる位置に形成され、スティフナーの切断を容易かつ確実に行うことができる。
以下に、本技術配線基板及び配線基板の製造方法を実施するための最良の形態を添付図面に従って説明する。
配線基板は積層された複数の層構造を有する所謂半導体パッケージと称される配線基板である。
以下の説明にあっては、配線基板における各部の積層方向を上下方向として前後上下左右の方向を示すものとする。
尚、以下に示す前後上下左右の方向は説明の便宜上のものであり、本技術の実施に関しては、これらの方向に限定されることはない。
［配線基板の構成］
以下に、配線基板１の構成について説明する（図１参照）。
配線基板１は積層体２と積層体２の下面が接合されたスティフナー３とを有している。
積層体２は、複数の絶縁層４、４、・・・と複数の配線層５、５、・・・とが積層されて形成されている。絶縁層４の材料としては、例えば、エポキシ樹脂が用いられ、配線層５の材料としては、例えば、銅が用いられている。配線層５、５、・・・は上層から下層まで所定の経路で接続されている。
最上層の絶縁層４の上面には第１の端子接続部（端子パッド）６、６、・・・が形成され、最下層の絶縁層４の下面には第２の端子接続部（端子パッド）７、７、・・・が形成されている。第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・はそれぞれ配線層５、５、・・・に接続され、それぞれ後述する電子部品の接続端子と接続される。第２の端子接続部７、７、・・・は最下層の絶縁層４の中央側の部分に形成されている。
絶縁層４にはビアホール４ａが形成され、ビアホール４ａに導電材料（銅）が充填されて配線層５、５等が接続されている。ビアホール４ａは、例えば、絶縁層４にＹＡＧ（Yttrium Aluminum Garnet）レーザーや炭酸ガスレーザー等が照射されることにより形成されている。
スティフナー３は最下層の絶縁層４の下面に接した状態とされ、例えば、銅等の剛性の高い金属材料によって形成され、絶縁層４より厚くされている。尚、スティフナー３の材料としては、例えば、セラミックス材料の他、ガラス繊維や炭素繊維等が含有された樹脂材料を用いることも可能である。
積層体２の上面には第１の端子接続部６、６、・・・の外周部を覆うようにソルダーレジスト８が形成されている。
スティフナー３は矩形の枠状に形成され、中央部に上下に貫通された部品配置孔３ａを有している。部品配置孔３ａには第２の端子接続部７、７、・・・が位置されている。
スティフナー３には回路基板（マザーボード）１００との接続用のスルーホール９、９、・・・が形成されている。スルーホール９には銅等により円筒状の導電部９ａが形成されている。導電部９ａ、９ａ、・・・は最下層の絶縁層４に形成された配線層５、５、・・・に接続されている。
スルーホール９には導電部９ａの内側に充填用樹脂１０が充填されている。
スティフナー３の下面には接続パッド１１、１１、・・・が形成されている。接続パッド１１、１１、・・・はそれぞれスルーホール９、９、・・・に形成された導電部９ａ、９ａ、・・・に導通されている。
スティフナー３の下面には接続パッド１１、１１、・・・の外周部を覆うようにソルダーレジスト１２が形成されている。
積層体２の上面には電子部品１３が実装される。電子部品１３としては、例えば、ＩＣチップ、ＤＤＲ（double data rate）モードを有するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、メモリー、コンデンサー等が用いられる。
電子部品１３は下面に設けられた端子部１３ａ、１３ａ、・・・が半田１４、１４、・・・によって第１の端子接続部６、６、・・・に接合され、フリップチップ接続により積層体２に接続される。
スティフナー３の部品配置孔３ａには電子部品１５が配置される。電子部品１５としては、例えば、ＩＣチップが用いられる。
電子部品１５は上面に設けられた端子部１５ａ、１５ａ、・・・が半田１６、１６、・・・によって第２の端子接続部７、７、・・・に接合され、フリップチップ接続により積層体２に接続される。
上記のように電子部品１３と電子部品１５が実装された配線基板１は、スティフナー３に形成された接続パッド１１、１１、・・・が回路基板１００の接続端子１００ａ、１００ａ、・・・に半田１７、１７、・・・によって接合される。
電子部品１３は第１の端子接続部６、６、・・・、配線層５、５、・・・、導電層９ａ、９ａ、・・・及び接続パッド１１、１１、・・・を介して回路基板１００に形成された所定の各回路に電気的に接続される。また、電子部品１５は第２の端子接続部７、７、・・・、配線層５、５、・・・、導電層９ａ、９ａ、・・・及び接続パッド１１、１１、・・・を介して回路基板１００に形成された所定の各回路に電気的に接続される。
尚、配線基板１においては、電子部品１３の下面と積層体２の上面との間及び電子部品１５の上面と積層体２の下面との間にそれぞれ第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・を覆う図示しないアンダーフィル材が充填されている。また、電子部品１３の上面には、例えば、ＴＩＭ（Thermal Interface Material）等の熱伝達物質層を介して図示しない放熱板が配置され、電子部品１３において発生する熱が放熱板から放出される。
［配線基板の製造方法］
次に、上記した配線基板１の製造方法について説明する（図２乃至図１１参照）。
尚、配線基板１、１、・・・は、図２に示すように、複数の製品部２０、２０、・・・からそれぞれルーティングによって切り離されて形成される。一つの製品部２０からは、例えば、４８個の配線基板１、１、・・・が形成され、複数の製品部２０、２０、・・・は成形体３０から切り出されて形成される。成形体３０は外周部と製品部２０、２０、・・・間の部分とが接着部３０ａ、３０ａ、・・・（図に梨子地で示す部分）として形成されている。
このように、大型のサイズの成形体３０を形成して配線基板１、１、・・・を形成することにより、接着部３０ａ、３０ａ、・・・の十分なスペースを確保することが可能になり、配線基板１、１、・・・の製造コストの低減を図ることができる。
上記のように配線基板１は、各部（各層）が積層されて形成された成形体３０から切り出された製品部２０から切り離されて形成されるが、以下には、成形体３０の全体の製造を省略し、配線基板１として形成される部分のみの製造について説明する。
先ず、スティフナー３、３が用意される（図３参照）。スティフナー３にはスルーホール９、９、・・・が形成され、スルーホール９、９、・・・にはそれぞれ導電部９ａ、９ａ、・・・が形成されている。また、スティフナー３の一方の面には、例えば、低融点半田１８に接合された第２の端子接続部７、７、・・・が形成されている。
スティフナー３には低融点半田１８の外周が位置する部分に切り込み３ｂが形成されている。
尚、スルーホール９、９、・・・は、例えば、ドリルによって掘削されてスティフナー３に形成される。
スティフナー３、３は第２の端子接続部７、７、・・・が形成された面と反対側の面が向き合うように配置される。
次に、熱可塑性のフィルム等の接合材１９を挟んでスティフナー３、３が接合される（スティフナー接合工程）（図４参照）。スティフナー３、３の接合材１９を挟んでの接合は、プレス成形（熱圧着）によって行われる。
接合材１９として熱可塑性のフィルムを用いることにより、スティフナー３、３の損傷や傷付きを防止した上で両者の良好な接合性を確保することができると共に加熱した状態におけるプレス成形によってスティフナー３、３を容易に接合することができる。
次いで、スティフナー３、３の接合された面と反対側の面にそれぞれビルドアップ法によって複数の絶縁層４、４、・・・と複数の配線層５、５、・・・とを順次積層して積層体２、２を形成する（積層体形成工程）（図５及び図６参照）。
このときスティフナー３、３と積層体２、２の線膨張差によって反りが発生する可能性があるが、上側の積層体２と下側の積層体２の反りの発生方向が反対方向であるため、全体として反りの発生が抑制される。
上記のように、積層体２、２の形成は接合されたスティフナー３、３上に各層が積層されて行われるため、スティフナー３、３を有する分、剛性が高く、常温時における初期の反りを抑制することができる。
次いで、スティフナー３、３を引き剥がして分離し接合材１９を除去する（分離工程）（図７参照）。
続いて、スティフナー３、３にソルダーレジスト８、８をそれぞれ第１の端子接続部６、６、・・・の外周部を覆うように形成すると共にスティフナー３、３にソルダーレジスト１２、１２をそれぞれ第２の端子接続部７、７、・・・の外周部を覆うように形成する（図８参照）。
次に、スティフナー３、３をそれぞれルーター２００、２００によって切断する（図９参照）。このとき、予めスティフナー３、３に形成された切り込み３ｂ、３ｂがルーター２００、２００によるスティフナー３、３の切断位置に繋がる位置に形成されているため、スティフナー３、３のルーター２００、２００による切断を容易かつ確実に行うことができる。
ルーター２００、２００によるスティフナー３、３の切断時には、高温にして低融点半田１８、１８を溶融しスティフナー３、３の一部を積層体２から剥離して部品配置孔３ａ、３ａを形成する（配置孔形成工程）（図１０参照）。部品配置孔３ａ、３ａが形成されることにより、端子接続部７、７、・・・が露出される。
このように低融点半田１８、１８を溶融しスティフナー３、３の一部を積層体２から剥離して部品配置孔３ａ、３ａを形成して端子接続部７、７、・・・が露出されることにより配線基板１、１が製造される。
尚、上記には、低融点半田１８を溶融してスティフナー３の一部を積層体２から剥離して部品配置孔３ａを形成する例を示したが、例えば、スティフナー３の表面にＳｎＢｉやＡｕＳｎ等の脆い合金層を形成し、ルーター２００によるスティフナー３の切断時にこの合金層を破壊することによりスティフナー３の一部を積層体２から剥離することも可能である。
また、スティフナー３の表面にフッ素やシリコン等の元素による部分的な処理面を形成し、ルーター２００によるスティフナー３の切断時にこの処理面においてスティフナー３の一部を積層体２から剥離することも可能である。
次に、スティフナー３の第１の端子接続部６、６、・・・に電子部品１３の端子部１３ａ、１３ａ、・・・を半田１４、１４、・・・によって接続し、スティフナー３の部品配置孔３ａに電子部品１５を配置し端子部１５ａ、１５ａ、・・・をそれぞれ半田１６、１６、・・・によって第２の端子接続部７、７、・・・に接続する（図１１参照）。
配線基板１、１はスティフナー３、３に形成された接続パッド１１、１１、・・・がそれぞれ回路基板１００の接続端子１００ａ、１００ａ、・・・に半田１７、１７、・・・によって接合される。
尚、配線基板１においては、電子部品１３の下面と積層体２の上面との間及び電子部品１５の上面と積層体２の下面との間にそれぞれ第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・を覆う図示しないアンダーフィル材が充填される。また、電子部品１３の上面には、例えば、ＴＩＭ等の熱伝達物質層を介して図示しない放熱板が配置され、電子部品１３において発生する熱が放熱板から放出される。
配線基板１は、上記したように、二つのスティフナー３、３が接合され接合されたスティフナー３、３上に積層体２、２が形成される方法によって製造される。従って、製造工程において反りの発生を抑制することができると共に一度の製造において複数の配線基板１、１、・・・を製造することが可能になり製造コストの低減を図ることができる。
［他の例］
上記には、電子部品１３、１５が積層体２の第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・に接続された例を示したが、配線基板１は、以下のような構成にされていてもよい。
例えば、積層体２の第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・にそれぞれ複数の電子部品１３、１３、・・・、１５、１５、・・・が接続されていてもよい（図１２参照）。また、電子部品１３、１３、・・・、１５、１５、・・・がケース等に収納されて一体化されたパッケージ部品５０が、第１の端子接続部６、６、・・・や第２の端子接続部７、７、・・・に接続されていてもよい。
また、例えば、積層体２の第１の端子接続部６、６、・・・と第２の端子接続部７、７、・・・にそれぞれ単一又は複数の電子部品１３、１３、・・・、１５、１５、・・・がワイヤーボンディングによって接続されていてもよい（図１３参照）。この場合に、電子部品１３、１３、・・・、１５、１５、・・・は複数がチップオンチップやＴＳＶ（シリコン貫通電極：Through Silicon Via）によって接続されていてもよい。さらに、これらの電子部品１３、１３、・・・、１５、１５、・・・が封止樹脂５１、５１によって封止されていてもよい。
［まとめ］
以上に記載した通り、配線基板１にあっては、スティフナー３上に複数の絶縁層４、４、・・・と複数の配線層５、５、・・・とが積層された積層体２が形成されている。
従って、積層体２とスティフナー３を各別に形成して両者を接合する必要がなく、その分、両者の間に半田やソルダーレジストが存在しないため、配線基板１の小型化（薄型化）を図ることができる。
また、積層体２とスティフナー３の間にソルダーレジストを形成する工程が不要になり、積層体２とスティフナー３を半田により接合する工程も必要なく、その分、製造コストの低減を図ることができる。
さらに、電子部品１３と電子部品１５がコアを有さないコアレスタイプの積層体２の上下両面に接続されているため、電子部品１３と電子部品１５の間の高速伝送化を図ることができる。
さらにまた、積層体２とスティフナー３において半田を介さず配線層５と導電層９ａが接続されているため、低抵抗化及び電圧損失の低減を図ることができる。
加えて、積層体２がスティフナー３上に積層されて形成され半田を介さずに結合されているため、強度の向上及び信頼性の向上を図ることができる。
また、スティフナー３が枠状に形成されているため、部品配置孔３ａに配置される電子部品１５がスティフナー３によって外周側から保護され、配線基板１の動作の信頼性の向上を図ることができる。
さらに、スティフナー３に回路基板１００との接続用のスルーホール９、９、・・・が形成されているため、積層体２と回路基板１００との接続を簡単かつ確実に行うことができる。
尚、回路基板１００の接続端子１００ａ、１００ａ、・・・は電子部品１３側の端子部（第１の端子接続部６）に比して数が少なく、スルーホール９、９、・・・の大きさも大きくすることが可能であり数も少なくて済むため、ドリルによるスルーホール９、９、・・・の形成を低コストで行うことができる。
また、スルーホール９、９、・・・の数が少なくて済むため、その分、配線基板１の小型化を図ることも可能である。
さらに、スルーホール９、９、・・・の大きさが大きいため、その分、導電部９ａ、９ａ、・・・の大きさも大きくすることが可能になり、電子部品１３、１５と回路基板１００の間の伝送速度の遅延を避けることが可能になり、電気的特性の低減を抑制することができる。
また、コアレス基板は剛性の高い支持体上に絶縁層と配線層が積層され製造後に支持体を廃棄する方法によって形成されるが、配線基板１においては、製品として製造された状態においても支持体として機能するスティフナー３を有しているため、廃棄による資源ロス及び工程ロスを削減することができる。
［本技術］
本技術は、以下のような構成にすることもできる。
（１）回路基板に接合されるスティフナーと、前記スティフナーの前記回路基板に接合される面と反対の面上に、導電材料が充填されたビアホールを有する複数の絶縁層と前記導電材料により接続された複数の配線層とが積層されて形成された積層体とを備え、前記積層体の積層方向における両面に前記配線層に前記導電材料により接続され電子部品の端子部が接続される端子接続部がそれぞれ形成され、前記スティフナーに、その一部が切断されて形成されると共に前記積層体の一方の面に形成された前記端子接続部が位置され前記電子部品が配置される部品配置孔と、前記回路基板との接続用のスルーホールとが形成された配線基板。
（２）前記スティフナーが枠状に形成された前記（１）に記載の配線基板。
（３）回路基板との接続用のスルーホールがそれぞれ形成された二つのスティフナーを接合材を挟んで接合するスティフナー接合工程と、前記各スティフナーの接合された面と反対側の面にそれぞれ導電材料が充填されたビアホールを有する複数の絶縁層と複数の配線層とを積層し積層方向における両面に前記配線層に接続され電子部品の端子部が接続される端子接続部をそれぞれ有する積層体を形成する積層体形成工程と、二つの前記スティフナーを分離し前記接合材を除去する分離工程と、前記スティフナーを切断して一部を積層体から剥離し前記電子部品が配置される部品配置孔を形成する配置孔形成工程とを備えた配線基板の製造方法。
（４）前記スティフナーが枠状に形成された前記（３）に記載の配線基板の製造方法。
（５）前記スティフナーにおける前記部品配置孔の形成時に切断される切断箇所の一部に切り込みが形成された前記（３）又は前記（４）に記載の配線基板の製造方法。
（６）前記接合材として熱可塑性のフィルムが用いられた前記（３）から前記（５）の何れかに記載の配線基板の製造方法。
上記した技術を実施するための最良の形態において示した各部の具体的な形状及び構造は、何れも本技術を実施する際の具体化のほんの一例を示したものにすぎず、これらによって本技術の技術的範囲が限定的に解釈されることがあってはならないものである。
図２乃至図１３と共に本技術配線基板及び配線基板の製造方法の最良の形態を示すものであり、本図は、マザーボードに接続された状態で示す配線基板の拡大断面図である。 図３乃至図１１と共に配線基板の製造方法を示すものであり、本図は、成形体を示す概念図である。 二つのスティフナーが用意された状態を示す拡大断面図である。 接合材を挟んでスティフナーが接合された状態を示す拡大断面図である。 各スティフナー上にそれぞれ積層体の一部が形成された状態を示す拡大断面図である。 各スティフナー上にそれぞれ積層体が形成された状態を示す拡大断面図である。 スティフナーを引き剥がして分離し接合材を除去した状態を示す拡大断面図である。 スティフナーにソルダーレジストが形成された状態を示す拡大断面図である。 スティフナーが切断されている状態を示す拡大断面図である。 スティフナーの一部が積層体から剥離され配置孔が形成されて配線基板が形成された状態を示す拡大断面図である。 電子部品が配線基板に実装された状態を示す拡大断面図である。 第１の端子接続部と第２の端子接続部にそれぞれ複数の電子部品が接続された例を示す拡大断面図である。 第１の端子接続部と第２の端子接続部にそれぞれワイヤーボンディングによって電子部品が接続された例を示す拡大断面図である。
１…配線基板、２…積層体、３…スティフナー、３ａ…部品配置孔、４…絶縁層、５…配線層、６…第１の端子接続部、７…第２の端子接続部、９…スルーホール、１１…接続パッド、１３…電子部品、１３ａ…端子部、１５…電子部品、１５ａ…端子部、３ｂ…切り込み、１９…接合材、１００…回路基板

Claims (5)

  1. 回路基板に接合されるスティフナーと、
    前記スティフナーの前記回路基板に接合される面と反対の面上に導電材料が充填されたビアホールを有する複数の絶縁層と前記導電材料により接続された複数の配線層とが積層されて形成された積層体とを備え、
    前記積層体の積層方向における両面に前記配線層に前記導電材料により接続され電子部品の端子部が接続される端子接続部がそれぞれ形成され、
    前記スティフナーに、その一部が切断されて形成されると共に前記積層体の一方の面に形成された前記端子接続部が位置され前記電子部品が配置される部品配置孔と、前記回路基板との接続用のスルーホールとが形成された
    配線基板。
  2. 前記スティフナーが枠状に形成された
    請求項１に記載の配線基板。
  3. 回路基板との接続用のスルーホールがそれぞれ形成された二つのスティフナーを接合材を挟んで接合するスティフナー接合工程と、
    前記各スティフナーの接合された面と反対側の面にそれぞれ導電材料が充填されたビアホールを有する複数の絶縁層と複数の配線層とを積層し積層方向における両面に前記配線層に接続され電子部品の端子部が接続される端子接続部をそれぞれ有する積層体を形成する積層体形成工程と、
    二つの前記スティフナーを分離し前記接合材を除去する分離工程と、
    前記スティフナーを切断して一部を積層体から剥離し前記電子部品が配置される部品配置孔を形成する配置孔形成工程とを備えた
    配線基板の製造方法。
  4. 前記スティフナーが枠状に形成された
    請求項３に記載の配線基板の製造方法。
  5. 前記スティフナーにおける前記部品配置孔の形成時に切断される切断箇所の一部に切り込みが形成された
    請求項３に記載の配線基板の製造方法。
JP2012185689A 2012-08-24 2012-08-24 配線基板及び配線基板の製造方法 Active JP6083152B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012185689A JP6083152B2 (ja) 2012-08-24 2012-08-24 配線基板及び配線基板の製造方法
US13/961,629 US9565767B2 (en) 2012-08-24 2013-08-07 Wiring board formed by a laminate on a stiffener
CN201310359720.2A CN103632982A (zh) 2012-08-24 2013-08-16 配线板及配线板的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012185689A JP6083152B2 (ja) 2012-08-24 2012-08-24 配線基板及び配線基板の製造方法

Publications (2)

Publication Number Publication Date
JP2014045026A JP2014045026A (ja) 2014-03-13
JP6083152B2 true JP6083152B2 (ja) 2017-02-22

Family

ID=50147011

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012185689A Active JP6083152B2 (ja) 2012-08-24 2012-08-24 配線基板及び配線基板の製造方法

Country Status (3)

Country Link
US (1) US9565767B2 (ja)
JP (1) JP6083152B2 (ja)
CN (1) CN103632982A (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027020A (ja) * 2012-07-24 2014-02-06 Toshiba Corp 回路基板、電子機器、および回路基板の製造方法
WO2014128795A1 (ja) * 2013-02-22 2014-08-28 パナソニック株式会社 電子部品パッケージ
KR101462770B1 (ko) * 2013-04-09 2014-11-20 삼성전기주식회사 인쇄회로기판과 그의 제조방법 및 그 인쇄회로기판을 포함하는 반도체 패키지
US9392695B2 (en) * 2014-01-03 2016-07-12 Samsung Electro-Mechanics Co., Ltd. Electric component module
JP2016066699A (ja) * 2014-09-25 2016-04-28 京セラサーキットソリューションズ株式会社 複合配線基板およびその実装構造体
JP2016082089A (ja) * 2014-10-17 2016-05-16 イビデン株式会社 プリント配線板
JP2016082143A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
JP2016201424A (ja) * 2015-04-08 2016-12-01 イビデン株式会社 プリント配線板およびその製造方法
WO2018004686A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
US10332843B2 (en) * 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
US11357111B2 (en) * 2018-08-27 2022-06-07 Tactotek Oy Method for manufacturing a multilayer structure with embedded functionalities and related multilayer structure
KR102412292B1 (ko) * 2019-03-07 2022-06-22 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
KR102653023B1 (ko) 2019-03-12 2024-03-28 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
WO2020185020A1 (ko) 2019-03-12 2020-09-17 에스케이씨 주식회사 유리를 포함하는 기판의 적재 카세트 및 이를 적용한 기판의 적재방법
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
WO2020204473A1 (ko) 2019-03-29 2020-10-08 에스케이씨 주식회사 반도체용 패키징 유리기판, 반도체용 패키징 기판 및 반도체 장치
EP3905323B1 (en) 2019-08-23 2024-08-14 Absolics Inc. Packaging substrate and semiconductor device comprising same
CN110636701B (zh) * 2019-10-29 2021-01-08 维沃移动通信有限公司 电路板装置及电子设备
CN113747685A (zh) * 2020-05-27 2021-12-03 宏启胜精密电子(秦皇岛)有限公司 电路板组件及其制作方法
KR102515303B1 (ko) * 2021-04-30 2023-03-29 앱솔릭스 인코포레이티드 패키징 기판 및 이를 포함하는 반도체 장치
CN113840478A (zh) * 2021-09-08 2021-12-24 景旺电子科技(珠海)有限公司 印刷线路板的制作方法及印刷线路板
KR102613002B1 (ko) * 2021-09-30 2023-12-13 한국전자기술연구원 반도체 패키지 및 그 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151847A (ja) * 2000-08-29 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2002290032A (ja) * 2001-03-24 2002-10-04 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2002319760A (ja) * 2001-04-20 2002-10-31 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2003229510A (ja) * 2001-11-30 2003-08-15 Ngk Spark Plug Co Ltd 配線基板
JP2004241583A (ja) * 2003-02-05 2004-08-26 Ngk Spark Plug Co Ltd 配線基板
JP2007080976A (ja) * 2005-09-12 2007-03-29 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法ならびに電子部品パッケージ
CN101541145B (zh) * 2009-03-17 2012-05-30 上海美维科技有限公司 印制电路板或集成电路封装基板制作中超薄芯板加工方法
JP5491991B2 (ja) 2009-07-06 2014-05-14 株式会社フジクラ 積層配線基板及びその製造方法
JP2011176020A (ja) 2010-02-23 2011-09-08 Kyocera Corp 多数個取り配線基板およびその製造方法
US8865525B2 (en) * 2010-11-22 2014-10-21 Bridge Semiconductor Corporation Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby

Also Published As

Publication number Publication date
US20140054080A1 (en) 2014-02-27
US9565767B2 (en) 2017-02-07
JP2014045026A (ja) 2014-03-13
CN103632982A (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
JP6083152B2 (ja) 配線基板及び配線基板の製造方法
JP6325605B2 (ja) 電子部品内蔵基板
JP5100081B2 (ja) 電子部品搭載多層配線基板及びその製造方法
JP5607086B2 (ja) 半導体パッケージの製造方法
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
JP2006019368A (ja) インターポーザ及びその製造方法並びに半導体装置
JP2006222164A (ja) 半導体装置及びその製造方法
JP2008218979A (ja) 電子パッケージ及びその製造方法
JP4982779B2 (ja) パッケージ用基板の製造方法
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
US8797755B2 (en) Wiring board and manufacturing method of wiring board
TWI506758B (zh) 層疊封裝結構及其製作方法
JP2017050310A (ja) 電子部品装置及びその製造方法
TWI585919B (zh) 晶片封裝基板、晶片封裝結構及二者之製作方法
KR101167429B1 (ko) 반도체 패키지의 제조방법
JP2001230515A (ja) 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。
JP6378616B2 (ja) 電子部品内蔵プリント配線板
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
US9485863B2 (en) Carrier and method for fabricating coreless packaging substrate
JP6587795B2 (ja) 回路モジュール
JP2005340355A (ja) 配線基板
KR101067063B1 (ko) 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
JP3834305B2 (ja) 多層配線基板の製造方法
JP2017011156A (ja) 半導体装置、プリント配線板およびプリント配線板の製造方法
KR101432488B1 (ko) 적층형 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151221

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170109

R151 Written notification of patent or utility model registration

Ref document number: 6083152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250