JP6063629B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 186
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000003892 spreading Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 350
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 174
- 229910010271 silicon carbide Inorganic materials 0.000 description 173
- 235000012431 wafers Nutrition 0.000 description 32
- 108091006146 Channels Proteins 0.000 description 25
- 230000002040 relaxant effect Effects 0.000 description 12
- 239000007789 gas Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000010248 power generation Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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Description
本発明は、SiCが用いられた半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device using SiC and a manufacturing method thereof.
従来、高耐圧半導体装置の電気特性を測定するときに、大気中で放電するという問題があった。
その対策として、たとえば、特許文献1は、半導体ウエハにベース領域およびエミッタ領域を形成し、ベース電極、エミッタ電極をパターニングした後、その表面にポリイミド膜を被着してパターニングし、ダイシング領域およびその他の電極ボンディング部を除く領域を被覆する工程を含む、半導体装置の製造方法を開示している。
Conventionally, when measuring the electrical characteristics of a high voltage semiconductor device, there has been a problem of discharge in the atmosphere.
As a countermeasure, for example, in
本発明の目的は、電気特性の測定時の放電開始電圧を向上させることができ、表面電極のパッドエリアを従来に比べて広くすることができる半導体装置およびその製造方法を提供することである。
また、本発明の他の目的は、電気特性の測定時の放電開始電圧を向上させることができ、1つのウエハから得られる半導体装置の数(チップ数)を従来に比べて増やすことができる半導体装置およびその製造方法を提供することである。
An object of the present invention is to provide a semiconductor device and a method for manufacturing the same capable of improving a discharge start voltage at the time of measuring electrical characteristics and making a pad area of a surface electrode wider than a conventional one.
Another object of the present invention is to improve the discharge start voltage at the time of measuring electrical characteristics, and to increase the number of semiconductor devices (number of chips) obtained from one wafer as compared with the prior art. An apparatus and a method for manufacturing the same are provided.
本発明の半導体装置は、表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第1導電型のSiC層と、前記SiC層の前記表面の端部に露出するように前記SiC層に形成された第2導電型の電圧緩和層と、前記電圧緩和層を覆うように前記SiC層の前記表面全面に形成された第1の絶縁層と、前記第1の絶縁層を通って前記SiC層の前記表面に接続された表面電極と、前記表面電極を覆うように前記第1の絶縁層上に形成され、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記第1の絶縁層における前記SiC層の前記表面の前記端部上の部分を露出させるように、前記SiC層の前記端面に対して前記SiC層の内側に後退した外周縁を有する第2の絶縁層とを含む。 The semiconductor device of the present invention has a front surface and a back surface, and an end surface surrounding the front surface and the back surface, and is exposed to a first conductivity type SiC layer on which a semiconductor element structure is formed, and an end of the surface of the SiC layer. A second conductivity type voltage relaxation layer formed on the SiC layer , a first insulating layer formed on the entire surface of the SiC layer so as to cover the voltage relaxation layer, and the first A surface electrode connected to the surface of the SiC layer through an insulating layer, and an opening formed on the first insulating layer so as to cover the surface electrode and exposing a part of the surface electrode as a pad area And an outer peripheral edge that is recessed to the inside of the SiC layer with respect to the end surface of the SiC layer so as to expose a portion of the surface of the SiC layer on the end portion of the first insulating layer. Second insulating layer having The including.
この半導体装置は、たとえば、表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第1導電型のSiCウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、前記ダイシング領域の幅よりも広い幅の第2導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、前記電圧緩和層を覆うように、前記SiCウエハの前記表面全面に第1の絶縁層を形成する工程と、前記素子領域ごとに、前記第1の絶縁層を通って前記SiCウエハの前記表面に接続されるように表面電極を形成する工程と、前記表面電極を覆うように、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記ダイシング領域に対して各前記素子領域の内側に後退した外周縁を有する第2の絶縁層を、前記第1の絶縁層上に形成する工程と、一つの前記素子領域の前記表面電極と前記SiCウエハとの間に1000V以上の電位差を発生させる最大印加電圧(BV)を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、前記ダイシング領域に沿って前記SiCウエハを切断することによって、前記SiCウエハを複数の半導体装置に個片化する工程とを含む、半導体装置の製造方法によって製造することができる。 In the semiconductor device, for example, a semiconductor element structure is formed in each element region in a first conductivity type SiC wafer having a front surface and a back surface and having a dicing region having a predetermined width for partitioning a plurality of element regions. A step, a step of forming a second conductivity type voltage relaxation layer having a width wider than the width of the dicing region along the dicing region so as to straddle the adjacent element regions, and covering the voltage relaxation layer in a step of forming a first insulating layer on the entire surface of the SiC wafer, for each of the element regions, the front surface such that the is connected to the surface of the SiC wafer through said first insulating layer and forming an electrode, the so as to cover the surface electrode has an opening to expose a portion of said surface electrode as a pad area, and inside each of the device region to the dicing region A second insulating layer having a retracted outer periphery, thereby creating a potential difference of more than 1000V between the step of forming the first insulating layer, and the surface electrode of one of the device region and the SiC wafer A step of measuring electrical characteristics of the semiconductor device structure in the device region by applying a maximum applied voltage (BV); and cutting the SiC wafer along the dicing region to form a plurality of SiC wafers. and a step of dicing the semiconductor device can be thus produced in the manufacture how the semiconductor device.
半導体素子構造の電気特性の測定時、ダイシング領域−表面電極間に放電を発生させないためには、ダイシング領域−表面電極間の放電開始電圧Vを最大印加電圧(BV)(≧1000V)よりも高い値にする必要がある。最大印加電圧(BV)は、半導体素子構造がアバランシェ・ブレークダウンを起こすときの電圧(降伏電圧(Breakdown Voltage:BV))を表しており、ダイシング領域−表面電極間には、この最大印加電圧(BV)に相当する電位差が生じる。一方、放電開始電圧Vは、ダイシング領域−表面電極間に存在する大気等の絶縁体が破壊され、ダイシング領域−表面電極間に電流が流れ始めるときの電圧を表している。すなわち、放電開始電圧V>最大印加電圧(BV)の関係が満たされている限り、ダイシング領域−表面電極間の絶縁状態が保持される。 In order to prevent discharge between the dicing region and the surface electrode when measuring the electrical characteristics of the semiconductor element structure, the discharge start voltage V between the dicing region and the surface electrode is higher than the maximum applied voltage (BV) (≧ 1000 V). Must be a value. The maximum applied voltage (BV) represents a voltage (breakdown voltage (BV)) when the semiconductor element structure causes avalanche breakdown, and this maximum applied voltage (Breakdown Voltage: BV) is between the dicing region and the surface electrode. A potential difference corresponding to BV) occurs. On the other hand, the discharge start voltage V represents a voltage when an insulator such as the atmosphere existing between the dicing region and the surface electrode is destroyed and a current starts to flow between the dicing region and the surface electrode. That is, as long as the relationship of discharge start voltage V> maximum applied voltage (BV) is satisfied, the insulation state between the dicing region and the surface electrode is maintained.
そこで、本発明によれば、ダイシング領域に沿って電圧緩和層が形成され、さらに電圧緩和層が絶縁層(前記第1の絶縁層および前記第2の絶縁層を含む積層構造のことであって、以下、単に絶縁層という場合にはこの構造を意味する。)で覆われる。そのため、半導体素子構造の電気特性の測定時、絶縁層および電圧緩和層の2段階で最大印加電圧(BV)を緩和することができる。これにより、ダイシング領域−表面電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域−表面電極間にかかる電圧を、大気、絶縁層および電圧緩和層で分け合うことができるので、大気中の放電開始電圧Vを従来に比べて低くしても、放電開始電圧V>最大印加電圧(BV)の関係を維持することができる。 Therefore, according to the present invention, a voltage relaxation layer is formed along the dicing region, and the voltage relaxation layer is an insulating layer (a laminated structure including the first insulating layer and the second insulating layer). Hereinafter, this structure is simply referred to as an insulating layer.) Therefore, when measuring the electrical characteristics of the semiconductor element structure, the maximum applied voltage (BV) can be relaxed in two stages of the insulating layer and the voltage relaxation layer. Thereby, the burden of the voltage concerning the air | atmosphere between a dicing area | region and a surface electrode can be lightened. In other words, since the voltage applied between the dicing region and the surface electrode can be shared between the atmosphere, the insulating layer, and the voltage relaxation layer, the discharge start voltage V can be reduced even if the discharge start voltage V in the atmosphere is lower than the conventional one. > The relationship of the maximum applied voltage (BV) can be maintained.
ここで、パッシェンの法則に基づくと、2つの電極間の放電開始電圧Vは、ガス圧Pと電極の間隔(本発明では、パッドエリアの端からダイシング領域までの距離X1)の積の関数で表される(V=f(P・X1))。本発明によれば、大気中の放電開始電圧Vを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くすることができる。 Here, based on Paschen's law, the discharge start voltage V between the two electrodes is a function of the product of the gas pressure P and the distance between the electrodes (in the present invention, the distance X1 from the end of the pad area to the dicing region). (V = f (P · X1)). According to the present invention, since the discharge start voltage V in the atmosphere can be made lower than in the prior art, according to Paschen's law, the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) as compared with the prior art. Can be shortened.
したがって、半導体装置のサイズ(チップサイズ)を従来と同じにする場合には、パッドエリアの外縁をSiC層の端面側に広げることができるので、表面電極のパッドエリアを従来に比べて広くすることができる。一方、表面電極のパッドエリアを従来と同じサイズにする場合には、SiC層の端面をパッドエリア側に縮めることができるので、1つのSiCウエハから得られる半導体装置の数(チップ数)を従来に比べて増やすことができる。 Therefore, when the size (chip size) of the semiconductor device is the same as the conventional size, the outer edge of the pad area can be widened to the end face side of the SiC layer, so that the pad area of the surface electrode is made wider than before. Can do. On the other hand, when the pad area of the surface electrode is made the same size as the conventional one, the end face of the SiC layer can be reduced to the pad area side, so the number of semiconductor devices (number of chips) obtained from one SiC wafer is reduced. Can be increased compared to
さらに、絶縁層および電圧緩和層の一方に欠陥(たとえば、工程不良による孔等)が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域−表面電極間における放電の発生を効果的に防止することができる。
また、第1の絶縁層および第2の絶縁層の積層構造を含むため、半導体素子構造に要求される最大印加電圧(BV)の大きさに応じて、絶縁層の種類を多種多様に変更することができる。
また、本発明の半導体装置では、前記パッドエリアの端から前記SiC層の前記端面までの距離X1(μm)が、前記表面電極と前記SiC層との間に前記半導体素子構造の最大印加電圧(BV)Yとする1000V以上の電位差を発生させたときに、下記関係式(1)を満たす値であることが好ましい。製造方法に関しては、前記第2の絶縁層を形成する工程が、前記パッドエリアの端から前記ダイシング領域までの距離X1(μm)が、前記半導体素子構造に最大印加電圧(BV)を印加したときに下記関係式(1)を満たす値となるように、前記パッドエリアの大きさを設定する工程を含むことが好ましい。
Furthermore, even if a defect (for example, a hole due to a process failure) occurs in one of the insulating layer and the voltage relaxation layer, the defect can be covered by the other. Therefore, the occurrence of discharge between the dicing region and the surface electrode can be effectively prevented.
In addition, since it includes a stacked structure of the first insulating layer and the second insulating layer, the type of the insulating layer is changed in various ways according to the magnitude of the maximum applied voltage (BV) required for the semiconductor element structure. be able to.
In the semiconductor device of the present invention, prior Symbol distance from the edge of the pad area to the end surface of the SiC layer X1 ([mu] m) is the maximum applied voltage of the semiconductor device structure between the surface electrode and the SiC layer when caused the 1000V or more potential to (BV) Y, it is not preferable is a value that satisfies the following equation (1). For the preparation method, the step of forming the second insulating layer, before Symbol distance from the edge of the pad area to the dicing region X1 ([mu] m) were applied to maximum applied voltage (BV) on the semiconductor device structure to a value that satisfies the following relational expression (1) when it is not preferable to include a step of setting the size of the pad area.
前述のように、絶縁層および電圧緩和層を設けることによって、ダイシング領域と表面電極との間には、大気および第1導電型のSiC以外に少なくとも複数の層が介在することになる。これら複数の層の介在によって、ダイシング領域−表面電極間の放電が効果的に防止される。
一方、一つの素子領域の表面電極と、当該素子領域に隣り合う素子領域の表面電極との間は、それぞれに露出したパッドエリア同士が大気のみを介して互いに繋がっている。そのため、半導体素子構造の電気特性の測定時、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合う表面電極間で放電を生じるおそれがある。
As described above, by providing the insulating layer and the voltage relaxation layer, at least a plurality of layers are interposed between the dicing region and the surface electrode in addition to the atmosphere and the first conductivity type SiC. By interposing these plural layers, discharge between the dicing region and the surface electrode is effectively prevented.
On the other hand, between the surface electrode of one element region and the surface electrode of the element region adjacent to the element region, the pad areas exposed to each other are connected to each other only through the atmosphere. Therefore, when measuring the electrical characteristics of the semiconductor element structure, if the maximum applied voltage (BV) (≧ 1000 V) exceeds the discharge start voltage V in the atmosphere, there is a risk of causing discharge between adjacent surface electrodes.
前記パッシェンの法則の関数V=f(P・X1)によれば、X1の減少に伴って放電開始電圧Vも低くなる。すなわち、本発明の成果として、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできるといっても、それに伴い、大気のみを介して繋がる表面電極間の放電開始電圧Vも低くなる。そのため、距離X1をできる限り短く維持しながら、最大印加電圧(BV)が大気中での放電開始電圧Vを超えることを防止して、表面電極間の放電を防止する必要がある。 According to the Paschen's law function V = f (P · X1), the discharge start voltage V decreases as X1 decreases. That is, as a result of the present invention, although it can be said that the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be shortened, the discharge start voltage V between the surface electrodes connected through only the atmosphere is accordingly accompanied. Also lower. Therefore, it is necessary to prevent discharge between the surface electrodes by preventing the maximum applied voltage (BV) from exceeding the discharge start voltage V in the atmosphere while keeping the distance X1 as short as possible.
そこで、この構成では、上記関係式(1)を満たすことによって、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできながら、隣り合う表面電極間の放電を確実に防止することができる。
また、本発明の半導体装置では、前記表面電極における前記SiC層との接続部分の端から前記SiC層の前記端面までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiC層の前記表面に沿って横方向に広がる空乏層の幅よりも長いことが好ましい。製造方法に関しては、前記表面電極を形成する工程は、前記表面電極における前記SiCウエハとの接続部分の端から前記ダイシング領域までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiCウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含むことが好ましい。
Therefore, in this configuration, by satisfying the relational expression (1), the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be shortened compared to the conventional case, while discharging between adjacent surface electrodes. Can be reliably prevented.
In the semiconductor device of the present invention, when the distance X2 from the end of the connection portion of the surface electrode to the SiC layer to the end face of the SiC layer is the maximum applied voltage (BV) applied to the semiconductor element structure the connecting portion from the long is not preferable than the width of the depletion layer spreads laterally along the surface of the SiC layer. Regarding the manufacturing method, in the step of forming the surface electrode, the distance X2 from the end of the connection portion of the surface electrode with the SiC wafer to the dicing region applies a maximum applied voltage (BV) to the semiconductor element structure. Preferably including a step of setting a relative position of the connection portion with respect to the dicing region so as to be longer than a width of a depletion layer extending laterally along the surface of the SiC wafer from the connection portion. better not.
この構成により、1つずつ切り分けられた半導体装置において、表面電極におけるSiC層との接続部分から横方向に広がる空乏層が、SiC層の端面に達することを防止することができる。
また、本発明の半導体装置では、前記SiC層において前記表面電極の周囲に沿って環状に形成された、第2導電型の終端構造をさらに含むことが好ましい。
With this configuration, in the semiconductor device that is cut one by one, it is possible to prevent the depletion layer extending in the lateral direction from the connection portion of the surface electrode with the SiC layer from reaching the end face of the SiC layer.
In the semiconductor device of the present invention, the in SiC layer along the periphery of the surface electrode is formed in an annular shape, it is not preferable to further comprising a termination structure of a second conductivity type.
この構成により、表面電極におけるSiC層との接続部分からの空乏層の広がりの程度を調整することができる。さらに、終端構造の不純物濃度を調整することによって、半導体素子構造の最大印加電圧(BV)を調整することもできる。この場合、前記終端構造は、同心円状に複数形成されていてもよい。 With this configuration, it is possible to adjust the extent of the depletion layer spreading from the connection portion of the surface electrode with the SiC layer. Furthermore, the maximum applied voltage (BV) of the semiconductor element structure can be adjusted by adjusting the impurity concentration of the termination structure. In this case, the termination structure, but it may also have a plurality of concentrically formed.
また、本発明の半導体装置では、前記電圧緩和層は、前記SiC層の厚さ方向において、前記第2の絶縁層の前記外周縁に重なるように形成されていてもよいし、前記第2の絶縁層の前記外周縁に重ならないように形成されていてもよい。 In the semiconductor device of the present invention, the pre-Symbol voltage relaxing layer in the thickness direction of the SiC layer, may be formed so as to overlap the outer peripheral edge of the second insulating layer, the second be formed as not to overlap with the outer periphery of the insulating layer has good.
また、本発明の半導体装置では、前記第2の絶縁層は、前記第1の絶縁層を選択的に貫通して前記SiC層の表面に達する凸部を含むことが好ましい。この場合、前記第2の絶縁層の凸部は、複数形成されていてもよい。
この構成により、SiC層の端面から第1の絶縁層が剥離しても、その剥離を第2の絶縁層の凸部で止めることができる。したがって、SiC層に対する絶縁層の密着性を向上させることができる。
In the semiconductor device of the present invention, the second insulating layer, it is not preferable that includes a convex portion selectively through said first insulating layer to reach the surface of the SiC layer. In this case, the convex portion of the second insulating layer, but it may also have a plurality of formed.
With this configuration, even if the first insulating layer is peeled off from the end face of the SiC layer, the peeling can be stopped by the convex portion of the second insulating layer . Therefore, the adhesion of the insulating layer to the SiC layer can be improved.
また、本発明の半導体装置では、前記第1の絶縁層は、1μm以上の厚さを有する酸化シリコン(SiO2)、0.2μm以上の厚さを有するポリイミド、1μm以上の厚さを有する窒化シリコン(SiN)のいずれの材料からなっていてもよい。 Also, in the semiconductor device of the present invention, the first insulating layer is silicon oxide (SiO 2) having more than 1μm thick, with a polyimide, or 1μm thick with more than 0.2μm thick It is made from any material of silicon nitride (SiN) not good.
また、本発明の半導体装置では、前記半導体素子構造は、前記表面電極が前記SiC層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含んでいてもよい。また、前記半導体素子構造は、前記SiC層に選択的に形成された第2導電型のチャネル領域と、前記チャネル領域に接するように形成された第1導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するMISトランジスタ構造を含んでいてもよい。
Also, in the semiconductor device of the present invention, the semiconductor device structure is the surface electrodes comprise a Schottky barrier diode structure formed by comprising a material that forms a Schottky barrier between the SiC layer also not good. The semiconductor element structure includes a second conductivity type channel region selectively formed in the SiC layer, a first conductivity type source region formed so as to be in contact with the channel region, and the channel region. a gate insulating film formed, but it may also include a MIS transistor structure having a gate electrode facing the channel region via the gate insulating film.
また、本発明の半導体装置では、前記SiC層は、SiC基板と、当該SiC基板上に形成されたSiCエピタキシャル層とを含み、前記SiCエピタキシャル層は、1×1016cm−3以下の不純物濃度および5μm以上の厚さを有していてもよい。
さらに、本発明の半導体装置の製造方法では、前記半導体素子構造の耐圧を測定する工程は、720Torr〜1520Torrの圧力下で測定を実施することが好ましい。
In the semiconductor device of the present invention, the SiC layer includes a SiC substrate and a SiC epitaxial layer formed on the SiC substrate, and the SiC epitaxial layer has an impurity concentration of 1 × 10 16 cm −3 or less. And may have a thickness of 5 μm or more.
Furthermore, in the manufacturing method of the semiconductor device of the present invention, the step of measuring the breakdown voltage of the semiconductor device structure, have preferably be carried out measured under a pressure of 720Torr~1520Torr.
前記パッシェンの法則の関数V=f(P・X1)によれば、ガス圧Pの増加に伴って放電開始電圧Vも高くなる。したがって、電気特性の測定時のガス圧Pを上記範囲にすることによって、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を一層短くすることができる。 According to the Paschen's law function V = f (P · X1), the discharge start voltage V increases as the gas pressure P increases. Therefore, the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be further shortened by setting the gas pressure P at the time of measuring the electrical characteristics within the above range.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1の実施形態に係る半導体装置の平面図である。図2は、図1の切断面線II−IIから見た断面図である。図1および図2では、発明の内容を理解し易くするために、ウエハから個片化される前の半導体装置を示してある。
半導体装置1は、炭化ケイ素(SiC:Silicon Carbide)が採用された素子である。半導体装置1は、製造過程において、1枚のSiCウエハ2に規則的に配列されて多数形成される。SiCウエハ2(以下「SiC層2」ともいう)には、複数の素子領域3を区画する所定幅α(たとえば、30μm〜80μm)のダイシング領域4が設定されている。この実施形態では、ダイシング領域4が格子状に形成されていて、複数の素子領域3は、全体として行列状に配列されている。半導体装置1は、各素子領域3に一つずつ形成され、SiCウエハ2をダイシング領域4に沿って切断することによって個片化される。また、第1の実施形態に係る半導体装置1は、ショットキーバリアダイオードである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along the section line II-II in FIG. In FIG. 1 and FIG. 2, the semiconductor device before being separated from the wafer is shown for easy understanding of the contents of the invention.
The
個片化によって切り出された各半導体装置1のSiC層2は、表面2Aおよび裏面2B、ならびに当該表面2Aおよび裏面2Bを取り囲む端面2Cを有している。端面2Cは、個片化によって現れるSiC層の切断面(側面)であって、表面2Aおよび裏面2Bの外周を区画している。この実施形態では、各半導体装置1は、たとえば、平面視正方形のチップ状である。そのサイズは、図1の紙面における上下左右方向の長さがそれぞれ0.5mm〜20mmである。すなわち、半導体装置1のチップサイズは、たとえば、0.5mm角〜20mm角である。
The
SiC層2は、n+型SiCからなる基板5と、基板5上に形成されたn−型SiCからなるエピタキシャル層6とを含む。基板5の厚さは、50μm〜1000μmであり、エピタキシャル層6の厚さは、5μm以上(好ましくは、6μm〜20μm)であってもよい。基板5およびエピタキシャル層6に含まれるn型ドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、同じ)。基板5およびエピタキシャル層6のドーパント濃度の関係は、基板5のドーパント濃度が相対的に高く、エピタキシャル層6のドーパント濃度が基板5に比べて相対的に低い。具体的には、基板5のドーパント濃度は、1×1017〜1×1022cm−3であり、エピタキシャル層6のドーパント濃度は、1×1016cm−3以下(好ましくは、1×1015〜9×1015cm−3)であってもよい。
エピタキシャル層6の表面部には、表面2Aの端部に露出するようにp型の電圧緩和層7が形成されている。この実施形態では、電圧緩和層7は、SiC層2の表面2Aおよび端面2Cによって形成されるSiC層2の表面2A側の角部に露出するように、SiC層2の外周縁に沿って環状に形成されている。これにより、電圧緩和層7は、表面2Aおよび端面2Cの両方に露出しており、各面2A,2Cに露出した領域がSiC層2の角部において一体化している。また、電圧緩和層7に含まれるp型ドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる。また、電圧緩和層7は、その底部が基板5とエピタキシャル層6との境界に対して表面2A側に位置するように形成されている。具体的には、電圧緩和層7の深さは、たとえば、1000Å〜10000Åであってよい。
A p-type
SiC層2上には、絶縁層8および表面電極としてのアノード電極9が形成されている。絶縁層8は、電圧緩和層7を覆うように形成され、SiC層2から順に積層された第1層81および第2層82を含む複数層からなる構造を有している。絶縁層8が複数層からなる構造であれば、ショットキーバリアダイオードに要求される最大印加電圧(BV)の大きさに応じて、絶縁層8の種類を多種多様に変更することができる。
On the
この実施形態では、第1層81は、SiC層2の表面2A全面に形成されている。一方、第2層82は、第1層81におけるSiC層2の表面2Aの角部上の部分を露出させるように形成され、端面2Cに対してSiC層2の内側に後退した外周縁83を有している。絶縁層8に覆われた電圧緩和層7は、具体的には、SiC層2の厚さ方向において、第2層82の外周縁83に重なるように形成されている。すなわち、電圧緩和層7の内周縁71が、第2層82の外周縁83よりもSiC層2の内側に位置している。また、第1層81には、SiC層2の表面2Aを選択的に露出させるコンタクトホール84が形成されている。
In this embodiment, the
アノード電極9は、コンタクトホール84に埋設された下端部91と、第1層81から上方に突出した上端部92とを含み、下端部91の底面がコンタクトホール84内でSiC層2の表面2Aに対して接続部分93として接続されている。アノード電極9の上端部92は、コンタクトホール84の外周縁から横方向(SiC層2の表面2Aに沿う方向)に一様に引き出された周縁部としての引き出し部94をさらに含む。これにより、アノード電極9は、平面視でコンタクトホール84の開口径よりも大きなサイズで形成されている。
The
また、アノード電極9の上端部92は、その周縁部が上層の第2層82に被覆されている。すなわち、第2層82には、アノード電極9の中央部をパッドエリア95として選択的に露出させるコンタクトホール85が形成されている。コンタクトホール85は、SiC層2の端面2Cに対する外周縁の相対位置が、コンタクトホール84の外周縁よりも内側になるように形成されている。コンタクトホール85の具体的な大きさは、たとえば、パッドエリア95に125μm径のボンディングワイヤを接続する場合には、500μm×300μm程度である。
Further, the
絶縁層8は、この実施形態では、第1層81が1μm以上の厚さを有する酸化シリコン(SiO2)からなり、第2層82が0.2μm以上の厚さを有するポリイミドからなる。ただし、絶縁層8の材料はこれに限るものではない。たとえば、第1層81は、0.2μm以上の厚さを有するポリイミドや、1μm以上の厚さを有する窒化シリコン(SiN)で構成されていてもよい。これらの中では、SiC層2との密着性の観点から、SiO2が最も好ましい。
In this embodiment, in this embodiment, the
アノード電極9は、n型のSiC層2に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Mo(モリブデン)、Ti(チタン)、Ni(ニッケル)、Al(アルミニウム)、後者の一例としてのポリシリコン等で構成することができる。すなわち、この半導体装置1においてショットキー障壁を形成するアノード電極9は、SiC層2との間にショットキー障壁を形成する金属電極、SiC層2のバンドギャップとは異なるバンドギャップを有する半導体からなり、SiC層2に対してヘテロ接合(バンドギャップ差を利用してSiC層2との間に電位障壁を形成する接合)する半導体電極のいずれであってもよい。
The
この半導体装置1では、アノード電極9に正電圧、カソード電極(図示せず)に負電圧が印加される順方向バイアス状態になることにより、カソード電極からアノード電極9へと、SiC層2を介して電子(キャリア)が移動して電流が流れる。これにより、半導体装置1(ショットキーバリアダイオード)が動作する。
次に、図1〜図3を参照して、半導体装置1の製造方法について説明する。図3は、前記半導体装置の製造工程の一例を説明するための流れ図である。
In this
Next, a method for manufacturing the
まず、基板5とエピタキシャル層6とからなるSiCウエハ2を準備する。このSiCウエハ2には、前述のように、複数の半導体装置1が形成される素子領域3と、当該素子領域3を区画し、最終的に個片化されて互いに分離される複数の半導体装置1の端面2Cを画成するダイシング領域4が格子状に設定されている。
次に、たとえばSiC層2の表面2Aに選択的にイオン注入およびアニール処理することによって、電圧緩和層7が形成される(ステップS1)。電圧緩和層7は、製造途中では、ダイシング領域4の幅αよりも広い幅βで、隣り合う素子領域3に跨るようにダイシング領域4に沿って形成される。すなわち、この実施形態では、電圧緩和層7は、ダイシング領域4の幅αよりも広い幅βの格子状に形成される(図1の一点鎖線参照)。
First, the
Next,
次に、たとえばCVD法等の公知の膜形成方法によって、SiC層2の表面2A全面に第1層81が形成される(ステップS2)。
次に、SiC層2の表面2Aを選択的に露出させるコンタクトホール84を第1層81に形成した後、たとえばスパッタ法によってアノード電極9の材料を堆積し、パターニングすることによって、アノード電極9が形成される(ステップS3)。アノード電極9は、第1層81のコンタクトホール84を通ってSiC層2(エピタキシャル層6)に接続される。
Next,
Next, after the
次に、たとえばCVD法等の公知の膜形成方法によって、アノード電極9全体を覆うように、第1層81上に第2層82が形成される(ステップS4)。次に、第2層82をパターニングすることによって、アノード電極9の中央部をパッドエリア95として選択的に露出させるコンタクトホール85が形成される(ステップS5)。同時に、第2層82のダイシング領域4に沿う格子状の部分が選択的に除去され、第2層82の外周縁83が端面2Cとなるラインに対して各素子領域3の内側に後退した状態となる。以上の工程を経て、各素子領域3には、SiC層2とアノード電極9との接合によってショットキーバリアダイオード(半導体素子構造)が形成される。
Next, the
次の工程は、各ショットキーバリアダイオードの電気特性の測定である(ステップS6)。具体的には、一つの素子領域3のアノード電極9を0Vとし、SiCウエハ2の裏面を1000V以上(たとえば、1700V)にする。これにより、アノード電極9−SiCウエハ2間に1000V以上の電位差を発生させる最大印加電圧(BV)が印加されて、各ショットキーバリアダイオードの耐圧が測定される。
The next step is measurement of electrical characteristics of each Schottky barrier diode (step S6). Specifically, the
この際、ダイシング領域4の一部(電圧緩和層7以外の部分)を含め、SiCウエハ2のn型部分は1000V以上の電位に固定されるので、ダイシング領域4とアノード電極9との間には、1000V以上の電位差が生じることとなる。このような場合でも、この実施形態によれば、ダイシング領域4に沿って電圧緩和層7が形成され、さらに電圧緩和層7が絶縁層8で覆われている。そのため、ダイシング領域4−アノード電極9間にかかる1000V以上の最大印加電圧(BV)を、絶縁層8および電圧緩和層7の2段階で緩和することができる。これにより、ダイシング領域4−アノード電極9間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、図2に示すように、ダイシング領域4−アノード電極9間にかかる電圧を、大気区間10、絶縁層区間11および電圧緩和層区間12で分け合うことができる。そのため、大気区間10での放電開始電圧Vを従来に比べて低くしても、放電開始電圧V>最大印加電圧(BV)の関係を維持することができる。
At this time, since the n-type portion of the
ここで、パッシェンの法則に基づくと、2つの電極間の放電開始電圧Vは、ガス圧Pと電極の間隔(この実施形態では、パッドエリア95の端(コンタクトホール85の外周縁)からダイシング領域4までの距離X1)の積の関数で表される(V=f(P・X1))。この半導体装置1によれば、大気区間10の放電開始電圧Vを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べて距離X1を短くすることができる。
Here, based on Paschen's law, the discharge start voltage V between the two electrodes is the dicing region from the gas pressure P and the distance between the electrodes (in this embodiment, from the end of the pad area 95 (the outer periphery of the contact hole 85)). It is expressed as a function of the product of the distance X1) up to 4 (V = f (P · X1)). According to this
したがって、半導体装置1のサイズ(チップサイズ)を従来と同じにする場合には、パッドエリア95の外縁をSiC層2の端面2C側に広げることができるので、パッドエリア95を従来に比べて広くすることができる。一方、パッドエリア95を従来と同じサイズにする場合には、SiC層2の端面2Cをパッドエリア95側に縮めることができるので、1つのSiCウエハ2から得られる半導体装置1の数(チップ数)を従来に比べて増やすことができる。
Therefore, when the size (chip size) of the
さらに、絶縁層8および電圧緩和層7の一方に欠陥(たとえば、工程不良による孔等)が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域4−アノード電極9間における放電の発生を効果的に防止することができる。
また、ショットキーバリアダイオードの電気特性の測定は、たとえば、大気、窒素(N2)、水素(H2)、アルゴン(Ar)、ネオン(Ne)、ヘリウム(He)等のガス雰囲気下で行うことができる。そのときのガス圧Pは、たとえば、720Torr〜1520Torrであることが好ましい。
Furthermore, even if a defect (for example, a hole due to a process failure) occurs in one of the insulating
In addition, the measurement of electrical characteristics of the Schottky barrier diode is performed in a gas atmosphere such as air, nitrogen (N 2 ), hydrogen (H 2 ), argon (Ar), neon (Ne), helium (He), for example. be able to. The gas pressure P at that time is preferably 720 Torr to 1520 Torr, for example.
前記パッシェンの法則の関数V=f(P・X1)によれば、ガス圧Pの増加に伴って放電開始電圧Vも高くなる。したがって、電気特性の測定時のガス圧Pを上記範囲にすることによって、パッドエリア95の端からダイシング領域4(SiC層2の端面2C)までの距離X1を一層短くすることができる。
その後、全ての素子領域3のショットキーバリアダイオードの電気特性を、同様の方法によって測定する。測定後、SiCウエハ2をダイシング領域4に沿って切断することによって、個々の半導体装置1に切り分ける。こうして、図2等に示す構造の半導体装置1が得られる。
According to the Paschen's law function V = f (P · X1), the discharge start voltage V increases as the gas pressure P increases. Therefore, the distance X1 from the end of the
Thereafter, the electrical characteristics of the Schottky barrier diodes in all the
次に、図4を参照して、パッドエリア95の端からSiC層2の端面2Cまでの距離X1に関連する効果を説明する。
半導体装置1では、ショットキーバリアダイオードに印加される最大印加電圧(BV)Y(≧1000V)と、パッドエリア95の端からSiC層2の端面2Cまでの距離X1とが、下記関係式(1)を満たすことが好ましい。製造工程においては、第2層82をパターニングしてパッドエリア95を露出する際(ステップS5)に、ショットキーバリアダイオードに印加される最大印加電圧(BV)Y(≧1000V)と、パッドエリア95の端からダイシング領域4までの距離X1とが、下記関係式(1)を満たすように、パッドエリア95の大きさ(コンタクトホール85の大きさ)を設定することが好ましい。
Next, with reference to FIG. 4, an effect related to the distance X1 from the end of the
In the
前述のように、絶縁層8および電圧緩和層7を設けることによって、ダイシング領域4とアノード電極9との間には、大気区間10以外に絶縁層区間11および電圧緩和層区間12が介在することになる。絶縁層8および電圧緩和層7の介在によって、ダイシング領域4−アノード電極9間の放電が効果的に防止される。
一方、一つの素子領域3のアノード電極9と、当該素子領域3に隣り合う素子領域3のアノード電極9との間(区間13)は、それぞれに露出したパッドエリア95同士が大気のみを介して互いに繋がっている。そのため、ショットキーバリアダイオードの電気特性の測定時(ステップS6)、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合うアノード電極9間で放電を生じるおそれがある。
As described above, by providing the insulating
On the other hand, between the
前記パッシェンの法則の関数V=f(P・X1)によれば、距離X1の減少に伴って大気中での放電開始電圧Vも低くなる。すなわち、この実施形態の成果として、パッドエリア95の端からダイシング領域4(SiC層2の端面2C)までの距離X1を短くできるといっても、それに伴い、大気のみを介して繋がる区間13の放電開始電圧Vも低くなる。そのため、距離X1をできる限り短く維持しながら、最大印加電圧(BV)が大気中での放電開始電圧Vを超えることを防止して、区間13での放電を防止する必要がある。
According to the Paschen's law function V = f (P · X1), the discharge start voltage V in the atmosphere also decreases as the distance X1 decreases. That is, as a result of this embodiment, although it can be said that the distance X1 from the end of the
そこで、この半導体装置1では、上記関係式(1)を満たすことによって、従来に比べてパッドエリア95の端からダイシング領域4(SiC層2の端面2C)までの距離X1を短くできながら、隣り合うアノード電極9間の放電を確実に防止することができる。
具体的には、本発明者が調べたところ、大気のみを介して互いに繋がる2つの電極間における放電開始電圧Vと放電距離との関係は、図4(a)のグラフ(Y=1.053E+03e5.846E−04X)で表すことができる。この式において、「E」は10のべき乗を表している(以下、同じ)。たとえば、1.053E+03は、1.053×103を表している。また、e5.846E−04Xは、exp(5.846×10−04−X)を表している。図4(a)によれば、放電距離(2つの電極間の距離)が200μm、400μm、700μmの場合に、それぞれ1200V以上、1300V以上、1600V以上の電位差が2つの電極間に発生したときに放電が発生するおそれがある。すなわち、図4(a)において、座標がグラフの上側の領域(斜線部)に含まれる場合に放電が発生するおそれがある。
Therefore, in the
Specifically, as a result of investigation by the present inventor, the relationship between the discharge start voltage V and the discharge distance between two electrodes connected to each other only through the atmosphere is shown in the graph of FIG. 4A (Y = 1.003E + 03e). 5.846E-04X ). In this equation, “E” represents a power of 10 (hereinafter the same). For example, 1.053E + 03 represents 1.053 × 10 3 . Moreover, e5.846E-04X represents exp (5.846 * 10 < 04 > -X). According to FIG. 4A, when a discharge distance (distance between two electrodes) is 200 μm, 400 μm, and 700 μm, a potential difference of 1200 V or more, 1300 V or more, and 1600 V or more occurs between the two electrodes, respectively. There is a risk of electrical discharge. That is, in FIG. 4A, when the coordinates are included in the upper region (shaded portion) of the graph, there is a possibility that electric discharge occurs.
本発明者はさらに、図4(a)に基づいて、半導体装置1における最大印加電圧(BV)Yと距離X1との関係を検討した。半導体装置1において、図4(a)の放電距離に相当する距離は、隣り合うアノード電極9間の最短距離である。この最短距離は、各パッドエリア95の端(コンタクトホール85の外周縁)からダイシング領域4までの距離X1の2倍(2(X1))に相当する(厳密には、2(X1)+αであるが、ここでは幅αの大きさを無視して考える。)。したがって、半導体装置1において距離X1=100μm、200μm、350μmである場合、ショットキーバリアダイオードの電気特性の測定時(ステップS6)に1200V以上、1300V以上、1600V以上の電位差が隣り合うアノード電極9間に発生すると、これらの間に放電が発生するおそれがある。すなわち、当該電位差を発生させる最大印加電圧(BV)が一つの素子領域3のアノード電極9に印加されると、当該素子領域3に隣り合う素子領域3のアノード電極9との間に放電が発生するおそれがある。
The inventor further examined the relationship between the maximum applied voltage (BV) Y and the distance X1 in the
以上の内容を鑑みて、半導体装置1における最大印加電圧(BV)Yと距離X1との関係をグラフ化したものが、図4(b)のグラフである。図4(b)のグラフは、Y=1.053E+03e1.169E−03X1の関数を表している。これをX1についての式に変換すると、X1=855・ln(Y/1053)となる。図4(b)において、座標がグラフの上側の領域(斜線部)に含まれる場合に放電が発生するおそれがあり、下側の領域に含まれる場合は放電が発生する可能性が少ない。したがって、隣り合うアノード電極9間の放電の発生を確実に防止するために、最大印加電圧(BV)Yおよび距離X1の座標が、グラフの下側の領域に含まれる必要がある。
In view of the above contents, a graph of the relationship between the maximum applied voltage (BV) Y and the distance X1 in the
しかしながら、座標が下側の領域に含まれる場合でも、パッドエリア95を広くしたり、半導体装置1の取れ数を増やしたりする効果を達成するためには、距離X1はできる限り短い方が好ましい。
そこで、この実施形態では、前述のように、最大印加電圧(BV)Yと距離X1とが、下記関係式(1)を満たすように設定する。
However, even when the coordinates are included in the lower region, the distance X1 is preferably as short as possible in order to achieve the effect of widening the
Therefore, in this embodiment, as described above, the maximum applied voltage (BV) Y and the distance X1 are set so as to satisfy the following relational expression (1).
この関係式(1)は、最大印加電圧(BV)Yおよび距離X1の座標が、図4(b)のX1=855・ln(Y/1053)と、X1=855・ln(Y/1053)+100で囲まれた領域(網掛け部)に含まれることを表している。これにより、従来に比べてパッドエリア95の端からダイシング領域4(SiC層2の端面2C)までの距離X1を短くできながら、隣り合うアノード電極9間の放電を確実に防止することができる。
In this relational expression (1), the coordinates of the maximum applied voltage (BV) Y and the distance X1 are X1 = 855 · ln (Y / 1053) and X1 = 855 · ln (Y / 1053) in FIG. It is included in the area surrounded by +100 (shaded part). Thereby, the distance X1 from the end of the
次に、図5を参照して、アノード電極9におけるSiC層2との接続部分93の端から端面2Cまでの距離X2に関連する効果を説明する。
半導体装置1では、アノード電極9におけるSiC層2との接続部分93の端(コンタクトホール84の外周縁)から端面2Cまでの距離X2が、ショットキーバリアダイオードに最大印加電圧(BV)を印加したときに接続部分93からSiC層2の表面2Aに沿って横方向に広がる空乏層14の幅X3よりも長いことが好ましい。製造工程においては、第1層81にコンタクトホール84を形成し、当該コンタクトホール84を通ってアノード電極9をSiC層2に接続する際(ステップS3)、接続部分93の端からダイシング領域4までの距離X2が、空乏層14の幅X3よりも長くなるように、ダイシング領域4に対する接続部分93の相対位置を設定することが好ましい。
Next, with reference to FIG. 5, an effect related to the distance X2 from the end of the
In the
SiCからなる半導体層中の空乏層は、一般的に、半導体層の厚さ方向(縦方向)に対し、その直交方向(横方向)に2倍程度伸びると言われている。距離X2が、最大印加電圧(BV)の印加時の空乏層14の幅X3よりも短いと、個片化された各半導体装置1に最大印加電圧(BV)が印加されたときに、空乏層14がSiC層2の端面2Cまで広がるおそれがある。そこで、この半導体装置1では、距離X2>幅X3とすることによって、空乏層14が、SiC層2の端面2Cに達することを防止することができる。
In general, it is said that a depletion layer in a semiconductor layer made of SiC extends about twice in the orthogonal direction (lateral direction) to the thickness direction (vertical direction) of the semiconductor layer. If the distance X2 is shorter than the width X3 of the
また、この半導体装置1では、距離X1の始点となるコンタクトホール85の外周縁が、距離X2の始点となるコンタクトホール84の外周縁よりも、SiC層2の端面2Cに対して内側に位置している。そのため、距離X1と距離X2との間において、X1>X2が成り立っている。したがって、距離X2に関して前述の関係式(1)を満たすように設定すれば、端面2Cにおける空乏層14の露出を防止できると同時に、隣り合うアノード電極9間の放電を確実に防止することもできる。
In the
ここで、具体的な数値を挙げて、距離X2の一例を紹介する。たとえば、エピタキシャル層6の不純物濃度が7×1015cm−3、厚さが7μmの場合、最大印加電圧(BV)は理論上1450Vになる。この場合、理論的には、空乏層14は、エピタキシャル層6の縦方向に15.2μm伸びることになる。したがって、理論上、空乏層14の横方向の幅X3は、30.4μmになる。距離X2は幅X3よりも長ければよいので、この条件では、距離X2>30.4μmとなる。
Here, an example of the distance X2 will be introduced with specific numerical values. For example, when the impurity concentration of the
一方、最大印加電圧(BV)が1450Vの場合、大気中での放電距離は、図4(a)を参照すると、550μmになる。隣り合うアノード電極9間の放電を確実に防止するには、距離X2がこの放電距離の1/2よりも長ければよいので、距離X2>275μmになる。
すなわち、端面2Cにおける空乏層14の露出のみを防止するのであれば、距離X2>30.4μmにすればよく、同時に隣り合うアノード電極9間の放電も防止するのであれば、距離X2>275μmにすればよい。
On the other hand, when the maximum applied voltage (BV) is 1450 V, the discharge distance in the atmosphere is 550 μm with reference to FIG. In order to prevent the discharge between the
That is, if only the exposure of the
図6〜図14はそれぞれ、本発明の他の実施形態および本発明の参考形態に係る半導体装置の構成を説明するための図である。図6〜図14において、前述の図2に示された各部と対応する部分には同一の参照符号を付して示す。
第2の実施形態に係る図6の半導体装置102では、SiC層2に終端構造15がさらに形成されている。終端構造15は、アノード電極9の周囲に沿って環状に形成されており、第1層81のコンタクトホール84の内外に跨っている。この終端構造15によって、アノード電極9の接続部分93からの空乏層14(図5参照)の広がりの程度を調整することができる。さらに、終端構造15の不純物濃度を調整することによって、ショットキーバリアダイオードの最大印加電圧(BV)を調整することもできる。さらに、終端構造は、図7の半導体装置103(第3の実施形態)のように、同心円状に複数形成されていてもよい。
6 to 14 are diagrams for explaining the configuration of a semiconductor device according to another embodiment of the present invention and a reference embodiment of the present invention , respectively. 6 to 14, portions corresponding to the respective portions shown in FIG. 2 are denoted by the same reference numerals.
In the
また、第1の実施形態では、電圧緩和層7は、SiC層2の厚さ方向において、第2層82の外周縁83に重なるように形成されていたが、図8の半導体装置104(第4の実施形態)のように、第2層82の外周縁83に重ならないように形成されていてもよい。すなわち、電圧緩和層7の内周縁71が、第2層82の外周縁83よりもSiC層2の外側に位置していてもよい。
In the first embodiment, the
また、第1の実施形態では、第1層81のみがSiC層2の表面2A全面に形成されていたが、図9の半導体装置105(第1の参考形態)のように、第1層81および第2層82の両方が、SiC層2の表面2A全面に形成されていてもよい。
また、第5および第6の実施形態に係る図10および図11の半導体装置106,107では、第2層82は、第1層81を選択的に貫通してSiC層2の表面2Aに達する凸部86を有している。この凸部86は、図10に示すように、1つだけ形成されていてもよいし、図11に示すように、複数形成されていてもよい。この構成により、SiC層2の端面2Cから第1層81が剥離しても、その剥離を第2層82の凸部86で止めることができる。したがって、SiC層2に対する絶縁層8の密着性を向上させることができる。
In the first embodiment, only the
Further, in the
また、第1の実施形態では、絶縁層8は、第1層81および第2層82を含む複数層からなる構造を有していたが、図12の半導体装置108(第2の参考形態)のように、単層からなる構造を有していてもよい。
また、前述の第1の実施形態では、SiC層2に形成された半導体素子構造は、SiC層2と、SiC層2との間にショットキー障壁を形成するアノード電極9とを有するショットキーバリアダイオード構造であったが、図13の半導体装置109では、半導体素子構造としてMIS(Metal Insulator Semiconductor)トランジスタ構造が形成されている。
In the first embodiment, the insulating
In the first embodiment described above, the semiconductor element structure formed in the
MISトランジスタ構造は、SiC層2と、p型のチャネル領域16と、n+型のソース領域17と、p+型のチャネルコンタクト領域18と、ゲート絶縁膜19と、ゲート電極20とを含む。また、半導体装置109は、MISトランジスタ構造に付随する構成として、層間絶縁膜21、表面電極としてのソース電極22を有している。
チャネル領域16は、たとえば、SiC層2上に周期的に離散配置された複数の領域において、エピタキシャル層6の表面部に選択的に形成されている。チャネル領域16は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。
The MIS transistor structure includes
For example,
ソース領域17は、チャネル領域16の内方領域に形成されている。ソース領域17は、当該領域において、チャネル領域16の表面部に選択的に形成されている。ソース領域17は、チャネル領域16とエピタキシャル層6との界面から所定距離だけ内側に位置するようにチャネル領域16内に形成されている。これにより、エピタキシャル層6およびチャネル領域16等を含む半導体層の表層領域において、ソース領域17とエピタキシャル層6との間には、チャネル領域16の表面部が介在し、この介在している表面部がチャネル部分23を提供する。
The
チャネルコンタクト領域18は、ソース領域17を貫通してチャネル領域16に接続されている。
ゲート絶縁膜19は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜19は、少なくともチャネル部分23におけるチャネル領域16の表面を覆うように形成されている。
The
The
ゲート電極20は、ゲート絶縁膜19を介してチャネル部分23に対向するように形成されている。ゲート電極20は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極20は、ゲート絶縁膜19とほぼ同じパターンに形成されており、ゲート絶縁膜19の表面を覆っている。これにより、プレーナゲート構造が構成されている。
The
層間絶縁膜21は、たとえば、第1層81をSiC層2の表面2Aに沿って引き出した延長部として形成することができる。層間絶縁膜21は、ゲート電極20の上面および側面を覆い、チャネル領域16の中央領域およびこの領域に連なるソース領域17の内縁領域にコンタクトホール24を有するパターンで形成されている。
ソース電極22は、アルミニウム(Al)その他の金属からなる。ソース電極22は、層間絶縁膜21の表面を覆い、コンタクトホール24に埋め込まれるように形成されている。これにより、ソース電極22は、ソース領域17との間にオーミックコンタクトを形成している。また、ソース電極22の平面形状の一例としては、たとえば、図14(a)〜(c)の態様を挙げることができる。図14(a)〜(c)において、ソース電極22は、半導体装置109の表面のほぼ全域を覆うように形成されている。それぞれのソース電極22には、その一部に除去領域25が選択的に形成されている。除去領域25には、ゲート電極20に電気的に接続される端子が形成されている。具体的には、図14(a)および(b)では、ゲートパッド26,27がそれぞれ形成され、図14(c)では、ゲートフィンガー28が形成されている。ソース電極22の一部は、絶縁層8の第2層82のコンタクトホール85からパッドエリア221として露出している。
The
また、この半導体装置109は、SiC層2においてMISトランジスタ構造を取り囲むp型の環状領域29と、環状領域29の表面部に形成されたコンタクト領域30とを含んでいてもよい。環状領域29およびコンタクト領域30は、第1層81のコンタクトホール84から露出されていてもよい。すなわち、表面電極としてのソース電極22がSiC層2の複数箇所で接続される場合には、最も外側にある接続部分(この実施形態では、コンタクト領域30に対する接続部分222)が、本発明の「表面電極におけるSiC層との接続部分」に対応する。
The
なお、この第7の実施形態では、MISトランジスタ構造の一例として、プレーナゲート構造を示したが、MISトランジスタ構造は、トレンチゲート構造であってもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置1,101〜109の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
In the seventh embodiment, the planar gate structure is shown as an example of the MIS transistor structure. However, the MIS transistor structure may be a trench gate structure.
As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the
また、電圧緩和層7は、SiC層2と異なる導電型(前述の実施形態および参考形態では、p型)である必要があるが、その内方領域に、SiC層2と同じ導電型の部分を有していてもよい。たとえば、電圧緩和層7は、電圧緩和層7とエピタキシャル層6との界面から所定距離だけ内側に位置するようにn型領域を有していてもよい。n型領域が形成されていれば、たとえば、図13の構成において、n+型のソース領域17をイオン注入で形成するときのチャージアップを防止することができる。
Further,
本発明の半導体装置(半導体パワーデバイス)は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。 The semiconductor device (semiconductor power device) of the present invention is an inverter circuit that constitutes a drive circuit for driving an electric motor used as a power source of, for example, an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
当該半導体装置は、表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第1導電型のSiC層と、前記SiC層の前記表面の端部に露出するように前記SiC層に形成された第2導電型の電圧緩和層と、前記電圧緩和層を覆うように前記SiC層上に形成された絶縁層と、前記絶縁層を通って前記SiC層の前記表面に接続され、選択的に露出したパッドエリアを有する表面電極とを含む(項1)。
この半導体装置は、たとえば、表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第1導電型のSiCウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、前記ダイシング領域の幅よりも広い幅の第2導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、前記電圧緩和層を覆うように、前記SiCウエハ上に絶縁層を形成する工程と、前記素子領域ごとに、前記絶縁層を通って前記SiCウエハの前記表面に接続されるように、かつ、その一部がパッドエリアとして選択的に露出するように表面電極を形成する工程と、一つの前記素子領域の前記表面電極と前記SiCウエハとの間に1000V以上の電位差を発生させる最大印加電圧(BV)を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、前記ダイシング領域に沿って前記SiCウエハを切断することによって、前記SiCウエハを複数の半導体装置に個片化する工程とを含む、半導体装置の製造方法(項20)によって製造することができる。
半導体素子構造の電気特性の測定時、ダイシング領域−表面電極間に放電を発生させないためには、ダイシング領域−表面電極間の放電開始電圧Vを最大印加電圧(BV)(≧1000V)よりも高い値にする必要がある。最大印加電圧(BV)は、半導体素子構造がアバランシェ・ブレークダウンを起こすときの電圧(降伏電圧(Breakdown Voltage:BV))を表しており、ダイシング領域−表面電極間には、この最大印加電圧(BV)に相当する電位差が生じる。一方、放電開始電圧Vは、ダイシング領域−表面電極間に存在する大気等の絶縁体が破壊され、ダイシング領域−表面電極間に電流が流れ始めるときの電圧を表している。すなわち、放電開始電圧V>最大印加電圧(BV)の関係が満たされている限り、ダイシング領域−表面電極間の絶縁状態が保持される。
そこで、前記半導体装置によれば、ダイシング領域に沿って電圧緩和層が形成され、さらに電圧緩和層が絶縁層で覆われる。そのため、半導体素子構造の電気特性の測定時、絶縁層および電圧緩和層の2段階で最大印加電圧(BV)を緩和することができる。これにより、ダイシング領域−表面電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域−表面電極間にかかる電圧を、大気、絶縁層および電圧緩和層で分け合うことができるので、大気中の放電開始電圧Vを従来に比べて低くしても、放電開始電圧V>最大印加電圧(BV)の関係を維持することができる。
ここで、パッシェンの法則に基づくと、2つの電極間の放電開始電圧Vは、ガス圧Pと電極の間隔(前記半導体装置では、パッドエリアの端からダイシング領域までの距離X1)の積の関数で表される(V=f(P・X1))。前記半導体装置によれば、大気中の放電開始電圧Vを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くすることができる。
したがって、半導体装置のサイズ(チップサイズ)を従来と同じにする場合には、パッドエリアの外縁をSiC層の端面側に広げることができるので、表面電極のパッドエリアを従来に比べて広くすることができる。一方、表面電極のパッドエリアを従来と同じサイズにする場合には、SiC層の端面をパッドエリア側に縮めることができるので、1つのSiCウエハから得られる半導体装置の数(チップ数)を従来に比べて増やすことができる。
さらに、絶縁層および電圧緩和層の一方に欠陥(たとえば、工程不良による孔等)が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域−表面電極間における放電の発生を効果的に防止することができる。
また、前記半導体装置では、前記半導体素子構造の最大印加電圧(BV)Y(≧1000V)と、前記パッドエリアの端から前記SiC層の前記端面までの距離X1とが、下記関係式(1)を満たすことが好ましい(項2)。製造方法に関しては、前記表面電極を形成する工程が、前記半導体素子構造の最大印加電圧(BV)Y(≧1000V)と、前記パッドエリアの端から前記ダイシング領域までの距離X1とが、下記関係式(1)を満たすように、前記パッドエリアの大きさを設定する工程を含むことが好ましい(項21)。
一方、一つの素子領域の表面電極と、当該素子領域に隣り合う素子領域の表面電極との間は、それぞれに露出したパッドエリア同士が大気のみを介して互いに繋がっている。そのため、半導体素子構造の電気特性の測定時、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合う表面電極間で放電を生じるおそれがある。
前記パッシェンの法則の関数V=f(P・X1)によれば、X1の減少に伴って放電開始電圧Vも低くなる。すなわち、前記半導体装置の成果として、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできるといっても、それに伴い、大気のみを介して繋がる表面電極間の放電開始電圧Vも低くなる。そのため、距離X1をできる限り短く維持しながら、最大印加電圧(BV)が大気中での放電開始電圧Vを超えることを防止して、表面電極間の放電を防止する必要がある。
そこで、この構成では、上記関係式(1)を満たすことによって、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできながら、隣り合う表面電極間の放電を確実に防止することができる。
また、前記半導体装置では、前記表面電極における前記SiC層との接続部分の端から前記SiC層の前記端面までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiC層の前記表面に沿って横方向に広がる空乏層の幅よりも長いことが好ましい(項3)。製造方法に関しては、前記表面電極を形成する工程は、前記表面電極における前記SiCウエハとの接続部分の端から前記ダイシング領域までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiCウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含むことが好ましい(項22)。
この構成により、1つずつ切り分けられた半導体装置において、表面電極におけるSiC層との接続部分から横方向に広がる空乏層が、SiC層の端面に達することを防止することができる。
また、前記半導体装置では、前記SiC層において前記表面電極の周囲に沿って環状に形成された、第2導電型の終端構造をさらに含むことが好ましい(項4)。
この構成により、表面電極におけるSiC層との接続部分からの空乏層の広がりの程度を調整することができる。さらに、終端構造の不純物濃度を調整することによって、半導体素子構造の最大印加電圧(BV)を調整することもできる。この場合、前記終端構造は、同心円状に複数形成されていてもよい(項5)。
また、前記半導体装置では、前記絶縁層は、前記SiC層から順に積層された第1層および第2層を含む複数層からなる構造を有していることが好ましい(項6)。この構成により、半導体素子構造に要求される最大印加電圧(BV)の大きさに応じて、絶縁層の種類を多種多様に変更することができる。
また、前記半導体装置では、前記第1層は、前記SiC層の前記表面全面に形成されており、前記第2層は、前記第1層における前記SiC層の前記表面の前記端部上の部分を露出させるように形成され、前記SiC層の前記端面に対して前記SiC層の内側に後退した外周縁を有していてもよい(項7)。この場合、前記電圧緩和層は、前記SiC層の厚さ方向において、前記第2層の前記外周縁に重なるように形成されていてもよいし(項8)、前記第2層の前記外周縁に重ならないように形成されていてもよい(項9)。
また、前記半導体装置では、前記第2層は、前記第1層を選択的に貫通して前記SiC層の表面に達する凸部を含むことが好ましい(項10)。この場合、前記第2層の凸部は、複数形成されていてもよい(項11)。
この構成により、SiC層の端面から第1層が剥離しても、その剥離を第2層の凸部で止めることができる。したがって、SiC層に対する絶縁層の密着性を向上させることができる。
また、前記半導体装置では、前記第1層および前記第2層の両方が、前記SiC層の前記表面全面に形成されていてもよい(項12)。
また、前記半導体装置では、前記第1層は、1μm以上の厚さを有する酸化シリコン(SiO 2 )、0.2μm以上の厚さを有するポリイミド、1μm以上の厚さを有する窒化シリコン(SiN)のいずれの材料からなっていてもよい(項13〜15)。
また、前記半導体装置では、前記絶縁層は、単層からなる構造を有していてもよい(項16)。
また、前記半導体装置では、前記半導体素子構造は、前記表面電極が前記SiC層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含んでいてもよい(項17)。また、前記半導体素子構造は、前記SiC層に選択的に形成された第2導電型のチャネル領域と、前記チャネル領域に接するように形成された第1導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するMISトランジスタ構造を含んでいてもよい(項18)。
また、前記半導体装置では、前記SiC層は、SiC基板と、当該SiC基板上に形成されたSiCエピタキシャル層とを含み、前記SiCエピタキシャル層は、1×10 16 cm −3 以下の不純物濃度および5μm以上の厚さを有していてもよい。
さらに、前記半導体装置の製造方法では、前記半導体素子構造の耐圧を測定する工程は、720Torr〜1520Torrの圧力下で測定を実施することが好ましい(項23)。
前記パッシェンの法則の関数V=f(P・X1)によれば、ガス圧Pの増加に伴って放電開始電圧Vも高くなる。したがって、電気特性の測定時のガス圧Pを上記範囲にすることによって、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を一層短くすることができる。 In addition, features grasped from the disclosure of the above-described embodiments can be combined with each other even in different embodiments. Moreover, the component represented in each embodiment can be combined within the scope of the present invention.
In addition, various design changes can be made within the scope of matters described in the claims.
In addition to the invention described in the claims, the following features can be extracted from the description of the specification and the drawings.
The semiconductor device has a front surface and a back surface, and end surfaces surrounding the front surface and the back surface, and is exposed to a first conductivity type SiC layer in which a semiconductor element structure is formed, and an end of the surface of the SiC layer. A second-conductivity-type voltage relaxation layer formed on the SiC layer, an insulating layer formed on the SiC layer so as to cover the voltage relaxation layer, and the surface of the SiC layer through the insulating layer And a surface electrode having a selectively exposed pad area (Item 1).
In the semiconductor device, for example, a semiconductor element structure is formed in each element region in a first conductivity type SiC wafer having a front surface and a back surface and having a dicing region having a predetermined width for partitioning a plurality of element regions. A step, a step of forming a second conductivity type voltage relaxation layer having a width wider than the width of the dicing region along the dicing region so as to straddle the adjacent element regions, and covering the voltage relaxation layer A step of forming an insulating layer on the SiC wafer; and for each element region, the insulating layer is connected to the surface of the SiC wafer through the insulating layer, and a part thereof is selected as a pad area. Forming a surface electrode so as to be exposed, and a maximum applied voltage that generates a potential difference of 1000 V or more between the surface electrode in one element region and the SiC wafer. (BV) is applied to measure the electrical characteristics of the semiconductor element structure in the element region, and the SiC wafer is cut along the dicing region, thereby converting the SiC wafer into a plurality of semiconductor devices. And a semiconductor device manufacturing method (item 20).
In order to prevent discharge between the dicing region and the surface electrode when measuring the electrical characteristics of the semiconductor element structure, the discharge start voltage V between the dicing region and the surface electrode is higher than the maximum applied voltage (BV) (≧ 1000 V). Must be a value. The maximum applied voltage (BV) represents a voltage (breakdown voltage (BV)) when the semiconductor element structure causes avalanche breakdown, and this maximum applied voltage (Breakdown Voltage: BV) is between the dicing region and the surface electrode. A potential difference corresponding to BV) occurs. On the other hand, the discharge start voltage V represents a voltage when an insulator such as the atmosphere existing between the dicing region and the surface electrode is destroyed and a current starts to flow between the dicing region and the surface electrode. That is, as long as the relationship of discharge start voltage V> maximum applied voltage (BV) is satisfied, the insulation state between the dicing region and the surface electrode is maintained.
Therefore, according to the semiconductor device, the voltage relaxation layer is formed along the dicing region, and the voltage relaxation layer is further covered with the insulating layer. Therefore, when measuring the electrical characteristics of the semiconductor element structure, the maximum applied voltage (BV) can be relaxed in two stages of the insulating layer and the voltage relaxation layer. Thereby, the burden of the voltage concerning the air | atmosphere between a dicing area | region and a surface electrode can be lightened. In other words, since the voltage applied between the dicing region and the surface electrode can be shared between the atmosphere, the insulating layer, and the voltage relaxation layer, the discharge start voltage V can be reduced even if the discharge start voltage V in the atmosphere is lower than the conventional one. > The relationship of the maximum applied voltage (BV) can be maintained.
Here, based on Paschen's law, the discharge start voltage V between the two electrodes is a function of the product of the gas pressure P and the distance between the electrodes (distance X1 from the end of the pad area to the dicing region in the semiconductor device). (V = f (P · X1)). According to the semiconductor device, since the discharge start voltage V in the atmosphere can be reduced as compared with the conventional case, according to Paschen's law, the distance from the end of the pad area to the dicing region (end face of the SiC layer) as compared with the conventional case. X1 can be shortened.
Therefore, when the size (chip size) of the semiconductor device is the same as the conventional size, the outer edge of the pad area can be widened to the end face side of the SiC layer, so that the pad area of the surface electrode is made wider than before. Can do. On the other hand, when the pad area of the surface electrode is made the same size as the conventional one, the end face of the SiC layer can be reduced to the pad area side, so the number of semiconductor devices (number of chips) obtained from one SiC wafer is reduced. Can be increased compared to
Furthermore, even if a defect (for example, a hole due to a process failure) occurs in one of the insulating layer and the voltage relaxation layer, the defect can be covered by the other. Therefore, the occurrence of discharge between the dicing region and the surface electrode can be effectively prevented.
In the semiconductor device, the maximum applied voltage (BV) Y (≧ 1000 V) of the semiconductor element structure and the distance X1 from the end of the pad area to the end face of the SiC layer are expressed by the following relational expression (1): It is preferable to satisfy (Item 2). Regarding the manufacturing method, the step of forming the surface electrode has the following relationship between the maximum applied voltage (BV) Y (≧ 1000 V) of the semiconductor element structure and the distance X1 from the end of the pad area to the dicing region: It is preferable to include a step of setting the size of the pad area so as to satisfy Equation (1) (Item 21).
On the other hand, between the surface electrode of one element region and the surface electrode of the element region adjacent to the element region, the pad areas exposed to each other are connected to each other only through the atmosphere. Therefore, when measuring the electrical characteristics of the semiconductor element structure, if the maximum applied voltage (BV) (≧ 1000 V) exceeds the discharge start voltage V in the atmosphere, there is a risk of causing discharge between adjacent surface electrodes.
According to the Paschen's law function V = f (P · X1), the discharge start voltage V decreases as X1 decreases. That is, as a result of the semiconductor device, although it can be said that the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be shortened, the discharge start voltage between the surface electrodes connected through only the atmosphere is accordingly accompanied. V also becomes low. Therefore, it is necessary to prevent discharge between the surface electrodes by preventing the maximum applied voltage (BV) from exceeding the discharge start voltage V in the atmosphere while keeping the distance X1 as short as possible.
Therefore, in this configuration, by satisfying the relational expression (1), the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be shortened compared to the conventional case, while discharging between adjacent surface electrodes. Can be reliably prevented.
In the semiconductor device, the distance X2 from the end of the connection portion of the surface electrode with the SiC layer to the end face of the SiC layer is determined when the maximum applied voltage (BV) is applied to the semiconductor element structure. It is preferable that the width is longer than the width of the depletion layer extending in the lateral direction along the surface of the SiC layer from the connection portion (Item 3). Regarding the manufacturing method, in the step of forming the surface electrode, the distance X2 from the end of the connection portion of the surface electrode with the SiC wafer to the dicing region applies a maximum applied voltage (BV) to the semiconductor element structure. Preferably, the method includes a step of setting a relative position of the connection portion with respect to the dicing region so as to be longer than a width of a depletion layer extending in a lateral direction along the surface of the SiC wafer from the connection portion. (Section 22).
With this configuration, in the semiconductor device that is cut one by one, it is possible to prevent the depletion layer extending in the lateral direction from the connection portion of the surface electrode with the SiC layer from reaching the end face of the SiC layer.
The semiconductor device preferably further includes a second conductivity type termination structure formed in an annular shape along the periphery of the surface electrode in the SiC layer (Item 4).
With this configuration, it is possible to adjust the extent of the depletion layer spreading from the connection portion of the surface electrode with the SiC layer. Furthermore, the maximum applied voltage (BV) of the semiconductor element structure can be adjusted by adjusting the impurity concentration of the termination structure. In this case, a plurality of the termination structures may be formed concentrically (Item 5).
In the semiconductor device, it is preferable that the insulating layer has a structure including a plurality of layers including a first layer and a second layer laminated in order from the SiC layer (Item 6). With this configuration, various types of insulating layers can be changed according to the magnitude of the maximum applied voltage (BV) required for the semiconductor element structure.
In the semiconductor device, the first layer is formed on the entire surface of the SiC layer, and the second layer is a portion on the end portion of the surface of the SiC layer in the first layer. And may have an outer peripheral edge that is recessed to the inside of the SiC layer with respect to the end face of the SiC layer (Item 7). In this case, the voltage relaxation layer may be formed so as to overlap the outer peripheral edge of the second layer in the thickness direction of the SiC layer (Item 8), or the outer peripheral edge of the second layer. (Item 9).
In the semiconductor device, it is preferable that the second layer includes a convex portion that selectively penetrates the first layer and reaches the surface of the SiC layer (Item 10). In this case, a plurality of convex portions of the second layer may be formed (Item 11).
With this configuration, even if the first layer peels from the end face of the SiC layer, the peeling can be stopped by the convex portion of the second layer. Therefore, the adhesion of the insulating layer to the SiC layer can be improved.
In the semiconductor device, both of the first layer and the second layer may be formed on the entire surface of the SiC layer (Item 12).
In the semiconductor device, the first layer includes silicon oxide (SiO 2 ) having a thickness of 1 μm or more, polyimide having a thickness of 0.2 μm or more, and silicon nitride (SiN) having a thickness of 1 μm or more. (
In the semiconductor device, the insulating layer may have a single layer structure (Item 16).
In the semiconductor device, the semiconductor element structure may include a Schottky barrier diode structure formed by forming the surface electrode from a material that forms a Schottky barrier with the SiC layer ( Item 17). The semiconductor element structure includes a second conductivity type channel region selectively formed in the SiC layer, a first conductivity type source region formed so as to be in contact with the channel region, and the channel region. And a gate electrode facing the channel region through the gate insulating film, and
(Item 18).
In the semiconductor device, the SiC layer includes a SiC substrate and a SiC epitaxial layer formed on the SiC substrate, and the SiC epitaxial layer has an impurity concentration of 1 × 10 16 cm −3 or less and 5 μm. You may have the above thickness.
Furthermore, in the method for manufacturing a semiconductor device, it is preferable that the step of measuring the breakdown voltage of the semiconductor element structure is performed under a pressure of 720 Torr to 1520 Torr (Item 23).
According to the Paschen's law function V = f (P · X1), the discharge start voltage V increases as the gas pressure P increases. Therefore, the distance X1 from the end of the pad area to the dicing region (the end face of the SiC layer) can be further shortened by setting the gas pressure P at the time of measuring the electrical characteristics within the above range.
1 半導体装置
2 SiCウエハ(SiC層)
2A 表面
2B 裏面
2C 端面
3 素子領域
4 ダイシング領域
5 基板
6 エピタキシャル層
7 電圧緩和層
8 絶縁層
81 第1層
82 第2層
83 外周縁
86 凸部
9 アノード電極
93 接続部分
95 パッドエリア
14 空乏層
15 終端構造
16 チャネル領域
17 ソース領域
19 ゲート絶縁膜
20 ゲート電極
22 ソース電極
221 パッドエリア
222 接続部分
102 半導体装置
103 半導体装置
104 半導体装置
105 半導体装置
106 半導体装置
107 半導体装置
108 半導体装置
109 半導体装置
Claims (19)
前記SiC層の前記表面の端部に露出するように前記SiC層に形成された第2導電型の電圧緩和層と、
前記電圧緩和層を覆うように前記SiC層の前記表面全面に形成された第1の絶縁層と、
前記第1の絶縁層を通って前記SiC層の前記表面に接続された表面電極と、
前記表面電極を覆うように前記第1の絶縁層上に形成され、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記第1の絶縁層における前記SiC層の前記表面の前記端部上の部分を露出させるように、前記SiC層の前記端面に対して前記SiC層の内側に後退した外周縁を有する第2の絶縁層とを含む、半導体装置。 A first conductivity type SiC layer having a front surface and a back surface, and an end surface surrounding the front surface and the back surface, the semiconductor element structure being formed;
A voltage relaxation layer of a second conductivity type formed on the SiC layer so as to be exposed at an end of the surface of the SiC layer;
A first insulating layer formed on the entire surface of the SiC layer so as to cover the voltage relaxation layer;
A surface electrode connected to the surface of the SiC layer through the first insulating layer ;
An opening is formed on the first insulating layer so as to cover the surface electrode, and exposes a part of the surface electrode as a pad area, and the surface of the SiC layer in the first insulating layer is formed. A semiconductor device comprising: a second insulating layer having an outer peripheral edge that is recessed to the inside of the SiC layer with respect to the end face of the SiC layer so as to expose a portion on the end .
前記表面電極が前記SiC層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含む、請求項1〜12のいずれか一項に記載の半導体装置。 The semiconductor element structure is:
Includes a Schottky barrier diode structure formed by comprising a material that forms a Schottky barrier between the surface electrode is the SiC layer, the semiconductor device according to any one of claims 1 to 12.
前記SiC層に選択的に形成された第2導電型のチャネル領域と、
前記チャネル領域に接するように形成された第1導電型のソース領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するMISトランジスタ構造を含む、請求項1〜13のいずれか一項に記載の半導体装置。 The semiconductor element structure is:
A channel region of a second conductivity type selectively formed in the SiC layer;
A source region of a first conductivity type formed so as to be in contact with the channel region;
A gate insulating film formed on the channel region;
The semiconductor device according to claim 1, comprising a MIS transistor structure having a gate electrode facing the channel region with the gate insulating film interposed therebetween.
前記SiCエピタキシャル層は、1×1016cm−3以下の不純物濃度および5μm以上の厚さを有している、請求項1〜14のいずれか一項に記載の半導体装置。 The SiC layer includes a SiC substrate and a SiC epitaxial layer formed on the SiC substrate,
The SiC epitaxial layer is, 1 × 10 16 cm -3 has the following impurity concentration and 5μm or more in thickness, the semiconductor device according to any one of claims 1 to 14.
前記ダイシング領域の幅よりも広い幅の第2導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、
前記電圧緩和層を覆うように、前記SiCウエハの前記表面全面に第1の絶縁層を形成する工程と、
前記素子領域ごとに、前記第1の絶縁層を通って前記SiCウエハの前記表面に接続されるように表面電極を形成する工程と、
前記表面電極を覆うように、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記ダイシング領域に対して各前記素子領域の内側に後退した外周縁を有する第2の絶縁層を、前記第1の絶縁層上に形成する工程と、
一つの前記素子領域の前記表面電極と前記SiCウエハとの間に1000V以上の電位差を発生させる最大印加電圧(BV)を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、
前記ダイシング領域に沿って前記SiCウエハを切断することによって、前記SiCウエハを複数の半導体装置に個片化する工程と
を含む、半導体装置の製造方法。 Forming a semiconductor element structure in each of the element regions in a first conductivity type SiC wafer having a front surface and a back surface and a dicing region having a predetermined width defining a plurality of element regions; and
Forming a second conductivity type voltage relaxation layer having a width wider than the width of the dicing region along the dicing region so as to straddle the adjacent element regions;
Forming a first insulating layer on the entire surface of the SiC wafer so as to cover the voltage relaxation layer;
Forming a front surface electrode, as for each of the device regions are connected through said first insulating layer to the surface of the SiC wafer,
A second insulating layer having an opening exposing a part of the surface electrode as a pad area so as to cover the surface electrode, and having an outer peripheral edge which is recessed to the inside of each element region with respect to the dicing region Forming on the first insulating layer;
By applying a maximum applied voltage (BV) that generates a potential difference of 1000 V or more between the surface electrode in one element region and the SiC wafer, the electrical characteristics of the semiconductor element structure in the element region are measured. Process,
A step of cutting the SiC wafer along the dicing region to separate the SiC wafer into a plurality of semiconductor devices.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012054953A JP6063629B2 (en) | 2012-03-12 | 2012-03-12 | Semiconductor device and manufacturing method of semiconductor device |
US14/384,598 US9595584B2 (en) | 2012-03-12 | 2013-03-11 | Semiconductor device, and method for manufacturing semiconductor device |
PCT/JP2013/056601 WO2013137177A1 (en) | 2012-03-12 | 2013-03-11 | Semiconductor device, and method for producing semiconductor device |
US15/419,565 US10211285B2 (en) | 2012-03-12 | 2017-01-30 | Semiconductor device, and method for manufacturing semiconductor device |
US16/242,744 US11075263B2 (en) | 2012-03-12 | 2019-01-08 | Semiconductor device, and method for manufacturing semiconductor device |
US17/354,500 US11862672B2 (en) | 2012-03-12 | 2021-06-22 | Semiconductor device, and method for manufacturing semiconductor device |
US17/882,298 US20220406887A1 (en) | 2012-03-12 | 2022-08-05 | Semiconductor device, and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012054953A JP6063629B2 (en) | 2012-03-12 | 2012-03-12 | Semiconductor device and manufacturing method of semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016245742A Division JP6291561B2 (en) | 2016-12-19 | 2016-12-19 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013191632A JP2013191632A (en) | 2013-09-26 |
JP6063629B2 true JP6063629B2 (en) | 2017-01-18 |
Family
ID=49161086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012054953A Active JP6063629B2 (en) | 2012-03-12 | 2012-03-12 | Semiconductor device and manufacturing method of semiconductor device |
Country Status (3)
Country | Link |
---|---|
US (5) | US9595584B2 (en) |
JP (1) | JP6063629B2 (en) |
WO (1) | WO2013137177A1 (en) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014011342A (en) * | 2012-06-29 | 2014-01-20 | Denso Corp | Silicon-carbide semiconductor device |
US20150255362A1 (en) * | 2014-03-07 | 2015-09-10 | Infineon Technologies Ag | Semiconductor Device with a Passivation Layer and Method for Producing Thereof |
CN103972304B (en) * | 2014-04-18 | 2016-09-28 | 苏州锝耀电子有限公司 | Bidirectional transient voltage suppression semiconductor device |
JP6274968B2 (en) | 2014-05-16 | 2018-02-07 | ローム株式会社 | Semiconductor device |
JP6541620B2 (en) * | 2016-06-03 | 2019-07-10 | 三菱電機株式会社 | Semiconductor device and method of manufacturing semiconductor device |
WO2018042585A1 (en) * | 2016-09-01 | 2018-03-08 | 三菱電機株式会社 | Measurement method for semiconductor device |
JP6815237B2 (en) * | 2017-03-16 | 2021-01-20 | 三菱電機株式会社 | Semiconductor device |
KR102016447B1 (en) * | 2017-04-17 | 2019-08-30 | 한국전기연구원 | A method of manufacturing silicon-carbide trench schottky barrier diode using poly-Si |
JP7113601B2 (en) * | 2017-08-10 | 2022-08-05 | 新電元工業株式会社 | Semiconductor device and method for manufacturing semiconductor device |
JP6896821B2 (en) * | 2018-01-09 | 2021-06-30 | ローム株式会社 | Semiconductor device |
JP6600017B2 (en) * | 2018-01-09 | 2019-10-30 | ローム株式会社 | Semiconductor device |
JP7149907B2 (en) * | 2019-09-04 | 2022-10-07 | 三菱電機株式会社 | Semiconductor devices and semiconductor elements |
EP3800660A1 (en) | 2019-10-02 | 2021-04-07 | STMicroelectronics S.r.l. | Silicon carbide power device with improved robustness and corresponding manufacturing process |
JP7327191B2 (en) * | 2020-02-07 | 2023-08-16 | 豊田合成株式会社 | Semiconductor device and its manufacturing method |
JP7334678B2 (en) * | 2020-06-04 | 2023-08-29 | 三菱電機株式会社 | semiconductor equipment |
JP2022043997A (en) | 2020-09-04 | 2022-03-16 | エスティーマイクロエレクトロニクス エス.アール.エル. | Manufacturing method of an element of an electronic device having improved reliability, and related element, electronic device, and electronic apparatus |
JP7261277B2 (en) | 2020-12-07 | 2023-04-19 | ローム株式会社 | semiconductor equipment |
KR102417149B1 (en) * | 2020-12-09 | 2022-07-05 | 현대모비스 주식회사 | Power semiconductor device |
US12068412B2 (en) | 2020-12-09 | 2024-08-20 | Hyundai Mobis Co., Ltd. | Power semiconductor device |
JP2022140933A (en) | 2021-03-15 | 2022-09-29 | 株式会社東芝 | Semiconductor device |
Family Cites Families (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5445570A (en) | 1977-09-19 | 1979-04-10 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor element |
JPS56149474U (en) | 1980-04-04 | 1981-11-10 | ||
JPS588963U (en) | 1981-07-10 | 1983-01-20 | 日本電気株式会社 | shotgun barrier diode |
JPS6050937A (en) | 1983-08-30 | 1985-03-22 | Fujitsu Ltd | Manufacture of semiconductor device |
JPH0226079A (en) | 1988-07-14 | 1990-01-29 | Nec Corp | Trigger diode |
JPH06283727A (en) | 1993-03-26 | 1994-10-07 | Fuji Electric Co Ltd | Power semiconductor element |
JPH08306937A (en) | 1995-04-28 | 1996-11-22 | Fuji Electric Co Ltd | High-breakdown strength semiconductor device |
JP3632344B2 (en) * | 1997-01-06 | 2005-03-23 | 日産自動車株式会社 | Semiconductor device |
JP2000164665A (en) | 1998-11-27 | 2000-06-16 | Miyazaki Oki Electric Co Ltd | Semiconductor integrated circuit device and manufacture thereof |
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JP4044332B2 (en) | 2001-12-26 | 2008-02-06 | 関西電力株式会社 | High voltage semiconductor device |
JP4010848B2 (en) | 2002-04-02 | 2007-11-21 | 日本インター株式会社 | Semiconductor device |
JP3831846B2 (en) * | 2003-06-09 | 2006-10-11 | 富士電機デバイステクノロジー株式会社 | Manufacturing method of semiconductor device |
JP4585772B2 (en) | 2004-02-06 | 2010-11-24 | 関西電力株式会社 | High breakdown voltage wide gap semiconductor device and power device |
JP4058007B2 (en) | 2004-03-03 | 2008-03-05 | 株式会社東芝 | Semiconductor device |
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US7394158B2 (en) | 2004-10-21 | 2008-07-01 | Siliconix Technology C.V. | Solderable top metal for SiC device |
JP2006319079A (en) | 2005-05-12 | 2006-11-24 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
JP4955222B2 (en) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
JP4972293B2 (en) | 2005-06-09 | 2012-07-11 | ローム株式会社 | Semiconductor device and manufacturing method thereof |
JP2007142138A (en) | 2005-11-18 | 2007-06-07 | Mitsubishi Electric Corp | Semiconductor device |
DE102006013076A1 (en) | 2006-03-22 | 2007-09-27 | Semikron Elektronik Gmbh & Co. Kg | Power semiconductor component with passivation layer and associated production method |
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JP2008010506A (en) | 2006-06-27 | 2008-01-17 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JP2008182054A (en) | 2007-01-25 | 2008-08-07 | Toshiba Corp | Semiconductor device |
JP4965576B2 (en) | 2007-02-14 | 2012-07-04 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
JP4690485B2 (en) | 2007-10-24 | 2011-06-01 | パナソニック株式会社 | Manufacturing method of semiconductor device |
JP5177151B2 (en) | 2008-02-12 | 2013-04-03 | 三菱電機株式会社 | Silicon carbide semiconductor device |
JP2009224642A (en) | 2008-03-18 | 2009-10-01 | Denso Corp | Silicon carbide semiconductor device and manufacturing method therefor |
JP4535151B2 (en) * | 2008-03-19 | 2010-09-01 | 株式会社デンソー | Method for manufacturing silicon carbide semiconductor device |
US7851881B1 (en) | 2008-03-21 | 2010-12-14 | Microsemi Corporation | Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode |
JP2009267032A (en) | 2008-04-24 | 2009-11-12 | Toyota Motor Corp | Semiconductor device and manufacturing method thereof |
JP2008252143A (en) | 2008-07-17 | 2008-10-16 | Mitsubishi Electric Corp | Semiconductor device |
US20100258899A1 (en) | 2009-04-08 | 2010-10-14 | Chih-Tsung Huang | Schottky diode device with an extended guard ring and fabrication method thereof |
JP5336261B2 (en) | 2009-05-22 | 2013-11-06 | 日本電信電話株式会社 | Wiring design method and wiring design apparatus |
JP2011040431A (en) | 2009-08-06 | 2011-02-24 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
CN102782804B (en) | 2010-05-18 | 2015-02-25 | 松下电器产业株式会社 | Semiconductor chip, and semiconductor chip manufacturing method |
JP5483570B2 (en) | 2010-05-20 | 2014-05-07 | 日本電信電話株式会社 | High voltage wiring, wiring design apparatus and method |
JP5375745B2 (en) | 2010-06-02 | 2013-12-25 | 富士電機株式会社 | Test apparatus and test method |
JP2012094683A (en) | 2010-10-27 | 2012-05-17 | National Institute Of Advanced Industrial & Technology | Wide band-gap semiconductor device |
JP6291561B2 (en) | 2016-12-19 | 2018-03-14 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
-
2012
- 2012-03-12 JP JP2012054953A patent/JP6063629B2/en active Active
-
2013
- 2013-03-11 WO PCT/JP2013/056601 patent/WO2013137177A1/en active Application Filing
- 2013-03-11 US US14/384,598 patent/US9595584B2/en active Active
-
2017
- 2017-01-30 US US15/419,565 patent/US10211285B2/en active Active
-
2019
- 2019-01-08 US US16/242,744 patent/US11075263B2/en active Active
-
2021
- 2021-06-22 US US17/354,500 patent/US11862672B2/en active Active
-
2022
- 2022-08-05 US US17/882,298 patent/US20220406887A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20210313418A1 (en) | 2021-10-07 |
US20170179223A1 (en) | 2017-06-22 |
US9595584B2 (en) | 2017-03-14 |
US11075263B2 (en) | 2021-07-27 |
US11862672B2 (en) | 2024-01-02 |
US20150041828A1 (en) | 2015-02-12 |
WO2013137177A1 (en) | 2013-09-19 |
US20190165091A1 (en) | 2019-05-30 |
JP2013191632A (en) | 2013-09-26 |
US20220406887A1 (en) | 2022-12-22 |
US10211285B2 (en) | 2019-02-19 |
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JP7194856B2 (en) | Semiconductor device manufacturing method | |
CN111162008B (en) | Semiconductor device and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150311 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |