JP6063679B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、たとえば、チップ識別情報生成機能を備える半導体装置に関する。

インターネットを介して行われる電子商取引サービス市場は拡大の一途をたどっている。また、ＩＣカードを使用した電子マネーサービスは、普及／拡大期に入るつつある。これらのサービスには、常により高いセキュリティ技術が求められる。ソフトウエアレベルでは、強靭な暗号化アルゴリズムを中心とする暗号化技術により、十分なセキュリティが達成されている。その一方で、同様のアルゴリズムを物理的に実装するハードウエアレベルでは、ハッカー（クラッカー）等の攻撃者に秘密鍵の解読を許してしまう危険性が指摘されている。従来から、チップ製造時に、ヒューズや不揮発性メモリにＩＤを格納する手法が採用されているが、そのデータ改ざんやチップそのものが複製される危険性が指摘されている。

特許文献１および非特許文献３は、内蔵ＳＲＡＭのメモリセルへ供給する電圧を低下させることで発生するランダム不良セルのアドレスに基づき、チップ固有ＩＤを生成する構成を開示する。非特許文献１は、抵抗および並列接続した複数のトランジスタで構成されるインバータの出力電圧の変化に基づき、チップ固有ＩＤを生成する構成を開示する。複数のトランジスタは、各々、異なる閾値電圧を有する。それら複数のトランジスタを順次アクセスし、インバータの出力電圧の変化をデジタル変換して、チップ固有ＩＤを生成する。

非特許文献２は、アレイ状に配置されたクロスカップル型ＮＯＲ回路が保持するデータに基づき、チップ固有ＩＤを生成する構成を開示する。クロスカップル型ＮＯＲ回路を構成するトランジスタの閾値電圧は、各クロスカップル型ＮＯＲ回路で異なるように設定される。非特許文献４は、ビット線対をロウレベルに設定した後にワード線を立上げ、メモリセルのデータ保持ノードの値に基づき、チップ固有ＩＤを生成する構成を開示する。非特許文献５は、ビット線対をハイレベルに設定した後にワード線にブースト電圧を印加し、メモリセルのデータ保持ノードの値に基づき、チップ固有ＩＤを生成する構成を開示する。

特開２０１２−４３５１７号公報

Ｋ．Ｌｏｆｓｔｏｒｍ，ｅｔ ａｌ．，"ＩＣ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｄｅｖｉｃｅ Ｍｉｓｍａｔｃｈ"，ＩＳＳＣＣ２０００． Ｙ．Ｓｕ，ｅｔ ａｌ．，"Ａ １．６ｐＪ／ｂｉｔ ９６％ Ｓｔａｂｌｅ Ｃｈｉｐ−ＩＤ Ｇｅｎｅｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｕｓｉｎｇ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ"，ＩＳＳＣＣ ２００７． Ｈ．Ｆｕｊｉｗａｒａ，ｅｔ ａｌ．，"Ａ Ｃｈｉｐ−ＩＤ Ｇｅｎｅｒａｔｉｎｇ Ｃｉｒｃｕｉｔ ｆｏｒ Ｄｅｐｅｎｄａｂｌｅ ＬＳＩ ｕｓｉｎｇ Ｒａｍｄｏｍ Ａｄｄｒｅｓｓ Ｅｒｒｏｒｓ ｏｎ Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｏｎ−Ｃｈｉｐ Ｍｅｍｏｒｙ ＢＩＳＴ"，ＶＬＳＩ Ｃｉｒｃｕｉｔｓ ２０１１． Ｓ．Ｏｋｕｍｕｒａ，ｅｔ ａｌ．，"Ａ １２８−ｂｉｔ Ｃｈｉｐ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｇｅｎｅｒａｔｉｎｇ Ｓｃｈｅｍｅ Ｅｘｐｌｏｉｔｉｎｇ ＳＲＡＭ Ｂｉｔｃｅｌｌｓ ｗｉｔｈ Ｆａｉｌｕｒｅ Ｒａｔｅ ｏｆ ４．４５Ｘ１０−１９"，ＥＳＳＣＩＲＳ ２０１１． Ｓ．Ｃｈｅｌｌａｐｐａ，ｅｌ ａｌ．，"Ｉｍｐｒｏｖｅｄ Ｃｉｒｃｕｉｔｓ ｆｏｒ Ｍｉｃｒｏｃｈｉｐ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｕｓｉｎｇ ＳＲＡＭ Ｍｉｓｍａｔｃｈ"，ＣＩＣＣ ２０１１．

トランジスタ特性の微小なばらつきを利用してチップ固有ＩＤを生成するＰＵＦ（Ｐｈｙｓｉｃａｌ Ｕｎｃｌｏｎａｂｌｅ Ｆｕｎｃｔｉｏｎ）は、物理的に複製が困難な構成を備え、耐タンパ性（Ｔａｍｐｅｒ Ｒｅｓｉｓｔａｎｃｅ）を有する技術して期待されている。しかしながら、トランジスタ特性は、温度変化、経年劣化、またはＲＴＳ（Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｓｉｇｎａｌ）等の影響により変化するため、安定したチップ固有ＩＤを生成することは困難である。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイと、テストアドレスを格納するテストアドレス格納部と、テストアドレスで選択されるメモリセルの動作確認結果に基づき、テストアドレスを出力する自己診断回路と、自己診断回路が出力するテストアドレスに基づき、チップ識別情報を生成する識別情報生成回路と、を備える。

前記一実施の形態によれば、温度や電源電圧等の半導体装置の使用環境の変動によらず、安定したチップ固有情報の生成が可能な半導体装置の提供が可能となる。

実施の形態１に係る半導体装置の構成図である。 実施の形態１に係る半導体装置が備えるメモリセルおよびセンスアンプの回路構成図である。 実施の形態１に係る半導体装置のチップ識別情報を生成する処理フロー図である。 実施の形態１に係る半導体装置に対する加速試験およびテストアドレス格納を実行する場合の構成図である。 実施の形態１に係る半導体装置の加速試験の詳細な処理フロー図である。 実施の形態１に係る半導体装置の加速試験で設定される測定条件を示す図である。 実施の形態１に係る半導体装置の加速試験の他の例を示すタイミング図である。 実施の形態１に係る半導体装置のテストアドレス格納工程を示す図である。 実施の形態１に係る半導体装置のテストアドレス格納工程の他の例１を示す図である。 実施の形態１に係る半導体装置のテストアドレス格納工程の他の例２を示す図である。 実施の形態１に係る半導体装置のチップ識別情報生成方法を示す図である。 実施の形態１に係る半導体装置のチップ識別情報生成のタイミング図である。 実施の形態１に係る半導体装置のチップ識別情報生成の他のタイミング図である。 実施の形態１に係る半導体装置のチップ識別情報生成に好適なセンスアンプ活性化のタイミング図である。 実施の形態１の変形例１に係る半導体装置の加速試験におけるタイミング図である。 実施の形態１の変形例１に係る半導体装置の加速試験方法を示す図である。 実施の形態１の変形例１に係る半導体装置のチップ識別情報生成する処理フロー図である。 実施の形態１の変形例１に係る半導体装置のチップ識別情報生成する他の処理フロー図である。 実施の形態１の変形例２に係る半導体装置の構成図である。 実施の形態２に係る半導体装置の構成図である。 実施の形態３に係る半導体装置の構成図である。 実施の形態３に係る半導体装置が備えるＩＤ生成用ＳＲＡＭマクロの構成図である。

以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。

＜実施の形態１＞
図１を参照して、実施の形態１に係る半導体装置１の構成を説明する。

半導体装置１は、制御回路１０１、電圧生成回路１０２、ＳＲＡＭマクロ１０３、メモリＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ：自己診断回路）１０４、テストアドレス格納部１０５、ＩＤ生成回路１０６、および内部バス１０７を備える。制御回路１０１は、信号Ｖｃｎｔｌにより、電圧生成回路１０２が出力する電源電圧ＶＤＤおよびワード線電圧ＶＷＬを制御する。さらに、制御回路１０１は、信号Ｔｃｎｔｌにより、メモリＢＩＳＴ１０４の動作を制御するとともに、内部バス１０７と信号ｓｇ１０１のやり取りを行う。なお、半導体装置１をチップと記載する場合もある。

ＳＲＡＭマクロ１０３は、行列状に配置された複数のメモリセルＭＣ（図２（ａ）参照）からなるメモリセルアレイ（図示せず）、センスアンプＳＡ（図２（ｂ）参照）、およびその他メモリセルＭＣの読出し・書込み動作に必要な周辺回路／制御回路（図示せず）を有する。ＳＲＡＭマクロ１０３には、電源電圧ＶＤＤおよびワード線電圧ＶＷＬが供給される。さらに、ＳＲＡＭマクロ１０３は、内部バス１０７と信号ｓｇ１０３のやり取りを行う。なお、ＳＲＡＭマクロ１０３のＩ／Ｏ幅は、所定数に設定されたＮビットを有する。

テストアドレス格納部１０５は、後述の通り、複数のテストアドレスＴａｄｄｒを格納する。各テストアドレスＴａｄｄｒは、格納アドレスＦａｄｄｒで選択される。テストアドレス格納部１０５は、例えば、ｅヒューズやフラッシュメモリ等の、半導体装置１への電源電圧供給が遮断された場合でも、データを保持する不揮発性記憶素子で構成される。ｅフューズは、所定の電流を流すことにより短絡または切断状態に固定されるフューズである。

メモリＢＩＳＴ１０４は、ＳＲＡＭマクロの動作を制御する自己診断回路であり、その動作は、制御回路１０１が出力する信号Ｔｃｎｔｌにより制御される。メモリＢＩＳＴ１０４が出力する格納アドレスＦａｄｄｒに応答して、テストアドレス格納部１０５は、その格納アドレスＦａｄｄｒと対応づけられたテストアドレスＴａｄｄｒをメモリＢＩＳＴへ出力する。メモリＢＩＳＴ１０４は、テストアドレスＴａｄｄｒに基づき、メモリアドレスＲａｄｄｒをＳＲＡＭマクロ１０３へ出力する。さらに、メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒで選択されるメモリセルＭＣへの書込みデータＤｉｎをＳＲＡＭマクロ１０３へ出力する。

メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒで選択されるメモリセルＭＣの読出しデータＤｏｕｔをＳＲＡＭマクロ１０３から受け取る。メモリＢＩＳＴ１０４は、書込みデータＤｉｎおよび読出しデータＤｏｕｔの一致・不一致を判定するとともに、両データが不一致の場合、メモリアドレスＲａｄｄｒをフェイルアドレスＦＴａｄｄｒとして出力する。

ＩＤ生成回路１０６は、フェイルアドレスＦＴａｄｄｒ等に基づき、チップ識別情報ＩＤを生成し、制御回路１０１へ出力する。制御回路１０１は、リクエスト信号Ｒｅｑに応答して、チップ識別情報ＩＤを出力する。このリクエスト信号Ｒｅｑの送信元、およびチップ識別情報ＩＤの送信先は、半導体装置１が搭載された情報端末装置（ＰＣ、携帯電話等）とインターネットを介して接続されるサーバ（図示せず）である。送信されるチップ識別情報ＩＤが、サーバに登録されているチップ識別情報と一致すると、インターネットを介して、電子商取引サービスが開始される。

図２を参照して、実施の形態１に係る半導体装置１が備えるＳＲＡＭマクロ１０３が有するメモリセルＭＣおよびセンスアンプＳＡの回路構成を説明する。

図２（ａ）は、メモリセルＭＣの回路構成を示す。メモリセルＭＣは、６トランジスタ型ＳＲＡＭセルである。ｐ型トランジスタＭ０のソースには電源電圧ＶＤＤが印加され、そのゲートおよびドレインは、各々、ノードＮ１およびノードＮ０と接続される。ｎ型トランジスタＭ１のソースには電源電圧ＶＳＳが印加され、そのゲートおよびドレインは、各々、ノードＮ１およびノードＮ０と接続される。ｐ型トランジスタＭ３のソースには電源電圧ＶＤＤが印加され、そのゲートおよびドレインは、各々、ノードＮ０およびノードＮ１と接続される。ｎ型トランジスタＭ４のソースには電源電圧ＶＳＳが印加され、そのゲートおよびドレインは、各々、ノードＮ０およびノードＮ１と接続される。

ｎ型トランジスタＭ２のゲートはワード線ＷＬと接続され、そのソース／ドレインのいずれか一方はノードＮ０と接続され、そのソース／ドレインのいずれか他方はビット線ＢＬと接続される。ｎ型トランジスタＭ５のゲートはワード線ＷＬと接続され、そのソース／ドレインのいずれか一方はノードＮ１と接続され、そのソース／ドレインのいずれか他方はビット線／ＢＬと接続される。

図２（ｂ）は、センスアンプＳＡの回路構成を示す。メモリセルＭＣのノードＮ０／Ｎ１が保持するデータは、各々、ビット線ＢＬおよびビット線／ＢＬに出力される。センスアンプＳＡは、ビット線ＢＬおよびビット線／ＢＬ間の電圧が所定の値を超えると、ハイレベル（電源電圧ＶＤＤ）またはロウレベル（電源電圧ＶＳＳ）の２値の値を有する読出しデータＤｏｕｔを出力する。なお、実施の形態１では、ビット線ＢＬの電位がビット線／ＢＬの電位より高い場合、および低い場合、読出し電圧Ｄｏｕｔは、各々、ハイレベル、およびロウレベルを出力するとする。このセンスアンプＳＡの読出し動作は、センスアンプイネーブル信号ＳＡＥがハイレベルの場合に活性化される。このセンスアンプイネーブル信号ＳＡＥは、メモリＢＩＳＴ１０４により制御される。

図３を参照して、実施の形態１に係る半導体装置１のチップ識別情報ＩＤを生成する処理フローを説明する。

半導体装置１によるチップ識別情報ＩＤの生成は、半導体装置１に対する４つの処理ステップで構成される。

処理ステップＳ１は、良品チップの半導体装置１を選別する工程である。半導体装置１のカタログスペックを満足する良品チップを、ＬＳＩテスタ１０９（図４、参照）で選別する。選別された良品チップは、カタログスペックの動作条件において、ＤＣ特性（直流特性）およびＡＣ特性（セットアップ／ホールド時間、アクセス時間等）を満足する。

処理ステップＳ２は、良品チップに対して、加速試験を行う工程である。加速試験とは、カタログスペックで規定されている電源電圧や温度の設定範囲を超えた動作条件で、メモリセルへのデータ書込み、およびデータ読出しを実施することである。加速試験において、書込みデータおよび読出しデータが一致するメモリセルのアドレスは、安定パスビットアドレスＰＢＡｓとして、所定数抽出される。さらに、両データが一致しないメモリセルのアドレスは、安定フェイルビットアドレスＦＢＡｓとして、所定数抽出される。カタログスペック内で半導体装置１を動作させる場合、安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓで選択されたメモリセルは、正常に動作する。

処理ステップＳ３は、テストアドレス格納部１０５にテストアドレスＴａｄｄｒを格納する工程である。テストアドレスＴａｄｄｒは、抽出された安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓで構成される。安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓは、混在した状態でテストアドレス格納部１０５に書込まれる。これら処理ステップＳ１〜Ｓ３は、半導体装置１を出荷する前に、チップ製造工程の一部として行われる。

処理ステップＳ４は、チップ識別情報ＩＤを生成する工程である。チップ識別情報ＩＤは、テストアドレス格納部１０５に格納されている安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルの動作確認結果に基づき生成される。このとき、半導体装置１は、情報端末装置に搭載された状態にある。

図４を参照して、実施の形態１に係る半導体装置１に対する加速試験（処理ステップＳ２）およびテストアドレスの格納（処理ステップＳ３）を実行する場合の構成を説明する。

半導体装置１が備える内部バス１０７は、データ伝達パスｓｇ１０８およびコンタクト部１０８を介して、ＬＳＩテスタ１０９と接続される。ここで、コンタクト部１０８は、半導体装置１およびＬＳＩテスタ１０９を電気的に接続するための構成を模式的に示す。例えば、半導体装置１に形成されたパッドおよびＬＳＩテスタ１０９と接続されるプローバが該当する。データ伝達パスｓｇ１０８は、そのパッドと内部バス１０７間に接続される制御回路である。

図３の処理ステップＳ２で抽出された安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓは、内部バス１０７から、データ伝達パスｓｇ１０８およびコンタクト部１０８を介して、ＬＳＩテスタ１０９が備えるメモリ（図示せず）に格納される。処理ステップＳ３では、ＬＳＩテスタ１０９が備えるメモリに所定数格納された安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓを、内部バス１０７およびデータ伝達パスｓｇ１０５を介して、テストアドレス格納部１０５に書込む。

図５および図６を参照して、実施の形態１に係る半導体装置１の加速試験方法を説明する。

図５は、実施の形態１に係る半導体装置１の加速試験の詳細な処理フロー図である。
図６は、実施の形態１に係る半導体装置１の加速試験で設定される測定条件を示す図である。

加速試験（処理ステップＳ２）は、ＤＣ／ＡＣテスト（処理ステップＳ１）で選別した良品チップに対して、より厳しい測定条件で動作確認を行う工程である。図３において、処理ステップＳ２で設定される電源電圧や測定温度は、処理ステップＳ１で設定されるカタログスペックの測定条件を超えた（逸脱した）範囲に設定される。その結果、処理ステップＳ１で選別された良品チップにおいて、処理ステップＳ２の測定条件では動作不良セルが出現することになる。この動作不良セルのアドレスは、チップ固有の分布を示す。

図５において、ステップＳ２０１は、半導体装置１が備えるメモリＢＩＳＴ１０４を初期設定するステップである。例えば、ＳＲＡＭマクロ１０３に対するテストパターンの設定をＬＳＩテスタ１０９で行う。

ステップＳ２０２は、ＳＲＡＭマクロ１０３の動作確認を行うための第１測定条件を設定するステップである。以下、第１測定条件を、”Ｔｅｓｔ（Ｂｅｓｔ）”と、記載する場合もある。測定条件の設定対象は、電源電圧、測定温度、または測定タイミング等である。図６（ａ）において、Ｔｅｓｔ（Ｂｅｓｔ）の行は、第１測定条件の具体例を示す。Ｔｅｓｔ（Ｂｅｓｔ）条件では、電源電圧ＶＤＤは０．７Ｖに、測定温度は−４０℃に、各々設定される。

ステップＳ２０３は、Ｔｅｓｔ（Ｂｅｓｔ）条件に設定されたＳＲＡＭマクロ１０３のメモリセルに対して、書込みデータＤｉｎと読出しデータＤｏｕｔとの一致（Ｐａｓｓ）／不一致（Ｆａｉｌ）の判定を行うステップである。ＳＲＡＭマクロ１０３のＩ／Ｏ幅Ｎビットのうち、１ビット以上のＩ／ＯでＦａｉｌ判定されたメモリセルのアドレスが、安定フェイルビットアドレスＦＢＡｓとして抽出される。

ステップＳ２０４は、ステップＳ２０３でＦａｉｌ判定されたメモリセルのアドレスを、安定フェイルビットアドレスＦＢＡｓとして、ＬＳＩテスタ１０９のメモリに書込むステップである。

ステップＳ２０５は、所定数の安定フェイルビットアドレスＦＢＡｓの抽出が完了したか否かを判定するステップである。例えば、安定フェイルビットアドレスＦＢＡｓを８個抽出した場合（Ｙｅｓ）は、次のステップＳ２０７に移行する。抽出数が８個に満たない場合（Ｎｏ）はステップＳ２０６に移行し、動作確認するメモリアドレスＲａｄｄｒを１つ進める。

ステップＳ２０７は、ＳＲＡＭマクロ１０３の動作確認を行うための第２測定条件を設定するステップである。以下、第２測定条件を、”Ｔｅｓｔ（Ｗｏｒｓｔ）”と記載する場合もある。図６（ａ）において、Ｔｅｓｔ（Ｗｏｒｓｔ）の行は、第２測定条件の具体例を示す。Ｔｅｓｔ（Ｗｏｒｓｔ）条件では、電源電圧ＶＤＤは０．５Ｖに、測定温度は１００℃に、各々設定される。

ステップＳ２０８は、Ｔｅｓｔ（Ｗｏｒｓｔ）条件に設定されたＳＲＡＭマクロ１０３のメモリセルに対して、書込みデータＤｉｎと読出しデータＤｏｕｔとの一致（Ｐａｓｓ）／不一致（Ｆａｉｌ）の判定を行うステップである。ＳＲＡＭマクロ１０３のＩ／Ｏ幅Ｎビットのうち、全ビットのＩ／ＯでＰａｓｓ判定されたメモリセルのアドレスが、安定パスビットアドレスＰＢＡｓとして抽出される。

ステップＳ２０９は、ステップＳ２０８でＰａｓｓ判定されたメモリセルのアドレスを、安定パスビットアドレスＰＢＡｓとして、ＬＳＩテスタ１０９のメモリに書込むステップである。

ステップ２１０は、所定数の安定パスビットアドレスＰＢＡｓの抽出が完了したか否かを判定するステップである。例えば、安定パスビットアドレスＰＢＡｓを２４８個抽出した場合（Ｙｅｓ）は、処理ステップＳ３に移行する。抽出数が２４８個に満たない場合（Ｎｏ）は、ステップＳ２１１に移行し、動作確認するメモリアドレスＲａｄｄｒを１つ進める。

処理ステップＳ３は、抽出した８個の安定フェイルビットアドレスＦＢＡｓおよび２４８個の安定パスビットアドレスＰＢＡｓを、順番を適宜入れ替えて、テストアドレス格納部１０５に書込むステップである。

図６（ａ）を参照して、加速試験（処理ステップＳ２）で設定される第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））および第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））と、チップ識別情報ＩＤを生成する処理ステップＳ４で設定される第３測定条件（ＩＤ生成時）との、相違について説明する。

第１測定条件〜第３測定条件では、いずれも、測定温度および電源電圧ＶＤＤが変更されている。測定温度および電源電圧ＶＤＤの設定値を考慮すると、各測定条件におけるメモリセル読出し時のスタティックノイズマージン（以下、ＳＮＭ、と記載する場合もある。）は、次の関係にあることが理解される。即ち、第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））、第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））、および第３測定条件（ＩＤ生成時）におけるＳＮＭを、各々、ＳＮＭ１、ＳＮＭ２、およびＳＮＭ３とする。各ＳＮＭは、ＳＮＭ１＞ＳＮＭ３＞ＳＮＭ２、の関係にある。

従って、ステップＳ２０３（図５参照）において、第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））で抽出された安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルは、第１測定条件よりもＳＮＭが小さく設定される第３測定条件（ＩＤ生成時）においても、確実に、フェイルビット（書込みデータと読出しデータが不一致）と判定される。

同様に、ステップＳ２０８において、第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））で抽出された安定パスビットアドレスＰＢＡｓで選択されるメモリセルは、第２測定条件よりもＳＮＭが大きく設定される第３測定条件（ＩＤ生成時）においても、確実に、パスビット（書込みデータと読出しデータが一致）と判定される。

図５に示される処理ステップＳ２の詳細な処理フローにおいて、ステップＳ２０２で設定する第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））、およびステップＳ２０７で設定する第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））を、図６（ｂ）に変更した場合も、上記の関係は維持される。

図６（ｂ）に記載の第１測定条件〜第３測定条件では、いずれも、測定温度およびワード線電圧ＶＷＬ（選択されたワード線に印加される電圧）が変更されている。ワード線電圧ＶＷＬが増加するとＳＮＭは減少する。従って、図６（ｂ）における第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））、第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））、および第３測定条件（ＩＤ生成時）におけるＳＮＭは、図６（ａ）に記載の各条件を適用した場合と同様に、ＳＮＭ１＞ＳＮＭ３＞ＳＮＭ２、の関係にある。

従って、ステップＳ２０３で抽出された安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルは、処理ステップＳ４のチップ識別情報ＩＤを生成する工程においても、確実にフェイルビットと判定される。同様に、安定パスビットアドレスＰＢＡｓで選択されるメモリセルは、処理ステップＳ４においても確実にパスビットと判定される。

図７を参照して、実施の形態１に係る半導体装置１の加速試験の他の例を説明する。
図７は、処理ステップＳ２で安定フェイルビットアドレスＦＢＡｓ／安定パスビットアドレスＰＢＡｓを抽出する際の測定条件を、図６に示されるＳＮＭ設定条件に代えて、センスアンプ活性化タイミングとする場合のタイミング図を示す。

図７（ｂ）は、安定フェイルビットアドレスＦＢＡｓを抽出する場合に設定する第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））を説明するタイミング図である。測定温度および電源電圧ＶＤＤは、各々、１２５℃および０．９Ｖに設定される。

時刻ｔ０に、ワード線ＷＬはロウレベルからハイレベルに設定される（図示せず）。時刻ｔＢに、センスアンプＳＡはセンスアンプイネーブル信号ＳＡＥで活性化される（図２参照）。時刻ｔＢから所定時間経過後に、センスアンプＳＡの出力データＤｏｕｔと、メモリセルへの書込みデータＤｉｎとの比較結果に基づき、メモリセルのパス・フェイルが判定される（図示せず）。このセンスアンプ活性化タイミングｔＢでフェイルするメモリセルのアドレスは、安定フェイルビットアドレスＦＢＡｓとして抽出される。

図７（ｃ）は、安定パスビットアドレスＰＢＡｓを抽出する場合に設定される第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））を説明するタイミング図である。測定温度および電源電圧ＶＤＤは、各々、−４０℃および０．９Ｖに設定される。時刻ｔ０にワード線ＷＬが活性化された後、時刻ｔＷに、センスアンプＳＡが活性化される。時刻ｔＷから所定時間経過後に、メモリセルのパス・フェイルが判定される。このセンスアンプ活性化タイミングｔＷでパスするメモリセルのアドレスは、安定パスビットアドレスＰＢＡｓとして抽出される。

図７（ａ）は、チップ識別情報ＩＤを生成する処理ステップＳ４で設定される第３測定条件（ＩＤ生成時）を説明するタイミング図である。測定温度および電源電圧ＶＤＤは、−２０℃〜６０℃および０．９Ｖに設定される。時刻ｔ０にワード線ＷＬが活性化された後、時刻ｔＴに、センスアンプＳＡが活性化される。時刻ｔＴから所定時間経過後に、メモリセルのパス・フェイルが判定される。

第１測定条件〜第３測定条件において、電源電圧ＶＤＤは０．９Ｖに設定される。一方、第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））、第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））、および第３測定条件（ＩＤ生成時）におけるセンスアンプ活性化タイミングは、各々、ｔＷ＜ｔＴ＜ｔＢの関係にある。ワード線ＷＬ活性化後のビット線ＢＬおよびビット線／ＢＬ間の電圧は、時刻ｔ０からの経過時間の増加とともに、増加する。

従って、第１測定条件で抽出された安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルは、第１測定条件よりも早いタイミングでセンスアンプが活性化される第３測定条件においても、確実に、フェイルビットと判定される。同様に、第２測定条件で抽出された安定パスビットアドレスＰＢＡｓで選択されるメモリセルは、第２測定条件よりも遅いタイミングでセンスアンプが活性化される第３測定条件においても、確実に、パスビットとして判定される。

図８を参照して、実施の形態１に係る半導体装置１のテストアドレス格納工程を説明する。

処理ステップＳ３（テストアドレス格納）は、処理ステップＳ２（加速試験）で抽出した安定パスビットアドレスＰＢＡｓおよび安定フェイルビットアドレスＦＢＡｓを、テストアドレス格納部１０５に書込む工程である。

図８に示される通り、ＬＳＩテスタ１０９（図４参照）のメモリ領域（以下、テスタメモリ領域、と記載する場合がある。）には、８個の安定フェイルビットアドレスＦＢＡｓおよび２４８個の安定パスビットアドレスＰＢＡｓが格納されている。処理ステップＳ３では、テスタメモリ領域に格納されている計２５６個のアドレスデータを、テストアドレス格納部１０５に格納する。

テストアドレス格納部１０５は、２５６個のアドレスデータをテストアドレスＴａｄｄｒとして格納する。テストアドレス格納部１０５に格納される各テストアドレスＴａｄｄｒは、格納アドレスＦａｄｄｒ（０〜２５５）と対応づけられる。この格納アドレスＦａｄｄｒを指定することより、テストアドレス格納部１０５に格納されている安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓがアクセスされる。

処理ステップＳ３で、テスタメモリ領域に格納されている安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓは、テストアドレス格納部１０５へ、ランダムに再配置される。ここで、ランダムに再配置とは、テストアドレス格納部１０５において、安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスがグループ分けされずに、互いに混在して配置されている状態をいう。

図９を参照して、実施の形態１に係る半導体装置１のテストアドレス格納工程の他の例１を説明する。

図９は、処理ステップＳ２（加速試験）で抽出した不安定ビットアドレスＵＢＡｓを、テストアドレス格納部１０５に書込む、処理ステップＳ３の他の例を示す。不安定ビットアドレスＵＢＡｓとは、処理ステップＳ２を実行した場合、第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））および第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））のいずれにおいても、Ｐａｓｓ判定またはＦａｉｌ判定されるメモリセルのアドレスである。その他の場合として、例えば、第１測定条件を行う度に、Ｐａｓｓ判定とＦａｉｌ判定が一定しないメモリセルのアドレスである。

図５に示される処理ステップＳ２において、ステップＳ２０３およびステップＳ２０８で、Ｐａｓｓ／Ｆａｉｌ判定が行われるメモリセルのアドレス範囲は、所定数Ｕｎ＋１の不安定ビットアドレスＵＢＡｓが抽出される加速試験領域とする。

図９に示される通り、ＬＳＩテスタ１０９のテスタメモリ領域には、処理ステップＳ２で抽出した所定数Ｕｎ＋１の不安定ビットアドレスＵＢＡｓ、安定フェイルビットアドレスＦＢＡｓ、および安定パスビットアドレスＰＢＡｓが格納されている。処理ステップＳ３で、テスタメモリ領域にある所定数Ｕｎ＋１の不安定ビットアドレスＵＢＡｓは、テストアドレスＴａｄｄｒとして、テストアドレス格納部１０５に書込まれる。

加速試験領域に存在するメモリセルは、不安定ビットアドレスＵＢＡｓで選択さえるメモリセルを除けば、安定フェイルビットアドレスＦＢＡｓまたは安定パスビットアドレスＰＢＡｓのいずれか一方であることは確認済みである。従って、処理ステップＳ４でチップ識別情報ＩＤを生成する場合、テストアドレス格納部１０５に格納されているアドレス以外の加速試験領域におけるアドレスを選択することで、チップ固有の識別情報を生成することが可能となる。

図１０を参照して、実施の形態１に係る半導体装置１のテストアドレス格納工程の他の例２を説明する。

図１０は、安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓを抽出する際、各々、Ｆａｉｌ判定されたＩ／Ｏビット数およびＰａｓｓ判定されたＩ／Ｏビット数を考慮して抽出する処理ステップＳ２の他の例を示す。

図５に示される処理ステップＳ２における安定フェイルビットアドレスＦＢＡｓ（Ｓ２０３）は、Ｉ／Ｏ幅Ｎビットのうち、１ビット以上のＩ／ＯにおいてＦａｉｌ判定されたメモリセルのアドレスが該当する。さらに、安定パスビットアドレスＰＢＡｓ（Ｓ２０８）は、Ｉ／Ｏ幅Ｎビットのうち、全ビット（Ｎビット）のＩ／ＯにおいてＰａｓｓ判定されたメモリセルのアドレスが該当する。

それに対し、図１０に示される処理ステップＳ２では、例えば、ＳＲＡＭマクロ１０３のＩ／Ｏ幅を８ビットとした場合、そのうち、３ビット以上のＩ／ＯにおいてＦａｉｌ判定されたメモリセルのアドレスを、安定フェイルビットアドレスＦＢＡｓとして抽出される。この場合、メモリアドレスＲａｄｄｒのＡＤＤＲ＃０、ＡＤＤＲ＃１、およびＡＤＤＲ＃３が安定フェイルビットアドレスＦＢＡｓに該当する。さらに、図１０の例では、Ｉ／Ｏ幅８ビットのうち、全ビットのＩ／ＯでＰａｓｓ判定されたメモリのアドレスが、安定パスビットアドレスＰＢＡｓとして抽出される。図１０の例の場合、いずれのメモリセルのアドレスも、安定パスビットアドレスＰＢＡｓに該当しない。

処理ステップＳ３で、抽出された安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓは、テストアドレスＴａｄｄｒとして、テストアドレス格納部１０５に格納される。図１０の例では、安定フェイルビットアドレスＦＢＡｓであるＡＤＤＲ＃０、ＡＤＤＲ＃１、およびＡＤＤＲ＃３が格納される。

処理ステップＳ４では、テストアドレス格納部１０５からテストアドレスＴａｄｄｒが順次読み出され、各テストアドレスで選択されるＳＲＡＭマクロ１０３のメモリセルの動作確認が行われる。この場合、２ビット以上のＩ／ＯにおいてＦａｉｌ判定されたメモリセルのアドレス（ＡＤＤＲ＃０、ＡＤＤＲ＃３）が、フェイルアドレスＦＴａｄｄｒとして抽出される。

図１０に示される処理ステップＳ２（加速試験）および処理ステップＳ４（ＩＤ生成）におけるＦａｉｌアドレス／Ｐａｓｓアドレスの判定基準をまとめると、以下の通りとなる。

処理ステップＳ２では、第１測定条件（Ｔｅｓｔ（Ｂｅｓｔ））下で、ＮビットのＩ／Ｏ幅のうち、Ｎ２ｆビット以上のＩ／ＯにおいてＦａｉｌ判定されたメモリセルのアドレスが、安定フェイルビットアドレスＦＢＡｓとして抽出される。そして、処理ステップＳ４では、第３測定条件（ＩＤ生成）下で、ＮビットのＩ／Ｏ幅のうち、Ｎ４ｆビット以上のＩ／ＯにおいてＦａｉｌ判定された安定フェイルビットアドレスＦＢＡｓが、フェイルアドレスＦＴａｄｄｒとして出力される。

ここで、ビット数Ｎ２ｆおよびＮ４ｆは、以下の通り設定される。
Ｎ２ｆ＞Ｎ４ｆ …… 式１
Ｎ２ｆ−Ｎ４ｆ＝ΔＮｆ、とする。

ビット数Ｎ２ｆおよびビット数Ｎ４ｆを式１の通り設定することで、処理ステップＳ４において、安定フェイルビットアドレスＦＢＡｓでＰａｓｓ判定されるＩ／Ｏビット数がΔＮｆ以下で発生しても、処理ステップＳ２で抽出した安定フェイルビットアドレスＦＢＡｓに基づき、チップ識別情報ＩＤが安定して生成される。

同様に、処理ステップＳ２では、第２測定条件（Ｔｅｓｔ（Ｗｏｒｓｔ））下で、ＮビットのＩ／Ｏ幅のうち、Ｎ２ｐビット以上のＩ／ＯにおいてＰａｓｓ判定されたメモリセルのアドレスが、安定パスビットアドレスＰＢＡｓとして抽出される。そして、処理ステップＳ４では、第３測定条件（ＩＤ生成）下で、ＮビットのＩ／Ｏ幅のうち、Ｎ４ｐビット以上のＩ／ＯにおいてＰａｓｓ判定された安定パスビットアドレスＰＢＡｓは、フェイルアドレスＦＴａｄｄｒとして出力されない。

ここで、ビット数Ｎ２ｐおよびＮ４ｐは、以下の通り設定される。
Ｎ２ｐ＞Ｎ４ｐ …… 式２
Ｎ２ｐ−Ｎ４ｆ＝ΔＮｐ、とする。

ビット数Ｎ２ｐおよびビット数Ｎ４ｐを式２の通り設定することで、処理ステップＳ４において、安定パスビットアドレスＰＢＡｓでＦａｉｌ判定されるＩ／Ｏビット数がΔＮｐ以下で発生しても、処理ステップＳ２で抽出した安定パスビットアドレスＰＢＡｓがフェイルアドレスＦＴａｄｄｒと判定されることはない。その結果、安定パスビットアドレスＰＢＡｓに基づく不安定なチップ識別情報ＩＤの生成は回避される。

図１１を参照して、実施の形態１に係る半導体装置１のチップ識別情報ＩＤの生成方法を説明する。

図１１（ａ）は、処理ステップＳ４（ＩＤ生成）の詳細を示すフロー図である。図１１（ｂ）は、図１に示される半導体装置１の構成図を引用したものである。

出荷前に行われる処理ステップＳ１〜Ｓ３の結果、テストアドレス格納部１０５には、所定数の安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓで構成されるテストアドレスＴａｄｄｒ格納される。各テストアドレスＴａｄｄｒは、格納アドレスＦａｄｄｒで選択される。

ステップＳ４０１は、サーバからのリクエスト信号Ｒｅｑに応答して、テストアドレスＴａｄｄｒを読み出すステップである。メモリＢＩＳＴ１０４は、テストアドレス格納部１０５へ格納アドレスＦａｄｄｒを出力する。テストアドレス格納部１０５は、格納アドレスＦａｄｄｒで選択されるテストアドレスＴａｄｄｒを、メモリＢＩＳＴ１０４へ出力する。

ステップＳ４０２は、ＳＲＡＭマクロ１０３に書込みデータＤｉｎを書込むステップである。メモリＢＩＳＴ１０４は、書込みデータＤｉｎと、テストアドレスＴａｄｄｒをメモリアドレスＲａｄｄｒとして、ＳＲＡＭマクロ１０３へ出力する。ＳＲＡＭマクロ１０３は、メモリアドレスＲａｄｄｒで選択されたメモリセルに書込みデータＤｉｎを書込む。その後、ステップＳ４０３において、ＳＲＡＭマクロ１０３は、そのメモリセルの読出しデータＤｏｕｔを出力する。

ステップＳ４０４において、メモリＢＩＳＴ１０４は、書込みデータＤｉｎおよび読出しデータＤｏｕｔの一致（Ｐａｓｓ）／不一致（Ｆａｉｌ）判定を行う。両データが一致する場合、ステップＳ４０６に移行する。両データが不一致の場合、メモリＢＩＳＴ１０４は、そのメモリセルのアドレスをフェイルアドレスＦＴａｄｄｒとして、ＩＤ生成回路１０６へ出力する。Ｆａｉｌ判定されるメモリセルのアドレスは、安定フェイルビットアドレスＦＢＡｓと一致する。従って、ＩＤ生成回路１０６には、安定フェイルビットアドレスＦＢＡｓが出力され、安定パスビットアドレスＰＢＡｓは出力されない。

ステップＳ４０６で、テストアドレス格納部１０５に格納されているテストアドレスＴａｄｄｒの全てについて上記ステップが実行されたか否かが判定される。全てのテストアドレスＴａｄｄｒで上記メモリセルの動作確認が完了すると、ステップＳ４０８でチップ識別情報ＩＤが生成される。ＩＤ生成回路１０６は、メモリＢＩＳＴ１０４から出力されるフェイルアドレスＦＴａｄｄｒに基づき、チップ識別情報ＩＤを生成し、制御回路１０１へ出力する。

テストアドレス格納部１０５に格納されている安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルのＳＮＭの値は、ＩＤ生成時（処理ステップＳ４）における値よりも、加速試験（処理ステップＳ２）における値が大きい。従って、加速試験でＦａｉｌ判定された安定フェイルビットアドレスＦＢＡｓは、ＩＤ生成時にも、確実にＦａｉｌ判定される。同様に、安定パスビットアドレスＰＢＡｓで選択されるメモリセルのＳＮＭの値は、加速試験における値よりも、ＩＤ生成時における値が大きい。従って、加速試験でＰａｓｓ判定された安定パスビットアドレスＰＢＡｓは、ＩＤ生成時にも、確実にＰａｓｓ判定される。

安定フェイルビットアドレスＦＢＡｓを抽出する第１測定条件、安定パスビットアドレスＰＢＡｓを抽出する第２測定条件、およびＩＤ生成時に設定される第３測定条件は、各処理ステップにおけるＳＮＭが上記の関係を満たすように設定される。ＩＤ生成時にメモリセルのＰａｓｓ／Ｆａｉｌ判定を実施する前に、その判定対象とするメモリセルは、加速試験であらかじめ抽出される。

抽出された安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓは、テストアドレスＴａｄｄｒとして、テストアドレス格納部１０５に格納される。この結果、テストアドレス格納部１０５に格納されているテストアドレスＴａｄｄｒの動作確認結果に基づき生成されるチップ識別情報ＩＤは、トランジスタの温度変化や経年変化に関わらず、安定して生成される。

テストアドレス格納部１０５には、一例として、８個の安定フェイルビットアドレスＦＢＡｓおよび２４８個の安定パスビットアドレスＰＢＡｓが、混在して格納される。ＩＤ生成回路１０６は、メモリＢＩＳＴ１０４から順次出力されるフェイルアドレスＦＴａｄｄｒ、即ち、８個の安定フェイルビットアドレスＦＢＡｓからチップ識別情報ＩＤを生成する。２４８個の安定パスビットアドレスＰＢＡｓは、チップ識別情報の耐タンパ性を確保するために、テストアドレス格納部１０５に記録される。

さらに、チップ識別情報ＩＤの生成には、安定フェイルビットアドレスＦＢＡｓが存在するＩ／Ｏビットの情報も使用される。例えば、第１ビットのＩ／Ｏおよび第７ビットＩ／Ｏに安定フェイルビットアドレスＦＢＡｓが存在する場合、その２ビットの情報を暗号化したデータも、チップ識別情報ＩＤに加えられる。この動作不良のメモリセルが存在するＩ／Ｏビットの情報はテストアドレス格納部１０５に記録されない。従って、耐タンパ性は、さらに強化される。

図１２を参照して、実施の形態１に係る半導体装置１のチップ識別情報ＩＤの生成タイミング図を説明する。

図１２の縦軸に示される各信号は、図１１（ｂ）に示される信号と対応する。横軸に示される時刻ｔ１〜時刻ｔ９は、クロックＣｌｋの立ち上がりタイミングである。時刻ｔ１はクロックサイクルＣ１の開始タイミングであり、時刻ｔ２はクロックサイクルＣ２の開始タイミングである。時刻ｔ３以降も、同様である。

時刻ｔ１は、図１１（ａ）におけるステップＳ４０１に対応する。ロウレベルのイネーブル信号Ｆｃｅｎで活性化されたテストアドレス格納部１０５は、格納アドレスＦａｄｄｒの０番地で選択されるテストアドレスＴａｄｄｒ（Ａ番地）を、メモリＢＩＳＴ１０４へ出力する（時刻ｔ１）。メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒをＡ番地に設定するとともに、ＳＲＡＭマクロ１０３へ書込みデータＤｉｎ（データは”ａ”に設定）を出力する。

時刻ｔ２は、図１１（ａ）におけるステップＳ４０２に対応する。ライトイネーブル信号Ｒｗｅｎがロウレベルに設定されると、ＳＲＡＭマクロ１０３は、Ａ番地のメモリセルに、データａを書込む（時刻ｔ２）。

時刻ｔ３は、図１１（ａ）におけるステップＳ４０３に対応する。時刻ｔ３から所定時間経過後、ＳＲＡＭマクロ１０３は、読出しデータＤｏｕｔ（データａ１）を出力する。なお、時刻ｔ３で、格納アドレスＦａｄｄｒの１番地で選択されるテストアドレスＴａｄｄｒ（Ｂ番地）が、メモリアドレスＲａｄｄｒとして設定される（ステップＳ４０１）。即ち、ＳＲＡＭマクロ１０３において、先のメモリアドレスＲａｄｄｒ（Ａ番地）のデータ読出し（ステップＳ４０３）と、次のメモリアドレスＲａｄｄｒ（Ｂ番地）の設定（ステップＳ４０１）とは、並列して行われる。

時刻ｔ４は、図１１（ａ）におけるステップＳ４０４およびステップＳ４０５に対応する。時刻ｔ４に、ＳＲＡＭマクロ１０３のＡ番地に書込まれたデータ（ａ）と、Ａ番地の読出しデータ（ａ１）と、の比較が行われる。両データが一致および不一致の場合、各々、記号Ｆａｉｌがロウレベルおよびハイレベルに設定される。Ａ番地への書込みデータａとＡ番地の読出しデータａ１は異なるため、ステップＳ４０４においてＦａｉｌ判定される（ステップＳ４０４）。Ｆａｉｌ判定されると、メモリＢＩＳＴ１０４は、Ａ番地のアドレスデータをフェイルアドレスＦＴａｄｄｒとして、ＩＤ生成回路１０６へ出力する。

なお、時刻ｔ４に、ライトイネーブル信号Ｒｗｅｎがロウレベルに設定されると、ＳＲＡＭマクロ１０３は、Ｂ番地のメモリセルに、データｂを書込む（ステップＳ４０２）。即ち、ＳＲＡＭマクロ１０３において、先のメモリアドレスＲａｄｄｒ（Ａ番地）の動作確認（ステップＳ４０４）およびフェイルアドレスＦＴａｄｄｒの出力（ステップＳ４０５）と、次のメモリアドレスＲａｄｄｒ（Ｂ番地）へのデータ書込み（ステップＳ４０２）とは、並列に行われる。

時刻ｔ５から所定時間経過後、ＳＲＡＭマクロ１０３は、Ｂ番地の読出しデータＤｏｕｔを出力する。

時刻ｔ６に、ＳＲＡＭマクロ１０３のＢ番地に書込まれたデータ（ｂ）と、Ｂ番地の読出しデータ（ｂ）と、の比較が行われる。両データは一致するため、ステップＳ４０４においてＰａｓｓ判定（記号Ｆａｉｌはロウレベルに設定される）される。Ｐａｓｓ判定されると、メモリＢＩＳＴ１０４は、Ｂ番地のアドレスデータをＩＤ生成回路１０６へ出力しない。

図１３を参照して、実施の形態１に係る半導体装置１のチップ識別情報生成の他のタイミング図を説明する。

図１３は、ＳＲＡＭマクロ１０３の動作確認を、テストパタン依存性を考慮して行う場合のタイミング図である。動作確認の対象は、Ａ番地のメモリアドレスＲａｄｄｒで選択されるメモリセルである。

時刻ｔ１に、格納アドレスＦａｄｄｒが０番地に設定されると、テストアドレス格納部１０５は、テストアドレスＴａｄｄｒ（Ａ番地）を、メモリＢＩＳＴ１０４へ出力する。メモリＢＩＳＴ１０４は、このＡ番地のテストアドレスＴａｄｄｒに基づき、クロックサイクルＣ１〜クロックサイクルＣ４までの各クロックサイクルにおいて、順次、”Ａ−２”〜”Ａ＋１”番地のメモリアドレスＲａｄｄｒと、”Ｄ０”〜”Ｄ３”の書込みデータＤｉｎを生成する。クロックサイクルＣ１〜クロックサイクルＣ４の期間、ライトイネーブル信号Ｒｗｅｎはロウレベルに設定される。その結果、各メモリアドレスＲａｄｄｒで選択されるメモリセルには、対応するデータが書込まれる。

さらに、メモリＢＩＳＴ１０４は、クロックサイクルＣ５〜クロックサイクルＣ８までの各クロックサイクルにおいて、順次、”Ａ−２”〜”Ａ”および”Ａ＋１”番地のメモリアドレスＲａｄｄｒを生成する。このクロックサイクルＣ５〜クロックサイクルＣ８の期間、ライトイネーブル信号Ｒｗｅｎはハイレベルに設定されているため、各番地で選択されるメモリセルには、書込みデータＤ３または書込みデータＤ４の書込みは行われない。

時刻ｔ６、時刻ｔ７、および時刻ｔ８で開始される各クロックサイクルにおいて、メモリアドレスＲａｄｄｒ”Ａ−２”、”Ａ−１”、および”Ａ”で選択されるメモリセルのデータが、読出しデータＤｏｕｔとして出力される。このうち、クロックサイクルＣ６で出力されるデータＤ０１は、クロックサイクルＣ１の書込みデータＤｉｎ（Ｄ０）と異なるため、時刻ｔ７にＦａｉｌ判定される。しかし、”Ａ−２”番地はテストアドレスＴａｄｄｒに該当せず、フェイルアドレスＦＴａｄｄｒは出力されない。

一方、クロックサイクルＣ８で出力されるデータＤ２１は、テストアドレスＴａｄｄｒ”Ａ”番地のメモリセルから出力された読出しデータＤｏｕｔである。従って、データＤ２１は、クロックサイクルＣ３における書込みデータＤ２と比較される。両データは一致しないため、時刻ｔ９において、Ｆａｉｌ判定される。Ｆａｉｌ判定されると、メモリＢＩＳＴ１０４は、Ａ番地のアドレスデータをフェイルアドレスＦＴａｄｄｒとして、ＩＤ生成回路１０６へ出力する。

処理ステップＳ４の他のタイミング設定によれば、テストアドレスＴａｄｄｒで選択されるメモリセルの動作確認を、安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓ抽出時と同様に、テストパタン依存性を考慮して実施することが可能となる。その際、テストアドレスＴａｄｄｒで指定されるメモリセル以外のメモリセルにおける書込みデータＤｉｎと読出しデータＤｏｕｔとの不一致が発生した場合、そのメモリセルのアドレスをフェイルアドレスＦＴａｄｄｒとして出力することは禁止される。テストパタン依存性を考慮した処理ステップＳ４を行うことにより、テストアドレスＴａｄｄｒで選択されるメモリセルの動作確認結果の信頼性が、さらに向上する。その結果、チップ識別情報ＩＤを、さらに安定して生成することが可能となる。

図１４を参照して、実施の形態１に係る半導体装置１のチップ識別情報生成に好適な、センスアンプＳＡ活性化のタイミング図を説明する。

図１４（ａ）は、図２（ｂ）に示されるセンスアンプＳＡの構成と同一の構成を示す。
図１４（ｂ）は、通常動作モードにおけるセンスアンプＳＡの活性化タイミングを示す。ここで、通常動作モードとは、半導体装置１をカタログスペックで動作させることをいう。時刻ｔｗにワード線ＷＬ０を立上げる。時刻ｔｗから所定時間経過後の時刻ｔｓ１に、センスアンプイネーブル信号ＳＡＥを立ち上げる。センスアンプイネーブル信号ＳＡＥで活性化されたセンスアンプＳＡは、その時刻におけるビット線ＢＬおよびビット線／ＢＬ間の電圧（振幅）を増幅し、メモリセルＭＣの読出しデータＤｏｕｔを出力する。

図１４（ｃ）は、図１２および図１３に示される処理ステップＳ４に好適な、センスアンプＳＡの活性化タイミングを説明する図である。処理ステップＳ４（チップＩＤ生成）におけるセンスアンプイネーブル信号ＳＡＥの立上げタイミングｔｓ２は、通常動作モードにおけるセンスアンプイネーブル信号ＳＡＥの立上げタイミングｔｓ１よりも、早く設定される。この設定により、チップＩＤ生成工程における安定フェイルビットアドレスＦＢＡｓで選択されるメモリセルＭＣの動作確認が、より確実になる。その結果、チップ識別情報ＩＤを、より安定して生成することが可能となる。

＜実施の形態１の変形例１＞
図１５を参照して、実施の形態１の変形例１に係る半導体装置１の加速試験におけるタイミング図を説明する。

実施の形態１に係る半導体装置１に対する加速試験（処理ステップＳ２）では、図６に示される通り、メモリセル読出し時のスタティックノイズマージン（ＳＮＭ）を変更するように測定条件が設定された。それに対し、図１５に示される加速試験では、メモリセルＭＣが、０／１いずれのデータを保持しやすい特性を備えているかを測定する。

図１５（ａ）は、図２（ａ）に示されるメモリセルＭＣの回路構成と同一である。
図１５（ｂ）は、メモリセルＭＣに、Ｌｏｗ／Ｌｏｗ書込みを実施した場合の、ノードＮ０およびノードＮ１の電圧変化を説明するタイミング図である。

時刻ｔｓにおいて非選択状態にあるメモリセルＭＣは、そのノードＮ０およびノードＮ１の電圧を、各々、ハイレベル（ＶＤＤ）およびロウレベル（ＶＳＳ）に保持する。

時刻ｔｓには、ビット線ＢＬおよびビット線／ＢＬは、ともに、ロウレベルに設定される。その後、ワード線ＷＬの立ち上がりにより、メモリセルＭＣが選択される。本明細書では、ビット線ＢＬおよびビット線／ＢＬをロウレベルに設定した状態でメモリセルＭＣを選択する動作を、”Ｌｏｗ／Ｌｏｗ書込み”（ロウ／ロウ書込み）と定義する。Ｌｏｗ／Ｌｏｗ書込みされたメモリセルＭＣのノードＮ０およびノードＮ１の各電圧は、各ノードにドレインまたはソースが接続されているトランジスタの駆動能力により決定される。図１５（ｂ）では、ノードＮ１の電位がノードＮ０の電位より高く維持される状態が想定されている。

時刻ｔｅにワード線ＷＬがハイレベルからロウレベルに遷移すると、再び非選択状態に設定されたメモリセルＭＣは、Ｌｏｗ／Ｌｏｗ書込みされたデータを保持する。

Ｌｏｗ／Ｌｏｗ書込みでノードＮ０およびノードＮ１に保持されるデータは、メモリセルＭＣを構成するトランジスタの駆動能力やリーク電流等により決定される。実施の形態１の変形例では、加速試験として、Ｌｏｗ／Ｌｏｗ書込みを実施する。その結果に基づき、テストアドレスＴａｄｄｒを決定する。

図１６を参照して、実施の形態１の変形例１に係る半導体装置１の加速試験方法を説明する。

測定条件１および測定条件２は、Ｌｏｗ／Ｌｏｗ書込みにおける加速試験の条件である。測定条件１および測定条件２における測定温度は、各々、１２５℃および−４０℃に設定される。電源電圧ＶＤＤは、両測定条件とも、０．９Ｖに設定される。

図１６において、４行４列の単位矩形に区切られた矩形は、データテーブルを模式的に示す。このデータテーブルは、テスタメモリ領域に設定される。行方向（Ｘ方向）がＩ／Ｏ幅４ビットの各ビットを示し、列方向（Ｙ方向）が４つのメモリアドレス（ＡＤＤＲ＃０〜ＡＤＤＲ＃３）を示す。

斜線が施された単位矩形は、Ｌｏｗ／Ｌｏｗ書込みで、データ”１”（ハイレベル）を保持するメモリセルを示す。空白の単位矩形は、Ｌｏｗ／Ｌｏｗ書込みで、データ”０”（ロウレベル）を保持するメモリセルを示す。記号”Ｕ”が記載された単位矩形は、Ｌｏｗ／Ｌｏｗ書込みの結果が不安定、即ち、Ｌｏｗ／Ｌｏｗ書込みで保持されるデータが一定でない不安定メモリセルを示す。

テストアドレス格納部１０５に書込むテストアドレスＴａｄｄｒは、以下の通り決定される。最初に、図３に示される処理ステップＳ１で良品チップを選別する。

次に、選別された良品チップに対し、測定条件１に設定された加速試験の１回目を行う。その結果は、”Ｔｅｓｔ＃１＿０”の符号が付与されたデータテーブル格納される。測定条件１の加速試験をＮ回実施し（図示しないデータテーブル”Ｔｅｓｔ＃１＿Ｎ−１”に格納される）、１〜Ｎ回のテスト結果に基づき、測定条件１の加速試験の結果をデータテーブルＴｅｓｔ＃１＿Ｎとして、テスタメモリ領域に格納する。

同一のチップに対して、測定条件２に設定した加速試験をＮ回実施する。１〜Ｎ回のテスト結果に基づき、測定条件２の加速試験の結果を、データテーブルＴｅｓｔ＃２＿Ｎとして、テスタメモリ領域に格納する。

加速試験の総合結果は、データテーブルＴｅｓｔ＃Ｒに格納される。データテーブルＴｅｓｔ＃１＿Ｎおよびデータテーブル＃２＿Ｎにおいて、いずれもデータ”０”を保持する単位矩形は、データテーブルＴｅｓｔ＃Ｒの対応する単位矩形において、データ”０”が書込まれる。データテーブルＴｅｓｔ＃Ｒの単位矩形に書込まれるデータ”１”も、同様に決定される。データテーブルＴｅｓｔ＃１＿ＮおよびデータテーブルＴｅｓｔ＃２＿Ｎの少なくともいずれか一方において記号”Ｕ”が記載された単位矩形は、データテーブルＴｅｓｔ＃Ｒの対応する単位矩形において、記号”Ｕ”が書込まれる。

最後に、データテーブルＴｅｓｔ＃Ｒにおいて、記号”Ｕ”が記載された不安定メモリセルを含まないメモリアドレスＲａｄｄｒを、テストアドレスＴａｄｄｒとして抽出される。図１６のメモリアドレスＡＤＤＲ＃０およびＡＤＤＲ＃２が、テストアドレスＴａｄｄｒとして抽出される。

図１７を参照して、実施の形態１の変形例１に係る半導体装置１のチップ識別情報ＩＤを生成する処理フローを説明する。

図１７（ａ）は、Ｌｏｗ／Ｌｏｗ書込みで生成したテストアドレスＴａｄｄｒに基づくチップ識別情報ＩＤを生成する工程（処理ステップＳ４）の詳細フロー図である。図１７（ｂ）は、図１に引用される半導体装置１の構成図を引用したものである。

ステップＳ４０２ａは、サーバからのリクエスト信号Ｒｅｑに応答して、Ｌｏｗ／Ｌｏｗ書込みの加速試験で抽出したテストアドレスＴａｄｄｒを読み出すステップである。メモリＢＩＳＴ１０４は、テストアドレス格納部１０５へ格納アドレスＦａｄｄｒを出力する。テストアドレス格納部１０５は、格納アドレスＦａｄｄｒで選択されるテストアドレスＴａｄｄｒを、メモリＢＩＳＴ１０４へ出力する。

ステップＳ４０３ａで、メモリＢＩＳＴ１０４は、テストアドレスＴａｄｄｒをメモリアドレスＲａｄｄｒとして、ＳＲＡＭマクロ１０３へ出力する。この時、メモリＢＩＳＴ１０４からＳＲＡＭマクロ１０３へ書込みデータＤｉｎは出力されない。その後、ステップＳ４０３ａにおいて、ＳＲＡＭマクロ１０３は、そのメモリセルの読出しデータＤｏｕｔを出力する。

ステップＳ４０４ａにおいて、メモリＢＩＳＴ１０４は、読出しデータＤｏｕｔをＩＤ生成回路１０６へ出力する。ステップＳ４０５ａで、テストアドレス格納部１０５に格納されているテストアドレスＴａｄｄｒの全てについて上記ステップが実行されたか否かが判定される。全てのテストアドレスＴａｄｄｒの読出しが未了の場合、ステップＳ４０６ａで、格納アドレスＦａｄｄｒを次に進める。全てのテストアドレスＴａｄｄｒにおいて、上記メモリセルの読出しデータＤｏｕｔの出力が完了すると、ステップＳ４０７ａにおいて、ＩＤ生成回路によるチップ識別情報ＩＤの生成が行われる。

図１１に示される処理ステップＳ４と異なり、Ｌｏｗ／Ｌｏｗ書込みで生成したテストアドレスＴａｄｄｒに基づくチップ識別情報ＩＤの生成は、テストアドレスＴａｄｄｒで選択されたメモリセルの保持データに基づき行われる。テストアドレスＴａｄｄｒで選択されるメモリセルは、Ｌｏｗ／Ｌｏｗ書込みで安定したデータを保持することが確認済みである。従って、トランジスタの特性変動に対して、安定したチップ識別情報ＩＤの生成が可能となる。

図１８を参照して、実施の形態１の変形例１に係る半導体装置１のチップ識別情報ＩＤを生成するの他の処理フローを説明する。

図１７に示されるチップ識別情報ＩＤの生成方法と、図１８に示されるチップ識別情報ＩＤの生成方法の他の例との相違点は、テストアドレス格納部１０５に格納されているメモリセルのデータ保持特性である。図１８に示されるテストアドレス格納部１０５には、加速試験におけるＬｏｗ／Ｌｏｗ書込みで保持データが不安定と判定されたメモリセルのアドレスが格納されている。

ステップＳ４０２ｂにおいて、サーバからのリクエスト信号Ｒｅｑに応答して、メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒを、テストアドレスＴａｄｄｒ以外のアドレスに設定する。ステップＳ４０３ｂで、メモリアドレスＲａｄｄｒで選択されるメモリセルの読出しデータＤｏｕｔが出力される。ステップＳ４０４ｂで、メモリＢＩＳＴ１０４は、その読出しデータＤｏｕｔをＩＤ生成回路１０６へ出力する。ステップＳ４０５ｂで、チップ識別情報ＩＤ生成に必要な読出しデータＤｏｕｔ数に達したか否かを判定する。読出しデータ数Ｄｏｕｔが未達の場合、ステップＳ４０６ｂでメモリアドレスＲａｄｄｒを１つ進める。読出しデータＤｏｕｔが所定数に達した場合、ステップＳ４０７ｂで、ＩＤ生成回路１０６は、チップ識別情報ＩＤを生成する。

実施の形態１の変形例１では、ビット線ＢＬおよびビット線／ＢＬをロウレベルに設定した状態でメモリセルＭＣを選択するＬｏｗ／Ｌｏｗ書込みを例に、テストアドレスＴａｄｄｒを決定する構成および方法を説明した。メモリセルＭＣのデータ保持特性の偏りを測定する方法は、Ｌｏｗ／Ｌｏｗ書込みに限定されない。例えば、ビット線ＢＬおよびビット線／ＢＬをハイレベルに設定した状態でメモリセルＭＣを選択するＨｉｇｈ／Ｈｉｇｈ書込みも適用可能である。さらに、電源電圧印加（パワーオン）直後のメモリセルが保持するデータの再現性を確認し、パワーオン後の保持データに再現性のあるメモリセルのアドレスをテストアドレスＴａｄｄｒとすることも可能である。

＜実施の形態１の変形例２＞
図１９を参照して、実施の形態１の変形例２に係る半導体装置１の構成を説明する。

実施の形態１の変形例２に係る半導体装置１は、図１に示される実施の形態１に係る半導体装置１に、エラー訂正回路１１０を追加した構成である。

図１９において、エラー訂正回路１１０は、ＳＲＡＭマクロ１０３とメモリＢＩＳＴ１０４との間に配置される。エラー訂正回路１１０は、ＳＲＡＭマクロ１０３の読出しデータＤｏｕｔをエラー訂正コードＥｃｃｄで１ビットエラーの訂正を行い、エラー訂正したデータを読出しデータＤｏｕｔｃとしてメモリＢＩＳＴ１０４へ出力する。

ＥＣＣコード格納部１０５ｃは、メモリアドレスＲａｄｄｒに対応するパリティーデータを、エラー訂正コードＥｃｃｄとして、格納する。メモリアドレスＲａｄｄｒが入力されると、ＥＣＣコード格納部１０５ｃは、メモリアドレスＲａｄｄｒで選択されたエラー訂正コードＥｃｃｄを、エラー訂正回路１１０へ出力する。ＳＲＡＭマクロ１０３は、メモリＢＩＳＴ１０４が出力するメモリアドレスＲａｄｄｒで選択されたメモリセルの読出しデータＤｏｕｔをエラー訂正回路１１０へ出力する。エラー訂正回路１１０は、読出しデータＤｏｕｔをエラー訂正コードＥｃｃｄに基づきエラー訂正し、読出しデータＤｏｕｔｃを出力する。

チップ識別情報ＩＤを生成する際、選択されたメモリアドレスに不安定メモリセルが含まれている場合であっても、エラー訂正回路１１０により、メモリセルの出力データＤｏｕｔは正しく訂正される。その結果、安定したチップ識別情報ＩＤの生成を実現することが可能となる。

＜実施の形態２＞
図２０を参照して、実施の形態２に係る半導体装置２の構成を説明する。

半導体装置２は、実施の形態１に係る半導体装置１が備える電圧生成回路１０２およびテストアドレス格納部１０５を削除した構成に相当する。

半導体装置２が備えるＳＲＡＭマクロ１０３には、半導体装置２とは別チップに形成された電圧生成回路１０２ａが出力する電源電圧ＶＤＤおよびワード線電圧ＶＷＬが供給される。電圧生成回路１０２ａは、半導体装置２が備える制御回路１０１が出力する信号Ｖｃｎｔｌにより、その動作が制御される。

テストアドレス格納部１０５ａは、半導体装置２とは別チップ（例えば、不揮発性メモリ）で形成される。テストアドレス格納部１０５ａには、実施の形態１およびその変形例に係る半藤装置１が備えるテストアドレス格納部１０５と同様に、加速試験で抽出されたテストアドレスＴａｄｄｒが書込まれる。半導体装置２とテストアドレス格納部１０５ａとを別チップで形成することにより、半導体装置２の製造プロセスが簡略化される。その結果、半導体装置２の製造コスト低減が可能となる。

＜実施の形態３＞
図２１を参照して、実施の形態３に係る半導体装置３の構成を説明する。

半導体装置３は、実施の形態１に係る半導体装置１が備える電圧生成回路１０２を削除し、チップ識別情報ＩＤを生成するＩＤ生成用ＳＲＡＭマクロ１０３ａを追加した構成に相当する。ＩＤ生成用ＳＲＡＭマクロ１０３ａでチップ識別情報ＩＤを生成する場合、ＩＤ生成用ＳＲＡＭマクロ１０３ａへの供給電圧は変更されない。

メモリＢＩＳＴ１０４が出力する格納アドレスＦａｄｄｒに応答して、テストアドレス格納部１０５は、その格納アドレスＦａｄｄｒと対応づけられたテストアドレスＴａｄｄｒをメモリＢＩＳＴ１０４へ出力する。メモリＢＩＳＴ１０４は、テストアドレスＴａｄｄｒに基づき、メモリアドレスＲａｄｄｒをＩＤ生成用ＳＲＡＭマクロ１０３ａへ出力する。さらに、メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒで選択されるメモリセルへの書込みデータＤｉｎを、ＩＤ生成用ＳＲＡＭマクロ１０３ａへ出力する。

メモリＢＩＳＴ１０４は、メモリアドレスＲａｄｄｒで選択されるメモリセルの読出しデータＤｏｕｔを、ＩＤ生成用ＳＲＡＭ１０３ａから受け取る。メモリＢＩＳＴ１０４は、書込みデータＤｉｎおよび読出しデータＤｏｕｔの一致・不一致を判定するとともに、両データが不一致の場合、メモリアドレスＲａｄｄｒをフェイルアドレスＦＴａｄｄｒとして出力する。

図２２を参照して、実施の形態３に係る半導体装置３が備えるＩＤ生成用ＳＲＡＭマクロ１０３ａの構成を説明する。

図２２（ａ）に示される通り、ＩＤ生成用ＳＲＡＭマクロ１０３ａが有するメモリセルＭＣａは、図２に示されるメモリセルＭＣと同一の回路構成を有する。重複するメモリセルＭＣａの回路構成の説明は、省略する。

図２２（ｂ）および（ｃ）は、ＩＤ生成用ＳＲＡＭマクロ１０３ａが有する２種類のメモリセルＭＣａのＳＮＭ特性を示す。

図２２（ｂ）のＳＮＭ特性を有するメモリセルＭＣａにおいて、ｎ型トランジスタＭ１ａのコンダクタンスｇｍ１ａは、ｎ型トランジスタＭ２ａのコンダクタンスｇｍ２ａよりも大きく設定される。
例えば、β＝ｇｍ１ａ／ｇｍ２ａ＝１．５、と設定される。同様に、ｎ型トランジスタＭ４ａのコンダクタンスｇｍ４ａは、ｎ型トランジスタＭ５ａのコンダクタンスｇｍ５ａよりも大きく設定される。ここで、記号”／”は、除算記号である。
例えば、β＝ｇｍ４ａ／ｇｍ５ａ＝１．５、と設定される。

上記のコンダクタンス比を備えるメモリセルＭＣａはＳＮＭが十分に確保され、メモリセルＭＣａの書込みデータＤｉｎと読出しデータＤｏｕｔとは一致する。その結果、ＳＲＡＭマクロ１０３ａへの供給電圧を変更せずに、即ち、加速試験を実施せずに、安定パスビットアドレスＰＢＡｓの抽出が可能となる。

一方、図２２（ｃ）のＳＮＭ特性を有するメモリセルＭＣａにおいて、ｇｍ１ａ／ｇｍ２ａの値、およびｇｍ４ａ／ｇｍ５ａの値のいずれか一方は、ほぼ同じ値となるように設定される。例えば、β＝ｇｍ４ａ／ｇｍ５ａ＝１、と設定される。他方の値は、十分なＳＮＭを確保するようにコンダクタンスの比が設定される。この場合、ノードＮ０のハイレベル側におけるＳＮＭは存在しなくなる。その結果、メモリセルＭＣａのアドレスは、加速試験をせずに、安定フェイルビットアドレスＦＢＡｓとして抽出される。

図２１において、ＩＤ生成用ＳＲＡＭマクロ１０３ａは、図２２（ｂ）の特性を有するメモリセルＭＣａおよび図２２（ｃ）の特性を有するメモリセルＭＣａがランダムに配置された構成を有する。安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓを抽出する場合、ＩＤ生成用ＳＲＡＭマクロ１０３ａを活性化し、ＳＲＡＭマクロ１０３は非活性化状態に設定される。

メモリＢＩＳＴ１０４によるＩＤ生成用ＳＲＡＭ１０３ａの動作確認の結果に基づき、安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓが抽出される。抽出された所定数の安定フェイルビットアドレスＦＢＡｓおよび安定パスビットアドレスＰＢＡｓは、テストアドレスＴａｄｄｒとして、テストアドレス格納部１０５に格納される。これらの工程は、図４に示されるＬＳＩテスタ１０９が備えるメモリを介して行われる。

実施の形態３に係る半導体装置３によれば、電圧生成回路が不要となり、チップ面積削減に効果がある。さらに、ＩＤ生成用ＳＲＡＭにより、安定したテストアドレスの生成が可能となる。その結果、チップ面積の増大を抑制しつつ、安定したチップ識別情報の生成が可能となる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２，３ 半導体装置、１０１ 制御回路、１０２，１０２ａ 電圧生成回路、１０３，１０３ａ，１０４ ＳＲＡＭマクロ、１０５，１０５ａ テストアドレス格納部、１０５ｃ ＥＣＣコード格納部、１０６ ＩＤ生成回路、１０７ 内部バス、１０８ コンタクト部、１０９ ＬＳＩテスタ、１１０ エラー訂正回路、ＢＬ，／ＢＬ ビット線、１０４ メモリＢＩＳＴ、Ｃ１〜Ｃ８ クロックサイクル、Ｃｌｋ クロック、Ｄｉｎ 書込みデータ、Ｄｏｕｔ，Ｄｏｕｔｃ 読出しデータ、Ｅｃｃｄ エラー訂正コード、Ｆａｄｄｒ 格納アドレス、ＦＢＡｓ 安定フェイルビットアドレス、Ｆｃｅｎ イネーブル信号、ＦＴａｄｄｒ フェイルアドレス、ＭＣ，ＭＣａ メモリセル、Ｎ０，Ｎ１ ノード、ＰＢＡｓ 安定パスビットアドレス、Ｒａｄｄｒ メモリアドレス、Ｒｅｑ リクエスト信号、Ｒｗｅｎ ライトイネーブル信号、ＳＡ センスアンプ、ＳＡＥ センスアンプイネーブル信号、ｓｇ１０１，ｓｇ１０３ 信号、ｓｇ１０５，ｓｇ１０８ データ伝送パス、Ｔａｄｄｒ テストアドレス、Ｔｃｎｔｌ 信号、ＵＢＡｓ 不安定ビットアドレス、Ｖｃｎｔｌ 信号、ＶＤＤ，ＶＳＳ 電源電圧、ＶＷＬ ワード線電圧、ＷＬ，ＷＬ０ ワード線。

Claims (8)

1. 行列状に配置された複数のメモリセルを有するメモリセルアレイと、
   テストアドレスを格納するテストアドレス格納部と、
   前記テストアドレスで選択される前記メモリセルの動作確認結果に基づき、フェイルアドレスを出力する自己診断回路と、
   前記自己診断回路が出力する前記フェイルアドレスに基づき、チップ識別情報を生成する識別情報生成回路と、を備え、
   前記テストアドレス格納部は、第１測定条件における前記メモリセルの不良セルアドレスを、前記テストアドレスとして格納し、
   前記自己診断回路は、前記不良セルアドレスで選択される前記メモリセルの第３測定条件（ＩＤ生成）における動作確認結果に基づき、前記不良セルアドレスを出力し、
   前記第１測定条件における前記メモリセルのスタティックノイズマージンは、前記第３測定条件における前記メモリセルのスタティックノイズマージンよりも大きく設定される、半導体装置。
2. 前記テストアドレス格納部は、さらに、第２測定条件における前記メモリセルの正常セルアドレスを、前記テストアドレスとして格納し、
   前記自己診断回路は、前記正常セルアドレスで選択される前記メモリセルの前記第３測定条件における動作確認を行い、
   前記第３測定条件における前記メモリセルのスタティックノイズマージンは、前記第２測定条件における前記メモリセルのスタティックノイズマージンよりも大きく設定される、請求項１記載の半導体装置。
3. 前記メモリセルアレイに電源電圧を供給する電圧生成回路を、さらに備え、
   前記第１測定条件における前記電源電圧は、前記第３測定条件における前記電源電圧よりも大きく設定される、請求項２記載の半導体装置。
4. 前記第３測定条件における前記電源電圧は、前記第２測定条件における前記電源電圧より大きく設定される、請求項３記載の半導体装置。
5. 前記メモリセルのデータを出力するセンスアンプを、さらに備え、
   前記テストアドレス格納部は、第４測定条件における前記メモリセルの不良セルアドレスを、前記テストアドレスとして格納し、
   前記自己診断回路は、前記不良セルアドレスで選択される前記メモリセルの第６測定条件（ＩＤ生成）における動作確認結果に基づき、前記不良セルアドレスを出力し、
   前記第６測定条件における前記センスアンプの活性化タイミングは、前記第４測定条件における前記センスアンプの活性化タイミングよりも早く設定される、請求項１記載の半導体装置。
6. 前記テストアドレス格納部は、第５測定条件における前記メモリセルの正常セルアドレスを、前記テストアドレスとして格納し、
   前記第５測定条件における前記センスアンプの活性化タイミングは、前記第６測定条件における前記センスアンプの活性化タイミングよりも早く設定される、請求項５記載の半導体装置。
7. 前記メモリセルアレイは、Ｎ（Ｎは２以上の整数）ビットのビット幅を有し、
   前記第１測定条件における前記不良セルアドレスは、前記Ｎビットのビット幅のうち、第１ビット数においてフェイル判定された場合に抽出され、
   前記第３測定条件における前記不良セルアドレスは、前記Ｎビットのビット幅のうち、第２ビット数においてフェイル判定された場合に抽出され、
   前記第１ビット数は、前記第２ビット数より大きく設定される、請求項１記載の半導体装置。
8. 前記メモリセルアレイは、Ｎ（Ｎは２以上の整数）ビットのビット幅を有し、
   前記第２測定条件における前記正常セルアドレスは、前記Ｎビットのビット幅のうち、第３ビット数においてパス判定された場合に抽出され、
   前記第３測定条件における前記正常セルアドレスは、前記Ｎビットのビット幅のうち、第４ビット数においてパス判定された場合に抽出され、
   前記第３ビット数は、前記第４ビット数より大きく設定される、請求項２記載の半導体装置。

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