JP5918192B2 - Ｐｌｃシステムでのデータ処理装置及びその方法 - Google Patents

Description

本実施例はＰＬＣシステムに関するものであり、特にＰＬＣシステムでデータを処理するための装置及びその方法に関するものである。

ＰＬＣ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ）で入出力ポートが制限されたＭＰＵを使用する場合、入出力点数が多くなると情報貯蔵機能を有するフリップフロップとバッファを利用してポートを拡張することができる。この際、フリップフロップとバッファにはデータとクロック信号又はイネーブル信号を印加する。出力ポートを拡張する場合、フリップフロップにデータとクロック信号を印加する。クロック信号は、ＷＲ（Ｗｒｉｔｅ）信号とＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）信号を論理回路で組み合わせて生成する。組み合わせ回路のノイズ耐量を高めるためには、ＷＲ信号とＣＳ信号にバイパスキャパシタを追加して構成する。

このような回路設計方式は、キャパシタと論理回路による信号遅延をもたらす恐れがある。また、データバスに出力しようとするデータではなく次のデータ又は遷移過程にあるデータが出力されるようにしてもよい。

図１は、従来のＰＬＣプログラムの動作のフローチャートであり、図２は従来のクロックによるデータのフローチャートである。

図１乃至図２を参照すると、ＭＰＵはＰＬＣシステムの動作モードの際最初に初期化動作を行う（Ｓ１０）。

ＰＬＣシステムのプログラムを利用した動作モードを行う際、使用する入力データを収集し、入力イメージ領域に前記収集したデータを貯蔵する入力イメージ領域リフレッシュ動作を行う（Ｓ２０）。

ＭＰＵは既に設定されたプログラムに基づいて動作モードを行い、プログラムを行うことによって入力されるデータを入力イメージ領域に貯蔵する。この際、演算結果はリアルタイムに出力イメージ領域にアップデータされてもよい（Ｓ３０）。

ＭＰＵはプログラムを行うことによって出力イメージ領域に貯蔵したデータを出力ポート又は出力バッファに伝送する出力イメージ領域リフレッシュ動作を行う（Ｓ４０）。

前記のように出力イメージ領域に貯蔵したデータを出力ポート又は出力バッファに伝送する際、図２のようにバッファに当たるアドレス領域の区分信号であるＣＳ１（Ｃｈｉｐ Ｓｅｌｅｃｔ １）とＷＲ信号とロウに変わりながらＯＲゲート出力であるクロックもロウに変わるようになる。ＣＳ１信号とＷＲ信号に追加されたキャパシタと論理回路の影響で４１０のようにクロック信号の下降／上昇時間とＷＲ信号の下降／上昇時間との間に遅延が発生する可能性がある（２１０ａ，２１０ｂ）。よって、出力Ｑにアップデートされたデータ２２０は遅延時間の発生によってデータが有効（ｖａｌｉｄ）でない可能性がある。

即ち、ＭＰＵクロックの速度は次第に速くなっているが、ノイズ耐量を高めるために使用するキャパシタとクロック生成用論理ゲートは信号遅延を発生する。よって、実際に出力しようとする有効データと出力されるデータとの間に誤差を誘発する可能性がある。

本実施例では、ＰＬＣシステムでデータを処理する際に発生する遅延時間を考慮してデータを処理するためのＰＬＣシステムでのデータ処理装置及びその方法を提供する。

また、本発明はＰＬＣシステムで処理される動作によるデータの信頼性を増大させ、有効なデータを容易に獲得するようにするＰＬＣシステムでのデータ処理装置及びその方法を提供する。

本発明の実施例による、データを出力する出力バッファと、入力信号を合成し、前記合成された入力信号を前記出力バッファのクロック信号として出力するＯＲゲートを含むＰＬＣシステムでのデータ処理方法は、マイクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する第１信号を前記ＯＲゲートへ出力するステップと、前記第１信号を出力した後、前記マイクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの第２チップアドレス及び前記出力バッファへの有効データを有する第２信号を前記ＯＲゲートへ出力するステップと、前記第２信号を出力した後、前記マクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの前記第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する前記第１信号を前記ＯＲゲートへ出力するステップと、を含み、前記第１チップアドレスは前記第２チップアドレスと異なる。
また、本発明の実施例によるデータ処理装置は、データを出力する出力バッファと、入力信号を合成し、前記合成された入力信号を前記出力バッファのクロック信号として出力するＯＲゲートと、前記ＯＲゲートへの第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する第１信号を出力し、前記第１信号が出力された後に前記ＯＲゲートへの第２チップアドレス及び前記出力バッファへの有効データを有する第２信号を出力し、前記第２信号を出力した後に前記ＯＲゲートへの前記第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する前記第１信号を出力するマイクロプロセッサユニット（ＭＰＵ）と、を含み、前記第１チップアドレスは前記第２チップアドレスとは異なる。

従来のＰＬＣプログラムの動作のフローチャートである。 従来のクロックによるデータのフローチャートである。 一般的なＰＬＣシステムにおけるデータを出力するためのハードウェアのブロック構成図である。 出力バッファのロジックダイヤグラムとファンクションテーブルを示す例示図である。 本発明の一実施例によるＰＬＣシステムでのデータ処理動作のフローチャートである。 本発明の実施例による入出力データを処理するためのプログラムコードを示す例示図である。 本発明の実施例によるデータのフローチャートである。

本明細書及び特許請求の範囲で使用された用語や単語は通常的であるか辞書的な意味に限って解析されてはならず、発明者は自らの発明を最善の方法で説明するために用語の概念を適切に定義し得るという原則に立脚して本発明の技術的思想に符合する意味と概念で解析されるべきである。

よって、本明細書に記載された実施例と図面に図示された構成は本発明の最も好ましい一実施例に過ぎず、本実施例の技術的思想を全て代弁するものではないため、本出願時点でこれらを代替し得る多様な均等物と変形例が存在し得るということを理解すべきである。

図３は本発明の実施例によるＰＬＣシステムにおけるデータ出力のためのハードウェアのブロック構成図であり、図４は出力バッファのロジックダイヤグラムとファンクションテーブルを示す例示図である。

図３乃至図４を参照すると、ＰＬＣシステムでは出力バッファ１１０に入力されるクロックを生成するためにＭＰＵ１２０から出力されるアドレスとＣＳ，ＷＲ信号をＯＲゲート１３０に入力する。クロックがロウ（Ｌｏｗ）となるためには前記アドレス信号、ＣＳ信号及びＷＲ信号が全てロウ（Ｌｏｗ）である場合にのみ可能である。即ち、図２（ａ）と（ｂ）に示したように出力バッファがＤ−フリップフロップである場合、クロック信号が上昇する際に入力Ｄが出力Ｑに伝達される。

クロック信号がロウからハイ（Ｈｉｇｈ）に上昇するとデータバスに乗せられた値が出力バッファ１１０にアップデートされ、フォトカプラ１４０で値を出力して前記フォトカプラ１４０のスイッチング動作を制御する。

図５は本発明の一実施例によるＰＬＣシステムでのデータ処理動作のフローチャートであり、図６は本発明の実施例による入出力データを処理するための動作にプログラムコードを示す例示図であり、図７は本発明の実施例によるデータのフローチャートである。

図５を参照すると、本発明の一実施例によるＰＬＣシステムでのデータ処理動作は、プログラムの動作途中に出力バッファを介したデータの出力過程を行う前にＭＰＵ１２０でインタラプトをディスエイブルする（Ｓ５１０）。ＭＰＵ１２０でインタラプトをディスエイブルすることは、他のインタラプトでデータバスを占有することができないようにするためである。

図７には、マイクロプロセシングユニット（ＭＰＵ）１２０は、第１バスサイクルの間、ＯＲゲート１３０への第１チップアドレスと出力バッファ１１０への有効データ（「Data」の「Valid」に相当）の値と同じ値を有する第１信号を出力することが示されている。

即ち、図７のＣＳ１領域に有効データを出力する第２バスサイクルの以前である第１バスサイクルの間、ダミーコードでデータを優先に出力する制御コード６１０をメモリからリードする（読み出す）。

図７には、また、ＭＰＵ１２０は、第２バスサイクルの間、ＯＲゲート１３０への第２チップアドレスと、出力バッファ１１０への有効値を有する第２信号を出力することが示されている。

図７には、ＭＰＵ１２０は、第３バスサイクルの間、ＯＲゲート１３０への第１チップアドレスと出力バッファ１１０への有効データの値と同じ値を有する第３信号を出力することを示されている。

第１、第２ダミーコードデータと有効データが出力される領域（ＣＳ１）は同じであってもよいが、出力されるアドレスは互いに異なってもよい。また、第１、第２ダミーコードデータは有効データ出力サイクルと同じクロックの個数を有するサイクルの間に出力されてもよい。

ＭＰＵ１２０は前記データ出力が完了すると、初期動作の際にディスエイブルされたインタラプトをイネーブルして正常状態に復帰させる（Ｓ５５０）。

図７のように、ダミーコードを使用してＣＳ１領域からデータを出力すると、データバスが安定した状態で実際に出力しようとする領域に有効データを出力することでクロックを生成することができる。この際、クロックが遅延しても有効データを出力した後に追加でダミーコードを使用してＣＳ１領域に出力することで、有効データがバッファに貯蔵されるようにしてもよい。

これまで本発明についてその好ましい実施例を中心に説明したが、これは単なる例示に過ぎないものであって本発明を限定するものではなく、本発明の属する分野の通常の知識を有する者であれば本発明の本質的な特性を逸脱しない範囲内で上記に例示されていない多様な変形と応用が可能であることが分かるはずである。例えば、本発明の実施例に具体的に示した各の構成要素は変形して実施し得るものである。そして、このような変形と応用に関する差は、添付した特許請求の範囲で規定する本発明の実施例の範囲内に含まれるものとして解析されるべきである。

Claims (6)

1. データを出力する出力バッファと、入力信号を合成し、前記合成された入力信号を前記出力バッファのクロック信号として出力するＯＲゲートを含むＰＬＣシステムでのデータ処理方法において、
   マイクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する第１信号を前記ＯＲゲートへ出力するステップと、
   前記第１信号を出力した後、前記マイクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの第２チップアドレス及び前記出力バッファへの有効データを有する第２信号を前記ＯＲゲートへ出力するステップと、
   前記第２信号を出力した後、前記マクロプロセッサユニット（ＭＰＵ）が前記ＯＲゲートへの前記第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する前記第１信号を前記ＯＲゲートへ出力するステップと、
   を含み、
   前記第１チップアドレスは前記第２チップアドレスと異なる、
   データ処理方法。
2. 前記第１信号を出力する前にインタラプトをディスエイブルするステップを更に含む、請求項１に記載のデータ処理方法。
3. 前記第２信号を出力すると前記ディスエイブルされたインタラプトをイネーブルするステップを更に含む、請求項２に記載のデータ処理方法。
4. データを出力する出力バッファと、
   入力信号を合成し、前記合成された入力信号を前記出力バッファのクロック信号として出力するＯＲゲートと、
   前記ＯＲゲートへの第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する第１信号を出力し、前記第１信号が出力された後に前記ＯＲゲートへの第２チップアドレス及び前記出力バッファへの有効データを有する第２信号を出力し、前記第２信号を出力した後に前記ＯＲゲートへの前記第１チップアドレス及び前記出力バッファへの有効データの値と同じ値を有する前記第１信号を出力するマイクロプロセッサユニット（ＭＰＵ）と、を含み、
   前記第１チップアドレスは前記第２チップアドレスとは異なる、データ処理装置。
5. 前記ＭＰＵは、前記第１信号を出力する前にインタラプトをディスエイブルする、請求項４に記載のデータ処理装置。
6. 前記ＭＰＵは前記第２信号が出力されるとき、前記ディスエイブルされたインタラプトをイネーブルする、請求項５に記載のデータ処理装置。

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