JP5908036B2

JP5908036B2 - Liquid crystal display

Info

Publication number: JP5908036B2
Application number: JP2014161574A
Authority: JP
Inventors: 祐太船橋; 川村　徹也; 徹也川村; 将史平田
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2014-08-07
Filing date: 2014-08-07
Publication date: 2016-04-26
Anticipated expiration: 2029-11-16
Also published as: JP2015004981A

Description

本発明は、液晶表示装置に関する。 The present invention relates to a liquid crystal display device.

アクティブマトリクス型の液晶表示装置では、薄膜トランジスタを構成するため、半導体層及び金属層が積層されている。ボトムゲート型の薄膜トランジスタでは、金属層からパターニングされたドレイン電極及びソース電極及びドレイン配線（画素電極を駆動するための映像信号が供給される配線）が、半導体層の上に形成される。このような構造において、半導体層は、ドレイン配線がソース配線などの交差する配線を乗り越える領域などに、段差を小さくするために使用される場合がある（特許文献１）。 In an active matrix liquid crystal display device, a semiconductor layer and a metal layer are stacked to form a thin film transistor. In a bottom-gate thin film transistor, a drain electrode, a source electrode, and a drain wiring (wiring for supplying a video signal for driving a pixel electrode) patterned from a metal layer are formed on a semiconductor layer. In such a structure, the semiconductor layer may be used to reduce a step in a region where the drain wiring crosses over the intersecting wiring such as the source wiring (Patent Document 1).

また、近年は画素の高精細化が進み、一つの画素間に２本のドレイン配線が形成される場合がある（特許文献２）。 In recent years, the resolution of pixels has increased, and two drain wirings may be formed between one pixel (Patent Document 2).

ＷＯ０１／０１８５７号公報WO01 / 01857 Publication 特開２００５−７７４２４号公報JP 2005-77424 A

半導体層を先にパターニングしてからドレイン電極及びソース電極、及びドレイン電極に接続するドレイン配線の金属層をパターニングする方法では、位置ずれを考慮して、半導体層を重畳する金属層よりも幅広に形成する。そのため、ドレイン配線下の半導体層は、特に交差する他の配線を乗り越える領域において、ドレイン配線からはみ出して形成される。 In the method of patterning the semiconductor layer first, and then patterning the drain electrode, the source electrode, and the metal layer of the drain wiring connected to the drain electrode, the width of the semiconductor layer is made wider than the metal layer on which the semiconductor layer is superimposed in consideration of misalignment. Form. Therefore, the semiconductor layer under the drain wiring is formed so as to protrude from the drain wiring, particularly in a region overcoming another wiring that intersects.

また、半導体層の上に金属層を積層し、１つのエッチングレジストを使用して、金属層及び半導体層を連続的にパターニングする方法では、金属層はウエットエッチングのサイドエッチングによってエッチングレジストよりも小さくなるため、ドレイン配線下の半導体層がドレイン配線からはみ出す。 Further, in a method in which a metal layer is stacked on a semiconductor layer and the metal layer and the semiconductor layer are continuously patterned using one etching resist, the metal layer is smaller than the etching resist by wet etching side etching. Therefore, the semiconductor layer under the drain wiring protrudes from the drain wiring.

特許文献２に示されるような、画素間にドレイン配線が２本形成される場合、隣接するドレイン配線下のはみ出した半導体層が、お互いに接触してしまう可能性がある。このような場合は、電気的なショート発生の原因となり得る。この状況を回避するためには、ドレイン配線間を広くすることが考えられるが、ドレイン配線上は光の散乱が生じるため、ドレイン配線よりも幅の広いブラックマトリクスを形成しなければならない。しかし、ドレイン配線の間隔が広がると、必然的に開口率が低下する。 When two drain wirings are formed between pixels as shown in Patent Document 2, protruding semiconductor layers under adjacent drain wirings may come into contact with each other. In such a case, an electrical short circuit can occur. In order to avoid this situation, it is conceivable to widen the space between the drain wirings. However, since light is scattered on the drain wirings, a black matrix wider than the drain wirings must be formed. However, when the interval between the drain wirings increases, the aperture ratio inevitably decreases.

本発明は、金属パターンの下に配置される半導体パターンを適切に処理することを目的とする。 An object of this invention is to process appropriately the semiconductor pattern arrange | positioned under a metal pattern.

（１）本発明に係る液晶表示装置は、基板上にマトリックス状に配置された複数の画素と、前記複数の画素のうち隣接する二つの画素の間に並列する二本のドレイン配線と、前記基板と前記二本のドレイン配線との間に形成される半導体層と、を備え、前記半導体層は、平面視で、前記二本のドレイン配線の間では、間隙が形成されており、一方、前記画素と前記二本のドレイン配線の間では、前記二本のドレイン配線からはみ出して形成されている、ことを特徴とする。 (1) A liquid crystal display device according to the present invention includes a plurality of pixels arranged in a matrix on a substrate, two drain wirings arranged in parallel between two adjacent pixels among the plurality of pixels, A semiconductor layer formed between a substrate and the two drain wirings, and the semiconductor layer has a gap formed between the two drain wirings in plan view, The pixel and the two drain wirings are formed so as to protrude from the two drain wirings.

（２）（１）に記載の液晶表示装置において、前記基板と前記半導体層との間に形成されるゲート絶縁層をさらに備え、前記ゲート絶縁層は、平面視で、前記二本のドレイン配線の間で、間隙が形成されており、前記半導体層の前記間隙と接する前記半導体層の側面と、前記ゲート絶縁層の前記間隙と接する前記ゲート絶縁層の側面とは、面一になっていることを特徴とする。 (2) The liquid crystal display device according to (1), further including a gate insulating layer formed between the substrate and the semiconductor layer, wherein the gate insulating layer has the two drain wirings in a plan view. A gap is formed between the side surface of the semiconductor layer in contact with the gap of the semiconductor layer and a side surface of the gate insulating layer in contact with the gap of the gate insulating layer. It is characterized by that.

（３）（１）に記載の液晶表示装置において、前記二本のドレイン配線は、複数の絶縁層で覆われており、前記半導体層の前記間隙は、前記複数の絶縁層のいずれか一つで埋められていることを特徴とする。 (3) In the liquid crystal display device according to (1), the two drain wirings are covered with a plurality of insulating layers, and the gap between the semiconductor layers is any one of the plurality of insulating layers. It is characterized by being filled with.

本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 1st Embodiment of this invention. 図１Ａに示す構造のIB−IB線断面図である。It is IB-IB sectional view taken on the line of the structure shown to FIG. 1A. 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 1st Embodiment of this invention. 図２Ａに示す構造のIIB−IIB線断面図である。It is the IIB-IIB sectional view taken on the line of the structure shown to FIG. 2A. 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 1st Embodiment of this invention. 図３Ａに示す構造のIII−III線断面図である。It is the III-III sectional view taken on the line of the structure shown to FIG. 3A. 本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 1st Embodiment of this invention. 第１の実施形態の変形例を説明する図である。It is a figure explaining the modification of 1st Embodiment. 第１の実施形態の変形例を説明する図である。It is a figure explaining the modification of 1st Embodiment. 第１の実施形態の変形例を説明する図である。It is a figure explaining the modification of 1st Embodiment. 第１の実施形態の変形例を説明する図である。It is a figure explaining the modification of 1st Embodiment. 第１の実施形態の変形例を説明する図である。It is a figure explaining the modification of 1st Embodiment. 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 2nd Embodiment of this invention. 図１０Ａに示す構造のXB−XB線断面図である。It is the XB-XB sectional view taken on the line of the structure shown to FIG. 10A. 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 2nd Embodiment of this invention. 図１１Ａに示す構造のXIB−XIB線断面図である。It is the XIB-XIB sectional view taken on the line of the structure shown to FIG. 11A. 本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。It is a figure explaining the manufacturing method of the liquid crystal display device which concerns on the 2nd Embodiment of this invention. 第２の実施形態の変形例を説明する図である。It is a figure explaining the modification of 2nd Embodiment. 第２の実施形態の変形例を説明する図である。It is a figure explaining the modification of 2nd Embodiment. 第２の実施形態の変形例を説明する図である。It is a figure explaining the modification of 2nd Embodiment. 第２の実施形態の変形例を説明する図である。It is a figure explaining the modification of 2nd Embodiment. 第２の実施形態の変形例を説明する図である。It is a figure explaining the modification of 2nd Embodiment. 本発明の第３の実施形態に係る液晶表示装置を示す図である。It is a figure which shows the liquid crystal display device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係る液晶表示装置を示す図である。It is a figure which shows the liquid crystal display device which concerns on the 4th Embodiment of this invention.

以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

［第１の実施形態］
図１Ａ〜図４は、本発明の第１の実施形態に係る液晶表示装置の製造方法を説明する図である。図１Ｂは、図１Ａに示す構造のIB−IB線断面図である。図２Ｂは、図２Ａに示す構造のIIB−IIB線断面図である。図３Ｂは、図３Ａに示す構造のIII−III線断面図である。 [First Embodiment]
1A to 4 are views for explaining a method of manufacturing a liquid crystal display device according to the first embodiment of the present invention. 1B is a cross-sectional view taken along line IB-IB of the structure shown in FIG. 1A. 2B is a cross-sectional view taken along the line IIB-IIB of the structure shown in FIG. 2A. 3B is a cross-sectional view taken along the line III-III of the structure shown in FIG. 3A.

本実施形態では、図１Ｂに示すように、第１基板１０を用意する。第１基板１０は光透過性を有する材料からなる。第１基板１０にゲート配線１２を形成する。ゲート配線１２は、薄膜トランジスタのゲート電極として機能する部分を有し、銅などの金属からなる。第１基板１０の全面に金属膜を形成し、金属膜をエッチングしてゲート配線１２を形成することができる。ゲート配線１２を覆うように、第１基板１０にゲート絶縁膜１４を形成する。ゲート絶縁膜１４は無機材料（例えばＳｉＮ）からなる。 In the present embodiment, as shown in FIG. 1B, a first substrate 10 is prepared. The first substrate 10 is made of a light transmissive material. A gate wiring 12 is formed on the first substrate 10. The gate wiring 12 has a portion that functions as a gate electrode of the thin film transistor and is made of a metal such as copper. A metal film can be formed on the entire surface of the first substrate 10 and the metal film can be etched to form the gate wiring 12. A gate insulating film 14 is formed on the first substrate 10 so as to cover the gate wiring 12. The gate insulating film 14 is made of an inorganic material (for example, SiN).

図１Ａ及び図１Ｂに示すように、ゲート絶縁膜１４上に、半導体パターン１６及び金属パターン１８を形成する。半導体パターン１６は、薄膜トランジスタの半導体層を形成するときに同時に同じ材料（アモルファスシリコンなどの半導体）から形成することができるが、薄膜トランジスタの一部ではない。ゲート絶縁膜１４の下にはゲート配線１２が配置されているため、ゲート絶縁膜１４の表面には、ゲート配線１２の厚みによって凸部が形成されている。このため、ゲート絶縁膜１４の表面には段差が形成されるので、段差を小さくするために半導体パターン１６がゲート絶縁膜１４上に形成されている。半導体パターン１６は、ゲート絶縁膜１４を介して、ゲート配線１２と立体交差するように配置されている。 As shown in FIGS. 1A and 1B, a semiconductor pattern 16 and a metal pattern 18 are formed on the gate insulating film 14. The semiconductor pattern 16 can be formed from the same material (semiconductor such as amorphous silicon) at the same time when the semiconductor layer of the thin film transistor is formed, but is not part of the thin film transistor. Since the gate wiring 12 is disposed under the gate insulating film 14, a convex portion is formed on the surface of the gate insulating film 14 depending on the thickness of the gate wiring 12. Therefore, a step is formed on the surface of the gate insulating film 14, and the semiconductor pattern 16 is formed on the gate insulating film 14 in order to reduce the step. The semiconductor pattern 16 is arranged so as to three-dimensionally intersect the gate wiring 12 via the gate insulating film 14.

金属パターン１８は、間隔をあけて並列する複数の配線２０（データ配線ともいう）を含む。配線２０は、ゲート配線１２と立体交差するように形成される。詳しくは、配線２０は、ゲート配線１２、ゲート絶縁膜１４及び半導体パターン１６と重なる部分と、ゲート絶縁膜１４及び半導体パターン１６と重なるがゲート配線１２とは重ならない部分と、ゲート絶縁膜１４と重なるがゲート配線１２及び半導体パターン１６とは重ならない部分と、を含む。 The metal pattern 18 includes a plurality of wirings 20 (also referred to as data wirings) arranged in parallel at intervals. The wiring 20 is formed to three-dimensionally intersect with the gate wiring 12. Specifically, the wiring 20 includes a portion that overlaps the gate wiring 12, the gate insulating film 14, and the semiconductor pattern 16, a portion that overlaps the gate insulating film 14 and the semiconductor pattern 16, but does not overlap the gate wiring 12, and the gate insulating film 14. A portion that overlaps but does not overlap the gate wiring 12 and the semiconductor pattern 16.

金属パターン１８は、相互に分離（電気的に絶縁）されたドレイン電極２２及びソース電極２４を含む。ドレイン電極２２及びソース電極２４の一方は配線２０と接続されている。ドレイン電極２２と接続された配線２０をドレイン配線ともいう。ドレイン電極２２及びソース電極２４は半導体層上に載って、薄膜トランジスタを構成している。 The metal pattern 18 includes a drain electrode 22 and a source electrode 24 that are separated (electrically insulated) from each other. One of the drain electrode 22 and the source electrode 24 is connected to the wiring 20. The wiring 20 connected to the drain electrode 22 is also referred to as a drain wiring. The drain electrode 22 and the source electrode 24 are placed on the semiconductor layer to form a thin film transistor.

半導体パターン１６は、金属パターン１８（配線２０）の下に積層された第１部分２６と、第１部分２６から金属パターン１８（配線２０）の外側にはみ出す第２部分２８と、を有するように形成する。第１部分２６は配線２０と接触している。半導体パターン１６の第２部分２８は、隣同士の配線２０の間の領域の下方に位置する。第２部分２８は、第１部分２６と一体的に形成されている。 The semiconductor pattern 16 has a first portion 26 stacked under the metal pattern 18 (wiring 20), and a second portion 28 that protrudes from the first portion 26 to the outside of the metal pattern 18 (wiring 20). Form. The first portion 26 is in contact with the wiring 20. The second portion 28 of the semiconductor pattern 16 is located below the region between the adjacent wirings 20. The second portion 28 is formed integrally with the first portion 26.

次に、金属パターン１８及び半導体パターン１６を覆う絶縁層３０を形成する。絶縁層３０は無機材料（例えばＳｉＯ２）からなる。 Next, an insulating layer 30 that covers the metal pattern 18 and the semiconductor pattern 16 is formed. The insulating layer 30 is made of an inorganic material (for example, SiO2).

図２Ａ及び図２Ｂに示すように、絶縁層３０上にエッチングレジスト３２を配置する。エッチングレジスト３２は、フォトレジストからなり、フォトリソグラフィによってパターニングして形成する。 As shown in FIGS. 2A and 2B, an etching resist 32 is disposed on the insulating layer 30. The etching resist 32 is made of a photoresist and is formed by patterning by photolithography.

図３Ａ及び図３Ｂに示すように、絶縁層３０をエッチングする。エッチングは、エッチングレジスト３２をマスクとして行う。詳しくは、絶縁層３０の、金属パターン１８（詳しくはドレイン電極２２及びソース電極２４の一方）の上方の第１領域３３と、半導体パターン１６の少なくとも第２部分２８の上方の第２領域３５と、に対してエッチング（例えばドライエッチング）を行う。 As shown in FIGS. 3A and 3B, the insulating layer 30 is etched. Etching is performed using the etching resist 32 as a mask. Specifically, the first region 33 of the insulating layer 30 above the metal pattern 18 (specifically, one of the drain electrode 22 and the source electrode 24), and the second region 35 above at least the second portion 28 of the semiconductor pattern 16; Then, etching (for example, dry etching) is performed.

エッチング工程で、第１領域３３では絶縁層３０をエッチングして金属パターン１８（詳しくはドレイン電極２２及びソース電極２４の一方）との電気的接続のための貫通穴３４を形成する（図３Ａ参照）。また、第２領域３５では絶縁層３０及び半導体パターン１６をエッチングして、半導体パターン１６の第２部分２８を除去する（図３Ｂ参照）。これにより、隣同士の配線２０の下にある第１部分２６が分離される。 In the etching process, in the first region 33, the insulating layer 30 is etched to form a through hole 34 for electrical connection with the metal pattern 18 (specifically, one of the drain electrode 22 and the source electrode 24) (see FIG. 3A). ). In the second region 35, the insulating layer 30 and the semiconductor pattern 16 are etched to remove the second portion 28 of the semiconductor pattern 16 (see FIG. 3B). As a result, the first portion 26 under the adjacent wiring 20 is separated.

エッチングは、半導体パターン１６を超えてゲート絶縁膜１４に至るように行ってもよい。ただし、ゲート絶縁膜１４を構成する材料（例えばＳｉＮ）に対するエッチングスピードが、半導体パターン１６を構成する材料（例えばアモルファスシリコン）に対するエッチングスピードよりも遅ければ、エッチングがゲート絶縁膜１４を貫通する前にエッチングを止めることが容易になる。 Etching may be performed so as to reach the gate insulating film 14 beyond the semiconductor pattern 16. However, if the etching speed with respect to the material (for example, SiN) constituting the gate insulating film 14 is slower than the etching speed with respect to the material (for example, amorphous silicon) constituting the semiconductor pattern 16, before the etching penetrates the gate insulating film 14. It becomes easy to stop etching.

本実施形態によれば、半導体パターン１６の第２部分２８の除去を、電気的接続のための貫通穴３４を形成する工程で行うので、工程を増やすことなく、半導体パターン１６を適切に処理することができる。詳しくは、半導体パターン１６の第２部分２８が隣同士の配線２０の間に残っていたので、第２部分２８に光が入るとキャリアが発生して隣同士の配線２０が導通するおそれがあったが、第２部分２８を除去するので導通を防止することができる。また、導通を防止するために隣同士の配線２０の間隔を拡げる必要もない。 According to this embodiment, since the removal of the second portion 28 of the semiconductor pattern 16 is performed in the process of forming the through hole 34 for electrical connection, the semiconductor pattern 16 is appropriately processed without increasing the number of processes. be able to. Specifically, since the second portion 28 of the semiconductor pattern 16 remains between the adjacent wirings 20, when light enters the second portion 28, carriers may be generated and the adjacent wirings 20 may become conductive. However, since the second portion 28 is removed, conduction can be prevented. Further, it is not necessary to increase the interval between the adjacent wirings 20 in order to prevent conduction.

図４に示すように、エッチング工程後に、第２部分２８が除去されて形成されたスペースを絶縁材料（無機材料又は有機材料）で埋めて第１パッシベーション膜３６を形成する。第１パッシベーション膜３６は、絶縁層３０上に載るように形成する。 As shown in FIG. 4, after the etching process, a space formed by removing the second portion 28 is filled with an insulating material (inorganic material or organic material) to form a first passivation film 36. The first passivation film 36 is formed so as to be placed on the insulating layer 30.

ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、第１パッシベーション膜３６上に第１電極３８を形成する。そして、第１電極３８を覆うように第１パッシベーション膜３６上に第２パッシベーション膜４０を形成し、その上に第２電極４２を形成する。第１電極３８及び第２電極４２の一方が画素電極であり、他方が共通電極である。画素電極及び共通電極は、ＩＴＯ（Indium Tin Oxide）などの透明導電材料から形成する。 In the case of an IPS (In Plane Switching) type liquid crystal display device, the first electrode 38 is formed on the first passivation film 36. Then, a second passivation film 40 is formed on the first passivation film 36 so as to cover the first electrode 38, and a second electrode 42 is formed thereon. One of the first electrode 38 and the second electrode 42 is a pixel electrode, and the other is a common electrode. The pixel electrode and the common electrode are formed from a transparent conductive material such as ITO (Indium Tin Oxide).

第１変形例として、図５に示すように、第２部分２８が除去されて形成されたスペースを避けてカラーフィルタ層４４を形成し、第２部分２８が除去されて形成されたスペースを絶縁材料（無機材料、有機材料、カラーフィルタ用材料又は遮光性材料）で埋めてパッシベーション膜３７を形成してもよい。パッシベーション膜３７は、カラーフィルタ層４４上に載るように形成する。ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、カラーフィルタ層４４上に第１電極３８を形成する。そして、第１電極３８を覆うようにカラーフィルタ層４４上にパッシベーション膜３７を形成し、その上に第２電極４２を形成する。第１電極３８及び第２電極４２の一方が画素電極であり、他方が共通電極である。 As a first modification, as shown in FIG. 5, the color filter layer 44 is formed avoiding the space formed by removing the second portion 28, and the space formed by removing the second portion 28 is insulated. The passivation film 37 may be formed by filling with a material (inorganic material, organic material, color filter material, or light shielding material). The passivation film 37 is formed so as to be placed on the color filter layer 44. In the case of an IPS (In Plane Switching) type liquid crystal display device, the first electrode 38 is formed on the color filter layer 44. Then, a passivation film 37 is formed on the color filter layer 44 so as to cover the first electrode 38, and a second electrode 42 is formed thereon. One of the first electrode 38 and the second electrode 42 is a pixel electrode, and the other is a common electrode.

第２変形例として、図６に示すように、第２部分２８が除去されて形成されたスペースを埋める絶縁材料として、カラーフィルタの少なくとも１色の着色層４６を形成する材料を使用してもよい。例えば、カラーフィルタ層４４の隣同士の着色層４６の端部同士で、第２部分２８が除去されて形成されたスペースを埋める。そして、カラーフィルタ層４４上にパッシベーション膜３７を形成する。その他の構成は図５に示す例と同じである。 As a second modification, as shown in FIG. 6, a material that forms the colored layer 46 of at least one color of the color filter may be used as an insulating material that fills the space formed by removing the second portion 28. Good. For example, the end portion of the colored layer 46 adjacent to the color filter layer 44 fills the space formed by removing the second portion 28. Then, a passivation film 37 is formed on the color filter layer 44. Other configurations are the same as the example shown in FIG.

さらに変形例として、図４に示す例をＶＡ（Vertical Alignment）方式に変形するには、図７に示すように、パッシベーション膜３９上に画素電極４８を形成する。あるいは、図５に示す例をＶＡ（Vertical Alignment）方式に変形するには、図８に示すように、パッシベーション膜３９上に画素電極４８を形成する。また、図６に示す例をＶＡ（Vertical Alignment）方式に変形するには、図９に示すように、パッシベーション膜３９上に画素電極４８を形成する。 Further, as a modification, in order to modify the example shown in FIG. 4 to the VA (Vertical Alignment) method, a pixel electrode 48 is formed on the passivation film 39 as shown in FIG. Alternatively, in order to modify the example shown in FIG. 5 to the VA (Vertical Alignment) method, a pixel electrode 48 is formed on the passivation film 39 as shown in FIG. Further, in order to transform the example shown in FIG. 6 into the VA (Vertical Alignment) method, a pixel electrode 48 is formed on the passivation film 39 as shown in FIG.

その後、液晶表示装置の公知の製造プロセスを行うことで、液晶表示装置を製造することができる。 Thereafter, the liquid crystal display device can be manufactured by performing a known manufacturing process of the liquid crystal display device.

［第２の実施形態］
図１０Ａ〜図１２は、本発明の第２の実施形態に係る液晶表示装置の製造方法を説明する図である。図１０Ｂは、図１０Ａに示す構造のXB−XB線断面図である。図１１Ｂは、図１１Ａに示す構造のXIB−XIB線断面図である。 [Second Embodiment]
10A to 12 are views for explaining a method of manufacturing a liquid crystal display device according to the second embodiment of the present invention. 10B is a cross-sectional view taken along line XB-XB of the structure shown in FIG. 10A. 11B is a cross-sectional view taken along the line XIB-XIB of the structure shown in FIG. 11A.

本実施形態で、第１基板１０、ゲート配線１２及びゲート絶縁膜１４については、第１の実施形態で説明した内容が該当する。 In the present embodiment, the contents described in the first embodiment apply to the first substrate 10, the gate wiring 12, and the gate insulating film 14.

図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜１４上に、半導体パターン１１６及び金属パターン１１８を形成する。また、半導体パターン１１６と同じ層に、薄膜トランジスタの半導体層を形成する。これらの形成方法の概要（図示省略）は、半導体膜及び金属膜を積層して形成し、同一のエッチングレジストを使用して、半導体膜及び金属膜に対して複数回のエッチングを行うというものである。この方法では、同一のエッチングレジストを使用するため、その形成のためのフォトリソグラフィの回数が１回で済む。ただし、金属パターン１１８に対してはサイドエッチングが進行するため、図１０Ｂに示すように、金属パターン１１８が、その下の半導体パターン１１６よりも小さくなる。その詳細は、公知であるため説明を省略する。 As shown in FIGS. 10A and 10B, a semiconductor pattern 116 and a metal pattern 118 are formed on the gate insulating film 14. In addition, a semiconductor layer of a thin film transistor is formed in the same layer as the semiconductor pattern 116. The outline of these forming methods (not shown) is that a semiconductor film and a metal film are stacked and formed, and the semiconductor film and the metal film are etched a plurality of times using the same etching resist. is there. In this method, since the same etching resist is used, the number of times of photolithography for the formation is one. However, since side etching proceeds on the metal pattern 118, the metal pattern 118 becomes smaller than the underlying semiconductor pattern 116, as shown in FIG. 10B. Since the details are publicly known, the description is omitted.

金属パターン１１８全体の下には半導体パターン１１６が存在している。したがって、金属パターン１１８は、ゲート配線１２、ゲート絶縁膜１４及び半導体パターン１１６と重なる部分と、ゲート絶縁膜１４及び半導体パターン１１６と重なるがゲート配線１２とは重ならない部分を含む。しかし、第１の実施形態とは違って、金属パターン１１８には、半導体パターン１１６とは重ならない部分は存在しない。 A semiconductor pattern 116 is present under the entire metal pattern 118. Therefore, the metal pattern 118 includes a portion that overlaps with the gate wiring 12, the gate insulating film 14, and the semiconductor pattern 116, and a portion that overlaps with the gate insulating film 14 and the semiconductor pattern 116 but does not overlap with the gate wiring 12. However, unlike the first embodiment, the metal pattern 118 does not have a portion that does not overlap the semiconductor pattern 116.

金属パターン１１８は、配線１２０（データ配線ともいう）を含む。配線１２０は、ゲート配線１２と立体交差するように形成される。金属パターン１１８がドレイン電極１２２及びソース電極１２４を含むことは、第１の実施形態と同じである。 The metal pattern 118 includes a wiring 120 (also referred to as a data wiring). The wiring 120 is formed to three-dimensionally intersect with the gate wiring 12. The metal pattern 118 includes the drain electrode 122 and the source electrode 124 as in the first embodiment.

半導体パターン１１６は、金属パターン１１８（配線１２０）の下に積層された第１部分１２６と、第１部分１２６から金属パターン１１８（配線１２０）の外側にはみ出す第２部分１２８と、を有するように形成する。第１部分１２６は配線１２０と接触している。半導体パターン１１６の第２部分１２８は、配線１２０の幅方向の両側にはみ出す。第２部分１２８は、第１部分１２６と一体的に形成されている。 The semiconductor pattern 116 has a first portion 126 stacked under the metal pattern 118 (wiring 120), and a second portion 128 that protrudes from the first portion 126 to the outside of the metal pattern 118 (wiring 120). Form. The first portion 126 is in contact with the wiring 120. The second portion 128 of the semiconductor pattern 116 protrudes on both sides of the wiring 120 in the width direction. The second portion 128 is formed integrally with the first portion 126.

次に、金属パターン１１８及び半導体パターン１１６を覆う絶縁層１３０を形成する。絶縁層１３０は無機材料（例えばＳｉＯ２）からなる。そして、絶縁層１３０上にエッチングレジスト１３２を配置する。エッチングレジスト１３２は、フォトレジストからなり、フォトリソグラフィによってパターニングして形成する。 Next, an insulating layer 130 that covers the metal pattern 118 and the semiconductor pattern 116 is formed. The insulating layer 130 is made of an inorganic material (for example, SiO2). Then, an etching resist 132 is disposed on the insulating layer 130. The etching resist 132 is made of a photoresist and is formed by patterning by photolithography.

図１１Ａ及び図１１Ｂに示すように、絶縁層１３０をエッチングする。エッチングは、エッチングレジスト１３２をマスクとして行う。詳しくは、絶縁層１３０の、金属パターン１１８（詳しくはドレイン電極１２２及びソース電極１２４の一方）の上方の第１領域１３３と、半導体パターン１１６の第２領域１３５と、に対してエッチング（例えばドライエッチング）を行う。第２領域１３５は、半導体パターン１１６の第１部分１２６及び第２部分１２８並びに第１部分１２６上の金属パターン１１８の上方にある。 As shown in FIGS. 11A and 11B, the insulating layer 130 is etched. Etching is performed using the etching resist 132 as a mask. Specifically, the insulating layer 130 is etched (for example, dry) with respect to the first region 133 above the metal pattern 118 (specifically, one of the drain electrode 122 and the source electrode 124) and the second region 135 of the semiconductor pattern 116. Etching). The second region 135 is above the first portion 126 and the second portion 128 of the semiconductor pattern 116 and the metal pattern 118 on the first portion 126.

エッチング工程で、第１領域１３３では絶縁層１３０をエッチングして金属パターン１１８（詳しくはドレイン電極１２２及びソース電極１２４の一方）との電気的接続のための貫通穴１３４を形成する（図１１Ａ参照）。また、第２領域１３５では絶縁層１３０及び半導体パターン１１６をエッチングする。そして、第１部分１２６上の金属パターン１１８をマスクとして、第１部分１２６を残すように、半導体パターン１１６の第２部分１２８を除去する。エッチングの詳細は、第１の実施形態で説明した内容が該当する。 In the etching process, the insulating layer 130 is etched in the first region 133 to form a through hole 134 for electrical connection with the metal pattern 118 (specifically, one of the drain electrode 122 and the source electrode 124) (see FIG. 11A). ). In the second region 135, the insulating layer 130 and the semiconductor pattern 116 are etched. Then, using the metal pattern 118 on the first portion 126 as a mask, the second portion 128 of the semiconductor pattern 116 is removed so that the first portion 126 remains. The details described in the first embodiment correspond to the details of the etching.

本実施形態によれば、半導体パターン１１６の第２部分１２８の除去を、電気的接続のための貫通穴１３４を形成する工程で行うので、工程を増やすことなく、半導体パターン１１６を適切に処理することができる。 According to the present embodiment, since the removal of the second portion 128 of the semiconductor pattern 116 is performed in the process of forming the through hole 134 for electrical connection, the semiconductor pattern 116 is appropriately processed without increasing the number of processes. be able to.

詳しくは、配線１２０の外側に残っていた半導体パターン１１６の第２部分１２８は、光の散乱が生じるため、これを覆うように幅の広いブラックマトリクスを形成しなければならなかったが、第２部分１２８を除去するのでブラックマトリクスの幅を狭くすることができる。これにより、開口率の低下を避けることができる。 Specifically, the second portion 128 of the semiconductor pattern 116 remaining outside the wiring 120 causes light scattering, so that a wide black matrix had to be formed so as to cover the second portion 128. Since the portion 128 is removed, the width of the black matrix can be reduced. Thereby, the fall of an aperture ratio can be avoided.

図１２に示すように、エッチング工程後に、第２部分１２８が除去されて形成されたスペースを絶縁材料（無機材料又は有機材料）で埋めて第１パッシベーション膜１３６を形成する。第１パッシベーション膜１３６は、絶縁層１３０上に載るように形成する。 As shown in FIG. 12, after the etching process, a space formed by removing the second portion 128 is filled with an insulating material (inorganic material or organic material) to form a first passivation film 136. The first passivation film 136 is formed so as to be placed on the insulating layer 130.

ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、第１パッシベーション膜１３６上に第１電極１３８を形成する。そして、第１電極１３８を覆うように第１パッシベーション膜１３６上に第２パッシベーション膜１４０を形成し、その上に第２電極１４２を形成する。第１電極１３８及び第２電極１４２の一方が画素電極であり、他方が共通電極である。画素電極及び共通電極は、ＩＴＯ（Indium Tin Oxide）などの透明導電材料から形成する。 In the case of an IPS (In Plane Switching) type liquid crystal display device, the first electrode 138 is formed on the first passivation film 136. Then, a second passivation film 140 is formed on the first passivation film 136 so as to cover the first electrode 138, and a second electrode 142 is formed thereon. One of the first electrode 138 and the second electrode 142 is a pixel electrode, and the other is a common electrode. The pixel electrode and the common electrode are formed from a transparent conductive material such as ITO (Indium Tin Oxide).

第１変形例として、図１３に示すように、第２部分１２８が除去されて形成されたスペースを避けてカラーフィルタ層１４４を形成し、第２部分１２８が除去されて形成されたスペースを絶縁材料（無機材料、有機材料、カラーフィルタ用材料又は遮光性材料）で埋めてパッシベーション膜１３７を形成してもよい。パッシベーション膜１３７は、カラーフィルタ層１４４上に載るように形成する。ＩＰＳ（In Plane Switching）方式の液晶表示装置であれば、カラーフィルタ層１４４上に第１電極１３８を形成する。そして、第１電極１３８を覆うようにカラーフィルタ層１４４上にパッシベーション膜１３７を形成し、その上に第２電極１４２を形成する。第１電極１３８及び第２電極１４２の一方が画素電極であり、他方が共通電極である。 As a first modification, as shown in FIG. 13, the color filter layer 144 is formed avoiding the space formed by removing the second portion 128, and the space formed by removing the second portion 128 is insulated. The passivation film 137 may be formed by filling with a material (an inorganic material, an organic material, a color filter material, or a light shielding material). The passivation film 137 is formed so as to be placed on the color filter layer 144. In the case of an IPS (In Plane Switching) type liquid crystal display device, the first electrode 138 is formed on the color filter layer 144. Then, a passivation film 137 is formed on the color filter layer 144 so as to cover the first electrode 138, and a second electrode 142 is formed thereon. One of the first electrode 138 and the second electrode 142 is a pixel electrode, and the other is a common electrode.

第２変形例として、図１４に示すように、第２部分１２８が除去されて形成されたスペースを埋める絶縁材料として、カラーフィルタの少なくとも１色の着色層１４６を形成する材料を使用してもよい。例えば、カラーフィルタ層１４４の隣同士の着色層１４６の端部同士で、第２部分１２８が除去されて形成されたスペースを埋める。そして、カラーフィルタ層１４４上にパッシベーション膜１３７を形成する。その他の構成は図１３に示す例と同じである。 As a second modification, as shown in FIG. 14, a material that forms the colored layer 146 of at least one color of the color filter may be used as an insulating material that fills the space formed by removing the second portion 128. Good. For example, the end portion of the colored layer 146 adjacent to the color filter layer 144 is filled with the space formed by removing the second portion 128. Then, a passivation film 137 is formed on the color filter layer 144. Other configurations are the same as the example shown in FIG.

さらに変形例として、図１２に示す例をＶＡ（Vertical Alignment）方式に変形するには、図１５に示すように、第２パッシベーション膜１４０上に画素電極１４８を形成する。あるいは、図１３に示す例をＶＡ（Vertical Alignment）方式に変形するには、図１６に示すように、パッシベーション膜１３９上に画素電極１４８を形成する。また、図１４に示す例をＶＡ（Vertical Alignment）方式に変形するには、図１７に示すように、パッシベーション膜１３９上に画素電極１４８を形成する。 Further, as a modification, in order to modify the example shown in FIG. 12 to the VA (Vertical Alignment) method, a pixel electrode 148 is formed on the second passivation film 140 as shown in FIG. Alternatively, in order to modify the example shown in FIG. 13 to the VA (Vertical Alignment) method, a pixel electrode 148 is formed on the passivation film 139 as shown in FIG. Further, in order to modify the example shown in FIG. 14 to the VA (Vertical Alignment) method, a pixel electrode 148 is formed on the passivation film 139 as shown in FIG.

［第３の実施形態］
図１８は、本発明の第３の実施形態に係る液晶表示装置を示す図である。 [Third Embodiment]
FIG. 18 is a diagram showing a liquid crystal display device according to the third embodiment of the present invention.

本実施形態に係る液晶表示装置の製造方法では、第１の実施形態及び第２の実施形態の少なくとも一方で説明した工程を行う。その後、第１基板１０と、第１基板１０に対向する第２基板５０との間に、シール５２に囲まれて封止されるように液晶５４を配置する。 In the method of manufacturing the liquid crystal display device according to this embodiment, the process described in at least one of the first embodiment and the second embodiment is performed. Thereafter, the liquid crystal 54 is arranged between the first substrate 10 and the second substrate 50 facing the first substrate 10 so as to be sealed by the seal 52.

液晶表示装置は、薄膜トランジスタが形成された第１基板１０と、第１基板１０に対向する第２基板５０と、第１基板１０と第２基板５０の間に配置された液晶５４と、第１基板１０と第２基板５０の間で液晶５４の周囲に配置されたシール５２と、を含む。 The liquid crystal display device includes a first substrate 10 on which a thin film transistor is formed, a second substrate 50 facing the first substrate 10, a liquid crystal 54 disposed between the first substrate 10 and the second substrate 50, a first And a seal 52 disposed around the liquid crystal 54 between the substrate 10 and the second substrate 50.

第１基板１０には、半導体パターン２１６及び金属パターン２１８が、半導体パターン２１６が金属パターン２１８の下に積層されるように形成されている。半導体パターン２１６及び金属パターン２１８は、第１の実施形態及び第２の実施形態で説明した半導体パターン１６，１１６及び金属パターン１８，１１８の内容が該当する。 A semiconductor pattern 216 and a metal pattern 218 are formed on the first substrate 10 such that the semiconductor pattern 216 is stacked under the metal pattern 218. The semiconductor pattern 216 and the metal pattern 218 correspond to the contents of the semiconductor patterns 16 and 116 and the metal patterns 18 and 118 described in the first embodiment and the second embodiment.

半導体パターン２１６（第１部分２２６）の側面と金属パターン２１８（配線２２０）の側面が面一になっている。これら側面は絶縁材料２３６によって被覆されている。第１の実施形態及び第２の実施形態で説明したように、絶縁材料２３６によって、パッシベーション膜又はカラーフィルタ層などを形成する。第１部分２２６及び配線２２０は、第１の実施形態及び第２の実施形態で説明した第１部分２６，１２６及び配線２０，１２０の内容が該当する。絶縁材料２３６は、第１の実施形態及び第２の実施形態で説明した第１パッシベーション膜３６，１３６、パッシベーション膜３７，３９，１３７，１３９、着色層４６，１４６を構成する材料の内容が該当する。 The side surface of the semiconductor pattern 216 (first portion 226) and the side surface of the metal pattern 218 (wiring 220) are flush with each other. These side surfaces are covered with an insulating material 236. As described in the first embodiment and the second embodiment, a passivation film, a color filter layer, or the like is formed using the insulating material 236. The first part 226 and the wiring 220 correspond to the contents of the first parts 26 and 126 and the wirings 20 and 120 described in the first embodiment and the second embodiment. The insulating material 236 corresponds to the contents of the materials constituting the first passivation films 36 and 136, the passivation films 37, 39, 137, and 139 and the colored layers 46 and 146 described in the first and second embodiments. To do.

本実施形態によれば、半導体パターン２１６が金属パターン２１８（配線２２０）からはみ出さないので、配線２２０を狭ピッチで配列することができる。 According to this embodiment, since the semiconductor pattern 216 does not protrude from the metal pattern 218 (wiring 220), the wiring 220 can be arranged at a narrow pitch.

［第４の実施形態］
図１９は、本発明の第４の実施形態に係る液晶表示装置を示す図である。 [Fourth Embodiment]
FIG. 19 is a diagram showing a liquid crystal display device according to the fourth embodiment of the present invention.

本実施形態に係る液晶表示装置の製造方法では、第１の実施形態及び第２の実施形態の少なくとも一方で説明した工程を行う。 In the method of manufacturing the liquid crystal display device according to this embodiment, the process described in at least one of the first embodiment and the second embodiment is performed.

詳しくは、金属パターン３１８は、シール５２で囲まれる領域内に位置する複数の第１配線３２０を含む。複数の第１配線３２０は、隣同士の間隔をあけて並列している。半導体パターン３１６のパターニングプロセスで、隣同士の第１配線３２０の間の領域の下方に第２部分（図１Ｂの第２部分１２８参照）が位置するのでこれを除去する（第２の実施形態参照）。半導体パターン３１６及び金属パターン３１８の詳細は、第１の実施形態及び第２の実施形態で説明した半導体パターン１６，１１６及び金属パターン１８，１１８の内容が該当する。 Specifically, the metal pattern 318 includes a plurality of first wirings 320 located in a region surrounded by the seal 52. The plurality of first wirings 320 are arranged in parallel with an interval between adjacent ones. In the patterning process of the semiconductor pattern 316, the second portion (see the second portion 128 in FIG. 1B) is located below the region between the adjacent first wirings 320, so that it is removed (see the second embodiment). ). Details of the semiconductor pattern 316 and the metal pattern 318 correspond to the contents of the semiconductor patterns 16 and 116 and the metal patterns 18 and 118 described in the first embodiment and the second embodiment.

本実施形態では、シール５２で囲まれる領域の外側（外気に晒される領域）では、本発明を適用しない。すなわち、金属パターン３１８は、シール５２で囲まれる領域の外側に位置する複数の第２配線３２２を含む。複数の第２配線３２２は、隣同士の間隔をあけて並列している。隣同士の第２配線３２２の間の領域の下方に半導体パターン３１６の第３部分３５６が位置するが、これは除去せずに残す。 In the present embodiment, the present invention is not applied outside the area surrounded by the seal 52 (area exposed to the outside air). That is, the metal pattern 318 includes a plurality of second wirings 322 located outside the region surrounded by the seal 52. The plurality of second wirings 322 are arranged in parallel with an interval between adjacent ones. The third portion 356 of the semiconductor pattern 316 is located below the region between the adjacent second wirings 322, but this is left without being removed.

その後、第１基板１０と、第１基板１０に対向する第２基板５０との間に、シール５２に囲まれて封止されるように液晶５４を配置する。 Thereafter, the liquid crystal 54 is arranged between the first substrate 10 and the second substrate 50 facing the first substrate 10 so as to be sealed by the seal 52.

液晶表示装置は、薄膜トランジスタが形成された第１基板１０と、第１基板１０に対向する第２基板５０と、第１基板１０と第２基板５０の間に配置された液晶５４と、第１基板１０と第２基板５０の間で液晶５４を囲むように配置されたシール５２と、を含む。 The liquid crystal display device includes a first substrate 10 on which a thin film transistor is formed, a second substrate 50 facing the first substrate 10, a liquid crystal 54 disposed between the first substrate 10 and the second substrate 50, a first And a seal 52 disposed so as to surround the liquid crystal 54 between the substrate 10 and the second substrate 50.

第１基板１０には、半導体パターン３１６及び金属パターン３１８が、半導体パターン３１６が金属パターン３１８の下に積層されるように形成されている。半導体パターン３１６及び金属パターン３１８は、シール５２に囲まれた領域からシール５２に囲まれた領域の外側に至るように形成されている。 A semiconductor pattern 316 and a metal pattern 318 are formed on the first substrate 10 such that the semiconductor pattern 316 is stacked under the metal pattern 318. The semiconductor pattern 316 and the metal pattern 318 are formed so as to extend from the region surrounded by the seal 52 to the outside of the region surrounded by the seal 52.

シール５２に囲まれた領域では、半導体パターン３１６の側面と金属パターン３１８の側面が面一になっている。これら側面は、絶縁材料によって被覆されていないとしても、液晶５４の封止領域内にあるため、外気からは遮断されている。 In the region surrounded by the seal 52, the side surface of the semiconductor pattern 316 and the side surface of the metal pattern 318 are flush with each other. Even if these side surfaces are not covered with an insulating material, they are within the sealed region of the liquid crystal 54 and are thus shielded from the outside air.

シール５２に囲まれた領域の外側では、半導体パターン３１６が金属パターン３１８（第２配線３２２）の下に積層された第１部分３２６と金属パターン３１８からはみ出す第３部分３５６を有している。第３部分３５６は、上述したように除去される第２部分３２８とは異なり、除去されずに残る部分である。すなわち、シール５２に囲まれた領域の外側では、半導体パターン３１６の金属パターン３１８からはみ出した部分を除去する工程を行わないため、その上の絶縁層３３０がエッチングされない。したがって、絶縁層３３０によって、第２配線３２２は被覆された状態になっている。 Outside the region surrounded by the seal 52, the semiconductor pattern 316 includes a first portion 326 stacked under the metal pattern 318 (second wiring 322) and a third portion 356 protruding from the metal pattern 318. Unlike the second portion 328 that is removed as described above, the third portion 356 is a portion that remains without being removed. That is, outside the region surrounded by the seal 52, the step of removing the portion of the semiconductor pattern 316 that protrudes from the metal pattern 318 is not performed, so that the insulating layer 330 thereon is not etched. Therefore, the second wiring 322 is covered with the insulating layer 330.

本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the configuration described in the embodiment can be replaced with substantially the same configuration, a configuration that exhibits the same operational effects, or a configuration that can achieve the same purpose.

１０第１基板、１２ゲート配線、１４ゲート絶縁膜、１６半導体パターン、１８金属パターン、２０配線、２２ドレイン電極、２４ソース電極、２６第１部分、２８第２部分、３０絶縁層、３２エッチングレジスト、３３第１領域、３４貫通穴、３５第２領域、３６第１パッシベーション膜、３７パッシベーション膜、３８第１電極、３９パッシベーション膜、４０第２パッシベーション膜、４２第２電極、４４カラーフィルタ層、４６着色層、４８画素電極、５０第２基板、５２シール、５４液晶、１１６半導体パターン、１１８金属パターン、１２０配線、１２２ドレイン電極、１２４ソース電極、１２６第１部分、１２８第２部分、１３０絶縁層、１３２エッチングレジスト、１３３第１領域、１３４貫通穴、１３５第２領域、１３６第１パッシベーション膜、１３７パッシベーション膜、１３８第１電極、１３９パッシベーション膜、１４０第２パッシベーション膜、１４２第２電極、１４４カラーフィルタ層、１４６着色層、１４８画素電極、２１６半導体パターン、２１８金属パターン、２２０配線、２２６第１部分、２３６絶縁材料、３１６半導体パターン、３１８金属パターン、３２０第１配線、３２２第２配線、３２６第１部分、３２８第２部分、３３０絶縁層、３５６第３部分。 DESCRIPTION OF SYMBOLS 10 1st board | substrate, 12 gate wiring, 14 gate insulating film, 16 semiconductor pattern, 18 metal pattern, 20 wiring, 22 drain electrode, 24 source electrode, 26 1st part, 28 2nd part, 30 insulating layer, 32 etching resist 33 First region, 34 Through hole, 35 Second region, 36 First passivation film, 37 Passivation film, 38 First electrode, 39 Passivation film, 40 Second passivation film, 42 Second electrode, 44 Color filter layer, 46 coloring layer, 48 pixel electrode, 50 second substrate, 52 seal, 54 liquid crystal, 116 semiconductor pattern, 118 metal pattern, 120 wiring, 122 drain electrode, 124 source electrode, 126 first part, 128 second part, 130 insulation Layer, 132 etching resist, 13 First region, 134 Through-hole, 135 Second region, 136 First passivation film, 137 Passivation film, 138 First electrode, 139 Passivation film, 140 Second passivation film, 142 Second electrode, 144 Color filter layer, 146 Coloring Layer, 148 pixel electrode, 216 semiconductor pattern, 218 metal pattern, 220 wiring, 226 first part, 236 insulating material, 316 semiconductor pattern, 318 metal pattern, 320 first wiring, 322 second wiring, 326 first part, 328 Second part, 330 insulating layer, 356 third part.

Claims

A plurality of pixels arranged in a matrix on the substrate;
A thin film transistor formed in each of the plurality of pixels;
Drain wiring connected to the drain electrode of the thin film transistor;
With
Two of said drain wire is parallel between the two pixels adjacent of the plurality of pixels,
Semi conductor layer is formed between the substrate and the two of the drain wiring,
The semiconductor layer in plan view, between two of said drain lines, gaps are formed, while in between the pixel and two of said drain wire, protrudes from two of said drain wire Formed,
A liquid crystal display device characterized by the above.

A gate insulating layer formed between the substrate and the semiconductor layer;
The gate insulating layer, in plan view, between the two of said drain wire, and a gap is formed,
The side surface of the semiconductor layer in contact with the gap of the semiconductor layer and the side surface of the gate insulating layer in contact with the gap of the gate insulating layer are flush with each other. Liquid crystal display device.

Two of said drain wire is covered by a plurality of insulating layers, the gap of the semiconductor layer, to claim 1, characterized in that is filled with one of said plurality of insulating layers The liquid crystal display device described.