JP5903139B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000010410 layer Substances 0.000 claims description 204
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 193
- 229910052710 silicon Inorganic materials 0.000 claims description 193
- 239000010703 silicon Substances 0.000 claims description 193
- 229910052751 metal Inorganic materials 0.000 claims description 61
- 239000002184 metal Substances 0.000 claims description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 36
- 229910021332 silicide Inorganic materials 0.000 claims description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 description 12
- 239000000463 material Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Description
本発明は半導体装置の製造方法、及び、半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。
Semiconductor integrated circuits, in particular integrated circuits using MOS transistors, are becoming increasingly highly integrated. Along with this high integration, the MOS transistors used therein have been miniaturized to the nano region. When the miniaturization of such a MOS transistor progresses, it is difficult to suppress the leakage current, and there is a problem that the occupied area of the circuit cannot be easily reduced due to a request for securing a necessary amount of current. In order to solve such a problem, a Surrounding Gate Transistor (hereinafter referred to as “SGT”) having a structure in which a source, a gate, and a drain are arranged in a vertical direction with respect to a substrate and a gate electrode surrounds a columnar semiconductor layer is proposed. (For example, see
従来のSGTの製造方法では、コンタクト深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成している(例えば特許文献4を参照)。別々に形成するため、工程数が増大する。 In the conventional SGT manufacturing method, since the contact depth is different, the contact hole on the upper part of the silicon pillar and the contact hole on the planar silicon layer below the silicon pillar are formed separately (see, for example, Patent Document 4). . Since it is formed separately, the number of steps increases.
シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成しているが、シリコン柱上部のコンタクト孔をエッチングしすぎると、ゲート電極に達する可能性があり、エッチングが足らないとシリコン柱上部とコンタクトが絶縁する可能性がある。 Although the contact hole on the upper part of the silicon pillar and the contact hole on the planar silicon layer below the silicon pillar are formed separately, if the contact hole on the upper part of the silicon pillar is etched too much, it may reach the gate electrode. If etching is insufficient, the upper part of the silicon pillar and the contact may be insulated.
また、シリコン柱下部の平面状シリコン層上のコンタクト孔は深いため、コンタクト孔を埋めることが難しい。また、深いコンタクト孔を形成することは難しい。 Further, since the contact hole on the planar silicon layer under the silicon pillar is deep, it is difficult to fill the contact hole. Moreover, it is difficult to form a deep contact hole.
また、従来のSGTの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している(例えば、特許文献5を参照)。 In the conventional SGT manufacturing method, a silicon pillar having a nitride film hard mask formed in a columnar shape is formed, a diffusion layer under the silicon pillar is formed, a gate material is deposited, and then the gate material is planarized. Etch back is performed to form insulating film side walls on the side walls of the silicon pillar and the nitride film hard mask. Thereafter, a resist pattern for a gate wiring is formed, the gate material is etched, the nitride film hard mask is removed, and a diffusion layer is formed on the silicon pillar (see, for example, Patent Document 5).
このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。 In such a method, when the distance between the silicon pillars becomes narrow, a thick gate material must be deposited between the silicon pillars, and holes called voids may be formed between the silicon pillars. Once the void is formed, a hole is made in the gate material after etch back. Thereafter, when an insulating film is deposited to form an insulating film sidewall, the insulating film is deposited in the void. Therefore, it is difficult to process the gate material.
そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが提案されている(例えば非特許文献1を参照)。
Therefore, after forming the silicon pillar, a gate oxide film is formed, and after depositing thin polysilicon, a resist for covering the upper part of the silicon pillar and forming a gate wiring is formed, the gate wiring is etched, and then the oxide film is thickened. It has been proposed to deposit, expose the upper part of the silicon pillar, remove the thin polysilicon on the upper part of the silicon pillar, and remove the thick oxide film by wet etching (see Non-Patent
しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。 However, a method for using a metal for the gate electrode is not shown. Further, a resist for forming the gate wiring must be formed so as to cover the upper part of the silicon pillar, and therefore, the upper part of the silicon pillar must be covered, which is not a self-alignment process.
また、ゲート配線と基板間の寄生容量を低減するために、従来のMOSトランジスタでは、第1の絶縁膜を用いている。例えばFINFET(非特許文献2)では、1つのフィン状半導体層の周囲に第1の絶縁膜を形成し、第1の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためSGTにおいてもゲート配線と基板間の寄生容量を低減するために第1の絶縁膜を用いる必要がある。SGTではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。 In order to reduce the parasitic capacitance between the gate wiring and the substrate, the conventional MOS transistor uses the first insulating film. For example, in FINFET (Non-patent Document 2), a first insulating film is formed around one fin-like semiconductor layer, the first insulating film is etched back, the fin-like semiconductor layer is exposed, and the gate wiring and the substrate The parasitic capacitance between them is reduced. Therefore, also in SGT, it is necessary to use the first insulating film in order to reduce the parasitic capacitance between the gate wiring and the substrate. In SGT, since there is a columnar semiconductor layer in addition to the fin-shaped semiconductor layer, a device for forming the columnar semiconductor layer is required.
そこで、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法とその結果得られるSGTの構造を提供することを目的とする。 Accordingly, a parasitic capacitance between the gate wiring and the substrate is reduced, and an SGT manufacturing method for directly connecting the metal wiring and the upper part of the columnar silicon layer without forming a contact on the upper part of the columnar silicon layer and the resulting SGT structure are provided. The purpose is to do.
本発明の半導体装置の製造方法は、シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第1工程と、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第2の工程と、前記柱状シリコン層の上部に形成された第1の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第2の拡散層を形成する第3の工程と、前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成する第4の工程と、前記第4の工程の後、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第1のコンタクトを形成するための第5のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第2のシリサイド上に第1のコンタクトを形成し、金属配線を形成するための第6のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第5の工程とを有することを特徴とする。 According to the method of manufacturing a semiconductor device of the present invention, a fin-like silicon layer is formed on a silicon substrate, a first insulating film is formed around the fin-like silicon layer, and a columnar silicon layer is formed on the fin-like silicon layer. Forming a first insulating layer; a gate insulating film formed around the columnar silicon layer; a gate electrode formed around the gate insulating film; and a gate wiring connected to the gate electrode. A second step, a first diffusion layer formed on the columnar silicon layer, and a third step of forming a second diffusion layer on the bottom of the columnar silicon layer and on the fin-like silicon layer. A fourth step of forming a first silicide and a second silicide on the first diffusion layer and the second diffusion layer, and after the fourth step, an interlayer insulating film is deposited. Flatten the interlayer insulating film, and Then, the upper part of the pillar-shaped silicon layer is exposed, the upper part of the pillar-shaped silicon layer is exposed, a fifth resist for forming a first contact is formed, and the interlayer insulating film is etched to form a contact. A hole is formed, a metal is deposited, a first contact is formed on the second silicide, a sixth resist for forming a metal wiring is formed, and etching is performed to form the metal wiring. And a fifth step of forming.
また、前記第1の工程であって、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであることを特徴とする。 Further, in the first step, the width of the columnar silicon layer is the same as the width of the fin-shaped silicon layer.
前記第1の工程であって、シリコン基板上にフィン状シリコン層を形成するための第1のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第1のレジストを除去し、前記フィン状シリコン層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第2のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第2のレジストを除去することにより、前記フィン状シリコン層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする。 In the first step, a first resist for forming a fin-like silicon layer is formed on a silicon substrate, the silicon substrate is etched, the fin-like silicon layer is formed, and the first resist is formed. And depositing a first insulating film around the fin-like silicon layer, etching back the first insulating film, exposing an upper portion of the fin-like silicon layer, and orthogonal to the fin-like silicon layer. The second resist is formed, the fin-like silicon layer is etched, and the second resist is removed, so that the portion where the fin-like silicon layer and the second resist are orthogonal is the columnar shape. The columnar silicon layer is formed to be a silicon layer.
前記第2の工程であって、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第3のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする。 In the second step, a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the film thickness of the polysilicon film is It is thinner than the width of the columnar silicon layer, a third resist for forming a gate wiring is formed, the gate wiring is formed by performing anisotropic etching, a fourth resist is deposited, The polysilicon film on the upper side wall of the columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, the fourth resist is removed, the metal film is removed by etching, and connected to the gate wiring. A gate electrode is formed.
また、本発明の半導体装置は、シリコン基板上に形成されたフィン状シリコン層と、前記フィン状シリコン層の周囲に形成された第1の絶縁膜と、前記フィン状シリコン層上に形成された柱状シリコン層と、前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、前記柱状シリコン層の上部に形成された第1の拡散層と、前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第2の拡散層と、前記第1の拡散層の上部に形成された第1のシリサイドと、前記第2の拡散層の上部に形成された第2のシリサイドと、第2のシリサイド上に形成された第1のコンタクトと、第1のシリサイド上に形成された第1の金属配線と、第1のコンタクト上に形成された第2の金属配線と、を有することを特徴とする。 The semiconductor device of the present invention is formed on the fin-like silicon layer, a fin-like silicon layer formed on a silicon substrate, a first insulating film formed around the fin-like silicon layer, and the fin-like silicon layer. The columnar silicon layer and the width of the columnar silicon layer are the same as the width of the fin-shaped silicon layer, and the gate insulating film formed around the columnar silicon layer and the gate insulating film are formed around the gate insulating film. A gate electrode; a gate wiring extending in a direction perpendicular to the fin-like silicon layer connected to the gate electrode; a first diffusion layer formed on the columnar silicon layer; and the fin-like silicon layer And a second diffusion layer formed below the columnar silicon layer, a first silicide formed above the first diffusion layer, and an upper portion of the second diffusion layer. Second Reside, a first contact formed on the second silicide, a first metal wiring formed on the first silicide, a second metal wiring formed on the first contact, It is characterized by having.
また、前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極と、を有し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする。 And a gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film, wherein the thickness of the polysilicon film is smaller than the width of the columnar silicon layer. And
また、前記第1のコンタクトの深さは、前記柱状シリコン層の高さより低いことを特徴とする。 The depth of the first contact is lower than the height of the columnar silicon layer.
本発明によれば、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法とその結果得られるSGTの構造を提供することができる。 According to the present invention, the parasitic capacitance between the gate wiring and the substrate is reduced, the method for manufacturing the SGT in which the metal wiring and the columnar silicon layer upper part are directly connected without forming the contact on the columnar silicon layer and the SGT obtained as a result. The structure can be provided.
金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要となる。 Since the metal wiring and the upper part of the columnar silicon layer are directly connected, a step of forming a contact on the upper part of the columnar silicon layer is not necessary.
また、金属配線と柱状シリコン層上部を直接接続するため、第1のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。 Further, since the metal wiring and the upper part of the columnar silicon layer are directly connected, the contact hole depth for the first contact can be reduced, so that the contact hole can be easily formed and the contact hole can be filled with metal. Easy.
また、フィン状シリコン層、第1の絶縁膜、柱状シリコン層形成を、従来のFINFETの製造方法を元にしたため、容易に形成できる。 Further, the fin-like silicon layer, the first insulating film, and the columnar silicon layer can be easily formed because the conventional FINFET manufacturing method is used.
また、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いのであって、ゲート配線を形成するための第3のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第2の工程と、により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。 In addition, a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the thickness of the polysilicon film is thinner than the width of the columnar silicon layer. A third resist for forming a gate wiring is formed, anisotropic etching is performed to form the gate wiring, a fourth resist is deposited, and the columnar silicon layer upper side wall is A polysilicon film is exposed, the exposed polysilicon film is removed by etching, the fourth resist is stripped, the metal film is removed by etching, and a gate electrode connected to the gate wiring is formed. This process realizes a self-alignment process. Since it is a self-alignment process, high integration is possible.
以下に、本発明の実施形態に係るSGTの構造を形成するための製造工程を、図2〜図31を参照して説明する。 Below, the manufacturing process for forming the structure of SGT which concerns on embodiment of this invention is demonstrated with reference to FIGS.
まずシリコン基板101上にフィン状シリコン層103を形成し、フィン状シリコン層103の周囲に第1の絶縁膜104を形成し、フィン状シリコン層103の上部に柱状シリコン層106を形成する製造方法を示す。図2に示すように、シリコン基板101上にフィン状シリコン層を形成するための第1のレジスト102を形成する。
First, a fin-
図3に示すように、シリコン基板101をエッチングし、フィン状シリコン層103を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
As shown in FIG. 3, the
図4に示すように、第1のレジスト102を除去する。 As shown in FIG. 4, the first resist 102 is removed.
図5に示すように、フィン状シリコン層103の周囲に第1の絶縁膜104を堆積する。第1の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
As shown in FIG. 5, a first
図6に示すように、第1の絶縁膜104をエッチバックし、フィン状シリコン層103の上部を露出する。ここまでは、非特許文献2のフィン状シリコン層の製法と同じである。
As shown in FIG. 6, the 1st insulating
図7に示すように、フィン状シリコン層103に直交するように第2のレジスト105を形成する。フィン状シリコン層103とレジスト105とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
As shown in FIG. 7, a second resist 105 is formed so as to be orthogonal to the fin-
図8に示すように、フィン状シリコン層103をエッチングする。フィン状シリコン層103と第2のレジスト105とが直交する部分が柱状シリコン層106となる。従って、柱状シリコン層106の幅は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層103の上部に柱状シリコン層106が形成され、フィン状シリコン層103の周囲には第1の絶縁膜104が形成された構造となる。
As shown in FIG. 8, the fin-
図9に示すように、第2のレジスト105を除去する。 As shown in FIG. 9, the second resist 105 is removed.
次に、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜する。ポリシリコン膜109の膜厚は柱状シリコン層の幅より薄い。ゲート配線111bを形成するための第3のレジスト110を形成し、異方性エッチングを行うことによりゲート配線111bを形成し、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜109を露出し、露出したポリシリコン膜109をエッチングにより除去し、第4のレジスト112を剥離し、金属膜108をエッチングにより除去し、ゲート配線111bに接続するゲート電極111aを形成する製造方法を示す。
Next, a
図10に示すように、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜する。このとき、薄いポリシリコン膜109を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。薄いポリシリコン膜109の厚さは、20nm以下が好ましい。金属膜108は、窒化チタンといった、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。ゲート絶縁膜107は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
As shown in FIG. 10, a
図11に示すように、ゲート配線111bを形成するための第3のレジスト110を形成する。本実施例においては、レジスト高さが柱状シリコン層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状シリコン層より低くなってもよい。
As shown in FIG. 11, a third resist 110 for forming the
図12に示すように、ポリシリコン膜109と金属膜108をエッチングする。ゲート電極111aとゲート配線111bとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄くもしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時の柱状シリコン層の高さと、所望の柱状シリコン層高さと後にゲート配線エッチング中に削られる分の高さとの和を同じにすることが望ましい。従って、本発明の製造工程は、自己整合プロセスとなる。
As shown in FIG. 12, the
図13に示すように、第3のレジストを剥離する。 As shown in FIG. 13, the third resist is removed.
図14に示すように、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜108を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
As shown in FIG. 14, the 4th resist 112 is deposited and the
図15に示すように、露出したポリシリコン膜109をエッチングにより除去する。等方性ドライエッチングが好ましい。
As shown in FIG. 15, the exposed
図16に示すように、第4のレジスト112を剥離する。 As shown in FIG. 16, the 4th resist 112 is peeled.
図17に示すように、前記金属膜108をエッチングにより除去し、柱状シリコン層106側壁に、金属膜108を残存させる。等方性エッチングが好ましい。柱状シリコン層106の側壁の金属膜108とポリシリコン膜109とでゲート電極111aが形成される。従って、自己整合プロセスとなる。
As shown in FIG. 17, the
以上により、柱状シリコン層106の周囲にゲート絶縁膜107を形成し、ゲート絶縁膜107の周囲に金属膜108及びポリシリコン膜109を成膜し、このポリシリコン膜109の膜厚は柱状シリコン層の幅より薄く、ゲート配線111bを形成するための第3のレジスト110を形成し、異方性エッチングを行うことによりゲート配線111bを形成し、第4のレジスト112を堆積し、柱状シリコン層106上部側壁のポリシリコン膜109を露出し、露出したポリシリコン膜109をエッチングにより除去し、第4のレジスト112を剥離し、金属膜108をエッチングにより除去し、ゲート配線111bに接続するゲート電極111aを形成する製造方法が示された。
As described above, the
次に、柱状シリコン層106の上部に第1の拡散層114を形成し、柱状シリコン層106の下部とフィン状シリコン層103の上部に第2の拡散層113を形成する製造方法を示す。
Next, a manufacturing method in which the
図18に示すように、砒素を注入し、第1の拡散層114と第2の拡散層113を形成する。pMOSの場合には、ボロンもしくはフッ化ボロンを注入する。
As shown in FIG. 18, arsenic is implanted to form a
図19に示すように、窒化膜115を堆積し、熱処理を行う。窒化膜の代わりに酸化膜を用いてもよい。
As shown in FIG. 19, a
以上により、柱状シリコン層106の上部に第1の拡散層114を形成し、柱状シリコン層106の下部とフィン状シリコン層103の上部に第2の拡散層113を形成する製造方法が示された。
As described above, the manufacturing method in which the
次に、第1の拡散層114上と第2の拡散層113上に第1のシリサイド118、第2のシリサイド117を形成する製造方法を示す。
Next, a manufacturing method for forming the
図20に示すように、窒化膜115をエッチングしサイドウォール状に残存させ、ゲート絶縁膜107をエッチングすることにより、窒化膜サイドウォール116a、116bを形成する。
As shown in FIG. 20, the
次に、図21に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第1の拡散層104上と第2の拡散層113上とゲート配線111bに第1のシリサイド118、第2のシリサイド117、シリサイド119を形成する。ゲート電極111a上部が露出している場合には、ゲート電極111a上部にシリサイド120が形成される。
Next, as shown in FIG. 21, a first metal is deposited on the
ポリシリコン膜109が薄いため、ゲート配線111bは、金属膜108とシリサイド119の積層構造となりやすい。シリサイド119と金属膜108とが直接接触するため、低抵抗化をすることができる。
Since the
以上により、第1の拡散層114上と第2の拡散層113上とゲート配線111bに第1のシリサイド118、第2のシリサイド117を形成する製造方法が示された。
As described above, the manufacturing method for forming the
次に、層間絶縁膜121を堆積し、前記層間絶縁膜121を平坦化し、エッチバックを行い、前記柱状シリコン層106上部を露出し、前記柱状シリコン層106上部を露出した後、第1のコンタクト127を形成するための第5のレジスト122を形成し、前記層間絶縁膜121をエッチングすることによりコンタクト孔123を形成し、金属130を堆積することにより前記第2のシリサイド117上に第1のコンタクト127を形成し、金属配線134、135、136を形成するための第6のレジスト131、132、133を形成し、エッチングを行うことにより前記金属配線134、135、136を形成する製造方法を示す。
Next, an
図22に示すように、窒化膜といったコンタクトストッパー140を成膜し、層間絶縁膜121を形成する。
As shown in FIG. 22, a
図23に示すように、エッチバックを行い、前記柱状シリコン層106上のコンタクトストッパー140を露出する。
As shown in FIG. 23, etch back is performed to expose the
図24に示すように、コンタクト孔123,124を形成するための第5のレジスト122を形成する。 As shown in FIG. 24, the 5th resist 122 for forming the contact holes 123 and 124 is formed.
図25に示すように、層間絶縁膜121をエッチングし、コンタクト孔123、124を形成する。
As shown in FIG. 25, the
図26に示すように、第5のレジスト122を剥離する。 As shown in FIG. 26, the 5th resist 122 is peeled.
図27に示すように、コンタクトストッパー140をエッチングし、コンタクト孔123、124下のコンタクトストッパー140と、前記柱状シリコン層106上のコンタクトストッパーを除去する。
As shown in FIG. 27, the
図28に示すように、金属130を堆積し、第1のコンタクト127、129を形成する。このとき、金属配線と柱状シリコン層上部を直接接続するため、柱状シリコン層上部のコンタクトを形成する工程が不要である。また、第1のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。
As shown in FIG. 28,
図29に示すように、金属配線を形成するための第6のレジスト131、132、133を形成する。 As shown in FIG. 29, the 6th resist 131, 132, 133 for forming metal wiring is formed.
図30に示すように、金属130をエッチングし、金属配線134、135、136を形成する。
As shown in FIG. 30, the
図31に示すように、第6のレジスト131、132、133を剥離する。 As shown in FIG. 31, the sixth resists 131, 132, 133 are peeled off.
以上により、層間絶縁膜121を堆積し、前記層間絶縁膜121を平坦化し、エッチバックを行い、前記柱状シリコン層106上部を露出し、前記柱状シリコン層106上部を露出した後、第1のコンタクト127を形成するための第5のレジスト122を形成し、前記層間絶縁膜121をエッチングすることによりコンタクト孔123を形成し、金属130を堆積することにより前記第2のシリサイド117上に第1のコンタクト127を形成し、金属配線134、135、136を形成するための第6のレジスト131、132、133を形成し、エッチングを行うことにより前記金属配線134、135、136を形成する製造方法が示された。
As described above, the
以上により、ゲート配線と基板間の寄生容量を低減し、柱状シリコン層上部のコンタクトを形成せず、金属配線と柱状シリコン層上部を直接接続するSGTの製造方法が示された。 As described above, the SGT manufacturing method in which the parasitic capacitance between the gate wiring and the substrate is reduced, the metal wiring and the columnar silicon layer upper part are directly connected without forming the contact on the columnar silicon layer is shown.
上記製造方法によって得られる半導体装置の構造を図1に示す。図1に示すように、半導体装置は、シリコン基板101上に形成されたフィン状シリコン層103と、フィン状シリコン層103の周囲に形成された第1の絶縁膜104と、フィン状シリコン層103上に形成された柱状シリコン層106と、ここで柱状シリコン層106の幅はフィン状シリコン層103の幅と同じであり、柱状シリコン層106の周囲に形成されたゲート絶縁膜104と、ゲート絶縁膜104の周囲に形成されたゲート電極111aと、ゲート電極111aに接続されたフィン状シリコン層103に直交する方向に延在するゲート配線111bと、柱状シリコン層106の上部に形成された第1の拡散層114と、フィン状シリコン層103の上部と柱状シリコン層106の下部に形成された第2の拡散層113と、第1の拡散層114の上部に形成された第1のシリサイド118と、第2の拡散層113の上部に形成された第2のシリサイド117と、第2のシリサイド117上に形成された第1のコンタクト127と、第1のシリサイド118上に形成された第1の金属配線135と、第1のコンタクト127上に形成された第2の金属配線134と、を有する。
A structure of a semiconductor device obtained by the manufacturing method is shown in FIG. As shown in FIG. 1, the semiconductor device includes a fin-
また、ゲート絶縁膜104の周囲に形成された金属膜108及びポリシリコン膜109の積層構造からなるゲート電極111aと、を有し、ポリシリコン膜108の膜厚は柱状シリコン層106の幅より薄い。
A
また、第1のコンタクト127の深さは、柱状シリコン層106の高さより低い。第1のコンタクト127の深さが浅いため、第1のコンタクト抵抗を低減することができる。
Further, the depth of the
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.
例えば、上記実施例において、p型(p+型を含む。)とn型(n+型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p + -type) and n-type (including n + -type) are opposite in conductivity type, and a semiconductor obtained thereby An apparatus is naturally included in the technical scope of the present invention.
101.シリコン基板
102.第1のレジスト
103.フィン状シリコン層
104.第1の絶縁膜
105.第2のレジスト
106.柱状シリコン層
107.ゲート絶縁膜
108.金属膜
109.ポリシリコン膜
110.第3のレジスト
111a.ゲート電極
111b.ゲート配線
112.第4のレジスト
113.第2の拡散層
114.第1の拡散層
115.窒化膜
116a.窒化膜サイドウォール
116b.窒化膜サイドウォール
117.第2のシリサイド
118.第1のシリサイド
119.シリサイド
120.シリサイド
121.層間絶縁膜
122.第5のレジスト
123.コンタクト孔
124.コンタクト孔
127.第1のコンタクト
129.第1のコンタクト
130.金属
131.第6のレジスト
132.第6のレジスト
133.第6のレジスト
134.金属配線
135.金属配線
136.金属配線
140.コンタクトストッパー
101.
Claims (7)
前記第1の工程の後に、前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第2の工程と、
前記第2の工程の後に、前記柱状シリコン層の上部に形成された第1の拡散層と、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第2の拡散層を形成する第3の工程と、
前記第3の工程の後に、前記第1の拡散層上と前記第2の拡散層上に第1のシリサイドと第2のシリサイドを形成する第4の工程と、
前記第4の工程の後に、層間絶縁膜を堆積し、前記層間絶縁膜を平坦化し、エッチバックを行い、前記柱状シリコン層上部を露出し、前記柱状シリコン層上部を露出した後、第1のコンタクトを形成するための第5のレジストを形成し、前記層間絶縁膜をエッチングすることによりコンタクト孔を形成し、金属を堆積することにより前記第2のシリサイド上に第1のコンタクトを形成し、金属配線を形成するための第6のレジストを形成し、エッチングを行うことにより前記金属配線を形成する第5の工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a fin-shaped silicon layer on a silicon substrate, a first step of the first insulating film is formed around the fin-like silicon layer to form a pillar-shaped silicon layer on top of the fin-shaped silicon layer,
After the first step, a gate insulating film formed around the columnar silicon layer, a gate electrode formed around the gate insulating film, and a gate wiring connected to the gate electrode are formed. A second step;
After the second step, a third diffusion layer is formed on the columnar silicon layer, and a second diffusion layer is formed on the columnar silicon layer and on the fin-shaped silicon layer. And the process of
A fourth step of forming a first silicide and a second silicide on the first diffusion layer and the second diffusion layer after the third step;
After the fourth step , an interlayer insulating film is deposited, the interlayer insulating film is planarized, etched back, the upper part of the columnar silicon layer is exposed, and the upper part of the columnar silicon layer is exposed. Forming a fifth resist for forming a contact, forming a contact hole by etching the interlayer insulating film, and forming a first contact on the second silicide by depositing metal. Forming a sixth resist for forming the metal wiring and performing etching to form the metal wiring;
A method for manufacturing a semiconductor device, comprising:
シリコン基板上にフィン状シリコン層を形成するための第1のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第1のレジストを除去し、
前記フィン状シリコン層の周囲に第1の絶縁膜を堆積し、前記第1の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第2のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第2のレジストを除去することにより、前記フィン状シリコン層と前記第2のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする請求項2に記載の半導体装置の製造方法。 In the first step,
Forming a first resist for forming a fin-like silicon layer on the silicon substrate; etching the silicon substrate; forming the fin-like silicon layer; removing the first resist;
A first insulating film is deposited around the fin-shaped silicon layer, the first insulating film is etched back, an upper portion of the fin-shaped silicon layer is exposed, and the first insulating film is perpendicular to the fin-shaped silicon layer. 2 is formed, the fin-like silicon layer is etched, and the second resist is removed, so that the portion where the fin-like silicon layer and the second resist are orthogonally becomes the columnar silicon layer. The method of manufacturing a semiconductor device according to claim 2, wherein the columnar silicon layer is formed.
前記柱状シリコン層の周囲にゲート絶縁膜を形成し、
前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ここで、 前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄く、
ゲート配線を形成するための第3のレジストを形成し、
異方性エッチングを行うことにより前記ゲート配線を形成し、
第4のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第4のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 In the second step,
Forming a gate insulating film around the columnar silicon layer;
A metal film and a polysilicon film are formed around the gate insulating film, wherein the thickness of the polysilicon film is thinner than the width of the columnar silicon layer,
Forming a third resist for forming a gate wiring;
Form the gate wiring by performing anisotropic etching,
A fourth resist is deposited, the polysilicon film on the upper side wall of the columnar silicon layer is exposed, the exposed polysilicon film is removed by etching, the fourth resist is stripped, and the metal film is etched. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a gate electrode connected to the gate wiring is formed by removing the gate electrode.
前記フィン状シリコン層の周囲に形成された第1の絶縁膜と、
前記フィン状シリコン層上に形成された柱状シリコン層と、
前記柱状シリコン層の幅は前記フィン状シリコン層の幅と同じであって、
前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、
前記柱状シリコン層の上部に形成された第1の拡散層と、
前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第2の拡散層と、
前記第1の拡散層の上部に形成された第1のシリサイドと、
前記第2の拡散層の上部に形成された第2のシリサイドと、
第2のシリサイド上に形成された第1のコンタクトと、
第1のシリサイド上に形成された第1の金属配線と、
第1のコンタクト上に形成された第2の金属配線と、
を有することを特徴とする半導体装置。 A fin-like silicon layer formed on a silicon substrate;
A first insulating film formed around the fin-like silicon layer;
A columnar silicon layer formed on the fin-like silicon layer;
The columnar silicon layer has the same width as the fin-shaped silicon layer,
A gate insulating film formed around the columnar silicon layer;
A gate electrode formed around the gate insulating film;
A gate wiring extending in a direction orthogonal to the fin-like silicon layer connected to the gate electrode;
A first diffusion layer formed on the columnar silicon layer;
A second diffusion layer formed above the fin-like silicon layer and below the columnar silicon layer;
A first silicide formed on top of the first diffusion layer;
A second silicide formed on top of the second diffusion layer;
A first contact formed on the second silicide;
A first metal wiring formed on the first silicide;
A second metal wiring formed on the first contact;
A semiconductor device comprising:
前記ポリシリコン膜の膜厚は前記柱状シリコン層の幅より薄いことを特徴とする請求項5に記載の半導体装置。 A gate electrode having a laminated structure of a metal film and a polysilicon film formed around the gate insulating film,
6. The semiconductor device according to claim 5, wherein the thickness of the polysilicon film is thinner than the width of the columnar silicon layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014169491A JP5903139B2 (en) | 2014-08-22 | 2014-08-22 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014169491A JP5903139B2 (en) | 2014-08-22 | 2014-08-22 | Semiconductor device manufacturing method and semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014516127A Division JP5604019B2 (en) | 2012-10-09 | 2012-10-09 | Semiconductor device manufacturing method and semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016048836A Division JP6114425B2 (en) | 2016-03-11 | 2016-03-11 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014220532A JP2014220532A (en) | 2014-11-20 |
JP5903139B2 true JP5903139B2 (en) | 2016-04-13 |
Family
ID=51938656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014169491A Active JP5903139B2 (en) | 2014-08-22 | 2014-08-22 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5903139B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10269968B2 (en) * | 2015-06-03 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including fin structures and manufacturing method thereof |
JP6294511B2 (en) * | 2015-11-09 | 2018-03-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Semiconductor device manufacturing method and semiconductor device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5323610B2 (en) * | 2009-08-18 | 2013-10-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Semiconductor device and manufacturing method thereof |
JP5087655B2 (en) * | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | Semiconductor device and manufacturing method thereof |
JP2012023305A (en) * | 2010-07-16 | 2012-02-02 | Elpida Memory Inc | Semiconductor device and semiconductor device manufacturing method |
-
2014
- 2014-08-22 JP JP2014169491A patent/JP5903139B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014220532A (en) | 2014-11-20 |
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JP2015046623A (en) | Semiconductor device manufacturing method and semiconductor device |
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