JP5999987B2 - Power path circuit - Google Patents
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Description
この発明はパワーパス回路に関し、特に、直流電圧を負荷回路に供給するか否かを切換えるパワーパス回路に関する。 The present invention relates to a power path circuit, and more particularly to a power path circuit that switches whether or not to supply a DC voltage to a load circuit.
図９は、従来の第１のパワーパス回路の構成を示す回路図である。図９において、このパワーパス回路は、３つの端子Ｔ１〜Ｔ３と、２つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２を含む。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインはそれぞれ端子Ｔ１，Ｔ２に接続され、それらのソースは互いに接続され、それらのゲートはともに端子Ｔ３に接続される。 FIG. 9 is a circuit diagram showing a configuration of a conventional first power path circuit. In FIG. 9, this power path circuit includes three terminals T1 to T3 and two P-channel MOS transistors P1 and P2. The drains of P-channel MOS transistors P1 and P2 are connected to terminals T1 and T2, respectively, their sources are connected to each other, and their gates are both connected to terminal T3.
ＰチャネルＭＯＳトランジスタＰ１，Ｐ２の各々は寄生ダイオードを有する。図９では、ＰチャネルＭＯＳトランジスタＰ１の寄生ダイオードは、アノードがトランジスタＰ１のドレインに接続され、カソードがトランジスタＰ１のソースに接続されたダイオードＤ１として示されている。また、ＰチャネルＭＯＳトランジスタＰ２の寄生ダイオードは、アノードがトランジスタＰ２のドレインに接続され、カソードがトランジスタＰ２のソースに接続されたダイオードＤ２として示されている。 Each of P channel MOS transistors P1, P2 has a parasitic diode. In FIG. 9, the parasitic diode of the P-channel MOS transistor P1 is shown as a diode D1 having an anode connected to the drain of the transistor P1 and a cathode connected to the source of the transistor P1. The parasitic diode of the P-channel MOS transistor P2 is shown as a diode D2 having an anode connected to the drain of the transistor P2 and a cathode connected to the source of the transistor P2.
たとえば、端子Ｔ１は電池の正電極に接続され、端子Ｔ２は負荷回路に接続され、端子Ｔ３は制御信号ＣＮＴを受ける。制御信号ＣＮＴが「Ｈ」レベルである場合は、トランジスタＰ１，Ｐ２がオフし、電池から負荷回路への電流の供給は停止される。制御信号ＣＮＴが「Ｌ」レベルにされると、トランジスタＰ１，Ｐ２がオンし、電池から負荷回路へ電流が供給される。 For example, terminal T1 is connected to the positive electrode of the battery, terminal T2 is connected to the load circuit, and terminal T3 receives control signal CNT. When control signal CNT is at “H” level, transistors P1 and P2 are turned off, and supply of current from the battery to the load circuit is stopped. When the control signal CNT is set to the “L” level, the transistors P1 and P2 are turned on, and current is supplied from the battery to the load circuit.
また、図１０は、従来の第２のパワーパス回路の構成を示す回路図である。図１０において、このパワーパス回路は、３つの端子Ｔ１〜Ｔ３と、２つのＮチャネルＭＯＳトランジスタＱ１，Ｑ２を含む。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースはそれぞれ端子Ｔ１，Ｔ２に接続され、それらのドレインは互いに接続され、それらのゲートはともに端子Ｔ３に接続される。 FIG. 10 is a circuit diagram showing a configuration of a conventional second power path circuit. In FIG. 10, this power path circuit includes three terminals T1 to T3 and two N-channel MOS transistors Q1 and Q2. The sources of N channel MOS transistors Q1, Q2 are connected to terminals T1, T2, respectively, their drains are connected to each other, and their gates are both connected to terminal T3.
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２の各々は寄生ダイオードを有する。図１０では、ＮチャネルＭＯＳトランジスタＱ１の寄生ダイオードは、アノードがトランジスタＱ１のソースに接続され、カソードがトランジスタＱ１のドレインに接続されたダイオードＤ１として示されている。また、ＮチャネルＭＯＳトランジスタＱ２の寄生ダイオードは、アノードがトランジスタＱ２のソースに接続され、カソードがトランジスタＱ２のドレインに接続されたダイオードＤ２として示されている。 Each of N channel MOS transistors Q1, Q2 has a parasitic diode. In FIG. 10, the parasitic diode of the N-channel MOS transistor Q1 is shown as a diode D1 having an anode connected to the source of the transistor Q1 and a cathode connected to the drain of the transistor Q1. The parasitic diode of the N-channel MOS transistor Q2 is shown as a diode D2 having an anode connected to the source of the transistor Q2 and a cathode connected to the drain of the transistor Q2.
たとえば、端子Ｔ１は電池の正電極に接続され、端子Ｔ２は負荷回路に接続され、端子Ｔ３は制御信号ＣＮＴを受ける。制御信号ＣＮＴが「Ｌ」レベルである場合は、トランジスタＱ１，Ｑ２がオフし、電池から負荷回路への電流の供給は停止される。制御信号ＣＮＴが「Ｈ」レベルにされると、トランジスタＱ１，Ｑ２がオンし、電池から負荷回路へ電流が供給される。なお、パワーパス回路に関連する先行技術文献としては下記の特許文献１がある。 For example, terminal T1 is connected to the positive electrode of the battery, terminal T2 is connected to the load circuit, and terminal T3 receives control signal CNT. When the control signal CNT is at the “L” level, the transistors Q1 and Q2 are turned off, and supply of current from the battery to the load circuit is stopped. When the control signal CNT is set to the “H” level, the transistors Q1 and Q2 are turned on, and current is supplied from the battery to the load circuit. As a prior art document related to the power path circuit, there is the following Patent Document 1.
しかし、従来の第１のパワーパス回路では、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２を使用するので、実装面積が大きくなり、コスト高になるという問題があった。 However, since the conventional first power path circuit uses the P-channel MOS transistors P1 and P2, there is a problem that the mounting area is increased and the cost is increased.
また、従来の第２のパワーパス回路では、誤って電池の正負が逆にセットされて端子Ｔ１に負電圧が印加された場合、制御信号ＣＮＴが「Ｌ」レベル（０Ｖ）であるときでもＮチャネルＭＯＳトランジスタＱ１のゲート−ソース間電圧が正電圧になり、ＮチャネルＭＯＳトランジスタＱ１がオンするという問題があった。トランジスタＱ１がオンすると、負荷回路から端子Ｔ２，ダイオードＤ２、トランジスタＱ１、および端子Ｔ１を介して電池に過電流が流れ、回路が破壊されてしまう。 In the second power path circuit according to the related art, when the positive / negative polarity of the battery is erroneously set reversely and a negative voltage is applied to the terminal T1, the N signal is output even when the control signal CNT is at the “L” level (0V). There is a problem that the gate-source voltage of the channel MOS transistor Q1 becomes a positive voltage and the N-channel MOS transistor Q1 is turned on. When the transistor Q1 is turned on, an overcurrent flows from the load circuit to the battery via the terminal T2, the diode D2, the transistor Q1, and the terminal T1, and the circuit is destroyed.
それゆえに、この発明の主たる目的は、ＰチャネルＭＯＳトランジスタを使用せず、かつ電池の正負が逆にセットされた場合に過電流が流れるのを防止することが可能なパワーパス回路を提供することである。 SUMMARY OF THE INVENTION Therefore, a main object of the present invention is to provide a power path circuit that does not use a P-channel MOS transistor and can prevent an overcurrent from flowing when the positive / negative of the battery is set reversely. It is.
この発明に係るパワーパス回路は、充電の可能な電池に接続される第１の端子と、充電回路に接続される第２の端子と、制御信号を受ける第３の端子と、それらのソースがそれぞれ第１および第２の端子に接続され、それらのドレインが互いに接続され、それらのゲートがともに第３の端子に接続された第１および第２のＮチャネルＭＯＳトランジスタと、コレクタが第１および第２のＮチャネルＭＯＳトランジスタのゲートに接続され、エミッタが第１の端子に接続され、ベースが接地電圧を受け、第１の端子が負電圧にされた場合にオンして第１および第２のＮチャネルＭＯＳトランジスタをオフさせるＮＰＮバイポーラトランジスタと、第１および第２の端子の電圧の高低を比較し、比較結果を示す信号を出力する電圧比較回路と、電圧比較回路の出力信号に基づいて動作し、第１の端子の電圧が第２の端子の電圧よりも低い場合は制御信号を活性化レベルにして第１および第２のＮチャネルＭＯＳトランジスタをオンさせ、第１の端子の電圧が第２の端子の電圧よりも高い場合は制御信号を非活性化レベルにして第１および第２のＮチャネルＭＯＳトランジスタをオフさせる駆動回路とを備えたものである。 Engaging Rupa Wapasu circuit to the invention this comprises a first terminal coupled to the possible battery charger, and a second terminal connected to a charging circuit, a third terminal for receiving a control signal, Re their et source connected to the first and second terminals, respectively, their drains are connected to each other, the first and second N-channel MOS transistor having their gates are both connected to a third terminal, the collector Is connected to the gates of the first and second N-channel MOS transistors , the emitter is connected to the first terminal, the base receives the ground voltage, and the first terminal is turned on when the first terminal is set to a negative voltage. and first and second N-channel MOS transistor NPN bipolar transistor is turned off and a voltage comparison circuit for comparing the level of the first and voltage of the second terminal, and outputs a signal indicating the comparison result, electrostatic It operates based on the output signal of the comparison circuit. When the voltage at the first terminal is lower than the voltage at the second terminal, the control signal is activated to turn on the first and second N-channel MOS transistors. And a drive circuit for turning off the first and second N-channel MOS transistors by setting the control signal to an inactive level when the voltage at the first terminal is higher than the voltage at the second terminal. .
好ましくは、第１および第２のＮチャネルＭＯＳトランジスタはそれぞれ第１および第２の寄生ダイオードを含む。第１および第２の寄生ダイオードのアノードはそれぞれ第１および第２のＮチャネルＭＯＳトランジスタのソースに接続され、第１および第２の寄生ダイオードのカソードはそれぞれ第１および第２のＮチャネルＭＯＳトランジスタのドレインに接続されている。 Preferably, the first and second N-channel MOS transistors include first and second parasitic diodes, respectively. The anodes of the first and second parasitic diodes are connected to the sources of the first and second N-channel MOS transistors, respectively, and the cathodes of the first and second parasitic diodes are respectively the first and second N-channel MOS transistors. Connected to the drain.
また好ましくは、さらに、第３の端子と第１および第２のＮチャネルＭＯＳトランジスタのゲートとの間に介挿された抵抗素子を備える。
また好ましくは、さらに、ＮＰＮバイポーラトランジスタのベースと接地電圧のラインとの間に介挿された抵抗素子を備える。
また好ましくは、さらに、第３の端子と第１および第２のＮチャネルＭＯＳトランジスタのゲートとの間に介挿された第１の抵抗素子と、ＮＰＮバイポーラトランジスタのベースと接地電圧のラインとの間に介挿された第２の抵抗素子とを備える。
Further preferably, a resistance element interposed between the third terminal and the gates of the first and second N-channel MOS transistors is further provided.
Further preferably, a resistance element interposed between the base of the NPN bipolar transistor and the ground voltage line is further provided.
Preferably, further, a first resistance element interposed between the third terminal and the gates of the first and second N channel MOS transistors, a base of the NPN bipolar transistor, and a ground voltage line and a second resistive element interposed between.
この発明に係るパワーパス回路では、第１の端子が負電圧にされるとＮＰＮバイポーラトランジスタがオンして第１および第２のＮチャネルＭＯＳトランジスタをオフさせる。したがって、ＰチャネルＭＯＳトランジスタを使用せず、かつ電池の正負が逆にセットされた場合に過電流が流れるのを防止することができる。 In the power path circuit according to the present invention, when the first terminal is set to a negative voltage, the NPN bipolar transistor is turned on to turn off the first and second N-channel MOS transistors. Therefore, it is possible to prevent an overcurrent from flowing when the P-channel MOS transistor is not used and the positive / negative of the battery is set reversely.
本願発明の一実施の形態によるパワーパス回路は、図１に示すように、３つの端子Ｔ１〜Ｔ３、２つのＮチャネルＭＯＳトランジスタＱ１，Ｑ２、ＮＰＮバイポーラトランジスタＢ１および２つの抵抗素子Ｒ１，Ｒ２を備える。本実施の形態では、パワーパス回路は、電池１の直流電圧を負荷回路２に供給するか否かを切換える回路として使用される。
As shown in FIG. 1, a power path circuit according to an embodiment of the present invention includes three terminals T1 to T3, two N-channel MOS transistors Q1 and Q2, an NPN bipolar transistor B1, and two resistance elements R1 and R2. Prepare. In the present embodiment, the power path circuit is used as a circuit for switching whether or not to supply the DC voltage of the battery 1 to the
端子Ｔ１は、通常は、電池１の正電極に接続され、電池１の負電極は接地電圧ＧＮＤのラインに接続される。端子Ｔ２は、負荷回路２に接続される。負荷回路２は、電池１からの直流電力によって駆動され、所定の動作を行なう。端子Ｔ２，Ｔ３は、駆動回路３に接続される。駆動回路３は、端子Ｔ２から直流電圧ＶＤＣを受け、制御信号ＣＮＴが「Ｌ」レベルである場合は制御信号ＳＷＤＲＶを「Ｌ」レベル（＝０Ｖ)にし、制御信号ＣＮＴが「Ｈ」レベルである場合は制御信号ＳＷＤＲＶを「Ｈ」レベル（＝ＶＤＣ＋５Ｖ)にする。なお、制御信号ＳＷＤＲＶの「Ｌ」レベルは端子Ｔ２の電圧ＶＤＣおよび端子Ｔ１の電圧ＶＢＡＴのうちの低い方の電圧であってもよい。また、制御信号ＳＷＤＲＶの「Ｈ」レベルはＶＢＡＴ＋５Ｖであってもよい。また、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２が完全にオンするときのゲート−ソース間電圧Ｖｇｓ1，Ｖｇｓ２をＶｏｎとすると、制御信号ＳＷＤＲＶの「Ｈ」レベルをＶＤＣ＋ＶｏｎまたはＶＢＡＴ＋Ｖｏｎとすればよい。Ｖｏｎは、５Ｖに限定されず、５Ｖよりも大きな電圧であってもよい。
The terminal T1 is normally connected to the positive electrode of the battery 1, and the negative electrode of the battery 1 is connected to the line of the ground voltage GND. The terminal T2 is connected to the
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースはそれぞれ端子Ｔ１，Ｔ２に接続され、それらのドレインはともにノードＮ１に接続され、それらのゲートはともにノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２の各々は寄生ダイオードを有する。図１では、ＮチャネルＭＯＳトランジスタＱ１の寄生ダイオードは、アノードがトランジスタＱ１のソースに接続され、カソードがトランジスタＱ１のドレインに接続されたダイオードＤ１として示されている。また、ＮチャネルＭＯＳトランジスタＱ２の寄生ダイオードは、アノードがトランジスタＱ２のソースに接続され、カソードがトランジスタＱ２のドレインに接続されたダイオードＤ２として示されている。 The sources of N channel MOS transistors Q1, Q2 are connected to terminals T1, T2, respectively, their drains are both connected to node N1, and their gates are both connected to node N2. Each of N channel MOS transistors Q1, Q2 has a parasitic diode. In FIG. 1, the parasitic diode of the N-channel MOS transistor Q1 is shown as a diode D1 having an anode connected to the source of the transistor Q1 and a cathode connected to the drain of the transistor Q1. The parasitic diode of the N-channel MOS transistor Q2 is shown as a diode D2 having an anode connected to the source of the transistor Q2 and a cathode connected to the drain of the transistor Q2.
抵抗素子Ｒ１の一方電極は端子Ｔ３に接続され、その他方電極はノードＮ２に接続される。抵抗素子Ｒ１の抵抗値は、たとえば数ｋΩ程度である。ＮＰＮバイポーラトランジスタＢ１のコレクタはノードＮ２に接続され、そのエミッタは端子Ｔ１に接続され、そのベースは抵抗素子Ｒ２を介して接地電圧ＧＮＤのラインに接続される。抵抗素子Ｒ２の抵抗値は、たとえば数ｋ〜数１００ｋΩ程度である。 One electrode of resistance element R1 is connected to terminal T3, and the other electrode is connected to node N2. The resistance value of the resistance element R1 is, for example, about several kΩ. The collector of NPN bipolar transistor B1 is connected to node N2, its emitter is connected to terminal T1, and its base is connected to the line of ground voltage GND via resistance element R2. The resistance value of the resistance element R2 is, for example, about several k to several hundred kΩ.
図２（ａ）〜（ｈ）は、電池１が正常にセットされ、電池１の正電極が端子Ｔ１に接続された場合におけるパワーパス回路の動作を示すタイムチャートである。初期状態では、制御信号ＣＮＴが「Ｌ」レベルにされているものとする。この場合は、駆動回路３の出力信号ＳＷＤＲＶが「Ｌ」レベル（０Ｖ）にされ、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ１，Ｖｇｓ２はそれぞれ負電圧および０Ｖになり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２はともにオフしている。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオフされているので、電池１から負荷回路２への電力供給は行なわれない。また、ＮＰＮバイポーラトランジスタＢ１のベース−エミッタ間電圧Ｖｂｅは負電圧になっているので、トランジスタＢ１はオフしている。
2A to 2H are time charts showing the operation of the power path circuit when the battery 1 is normally set and the positive electrode of the battery 1 is connected to the terminal T1. In the initial state, it is assumed that the control signal CNT is at the “L” level. In this case, output signal SWDRV of drive circuit 3 is set to “L” level (0 V), and gate-source voltages Vgs1, Vgs2 of N-channel MOS transistors Q1, Q2 become negative voltage and 0 V, respectively, and N-channel MOS Transistors Q1 and Q2 are both off. Since N channel MOS transistors Q1, Q2 are off, power is not supplied from battery 1 to load
制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると（時刻ｔ０）、駆動回路３によって制御信号ＳＷＤＲＶが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。制御信号ＳＷＤＲＶが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンし、電池１から負荷回路２へ直流電力が供給され、負荷回路２が駆動される。
When the control signal CNT is raised from the “L” level to the “H” level (time t0), the drive circuit 3 raises the control signal SWDRV from the “L” level to the “H” level. When control signal SWDRV is set to “H” level, N channel MOS transistors Q 1 and
図３（ａ）〜（ｈ）は、誤って電池１が逆向きにセットされた場合、すなわち電池１の負電極が端子Ｔ２に接続された場合におけるパワーパス回路の動作を示すタイムチャートである。電池１の正電極と負電極の間の電圧をＶＢＡＴとすると、電池１が逆向きにセットされると、端子Ｔ１には負電圧（−ＶＢＡＴ）が印加される。 FIGS. 3A to 3H are time charts showing the operation of the power path circuit when the battery 1 is erroneously set in the reverse direction, that is, when the negative electrode of the battery 1 is connected to the terminal T2. . Assuming that the voltage between the positive electrode and the negative electrode of the battery 1 is VBAT, when the battery 1 is set in the reverse direction, a negative voltage (−VBAT) is applied to the terminal T1.
この場合は、制御信号ＣＮＴ，ＳＷＤＲＶが「Ｌ」レベルであっても「Ｈ」レベルであってもＮチャネルＭＯＳトランジスタＱ１のゲート−ソース間電圧Ｖｇｓ１が正電圧になり、ＮチャネルＭＯＳトランジスタＱ１がオンする。これにより、負荷回路２からダイオードＤ２およびＮチャネルＭＯＳトランジスタＱ１を介して電池１に過電流が流れ始める。
In this case, the gate-source voltage Vgs1 of the N-channel MOS transistor Q1 becomes a positive voltage regardless of whether the control signals CNT and SWDRV are at “L” level or “H” level, and the N-channel MOS transistor Q1 Turn on. As a result, overcurrent starts to flow from the
しかし、ＮＰＮバイポーラトランジスタＢ１のベース電圧（＝０Ｖ）がエミッタ電圧（＝−ＶＢＡＴ）よりも高くなり、トランジスタＢ１がオンする。トランジスタＢ１がオンすると、ノードＮ２の電圧が負電圧（≒−ＶＢＡＴ）になり、ＮチャネルＭＯＳトランジスタＱ１のゲート−ソース間電圧Ｖｇｓ１がほぼ０Ｖにされ、ＮチャネルＭＯＳトランジスタＱ１がオフし、過電流が遮断される。また、ＮチャネルＭＯＳトランジスタＱ２のゲート−ソース間電圧Ｖｇｓ２が負電圧になり、ＮチャネルＭＯＳトランジスタＱ２もオフする。 However, the base voltage (= 0V) of the NPN bipolar transistor B1 becomes higher than the emitter voltage (= −VBAT), and the transistor B1 is turned on. When the transistor B1 is turned on, the voltage at the node N2 becomes a negative voltage (≈-VBAT), the gate-source voltage Vgs1 of the N-channel MOS transistor Q1 is set to approximately 0 V, the N-channel MOS transistor Q1 is turned off, and the overcurrent Is cut off. Further, the gate-source voltage Vgs2 of the N channel MOS transistor Q2 becomes a negative voltage, and the N channel MOS transistor Q2 is also turned off.
したがって、本実施の形態では、誤って電池１が逆向きにセットされた場合でも、負荷回路２から電池１に過電流が流れ続けることが防止される。また、ＰチャネルＭＯＳトランジスタを使用しないので、回路面積の小型化を図ることができる。また、後述の比較例よりも回路面積が小さく、低コストのパワーパス回路を実現することができる。
Therefore, in the present embodiment, it is possible to prevent an overcurrent from continuing to flow from the
なお、この実施の形態で示されたパワーパス回路は、たとえば、電池１によって駆動される携帯電話機、タブレット型パーソナルコンピュータなどのモバイル機器に搭載することができる。 The power path circuit shown in this embodiment can be mounted on a mobile device such as a mobile phone driven by the battery 1 or a tablet personal computer.
また、この実施の形態では、端子Ｔ１に電池１が接続された場合について説明したが、これに限るものではなく、電池１の代わりに他の直流電源の出力端子、たとえば、アダプタの出力端子や、電子機器のＵＳＢ（Universal Serial Bus）コネクタなどが接続される場合にも、同じ効果が得られることはいうまでもない。 In this embodiment, the case where the battery 1 is connected to the terminal T1 has been described. However, the present invention is not limited to this. Instead of the battery 1, an output terminal of another DC power source, for example, an output terminal of an adapter, Needless to say, the same effect can be obtained when a USB (Universal Serial Bus) connector of an electronic device is connected.
[変更例]
図４は、実施の形態の変更例を示す回路ブロック図であって、図１と対比される図である。図４を参照して、この変更例が実施の形態１と異なる点は、負荷回路２が直流電圧発生回路４で置換され、駆動回路３が電圧比較回路５および駆動回路６で置換されている点である。この変更例では、パワーパス回路は、直流電圧発生回路４で生成された直流電圧を充電可能な電池１に供給するか否かを切換える回路として使用される。
[Example of change]
FIG. 4 is a circuit block diagram showing a modification of the embodiment, and is a diagram to be compared with FIG. Referring to FIG. 4, this modification is different from the first embodiment in that
端子Ｔ２は、直流電圧発生回路４に接続される。直流電圧発生回路４は、たとえばワイヤレス受電装置であり、ワイヤレス送電装置の給電コイルと電磁結合される受電コイルと、受電コイルの端子間に発生する交流電圧を直流電圧に変換する整流回路とを含む。直流電圧発生回路４は、直流電圧ＶＤＣを生成して端子Ｔ２に与える。 The terminal T2 is connected to the DC voltage generation circuit 4. The DC voltage generation circuit 4 is, for example, a wireless power receiving device, and includes a power receiving coil that is electromagnetically coupled to a power feeding coil of the wireless power transmitting device, and a rectifier circuit that converts an AC voltage generated between terminals of the power receiving coil into a DC voltage. . The DC voltage generation circuit 4 generates a DC voltage VDC and applies it to the terminal T2.
端子Ｔ１は、通常は、電池１の正電極に接続され、電池１の負電極は接地電圧ＧＮＤのラインに接続される。端子Ｔ１，Ｔ２は電圧比較回路５に接続される。端子Ｔ２，Ｔ３は駆動回路６に接続される。電圧比較回路５は、端子Ｔ２の直流電圧ＶＤＣと端子Ｔ１の電圧（この場合はＶＢＡＴ）との高低を比較し、比較結果を示す制御信号φ５を駆動回路６に与える。電圧比較回路５は、ＶＤＣがＶＢＡＴよりも低い場合は制御信号φ５を「Ｌ」レベルにし、ＶＤＣがＶＢＡＴよりも高い場合は制御信号φ５を「Ｈ」レベルにする。
The terminal T1 is normally connected to the positive electrode of the battery 1, and the negative electrode of the battery 1 is connected to the line of the ground voltage GND. Terminals T 1 and
駆動回路６は、制御信号φ５が「Ｌ」レベルである場合は制御信号ＳＷＤＲＶを「Ｌ」レベルにし、制御信号φ５が「Ｈ」レベルである場合は制御信号ＳＷＤＲＶを「Ｈ」レベルにする。制御信号ＳＷＤＲＶの「Ｈ」レベルは、直流電圧ＶＤＣよりもたとえば５Ｖ高い電圧である。制御信号ＳＷＤＲＶの「Ｌ」レベルは、接地電圧ＧＮＤ（０Ｖ）である。なお、制御信号ＳＷＤＲＶの「Ｌ」レベルは、直流電圧ＶＤＣおよびＶＢＡＴのうちの低い方の電圧であっても構わない。また、制御信号ＳＷＤＲＶの倫理レベルの切換えは、図１で示したように制御信号ＣＮＴによって直接制御してもよい。
The drive circuit 6 sets the control signal SWDRV to the “L” level when the control signal φ5 is at the “L” level, and sets the control signal SWDRV to the “H” level when the control signal φ5 is at the “H” level. “H” level of control signal SWDRV is, for example, a
まず図５（ａ）〜（ｈ）を用いて、電池１が正常にセットされた場合の動作について説明する。初期状態では、電池１には直流電力が残存しており、端子Ｔ１の電圧は電池１の正極の電圧ＶＢＡＴであるものとする。また、直流電圧発生回路４の出力電圧ＶＤＣは、ワイヤレス送電装置からの電波に応答して０Ｖから徐々に上昇するものとする。 First, the operation when the battery 1 is normally set will be described with reference to FIGS. In the initial state, it is assumed that DC power remains in the battery 1 and the voltage at the terminal T1 is the positive voltage VBAT of the battery 1. Further, the output voltage VDC of the DC voltage generation circuit 4 is assumed to gradually increase from 0 V in response to radio waves from the wireless power transmission device.
ＶＤＣ＜ＶＢＡＴであるときは、電池１が放電してしまうので、ＶＤＣ＞ＶＢＡＴの状態でパワーパス回路をオンする。パワーパス回路のオフ時は、制御信号ＳＷＤＲＶが「Ｌ」レベル（０Ｖ）にされ、ノードＮ２の電圧は０Ｖになる。したがって、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ１，Ｖｇｓ２は負電圧になり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２はともにオフしている。したがって、電池１の充電は未だ開始されない。また、ＮＰＮバイポーラトランジスタＢ１のベース−エミッタ間電圧Ｖｂｅは負電圧になっているので、トランジスタＢ１はオフしている。 When VDC <VBAT, since the battery 1 is discharged, the power path circuit is turned on in the state of VDC> VBAT. When the power path circuit is off, the control signal SWDRV is set to the “L” level (0 V), and the voltage of the node N2 becomes 0 V. Therefore, gate-source voltages Vgs1, Vgs2 of N channel MOS transistors Q1, Q2 are negative voltages, and both N channel MOS transistors Q1, Q2 are off. Therefore, charging of the battery 1 is not yet started. Further, since the base-emitter voltage Vbe of the NPN bipolar transistor B1 is a negative voltage, the transistor B1 is turned off.
なお、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレイン（ノードＮ１）の電圧は、ＶＤＣとＶＢＡＴの高い方の電圧、正確には、その電圧ＶＤＣまたはＶＢＡＴからダイオードＤ１またはＤ２のしきい値電圧を減算した電圧になっている。 The drain voltage (node N1) of N channel MOS transistors Q1 and Q2 is the higher of VDC and VBAT, more precisely, the threshold voltage of diode D1 or D2 is subtracted from the voltage VDC or VBAT. The voltage is on.
ＶＤＣ＞ＶＢＡＴになり、電池１への充電を開始した場合、制御信号ＣＮＴにより、または電圧比較回路５によって駆動回路６を制御して、制御信号ＳＷＤＲＶを「Ｌ」レベルから「Ｈ」レベルに立ち上げる。制御信号ＳＷＤＲＶが「Ｈ」レベルに立ち上げられると、ノードＮ２の電圧がＶＤＣ＋５Ｖとなり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ1,Ｖｇｓ２がともに５Ｖとなり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がともにオンする。これにより、直流電圧ＶＤＣがＮチャネルＭＯＳトランジスタＱ１，Ｑ２を介して電池１に供給され、電池１の充電が開始される。電池１の正電極の電圧ＶＢＡＴが所定電圧に到達すると、電圧比較回路５によって制御信号ＳＷＤＲＶが「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオフして充電が終了する。
When VDC> VBAT and charging of the battery 1 is started, the drive circuit 6 is controlled by the control signal CNT or the
電池１の正負が逆にセットされた場合は、ＮＰＮバイポーラトランジスタＢ１のベース電圧（＝０Ｖ）がエミッタ電圧（＝−ＶＢＡＴ）よりも高くなり、トランジスタＢ１がオンする。トランジスタＢ１がオンすると、ノードＮ２の電圧が負電圧（＝−ＶＢＡＴ）になり、ＮチャネルＭＯＳトランジスタＱ１のゲート−ソース間電圧Ｖｇｓ１が０Ｖにされ、ＮチャネルＭＯＳトランジスタＱ１がオフする。 When the polarity of the battery 1 is set in reverse, the base voltage (= 0V) of the NPN bipolar transistor B1 becomes higher than the emitter voltage (= −VBAT), and the transistor B1 is turned on. When the transistor B1 is turned on, the voltage at the node N2 becomes a negative voltage (= −VBAT), the gate-source voltage Vgs1 of the N-channel MOS transistor Q1 is set to 0V, and the N-channel MOS transistor Q1 is turned off.
したがって、この変更例では、誤って電池１が逆向きにセットされた場合でも、直流電圧発生回路４から電池１に過電流が流れ続けることが防止される。 Therefore, in this modification, even when the battery 1 is mistakenly set in the reverse direction, the overcurrent is prevented from continuously flowing from the DC voltage generation circuit 4 to the battery 1.
[比較例]
図６は、実施の形態の比較例を示す回路ブロック図であって、図１と対比される図である。図６において、このパワーパス回路は、４つの端子Ｔ１〜Ｔ４、３つのＮチャネルＭＯＳトランジスタＱ１〜Ｑ３、および３つの抵抗素子Ｒ１〜Ｒ３を備える。本比較例では、パワーパス回路は、電池１から負荷回路２に電流を供給するか否かを切換えるための回路として使用される。
[Comparative example]
FIG. 6 is a circuit block diagram showing a comparative example of the embodiment, and is a diagram to be compared with FIG. In FIG. 6, this power path circuit includes four terminals T1 to T4, three N-channel MOS transistors Q1 to Q3, and three resistance elements R1 to R3. In this comparative example, the power path circuit is used as a circuit for switching whether or not current is supplied from the battery 1 to the
端子Ｔ１は、通常、電池１の正電極に接続され、電池１の負電極は接地電圧ＧＮＤのラインに接続される。端子Ｔ２は、負荷回路２に接続される。端子Ｔ２〜Ｔ４は駆動回路７に接続される。駆動回路７は、制御信号ＣＮＴに基づいて制御信号ＳＷＤＲＶ，ＳＷＢＧを生成し、生成した制御信号ＳＷＤＲＶ，ＳＷＢＧをそれぞれ端子Ｔ３，Ｔ４に与える。
The terminal T1 is normally connected to the positive electrode of the battery 1, and the negative electrode of the battery 1 is connected to the line of the ground voltage GND. The terminal T2 is connected to the
すなわち、駆動回路７は、制御信号ＣＮＴが「Ｌ」レベルである場合は、制御信号ＳＷＤＲＶ，ＳＷＢＧを「Ｌ」レベルにし、制御信号ＣＮＴが「Ｈ」レベルである場合は、制御信号ＳＷＤＲＶを「Ｈ」レベルにするとともに制御信号ＳＷＢＧをハイ・インピーダンス状態（ＨｉＺ）にする。制御信号ＳＷＤＲＶの「Ｈ」レベルは、直流電圧ＶＤＣよりもたとえば５Ｖ高い電圧である。制御信号ＳＷＤＲＶ，ＳＷＢＧの「Ｌ」レベルは、接地電圧ＧＮＤ（０Ｖ）である。
That is, the
ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレインはそれぞれ端子Ｔ１，Ｔ２に接続され、それらのソースはともにノードＮ１１に接続され、それらのゲートはともにノードＮ１２に接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２の各々は寄生ダイオードを有する。図６では、ＮチャネルＭＯＳトランジスタＱ１の寄生ダイオードは、アノードがトランジスタＱ１のソースに接続され、カソードがトランジスタＱ１のドレインに接続されたダイオードＤ１として示されている。また、ＮチャネルＭＯＳトランジスタＱ２の寄生ダイオードは、アノードがトランジスタＱ２のソースに接続され、カソードがトランジスタＱ２のドレインに接続されたダイオードＤ２として示されている。 N channel MOS transistors Q1, Q2 have their drains connected to terminals T1, T2, respectively, their sources connected to node N11, and their gates connected to node N12. Each of N channel MOS transistors Q1, Q2 has a parasitic diode. In FIG. 6, the parasitic diode of the N-channel MOS transistor Q1 is shown as a diode D1 having an anode connected to the source of the transistor Q1 and a cathode connected to the drain of the transistor Q1. The parasitic diode of the N-channel MOS transistor Q2 is shown as a diode D2 having an anode connected to the source of the transistor Q2 and a cathode connected to the drain of the transistor Q2.
抵抗素子Ｒ１の一方電極は端子Ｔ３に接続され、その他方電極はノードＮ１２に接続される。抵抗素子Ｒ１の抵抗値は、たとえば数ｋΩ程度である。ＮチャネルＭＯＳトランジスタＱ３のドレインはノードＮ１２に接続され、そのソースはノードＮ１１に接続され、そのゲートは接地電圧ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタＱ３は寄生ダイオードを有する。図６では、ＮチャネルＭＯＳトランジスタＱ３の寄生ダイオードは、アノードがトランジスタＱ３のソースに接続され、カソードがトランジスタＱ３のドレインに接続されたダイオードＤ３として示されている。 One electrode of resistance element R1 is connected to terminal T3, and the other electrode is connected to node N12. The resistance value of the resistance element R1 is, for example, about several kΩ. N channel MOS transistor Q3 has its drain connected to node N12, its source connected to node N11, and its gate connected to the ground voltage GND line. N-channel MOS transistor Q3 has a parasitic diode. In FIG. 6, the parasitic diode of the N-channel MOS transistor Q3 is shown as a diode D3 having an anode connected to the source of the transistor Q3 and a cathode connected to the drain of the transistor Q3.
抵抗素子Ｒ２は、ＮチャネルＭＯＳトランジスタＱ３のドレインと接地電圧ＧＮＤのラインとの間に接続される。抵抗素子Ｒ２の抵抗値は、たとえば数百ｋ〜数ＭΩ程度である。抵抗素子Ｒ３は、ノードＮ１１と端子Ｔ４の間に接続される。抵抗素子Ｒ３の抵抗値は、たとえば数ｋΩ程度である。 Resistance element R2 is connected between the drain of N channel MOS transistor Q3 and the line of ground voltage GND. The resistance value of the resistance element R2 is, for example, about several hundreds k to several MΩ. Resistance element R3 is connected between node N11 and terminal T4. The resistance value of the resistance element R3 is, for example, about several kΩ.
図７（ａ）〜（ｇ）は、電池１が正常にセットされ、電池１の正電極が端子Ｔ１に接続された場合におけるパワーパス回路の動作を示すタイムチャートである。この場合、端子Ｔ１には、電池１の正極の電圧ＶＢＡＴが印加される。 FIGS. 7A to 7G are time charts showing the operation of the power path circuit when the battery 1 is normally set and the positive electrode of the battery 1 is connected to the terminal T1. In this case, the voltage VBAT of the positive electrode of the battery 1 is applied to the terminal T1.
初期状態では、制御信号ＣＮＴが「Ｌ」レベルされており、駆動回路７によって制御信号ＳＷＤＲＶ，ＳＷＢＧはともに「Ｌ」レベル（０Ｖ）にされ、ノードＮ１１，Ｎ１２はともに０Ｖになっている。したがって、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のゲート−ソース間電圧Ｖｇｓ１〜Ｖｇｓ３はともに０Ｖになっており、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３はともにオフしている。したがって、電池１から負荷回路２への電流の供給は行なわれない。
In the initial state, the control signal CNT is set to “L” level, the control signals SWDRV and SWBG are both set to “L” level (0V) by the
制御信号ＣＮＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると（時刻ｔ０）、制御信号ＳＷＤＲＶが駆動回路６によって「Ｌ」レベルから「Ｈ」レベルに立ち上げられるとともに、制御信号ＳＷＢＧがハイ・インピーダンス状態にされる。制御信号ＳＷＤＲＶが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ1,Ｖｇｓ２がともに５Ｖとなり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がともにオンする。これにより、電池１の正電圧ＶＢＡＴがＮチャネルＭＯＳトランジスタＱ１，Ｑ２を介して負荷回路２に供給され、負荷回路２が駆動される。
When the control signal CNT is raised from the “L” level to the “H” level (time t0), the control signal SWDRV is raised from the “L” level to the “H” level by the drive circuit 6, and the control signal SWBG is High impedance state. When control signal SWDRV is set to “H” level, gate-source voltages Vgs1, Vgs2 of N channel MOS transistors Q1, Q2 both become 5V, and both N channel MOS transistors Q1, Q2 are turned on. Thereby, positive voltage VBAT of battery 1 is supplied to load
図８（ａ）〜（ｇ）は、誤って電池１が逆向きにセットされた場合、すなわち電池１の負電極が端子Ｔ１に接続された場合におけるパワーパス回路の動作を示すタイムチャートである。電池１の正負が逆向きにセットされると、端子Ｔ１には負電圧（−ＶＢＡＴ）が印加される。 FIGS. 8A to 8G are time charts showing the operation of the power path circuit when the battery 1 is erroneously set in the reverse direction, that is, when the negative electrode of the battery 1 is connected to the terminal T1. . When the positive / negative of the battery 1 is set in the reverse direction, a negative voltage (-VBAT) is applied to the terminal T1.
この場合は、制御信号ＣＮＴ，ＳＷＤＲＶが「Ｌ」レベルであっても「Ｈ」レベルであってもＮチャネルＭＯＳトランジスタＱ２のゲート−ソース間電圧Ｖｇｓ２が正電圧になり、ＮチャネルＭＯＳトランジスタＱ２がオンする。これにより、負荷回路２からＮチャネルＭＯＳトランジスタＱ２およびダイオードＤ１を介して電池１に過電流が流れ始める。
In this case, the gate-source voltage Vgs2 of the N-channel MOS transistor Q2 becomes a positive voltage regardless of whether the control signals CNT and SWDRV are at “L” level or “H” level, and the N-channel MOS transistor Q2 Turn on. As a result, overcurrent starts to flow from the
しかし、ノードＮ１１の電圧が負電圧（＝−ＶＢＡＴ）になり、ＮチャネルＭＯＳトランジスタＱ３のゲート電圧（＝０Ｖ）がソース電圧（＝−ＶＢＡＴ）よりも高くなり、ＮチャネルＭＯＳトランジスタＱ３がオンしてノードＮ１１,Ｎ１２の電圧がともに負電圧（＝−ＶＢＡＴ）になる。これにより、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲート−ソース間電圧Ｖｇｓ１，Ｖｇｓ２がともに０Ｖになり、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオフする。したがって、電池１が誤って逆にセットされた場合でも、負荷回路２から電池１に過電流が流れ続けることが防止される。
However, the voltage at the node N11 becomes a negative voltage (= −VBAT), the gate voltage (= 0V) of the N channel MOS transistor Q3 becomes higher than the source voltage (= −VBAT), and the N channel MOS transistor Q3 is turned on. Thus, the voltages at the nodes N11 and N12 both become negative voltages (= −VBAT). As a result, gate-source voltages Vgs1, Vgs2 of N channel MOS transistors Q1, Q2 both become 0 V, and N channel MOS transistors Q1, Q2 are turned off. Therefore, even when the battery 1 is set in reverse, the overcurrent is prevented from continuing to flow from the
しかし、図６のパワーパス回路には、図１のパワーパス回路と比較して、端子Ｔ４および抵抗素子Ｒ３の分だけ回路面積が大きくなり、また、制御信号ＳＷＢＧを生成する必要があり、駆動回路６の構成が複雑になるという短所がある。 However, the power path circuit of FIG. 6 requires a circuit area larger than that of the power path circuit of FIG. 1 by the amount of the terminal T4 and the resistance element R3, and it is necessary to generate the control signal SWBG. There is a disadvantage that the configuration of the circuit 6 becomes complicated.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ 電池、２ 負荷回路、３，６，７ 駆動回路、４ 直流電圧発生回路、５ 電圧比較回路、Ｔ１〜Ｔ４ 端子、Ｑ１〜Ｑ３ ＮチャネルＭＯＳトランジスタ、Ｄ１〜Ｄ３ ダイオード、Ｂ１ ＮＰＮバイポーラトランジスタ、Ｒ１〜Ｒ３ 抵抗素子。 1 battery, 2 load circuit, 3, 6, 7 drive circuit, 4 DC voltage generation circuit, 5 voltage comparison circuit, T1-T4 terminals, Q1-Q3 N-channel MOS transistors, D1-D3 diodes, B1 NPN bipolar transistors, R1 ~ R3 resistance element.
Claims (5)
充電回路に接続される第２の端子と、
制御信号を受ける第３の端子と、
それらのソースがそれぞれ前記第１および第２の端子に接続され、それらのドレインが互いに接続され、それらのゲートがともに前記第３の端子に接続された第１および第２のＮチャネルＭＯＳトランジスタと、
コレクタが前記第１および第２のＮチャネルＭＯＳトランジスタのゲートに接続され、エミッタが前記第１の端子に接続され、ベースが接地電圧を受け、前記第１の端子が負電圧にされた場合にオンして前記第１および第２のＮチャネルＭＯＳトランジスタをオフさせるＮＰＮバイポーラトランジスタと、
前記第１および第２の端子の電圧の高低を比較し、比較結果を示す信号を出力する電圧比較回路と、
前記電圧比較回路の出力信号に基づいて動作し、前記第１の端子の電圧が前記第２の端子の電圧よりも低い場合は前記制御信号を活性化レベルにして前記第１および第２のＮチャネルＭＯＳトランジスタをオンさせ、前記第１の端子の電圧が前記第２の端子の電圧よりも高い場合は前記制御信号を非活性化レベルにして前記第１および第２のＮチャネルＭＯＳトランジスタをオフさせる駆動回路とを備える、パワーパス回路。 A first terminal connected to a rechargeable battery;
A second terminal connected to the charging circuit;
A third terminal for receiving a control signal;
Their sources connected to each of the first and second terminals, their drains are connected to each other, the first and second N-channel MOS transistor having their gates are both connected to the third terminal ,
When the collector is connected to the gates of the first and second N-channel MOS transistors , the emitter is connected to the first terminal, the base receives a ground voltage, and the first terminal is set to a negative voltage An NPN bipolar transistor that turns on and turns off the first and second N-channel MOS transistors ;
A voltage comparison circuit that compares high and low voltages of the first and second terminals and outputs a signal indicating a comparison result;
The control circuit operates based on an output signal of the voltage comparison circuit. When the voltage at the first terminal is lower than the voltage at the second terminal, the control signal is set to an activation level and the first and second N When the channel MOS transistor is turned on and the voltage at the first terminal is higher than the voltage at the second terminal, the control signal is set to an inactive level and the first and second N-channel MOS transistors are turned off. A power path circuit including a driving circuit.
前記第１および第２の寄生ダイオードのアノードはそれぞれ前記第１および第２のＮチャネルＭＯＳトランジスタのソースに接続され、前記第１および第２の寄生ダイオードのカソードはそれぞれ前記第１および第２のＮチャネルＭＯＳトランジスタのドレインに接続されている、請求項１に記載のパワーパス回路。 The first and second N-channel MOS transistors include first and second parasitic diodes, respectively.
The anodes of the first and second parasitic diodes are connected to the sources of the first and second N-channel MOS transistors, respectively, and the cathodes of the first and second parasitic diodes are respectively the first and second parasitic diodes. The power path circuit according to claim 1, wherein the power path circuit is connected to a drain of an N-channel MOS transistor.
前記ＮＰＮバイポーラトランジスタのベースと前記接地電圧のラインとの間に介挿された第２の抵抗素子とを備える、請求項１または請求項２に記載のパワーパス回路。 A first resistance element interposed between the third terminal and the gates of the first and second N-channel MOS transistors;
Wherein and a second resistive element interposed between the line of the base and the ground voltage of the NPN bipolar transistor, the power path circuit according to claim 1 or claim 2.
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