JP5994020B2

JP5994020B2 - 統合プロセッサ及びｃｄｒ回路

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Publication number: JP5994020B2
Application number: JP2015510492A
Authority: JP
Inventors: ワイ．ミャオ、ジェイソン
Original assignee: Finisar Corp
Current assignee: Finisar Corp
Priority date: 2012-05-04
Filing date: 2013-05-03
Publication date: 2016-09-21
Anticipated expiration: 2033-05-03
Also published as: CN104380607A; EP2845319A1; US20190199507A1; EP2845319A4; WO2013166447A1; KR101652910B1; CN104380607B; KR20150007338A; US8896357B2; US10225071B2; US20150078499A1; JP2015522966A; US20130294492A1; US10931435B2

Description

本発明は統合プロセッサ及びＣＤＲ回路に関する。

クロック・データ・リカバリ（ＣＤＲ）回路は、受け取ったデータ信号に基づいて、受け取ったデータ信号と同期化されるクロック信号を、システムによって生成することを可能にするために設けることができる。ＣＤＲ回路は、アナログ構成要素又はデジタル構成要素を使用して実装することができる。いくつかの状況では、ＣＤＲ回路は、印刷回路基板を使用して接続される個別の基板の上に形成された複数の異なる構成要素を使用して実装することができる。他の状況では、ＣＤＲ回路は、単一の基板の上に形成された回路を使用して実装することができる。

また、ＣＤＲ回路は、ＣＤＲ回路に機能の基本状態を示すことができる関連する状態マシンを有することも可能である。機能の基本状態のうちのいくつかには、データ信号が受け取られているかどうか、及び／又は受け取ったデータ信号にＣＤＲ回路がロック・オンされているかどうかが含まれ得る。通常、関連する状態マシンは、変化する状況にＣＤＲ回路を適合させないリジッド構造を与える。さらに、状態マシンは、ＣＤＲ回路とは別に形成し、印刷回路基板を使用してＣＤＲ回路に接続することができる。

本発明の主題は、何らかの課題を解決する実施形態、又は上記のような環境でのみ動作する実施形態に限定されるべきものではない。この「背景技術」の記載は、むしろ本明細書に記載したいくつかの実施形態を実践することができる一例を示す技術分野を記載するためのものにすぎない。

実施形態のいくつかの例は、一般に、クロック・データ・リカバリ回路及びデジタル制御回路を備えたシステムに関する。

一実施形態によると、システムは、１つ又は複数のアナログ構成要素を含んだクロック・データ・リカバリ回路を含むことができる。また、システムは、クロック・データ・リカバリ回路を制御するように構成されたデジタル制御回路を含むことも可能である。デジタル制御回路とクロック・データ・リカバリ回路とは、単一の基板の上に形成することができる。

一実施形態によると、システムは、１つ又は複数のアナログ構成要素を含んだクロック・データ・リカバリ回路を含むことができる。アナログ構成要素はバイポーラ接合トランジスタを含んでなるものであってもよい。また、システムは、相補型金属酸化膜半導体トランジスタを含んだプロセッサを含むことも可能である。プロセッサは、クロック・データ・リカバリ回路から受け取ったデータに基づいて、クロック・データ・リカバリ回路を適応的に制御するように構成することができる。プロセッサ及びクロック・データ・リカバリ回路は、単一の基板の上に形成することができる。

一実施形態によると、システムは、それぞれ１つ又は複数のアナログ構成要素を含んだ複数のクロック・データ・リカバリ回路を含むことができる。また、システムは、クロック・データ・リカバリ回路を制御するように構成されたデジタル制御回路を含むことも可
能である。デジタル制御回路及びクロック・データ・リカバリ回路は、単一の基板の上に形成することができる。

本発明の概要は、以下に、発明を実施するための形態においてさらに記載される概念の選択を単純な形態で紹介するために提供されたものである。この「発明の概要」の記載において、本発明の要旨となる特徴又は本質的な特性を識別することを目的としておらず、また、本発明の範囲を決定するための補助として使用されることも意図していない。

本発明の追加特徴及び利点については、以下の説明の中で示されるか、あるいは本発明を実践することによって習得することができる。本発明の特徴及び利点は、添付の特許請求の範囲に特定した構成及び組合せによって実現し、得ることができる。本発明のこれら及び他の特徴は、以下の説明及び添付の特許請求の範囲からより完全に明らかになり、あるいは以下で示されるように本発明を実践することによって習得することができる。

以下、本発明について、添付の図面に示されている本発明の実施形態を参照してより詳細に記載する。これらの図面は、本発明のいくつかの実施形態を示したものにすぎず、したがって本発明の範囲を限定するものと見なしてはならないことが理解される。以下、本発明について、添付の図面を使用して、より特定的かつ詳細に記載する。

クロック・データ・リカバリ回路を備えたシステムの一例を示すブロック図。クロック・データ・リカバリ回路を備えた他のシステムの例を示すブロック図。クロック・データ・リカバリ回路を備えた他のシステムの例を示すブロック図。本明細書に記載した、少なくともいくつかの実施形態に従って配置された複数のクロック・データ・リカバリ回路を備えたシステムの一例を示すブロック図。

図１は、本明細書に記載した、少なくともいくつかの実施形態に従って配置されたクロック・データ・リカバリ（ＣＤＲ）回路１２０を備えた、システム１００の一例を示すブロック図である。ＣＤＲ回路１２０は、外部ソースからデータ入力リード線１２２上でデータ信号を受け取ることができ、また、受け取ったデータ信号に基づいてクロック信号を生成し、クロック出力リード線１２４上に出力するように構成することができる。クロック信号は、受け取ったデータ信号と同期させることができ、また、データ信号をクロックし、及び／又は、システム１００の外部の構成要素でのデータ信号の受取り及び解析を整合させるために使用することができる。

データ入力リード線１２２上で受け取られるデータ信号は、複数のタイプのデータ源のうちの任意の１つから受け取ることができ、また、時間と共に変化してもよく、及び／又は可変データ転送速度のうちの任意のデータ転送速度を有することができる。例えばいくつかの実施形態では、データ信号は、光信号から生成される電気データ信号であってもよい。これら及び他の実施形態では、データ信号は、０．５ＧＨｚ、１ＧＨｚ、２ＧＨｚ、５ＧＨｚ、１０ＧＨｚ、２０ＧＨｚ、４０ＧＨｚのデータ転送速度、又は何らかの他のデータ転送速度を有することができる。ＣＤＲ回路１２０は、クロック信号の周波数とデータ信号のデータ転送速度が整合するよう、データ信号の可変データ転送速度に基づいてクロック信号の周波数を調整するように構成することができる。

いくつかの実施形態では、データ信号のデータ転送速度を得るＣＤＲ回路１２０は、デ
ータ信号に対するロック・オンを獲得するＣＤＲ回路１２０と呼ぶことができる。これら及び他の実施形態では、ＣＤＲ回路１２０は、可変又は一定のロッキング・ダイナミクスを有することができる。ロッキング・ダイナミクスは、ＣＤＲ回路１２０がデータ信号のデータ転送速度に対するロック・オンをどのように獲得するかを示すことができる。

ＣＤＲ回路１２０は、デジタル制御回路１１０に接続することができる。デジタル制御回路１１０は、ＣＤＲ回路１２０からデータを受け取るように構成することができる。いくつかの実施形態では、ＣＤＲ回路１２０からのデータは、ＣＤＲ回路１２０の電圧レベル、ＣＤＲ回路１２０の電力消費、ＣＤＲ回路１２０によって受け取られるデータ信号のデータ転送速度、ＣＤＲ回路１２０の温度、及びＣＤＲ回路１２０の送信電力レベル及び受信電力レベルのうちの１つ又は複数を含むことができる。

また、デジタル制御回路１１０は、ＣＤＲ回路１２０を制御し、及び／又は適応的に制御するように構成することも可能である。いくつかの実施形態では、デジタル制御回路１１０は、ＣＤＲ回路１２０から受け取るデータに基づいてＣＤＲ回路１２０を制御し、及び／又は適応的に制御することができる。例えばいくつかの実施形態では、デジタル制御回路１１０は、ＣＤＲ回路１２０から受け取るデータに基づいてＣＤＲ回路１２０の性能を決定するように構成することができ、また、ＣＤＲ回路１２０の電力消費を少なくし、その一方で閾値レベルより高いＣＤＲ回路１２０の性能を維持するために、ＣＤＲ回路１２０内の設定を調整することができる。

他の例として、デジタル制御回路１１０は、データ入力リード線１２２上のデータ信号の信号完全性とＣＤＲ回路１２０の電力消費との間の関係に基づいてＣＤＲ回路１２０を適応的に制御するように構成することができる。これら及び他の実施形態では、デジタル制御回路１１０は、データ信号の信号完全性のレベルに応じて、ＣＤＲ回路１２０の１つ又は複数の構成要素の１つ又は複数の電圧レベルを調整することができる。データ信号の信号完全性は、データ信号を正確にサンプリングすることができる時間の長さ、データ信号変動の量、時限誤差に対するデータ信号の感度、データ信号中のジッタの量又はデータ信号の他の状況のうちの１つ又は複数を含むことができる。ＣＤＲ回路１２０の１つ又は複数の構成要素の電圧レベルを調整することにより、デジタル制御回路１１０は、ＣＤＲ回路１２０の電力消費を適応的に制御することができる。

データ入力リード線１２２上のデータ信号の信号完全性とＣＤＲ回路１２０の電力消費との間の関係に基づいてＣＤＲ回路１２０を適応的に制御する例は、以下の通りである。ＣＤＲ回路１２０は、データ信号の信号完全性が閾値レベルにあり、及び／又は閾値レベルより高い場合、適切に実行することができる。データ信号の信号完全性が閾値レベルより高い場合、デジタル制御回路１１０は、データ信号の信号完全性が閾値レベルにより近くなり、依然として閾値レベルより高くなるよう、データ信号の信号完全性を低くするために、ＣＤＲ回路１２０内の１つ又は複数の構成要素の電圧レベルを低くすることができる。電圧レベルを低くすることにより、ＣＤＲ回路１２０の電力消費を少なくすることができる。

他の例として、デジタル制御回路１１０は、ＣＤＲ回路１２０のロッキング・ダイナミクスを変化させることによってＣＤＲ回路１２０を適応的に制御するように構成することができる。例えばいくつかの実施形態では、ＣＤＲ回路１２０は、ＣＤＲ回路１２０がデータ信号にロックすると、データ信号のデータ転送速度をデータ入力リード線１２２上でデジタル制御回路１１０に送ることができる。デジタル制御回路１１０は、データ転送速度を記憶するように構成することができる。ＣＤＲ回路１２０が、データ信号に対するロック・オンを失った後、例えばＣＤＲ回路１２０の電力がパワー・ダウンされた後、又はデータ入力リード線１２２上でデータ信号が受け取られていない一定期間の後にデータ信
号を受け取ると、デジタル制御回路１１０は、記憶されているデータ転送速度を使用してデータ信号にロックする工程を開始するようにＣＤＲ回路１２０に指令することができる。

上記のように、デジタル制御回路１１０は、様々な方法でＣＤＲ回路１２０を適応的に制御するように構成することができる。ＣＤＲ回路１２０の適応制御を有するデジタル制御回路１１０は、潜在的に他の最適化可能パラメータの中でも、とりわけ、電力消費、より速いロッキング速度、データ入力リード線１２２上のデータ信号のデータ転送速度の変化、ジッタの量又はデータ入力リード線１２２上のデータ信号の他の信号完全性品質のうちの１つ又は複数に対してシステム１００を最適化することができる。

図１に示すように、デジタル制御回路１１０及びＣＤＲ回路１２０は、単一の基板１９０の上に形成することができる。デジタル制御回路１１０及びＣＤＲ回路１２０を単一の基板１９０の上に形成する工程は、デジタル制御回路１１０及びＣＤＲ回路１２０の物理的なトランジスタ・レベルの構成要素を単一の基板１９０の上に形成する工程を含むことができる。いくつかの実施形態では、ＣＤＲ回路１２０は、単一の基板１９０の上に形成された複数のアナログ構成要素を含むことができる。ＣＤＲ回路１２０内の複数のアナログ構成要素のうちのいくつかは、バイポーラ接合トランジスタ（ＢＪＴ）を使用して形成することができる。さらに、デジタル制御回路１１０は、ファームウェア、ソフトウェア、又はコンピュータ可読媒体上に記憶された何らかの他のタイプのプロセッサ命令に基づいて動作する、マイクロプロセッサなどの何らかの形態のプロセッサを製造するために配置された相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを使用して形成することも可能である。いくつかの実施形態では、ＣＤＲ回路１２０は、アナログ領域で動作するように構成することができ、また、デジタル制御回路１１０は、デジタル領域で動作するように構成することができる。デジタル制御回路１１０をファームウェア、ソフトウェア又は何らかの他のタイプのプロセッサ命令に基づいて動作するように構成することにより、システム１００の動作を変化させ、変更し、変えることができ、あるいはさもなければシステム１００に影響を及ぼす可能性がある異なる動作環境、制約及び他の変化により容易に適合させることができる。

図２は、本明細書に記載した、少なくともいくつかの実施形態に従って配置されたＣＤＲ回路２２０を備えた１システム例２００のブロック図である。システム２００は、ＣＤＲ回路２２０、プロセッサ２１０及びメモリ２８０を含むことができる。ＣＤＲ回路２２０はプロセッサ２１０に接続することができる。プロセッサ２１０はメモリ２８０に接続することができる。ＣＤＲ回路２２０は、調整回路２３０及びクロック発生回路２４０を含むことができる。ＣＤＲ回路２２０、プロセッサ２１０及びメモリ２８０は、単一の基板２９０の上に形成することができる。図２のプロセッサ２１０及びＣＤＲ回路２２０は、それぞれ図１のデジタル制御回路１１０及びＣＤＲ回路１２０に対応していてもよい。

ＣＤＲ回路２２０の調整回路２３０は、外部ソースからデータ入力リード線２２２上でデータ信号を受け取り、データ信号を調整するように構成することができる。データ信号を調整するために、調整回路２３０は、データ信号の信号完全性を増すことができる。いくつかの実施形態では、調整回路２３０は、データ信号の特定の周波数成分の信号完全性を増すことができる。例えば調整回路２３０は、データ信号中のより高い周波数成分の強度を強くし、それによりデータ信号を正確にサンプリングすることができる時間の長さを長くすることができる。調整回路２３０は、調整されたデータ信号をクロック発生回路２４０に送ることができる。調整回路２３０は、さらに、データをプロセッサ２１０に送るように構成することができ、また、プロセッサ２１０によって制御され、及び／又はプロセッサ２１０によって適応的に制御されるように構成することができる。

クロック発生回路２４０は、データ入力リード線２２２上のデータ信号に基づいてクロック信号を生成し、クロック出力リード線２２４上に出力するように構成することができる。クロック信号は、データ信号と同期させることができ、また、データ信号をクロックし、及び／又はさもなければシステム２００の外部の構成要素でのデータ信号の受取り及び解析を整合させるために使用することができる。クロック信号を生成するために、クロック発生回路２４０は、データ信号のデータ転送速度を決定し、クロック信号の周波数及び／又は位相を同調し、それによりデータ信号のデータ転送速度及び位相を整合させることができる。クロック発生回路２４０は、さらに、クロック発生回路２４０に関するデータをプロセッサ２１０に送るように構成することができ、また、プロセッサ２１０によって制御され、及び／又はプロセッサ２１０によって適応的に制御されるように構成することができる。

プロセッサ２１０は、ＣＤＲ回路２２０から受け取ったデータをメモリ２８０に記憶するように構成することができる。例えばいくつかの実施形態では、プロセッサ２１０は、潜在的に他のデータの中でも、とりわけ、ＣＤＲ回路２２０の電圧レベル、ＣＤＲ回路２２０の電力消費、データ入力リード線２２２上のデータ信号のデータ転送速度、ＣＤＲ回路２２０の温度、ＣＤＲ回路２２０の送信電力レベル及び受信電力レベルのうちの１つ又は複数をメモリ２８０に記憶することができる。

また、プロセッサ２１０は、メモリ２８０に記憶されているデータを検索するように構成することも可能である。例えばプロセッサ２１０は、ＣＤＲ回路２２０がデータ入力リード線２２２上で受け取ったデータ信号のデータ転送速度を記憶することができ、また、そのデータ転送速度を後で検索することができる。プロセッサ２１０によってメモリ２８０に記憶されたデータは、ＣＤＲ回路２２０を診断し、ＣＤＲ回路２２０を制御し、及び／又は適応的に制御するために使用することができ、あるいは他の目的のために使用することができる。

図２に示すように、プロセッサ２１０、ＣＤＲ回路２２０及びメモリ２８０は、単一の基板２９０の上に形成することができる。プロセッサ２１０、ＣＤＲ回路２２０及びメモリ２８０を形成する工程は、プロセッサ２１０、ＣＤＲ回路２２０及びメモリ２８０の物理的なトランジスタ・レベルの構成要素を単一の基板２９０の上に形成する工程を含むことができる。いくつかの実施形態では、ＣＤＲ回路２２０は、単一の基板２９０の上に形成された複数のアナログ構成要素を含むことができる。ＣＤＲ回路２２０内の複数のアナログ構成要素のうちのいくつかは、ＢＪＴを使用して形成することができる。追加又は別法として、プロセッサ２１０及び／又はメモリ２８０は、ＣＭＯＳトランジスタを使用して形成することも可能である。プロセッサ２１０は、マイクロプロセッサ又は何らかの他のタイプのプロセッサであってもよく、また、ファームウェア、ソフトウェア、又はコンピュータ可読媒体上に記憶された何らかの他のタイプのプロセッサ命令に基づいて動作することができる。いくつかの実施形態では、コンピュータ可読媒体はメモリ２８０を含むことができる。

図３は、本明細書に記載した少なくともいくつかの実施形態に従って配置されたＣＤＲ回路３２０を備える、システム３００の一例を示すブロック図である。システム３００は、ＣＤＲ回路３２０、プロセッサ３１０及びメモリ３８０を含んでなる。ＣＤＲ回路３２０はプロセッサ３１０に接続することができる。プロセッサ３１０はメモリ３８０に接続することができる。ＣＤＲ回路３２０は、調整回路３３０、クロック発生回路３４０及びドライバ回路３６０を含むことができる。ＣＤＲ回路３２０及びプロセッサ３１０は、単一の基板３９０の上に形成することができる。図３のプロセッサ３１０及びＣＤＲ回路３２０は、それぞれ図１のデジタル制御回路１１０及びＣＤＲ回路１２０に対応していてもよい。

調整回路３３０は、等化器３３２及び信号検出器３３４を含むことができる。クロック発生回路は、アレキサンダ位相検出器（ＡＰＤ）３４２、位相周波数検出器（ＰＦＤ）３４４、マルチプレクサ３４６、チャージ・ポンプ（ＣＰ）３４８、電圧制御発振器（ＶＣＯ）３５０、アイ・モニタ（３５２）、窓検出器３５４及びビット誤り率（ＢＥＲ）検出器３５６を含むことができる。

調整回路３３０は、データ信号を受け取るように構成されたデータ入力リード線３２２に接続することができる。調整回路３３０内の信号検出器３３４は、データ入力リード線３２２上でデータ信号が受け取られていることを検出するように構成することができる。いくつかの実施形態では、信号検出器３３４は、閾値より高い電圧レベルを検出して、データ入力リード線３２２上でデータ信号が受け取られていることを判断することができる。別法又は追加として、信号検出器３３４は、データ入力リード線３２２上でデータ信号が受け取られていることを異なる方法で検出することも可能である。信号検出器３３４は、データ信号が受け取られたことを示す信号をプロセッサ３１０に送ることができる。プロセッサ３１０は、データ信号がデータ入力リード線３２２上で受け取られていること、あるいは受け取られていないことに関する情報を受け取ることにより、電力消費を少なくし、あるいは他の理由のためにＣＤＲ回路３２０の１つ又は複数の構成要素をイネーブル又はディセーブルすることができる。例えばプロセッサ３１０は、データ信号が受け取られなくなると、ＣＤＲ回路３２０の電力消費を少なくするために、ＡＰＤ３４２、ＰＦＤ３４４、ＣＰ３４８及びＶＣＯ３５０をディセーブルすることができる。別法又は追加として、プロセッサ３１０は、信号検出器３３４からのデータを使用して、システム３００の１つ又は複数の構成要素を休止状態又は活動状態にすることも可能である。

調整回路３３０内の等化器３３２は、データ入力リード線３２２上で受け取ったデータ信号を調整するように構成することができる。詳細には、等化器３３２は、帰還ループ内に構成することができ、また、データ信号の信号完全性を増すように構成することができる。いくつかの実施形態では、等化器３３２は、データ信号の特定の周波数成分の信号完全性を増すことができる。例えば等化器３３２は、データ信号中のより高い周波数成分の強度を強くし、それによりデータ信号を正確にサンプリングすることができる時間の長さを長くすることができる。

いくつかの実施形態では、等化器３３２は、プロセッサ３１０によって制御されるように構成することができる。プロセッサ３１０は、等化器３３２内の設定を調整して、データ信号のより高い周波数成分の強度を強くする程度を決定することができる。プロセッサ３１０は、ＣＤＲ回路２２０から受け取ったデータに基づいて等化器３３２内の設定を調整することができる。詳細には、プロセッサ３１０は、例えばアイ・モニタ３５２から受け取ったデータに基づいて等化器内の設定を調整することができる。

アイ・モニタ３５２は、ＶＣＯ３５０によって生成される、ＣＤＲ回路２２０によって出力されるクロック信号と同様の信号を使用して、データ入力リード線３２２上で受け取ったデータ信号を解析するように構成することができる。アイ・モニタ３５２は、それらに限定されないが、潜在的にとりわけ、データ信号を正確にサンプリングすることができる時間の長さ、データ信号変動の量、時限誤差に対するデータ信号の感度などの、データ信号の信号完全性の１つ又は複数の状況を決定することができる。アイ・モニタ３５２は、データ信号の信号完全性を表すデータをプロセッサ３１０に送ることができる。いくつかの実施形態では、アイ・モニタ３５２は、連続的に、間欠的に、開始時に、又は何らかの他の所定の１つ又は複数の時間に、データ信号の信号完全性の状況を決定することができる。

プロセッサ３１０は、アイ・モニタ３５２から受け取った信号完全性データに基づいて等化器３３２の設定を調整することができる。例えばプロセッサ３１０は、データ信号を正確にサンプリングすることができる時間の長さが閾値レベルより短くなると、データ信号のより高い周波数成分の強度を強くするように等化器３３２に指令することができる。
他の例として、プロセッサ３１０は、データ信号を正確にサンプリングすることができる時間の長さが閾値レベルより長くなると、データ信号を正確にサンプリングすることができる時間の長さが閾値レベルにより近くなるよう、データ信号のより高い周波数成分の強度を弱くするように等化器３３２に指令することができる。データ信号を正確にサンプリングすることができる時間の長さを閾値レベルより長い状態を維持しつつ、データ信号のより高い周波数成分の強度を弱くすることにより、ＣＤＲ回路３２０の機能を維持しつつ、等化器３３２の電力消費を少なくすることができる。さらに、いくつかの実施形態では、データ信号のより高い周波数成分の強度を弱くすることにより、データ信号のジッタを小さくすることができる。したがってプロセッサ３１０は、潜在的にとりわけ、データ信号をサンプリングするための時限に基づくデータ信号、データ信号のジッタ、ＣＤＲ回路３２０の電力消費要求事項のうちの１つ又は複数に対して最適である等化器３３２の設定を得るために、等化器３３２の設定を最適化することができる。

クロック発生回路３４０は、調整回路３３０から調整済み、又は非調整済みのデータ信号を受け取ることができる。クロック発生回路３４０は、調整回路３３０からのデータ信号に基づいてクロック信号を生成し、ドライバ回路３６０に出力するように構成することができる。クロック信号を生成するために、クロック発生回路３４０は、データ信号のデータ転送速度にロックすることができる。

データ信号のデータ転送速度にロックするために、ＶＣＯ３５０は、最初に所定の周波数を有するクロック信号を生成することができる。クロック信号の所定の周波数は、プロセッサ３１０によってＶＣＯ３５０の中で設定することができる。いくつかの実施形態では、クロック信号の所定の周波数は、既に受け取ったデータ信号のデータ転送速度に基づくことができる。既に受け取ったデータ信号のデータ転送速度は、メモリ３８０に記憶することができ、また、プロセッサ３１０によってアクセスすることができる。例えばＣＤＲ回路３２０は、第１のデータ信号に対するロック・オンを達成し、第１の周波数のクロック信号を生成することができる。プロセッサ３１０は、ＣＤＲ回路３２０から第１の周波数の指示を受け取り、その第１の周波数をメモリ３８０に記憶することができる。第１のデータ信号に対するロック・オンを失うと、ＣＤＲ回路３２０は、第２のデータ信号を受け取ることができる。プロセッサ３１０は、ＣＤＲ回路３２０が第２のデータ信号に対するロック・オンを獲得するべく試行する際に、ＶＣＯ３５０の周波数を第１の周波数に設定することができる。別法又は追加として、ＶＣＯ３５０の所定の周波数は、プロセッサ３１０が回路又はユーザ・インタフェースなどの外部ソースから受け取った信号に基づくことも可能である。

データ信号のデータ転送速度にロックする場合、プロセッサ３１０はＰＦＤ３４４をイネーブルする。ＰＦＤ３４４は、イネーブルされると、ＶＣＯ３５０からのクロック信号の周波数とデータ信号のデータ転送速度とを比較する。ＰＦＤ３４４は、クロック信号の周波数とデータ信号のデータ転送速度との比較に関連する信号をマルチプレクサ３４６に出力することができる。マルチプレクサ３４６は、プロセッサ３１０からの信号に基づいて、ＣＰ３４８に引き渡すためのＰＦＤ３４４の出力を選択することができる。

ＣＰ３４８は、ＰＦＤ３４４からの信号を受け取り、また、ＣＰ３４８によって生成される出力電圧の利得を、クロック信号の周波数とデータ信号のデータ転送速度との比較に基づいて調整することができる。ＣＰ３４８の出力電圧はＶＣＯ３５０に送られ、ＶＣＯ３５０によって出力されるクロック信号の周波数及び／又は位相をＶＣＯ３５０に調整さ
せることができる。

クロック信号の周波数とデータ信号のデータ転送速度との差は、アイ・モニタ３５２、窓検出器３５４及び／又はＢＥＲ検出器３５６からのデータに基づいてプロセッサ３１０によって決定することができる。アイ・モニタ３５２は、既に記載したようにプロセッサ３１０にデータを提供することができる。窓検出器３５４は、ＣＰ３４８のレール電圧及びＣＰ３４８の利得などのデータをプロセッサ３１０に提供することができる。いくつかの実施形態では、窓検出器３５４は、連続的に、間欠的に、開始時に、又は何らかの他の所定の１つ又は複数の時間に、ＣＰ３４８のレール電圧及びＣＰ３４８の利得を決定することができる。ＢＥＲ検出器３５６は、クロック信号に基づいて、データ信号のビット誤り率（ＢＥＲ）を示すデータをプロセッサ３１０に提供することができる。いくつかの実施形態では、ＢＥＲ検出器３５６は、連続的に、間欠的に、開始時に、又は何らかの他の所定の１つ又は複数の時間にＢＥＲを決定することができる。

プロセッサ３１０は、アイ・モニタ３５２、窓検出器３５４及び／又はＢＥＲ検出器３５６によって決定される、クロック信号の周波数とデータ信号のデータ転送速度との差に応じて、ＶＣＯ３５０の周波数を調整することができる。プロセッサ３１０がＶＣＯ３５０の周波数を調整することができる量は、クロック信号の周波数とデータ信号のデータ転送速度との差、既に受け取ったデータ信号のデータ転送速度、メモリ３８０に記憶されている、プロセッサ３１０によってアクセスされる所定のアルゴリズム、又は何らかの他のデータ又はアルゴリズムによって決まる。いくつかの実施形態では、プロセッサ３１０は、ＶＣＯ３５０の周波数を低くし、あるいは高くすることによってＶＣＯ３５０の周波数を調整することができる。別法又は追加として、プロセッサ３１０は、量を変化させることによって周波数を調整することも可能である。例えばプロセッサ３１０は、５０ＭＨｚおき、１００ＭＨｚおき、２００ＭＨＺおきに周波数を調整することができ、あるいは何らかの他の量だけ周波数を調整することができる。別法又は追加として、周波数を変える量は異なっていてもよい。例えばプロセッサ３１０は、５０ＭＨｚおきに周波数を調整し、次に１００ＭＨｚおきに周波数を調整することができる。

また、プロセッサ３１０は、ＣＰ３４８の電圧出力を調整するために、クロック信号の周波数とデータ信号のデータ転送速度との差に応じて、ＣＰ３４８の窓又は電圧レールを調整することも可能である。プロセッサ３１０がＣＰ３４８の窓を調整することができる量は、クロック信号の周波数とデータ信号のデータ転送速度との差、既に受け取ったデータ信号のデータ転送速度、メモリ３８０に記憶されている、プロセッサ３１０によってアクセスされる所定のアルゴリズム、又は何らかの他のデータ又はアルゴリズムによって決まり得る。例えばより速いロッキング時間が望ましい場合、プロセッサ３１０は、ＣＰ３４８の窓を拡張することができる。他の例として、プロセッサ３１０は、ＶＣＯ３５０のために選択された周波数に応じてＣＰ３４８の窓を調整することができる。

また、プロセッサ３１０は、ＣＰ３４８の窓を調整してクロック発生回路３４０の動作を最適化することも可能である。例えばいくつかの実施形態では、プロセッサ３１０は、ＣＤＲ回路３２０がデータ信号にロックしている間、ＣＰ３４８のための第１の窓を設定することができる。データ信号にロックした後、プロセッサ３１０は、ＣＰ３４８のための、第１の窓より広い第２の窓を設定することができる。ロッキング段の間、より狭い第１の窓を設定することにより、一度ＣＤＲ回路３２０がデータ信号にロックされると、ＣＰ３４８の利得が第２の窓の中間により近くなる。したがってＣＰ３４８は、データ信号のデータ転送速度のより大きい変動を追跡し、それによりデータ信号の変動によって生じる、ＣＤＲ回路３２０がデータ信号に対するロック・オンを失う可能性を小さくする電圧揺れを生成することができる。

他の例として、いくつかの実施形態では、プロセッサ３１０は、ＣＤＲ回路３２０がデータ信号にロックしている間、ＣＰ３４８のための第１の利得を設定することができる。データ信号にロックした後、プロセッサ３１０は、ＣＰ３４８のための、第１の利得より小さい第２の利得を設定することができる。ＣＰ３４８の利得を調整することにより、プロセッサ３１０は、システム３００の電力消費を制限することができる。

プロセッサ３１０は、クロック発生回路３４０から受け取ったデータに基づいて、クロック発生回路３４０がデータ信号に対するロック・オンを獲得したことを判断することができる。詳細には、プロセッサ３１０は、ＢＥＲ検出器３５６から受け取ったデータに基づいて、クロック発生回路３４０がデータ信号に対するロック・オンを獲得したことを判断することができる。データ信号のビット誤り率が所定のビット誤り率（ＢＥＲ）閾値未満であることをＢＥＲ検出器３５６が示している場合、プロセッサ３１０は、クロック発生回路３４０がデータ信号に対するロック・オンを獲得したことを決定することができる。所定のＢＥＲ閾値は、データ信号のデータ転送速度、システム３００の外部のソースからの入力、メモリ３８０に記憶されているアルゴリズム、メモリ３８０に記憶されている他のデータ、又は何らかの他のデータ、信号、あるいはプロセッサ３１０が受け取った指示に基づいて変更することができる。

クロック発生回路３４０がデータ信号に対するロック・オンを獲得すると、プロセッサ３１０は、ＰＦＤ３４４をディセーブルし、ＡＰＤ３４２をイネーブルすることができる。ＡＰＤ３４２は、クロック信号の周波数とデータ信号のデータ転送速度との比較に関連する信号をマルチプレクサ３４６に出力することができる。マルチプレクサ３４６は、プロセッサ３１０からの信号に基づいて、ＣＰ３４８に引き渡すためのＡＰＤ３４２の出力を選択することができる。いくつかの実施形態では、ロックを獲得するためにＰＦＤ３４４を使用し、また、ロックを獲得した後、ＡＰＤ３４２に対する変更によってデータ信号に対するロック・オンを維持することにより、データ信号のロッキングをより速くすることができ、また、ＣＤＲ回路３２０の電力消費を少なくすることができる。

データ信号にロックした後、クロック発生回路３４０、詳細にはＡＰＤ３４２は、生成された、データ信号にロックされたクロック信号をドライバ回路３６０に送ることができる。ドライバ回路３６０は、クロック信号を増幅し、クロック信号をクロック出力リード線３２４上に駆動することができる。

また、プロセッサ３１０は、ＣＤＲ回路３２０から受け取ったデータをメモリ３８０に記憶するように構成することも可能である。例えばいくつかの実施形態では、プロセッサ３１０は、潜在的に他のデータの中でも、とりわけ、ＣＤＲ回路３２０の電圧レベル、ＣＤＲ回路３２０の電力消費、データ入力リード線３２２上のデータ信号のデータ転送速度、ＣＤＲ回路３２０の温度、ＣＤＲ回路３２０の送信電力レベル及び受信電力レベルのうちの１つ又は複数を記憶することができる。

別法又は追加として、クロック発生回路３４０は、任意選択で、プロセッサ３１０によって制御することができ、また、ＣＤＲ回路３２０の適切な動作を検証し、あるいは何らかの他の用途のために使用することができるビット・シーケンスを生成するために使用することができるビット・シーケンス発生器３５８を含むことも可能である。

図３に示すように、プロセッサ３１０及びＣＤＲ回路３２０は、単一の基板３９０の上に形成することができる。プロセッサ３１０及びＣＤＲ回路３２０を形成する工程は、プロセッサ３１０及びＣＤＲ回路３２０の物理的なトランジスタ・レベルの構成要素を単一の基板３９０の上に形成する工程を含むことができる。ＣＤＲ回路３２０内の複数のアナログ構成要素のうちのいくつか、例えば潜在的に他のアナログ構成要素の中でも、とりわ
け、ＣＰ３４８、ＶＣＯ３５０などのアナログ構成要素は、ＢＪＴを使用して形成することができる。追加又は別法として、プロセッサ３１０は、ＣＭＯＳトランジスタを使用して形成することも可能である。プロセッサ３１０はマイクロプロセッサであってもよく、また、ファームウェア、ソフトウェア、又はコンピュータ可読媒体上に記憶された何らかの他のタイプのプロセッサ命令に基づいて動作するように構成することができる。いくつかの実施形態では、コンピュータ可読媒体はメモリ３８０を含むことができる。メモリ３８０は、それらに限定されないが、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ノア又はナンド・フラッシュ、Ｆ−ＲＡＭやＭＲＡＭなどの任意の形態の不揮発性メモリであってもよい。

プロセッサ３１０及びＣＤＲ回路３２０を単一の基板３９０の上に形成することにより、プロセッサ３１０をＣＤＲ回路３２０とは別のチップにした場合と比較すると、プロセッサ３１０とＣＤＲ回路３２０との間の通信をより速くすることができる。プロセッサ３１０とＣＤＲ回路３２０との間の通信がより速いため、プロセッサ３１０は、さもなければ受け取り、記憶することができない情報を受け取り、記憶することができる。例えばプロセッサ３１０は、異常であるＣＤＲ回路３２０から電圧指示を受け取ることができ、また、その異常電圧がシステム３００を破壊する前に、その電圧をメモリ３８０に記憶することができる。したがってより速い通信により、システム３００、及びシステム３００に接続されている他のシステムにおける故障をより良好に検出することができる。

図４は、本明細書に記載した、少なくともいくつかの実施形態に従って配置された複数のＣＤＲ回路４２０、４３０、４４０、４５０を備えた１システム例４００のブロック図である。ＣＤＲ回路４２０、４３０、４４０、４５０の各々は、個々のデータ入力リード線４２２、４３２、４４２、４５２を含むことができ、また、それぞれクロック信号を生成し、個々のクロック出力リード線４２４、４３４、４４４、４５４上に出力するように構成することができる。個々のＣＤＲ回路４２０、４３０、４４０、４５０によって生成されるクロック信号は、個々のＣＤＲ回路４２０、４３０、４４０、４５０がそれらの個々のデータ入力リード線４２２、４３２、４４２、４５２上で受け取る個々のデータ信号に基づくことができ、個々のデータ信号と同期させることができる。

個々のＣＤＲ回路４２０、４３０、４４０、４５０によって受け取られるデータ信号は、同じソース、異なるソース又は共有ソースの何らかの組合せから生成することができる。データ信号は同じあってもよく、データ信号のサブセットは同じであってもよく、あるいはデータ信号は異なっていてもよい。

ＣＤＲ回路４２０、４３０、４４０、４５０の各々は、デジタル制御回路４１０に接続することができる。デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々からデータを受け取るように構成することができる。また、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々を制御し、及び／又は適応的に制御するように構成することも可能である。いくつかの実施形態では、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々を同様の方法で制御し、及び／又は適応的に制御することができる。別法又は追加として、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０のうちの１つ又は複数のサブセットを同様の方法で制御し、及び／又は適応的に制御することができる。別法又は追加として、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々を、個々のＣＤＲ回路４２０、４３０、４４０、４５０に対して、独自の方法で独立して制御し、及び／又は適応的に制御することも可能である。

ＣＤＲ回路４２０、４３０、４４０、４５０の各々は、それぞれ図３に示した調整回路３３０、クロック発生回路３４０及びドライバ回路３６０と同様の調整回路、クロック発生回路及びドライバ回路を含むことができる。いくつかの実施形態では、デジタル制御回
路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々の調整回路、クロック発生回路及びドライバ回路の各々を、個々のＣＤＲ回路４２０、４３０、４４０、４５０、及び個々の調整回路、クロック発生回路及びドライバ回路に対して、独自の方法で独立して制御し、及び／又は適応的に制御するように構成することができる。

また、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々の調整回路のすべて又はサブセットを、同様の方法又は異なる方法でグループとして制御し、及び／又は適応的に制御するように構成することも可能である。同様に、デジタル制御回路４１０は、ＣＤＲ回路４２０、４３０、４４０、４５０の各々のクロック発生回路のすべて又はサブセットを、同様の方法又は異なる方法でグループとして制御し、及び／又は適応的に制御するように構成し、また、ＣＤＲ回路４２０、４３０、４４０、４５０の各々のドライバ回路のすべて又はサブセットを、同様の方法又は異なる方法でグループとして制御し、及び／又は適応的に制御するように構成することも可能である。例えばデジタル制御回路４１０は、単一の基板４９０の温度変化を補償するために、単一の基板４９０の温度読み値に基づいてＣＤＲ回路４２０、４３０、４４０、４５０の各々のドライバ回路を同様の方法で制御することができる。

いくつかの実施形態では、デジタル制御回路４１０は、プロセッサ３１０がＣＤＲ回路３２０を制御し、及び／又は適応的に制御する図３と同様の方法で、ＣＤＲ回路４２０、４３０、４４０、４５０の各々を個別に制御し、及び／又は適応的に制御するように構成することができる。

図４に示すように、デジタル制御回路４１０及びＣＤＲ回路４２０、４３０、４４０、４５０は、単一の基板４９０の上に形成することができる。デジタル制御回路４１０及びＣＤＲ回路４２０、４３０、４４０、４５０を単一の基板４９０の上に形成する工程は、デジタル制御回路４１０及びＣＤＲ回路４２０、４３０、４４０、４５０の物理的なトランジスタ・レベルの構成要素を単一の基板４９０の上に形成する工程を含むことができる。いくつかの実施形態では、ＣＤＲ回路４２０、４３０、４４０、４５０は、それぞれ、単一の基板４９０の上に形成された複数のアナログ構成要素を含むことができる。ＣＤＲ回路４２０、４３０、４４０、４５０の各々の複数のアナログ構成要素のうちのいくつかは、ＢＪＴを使用して形成することができる。追加又は別法として、デジタル制御回路４１０は、ファームウェア、ソフトウェア、又はコンピュータ可読媒体上に記憶された何らかの他のタイプのプロセッサ命令に基づいて動作する、マイクロプロセッサなどの何らかの形態のプロセッサを製造するために配置されたＣＭＯＳトランジスタを使用して形成することも可能である。

図４には、デジタル制御回路４１０と共に単一の基板４９０の上に形成された４つのＣＤＲ回路４２０、４３０、４４０、４５０を示しているが、本開示の範囲を逸脱することなく、もっと多い、あるいはもっと少ないＣＤＲ回路をデジタル制御回路４１０と共に単一の基板４９０の上に形成することも可能である。例えば２個、３個、５個、６個、８個、１２個又は１６個のＣＤＲ回路をデジタル制御回路４１０と共に単一の基板４９０の上に形成することができる。

本明細書に記載した、実施形態は、以下でより詳細に記載するように、様々なコンピュータ・ハードウェア・モジュール又はコンピュータ・ソフトウェア・モジュールを含んだ専用コンピュータ又は汎用コンピュータの使用を含むことができる。

本明細書に記載の実施形態は、コンピュータ実行可能命令又はデータ構造を与えるためのコンピュータ可読媒体、又はコンピュータ実行可能命令又はデータ構造がその上に記憶されたコンピュータ可読媒体を使用して実施することができる。このようなコンピュータ
可読媒体は、汎用コンピュータ又は専用コンピュータによってアクセスすることができる任意の利用可能媒体であってもよい。非限定の例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶装置、あるいはコンピュータ実行可能命令又はデータ構造の形態の所望のプログラム・コード手段を運び、あるいは記憶するために使用することができ、また、汎用コンピュータ又は専用コンピュータによってアクセスすることができる任意の他の媒体を含む有形コンピュータ可読媒体からなっていてもよい。上記の組合せも同じくコンピュータ可読媒体の範囲内に含まれるべきである。

コンピュータ実行可能命令は、例えば、汎用コンピュータ、専用コンピュータ又は専用処理装置が特定の機能又は機能のグループを実施することになる命令及びデータからなっている。本主題は、構造的特徴及び／又は方法論的行為のための専門言語で記載してあるが、添付の特許請求の範囲で定義されている本主題は、上記の特定の特徴又は行為に必ずしも限定されないことを理解されたい。そうではなく、上記の特定の特徴及び行為は、特許請求の範囲を実施するための態様の例として開示されている。

本明細書において使用する、「モジュール」又は「構成要素」という用語は、計算システム上で実行するソフトウェア・オブジェクト又はルーチンを意味する。本明細書に記載した異なる構成要素、モジュール、エンジン及びサービスは、計算システム上で実行するオブジェクト又は方法として（例えば個別のスレッドとして）実装することができる。本明細書に記載したシステム及び方法は、ソフトウェアで実装されることが好ましいが、ハードウェア、又はソフトウェアとハードウェアとの組合せにおける実装態様も同じく可能であり、企図されている。以上の説明では、「コンピューティング・エンティティ」は、本明細書において既に定義されている任意の計算システムであってもよく、あるいは計算システム上で走る任意のモジュール又はモジュールの組合せであってもよい。

本明細書において記載されているすべての例及び条件付き言語には、当分野をさらに発展させるために、読者による、本発明及び本発明者によって寄与された概念の理解を補助するための教育的目的が意図されており、このような特定的に記載された例及び条件に対する限定はないものとして解釈されたい。以上、本発明の実施形態について詳細に記載したが、本発明の精神及び範囲を逸脱することなく、様々な変更、置換及び改変を加えることができることを理解されたい。

Claims

第１の調整回路、第１のクロック発生回路、及び第１のドライバ回路を含んでなり、前記第１の調整回路、前記第１のクロック発生回路、及び前記第１のドライバ回路のうちのすくなくとも１つは１つ又は複数のアナログ構成要素を含んでなる、第１のクロック・データ・リカバリ回路と、
第２の調整回路、第２のクロック発生回路、及び第２のドライバ回路を含んでなり、前記第２の調整回路、前記第２のクロック発生回路、及び前記第２のドライバ回路のうちのすくなくとも１つは１つ又は複数のアナログ構成要素を含んでなる、第２のクロック・データ・リカバリ回路と、
前記第１のクロック・データ・リカバリ回路及び前記第２のクロック・データ・リカバリ回路のそれぞれを制御すべく形成されているデジタル制御回路とからなり、
前記デジタル制御回路及び前記第１及び第２のクロック・データ・リカバリ回路が単一の基板の上に形成される、システム。
前記デジタル制御回路に接続された記憶装置をさらに備え、前記デジタル制御回路が、前記クロック・データ・リカバリ回路に関するデータを前記記憶装置に記憶すべく形成されている、請求項１に記載のシステム。
前記データが、前記第１のクロック・データ・リカバリ回路の電圧レベル、前記第１のクロック・データ・リカバリ回路の電力消費、前記第１のクロック・データ・リカバリ回路によって受け取られるデータ信号のデータ転送速度、前記第１のクロック・データ・リカバリ回路の温度、及び前記第１のクロック・データ・リカバリ回路の送信電力レベル及び受信電力レベルのうちの１つ又は複数からなる、請求項２に記載のシステム。
前記第１のクロック・データ・リカバリ回路からデータを受け取り、前記データに基づいて前記第１のクロック・データ・リカバリ回路の性能を決定し、前記第１のクロック・データ・リカバリ回路内の設定を調整して、前記第１のクロック・データ・リカバリ回路の電力消費を少なくし、一方、閾値レベルより高く前記第１のクロック・データ・リカバリ回路の前記性能を維持するように、前記デジタル制御回路が構成される、請求項１に記載のシステム。
前記デジタル制御回路はさらに、前記第１のクロック・データ・リカバリ回路のロッキング・ダイナミクスを変更すべく形成されている、請求項１に記載のシステム。
前記デジタル制御回路が前記第１のクロック・データ・リカバリ回路の前記ロッキング・ダイナミクスを変更することには、前記デジタル制御回路が、前記第１のクロック・データ・リカバリ回路内のチャージ・ポンプの利得、前記チャージ・ポンプの電圧レール・レベル、前記第１のクロック・データ・リカバリ回路内の電圧制御発振器の初期開始周波数、及び前記電圧制御発振器の周波数ステップ・サイズのうちの１つ又は複数を調整することを含んでなる、
請求項５に記載のシステム。
前記第１の調整回路は前記第１のクロック発生回路に接続され、前記第１の調整回路は、データ信号を前記第１のクロック発生回路に送る前に前記データ信号を調整すべく形成され、前記第１のクロック発生回路は、前記調整されたデータ信号に基づいてクロック信号を決定する、請求項１に記載のシステム。
前記第１の調整回路は前記デジタル制御回路によって制御される等化器からなり、前記デジタル制御回路は、前記第１のクロック・データ・リカバリ回路から受け取ったデータに基づいて第１の等化器の設定を調整する、請求項７に記載のシステム。
前記デジタル制御回路は、前記第１のクロック・データ・リカバリ回路から受け取った、前記データ信号の信号完全性に関するデータに基づいて前記第１の等化器の前記設定を調整すべく形成されている、請求項８に記載のシステム。
前記第１のドライバ回路は前記第１のクロック発生回路に接続され、前記第１のドライバ回路は、前記第１のクロック発生回路から前記クロック信号を受け取り、前記クロック信号を前記第１のクロック・データ・リカバリ回路から駆動し、前記デジタル制御回路が前記第１のドライバ回路を制御すべく形成されている、請求項７に記載のシステム。
前記第１のクロック・データ・リカバリ回路が、１つ又は複数のバイポーラ接合トランジスタを使用してアナログ領域で動作すべく形成され、前記デジタル制御回路は、１つ又は複数の相補型金属酸化膜半導体トランジスタを使用してデジタル領域で動作すべく形成されている、請求項１に記載のシステム。
前記単一の基板の上に形成された１つ又は複数のアナログ構成要素からなる第３のクロック・データ・リカバリ回路と、
前記単一の基板の上に形成された１つ又は複数のアナログ構成要素からなる第４のクロック・データ・リカバリ回路とをさらに備え、
前記デジタル制御回路は、前記第２、第３及び第４のクロック・データ・リカバリ回路の各々を制御すべく形成されている、請求項１に記載のシステム。
複数のクロック・データ・リカバリ回路であって、それぞれが調整回路、クロック発生回路、及びドライバ回路を含んでなり、前記調整回路、前記クロック発生回路、及び前記ドライバ回路のうちのすくなくとも１つはそれぞれ１つ又は複数のアナログ構成要素からなる複数のクロック・データ・リカバリ回路と、
前記複数のクロック・データ・リカバリ回路のそれぞれを制御すべく形成されているデジタル制御回路とからなり、
前記デジタル制御回路及び前記複数のクロック・データ・リカバリ回路が単一の基板の上に形成される、システム。
前記デジタル制御回路は、前記複数のクロック・データ・リカバリ回路の各々を独立して制御すべく形成されている、請求項１３に記載のシステム。
前記複数のクロック・データ・リカバリ回路の各々の前記調整回路を第１の制御グループとして制御し、前記複数のクロック・データ・リカバリ回路の各々の前記クロック発生回路を第２の制御グループとして制御し、前記複数のクロック・データ・リカバリ回路の各々の前記ドライバ回路を第３の制御グループとして制御すべく前記デジタル制御回路が形成されており、前記第１、第２及び第３の制御グループの各々を、類似の方法又は異なる方法で制御すべく前記デジタル制御回路が形成されている、請求項１３に記載のシステム。
第１の調整回路、第１のクロック発生回路、及び第１のドライバ回路を含んでなる第１のクロック・データ・リカバリ回路であって、前記第１の調整回路、前記第１のクロック発生回路、及び前記第１のドライバ回路のうちのすくなくとも１つは第１のバイポーラ接合トランジスタを含んでなる１つ又は複数のアナログ構成要素を含んでなる、第１のクロック・データ・リカバリ回路と、
第２の調整回路、第２のクロック発生回路、及び第２のドライバ回路を含んでなる第２のクロック・データ・リカバリ回路であって、前記第２の調整回路、前記第２のクロック発生回路、及び前記第２のドライバ回路のうちのすくなくとも１つは第２のバイポーラ接合トランジスタを含んでなる１つ又は複数のアナログ構成要素を含んでなる、第２のクロック・データ・リカバリ回路と、
相補型金属酸化膜半導体トランジスタからなるプロセッサであって、前記第１のクロック・データ・リカバリ回路から受け取ったデータに基づいて前記第１のクロック・データ・リカバリ回路を適応的に制御し、及び、前記第２のクロック・データ・リカバリ回路から受け取ったデータに基づいて前記第２のクロック・データ・リカバリ回路を適応的に制御すべく形成されているプロセッサとからなり、
前記プロセッサ及び前記第１及び第２のクロック・データ・リカバリ回路が単一の基板の上に形成される、システム。
前記プロセッサは、前記第１のクロック・データ・リカバリ回路によって受け取られるデータ信号の信号完全性と、前記第１のクロック・データ・リカバリ回路の消費電力との間の関係に基づいて、前記第１のクロック・データ・リカバリ回路を適応的に制御する、請求項１６に記載のシステム。
前記第１のクロック・データ・リカバリ回路から受け取った前記データに基づいて、前記第１のクロック・データ・リカバリ回路内のチャージ・ポンプの設定を適応的に調整するように、前記プロセッサが構成される、請求項１６に記載のシステム。
前記プロセッサは、前記クロック・データ・リカバリ回路が受け取ったデータ信号に前記クロック・データ・リカバリ回路がロックした後に、前記チャージ・ポンプの電圧レール・レベルを高くすべく形成されている、請求項１８に記載のシステム。
前記プロセッサは、前記第１のクロック・データ・リカバリ回路から受け取った前記データに基づいて、前記第１のクロック・データ・リカバリ回路内の電圧制御発振器の設定を適応的に調整すべく形成されている、請求項１６に記載のシステム。
前記プロセッサはさらに、前記第１のクロック・データ・リカバリ回路からのデータの記憶を指令し、既に記憶されているデータに基づいて前記第１のクロック・データ・リカバリ回路を適応的に制御すべく形成されている、請求項１６に記載のシステム。
前記既に記憶されているデータは既に受け取ったデータ信号のデータ転送速度であり、前記プロセッサは、現在受け取られているデータ信号にロックすると、前記既に受け取ったデータ信号の前記データ転送速度で開始するよう、前記第１のクロック・データ・リカバリ回路に指令する、請求項２１に記載のシステム。