JP5989611B2 - 半導体記憶装置、及びそのデータ制御方法 - Google Patents

Description

本実施の形態は、半導体記憶装置、及びそのデータ制御方法に関する。

従来、電圧の印加により抵抗値が変化する可変抵抗素子を含むメモリセルが提案されている。可変抵抗素子は、セット動作によりその抵抗値を下げることができる。また、可変抵抗素子は、リセット動作によりその抵抗値を上げることができる。

しかしながら、可変抵抗素子の特性は、抵抗値を変化させた回数（書込／消去動作の実行回数）に応じて変化する場合がある。

特開２０１１−８６３６５号公報

本実施の形態は、正確に可変抵抗素子の抵抗値を変化させる半導体記憶装置、及びそのデータ制御方法を提供する。

実施の形態に係る半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の第１配線及び複数の第２配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有する。制御回路は、複数の第１配線から複数の可変抵抗素子を介して複数の第２配線に流れる電流に基づき変化する複数の第１配線の電圧を検知する状態判定動作を実行する。そして、制御回路は、状態判定動作にて検知した複数の第１配線の電圧に基づきリセット動作又はセット動作の際に第１配線及び第２配線に印加する電圧を調整する。リセット動作は、可変抵抗素子の抵抗値を上げる動作である。セット動作は、可変抵抗素子の抵抗値を下げる動作である。

第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 第１の実施の形態に係るメモリセルアレイ１１の一部を示す斜視図の一例である。 サイクル数の変化に伴うセット電圧及びリセット電圧の変化を示す図の一例である。 サイクル数の変化に伴うセル電流の変化を示す図の一例である。 第１の実施の形態に係る選択ビット線電圧供給回路１３ａを示す図の一例である。 第１の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。 第２の実施の形態に係る選択ワード線電圧供給回路１２ａを示す回路図の一例である。 第３の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。 第４の実施の形態に係るセット又はリセット動作を示すフローチャートの一例である。 第１の実施の形態に係る選択ビット線電圧供給回路１３ａの変形例を示す回路図の一例である。 第２の実施の形態に係る選択ワード線電圧供給回路１２ａの変形例を示す回路図の一例である。

［第１の実施の形態］
図１は第１の実施の形態に係る半導体記憶装置のブロック図の一例である。第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１１、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、カラムデコーダ１３ｂ、及び制御回路１４を備える。また、半導体記憶装置は、ホストまたはメモリコントローラからセット又はリセットコマンド、及びアドレスなどを受け入れて動作する。

メモリセルアレイ１１は、複数本のワード線ＷＬ、ワード線ＷＬと交差する複数本のビット線ＢＬ、及びビット線ＢＬとワード線ＷＬの各交差部に配置されたメモリセルＭＣを有する。メモリセルＭＣは、直列接続されたダイオードＤＩ、及び可変抵抗素子ＶＲを有する。ここで、ダイオードＤＩの順方向を、ビット線ＢＬからワード線ＷＬに向かう方向とする。なお、ダイオードＤＩは、電気的にアクセスされた際の回り込み電流を防止するために設けられる。

選択ワード線電圧供給回路１２ａは選択ワード線電圧ＶＳＷＬをロウデコーダ１２ｂに供給し、選択ビット線電圧供給回路１３ａは選択ビット線電圧ＶＳＢＬをカラムデコーダ１３ｂに供給する。ロウデコーダ１２ｂ及びカラムデコーダ１３ｂは、それぞれアドレス信号Ａｄｄを与えられる。また、ロウデコーダ１２ｂは、アドレス信号Ａｄｄに基づき選択ワード線電圧ＶＳＷＬを選択ワード線ＷＬに供給し、非選択ワード線電圧ＶＮＷＬを非選択ワード線ＷＬに供給する。カラムデコーダ１３ｂは、アドレス信号Ａｄｄに基づき選択ビット線電圧ＶＳＢＬを選択ビット線ＢＬに供給し、非選択ビット線電圧ＶＮＢＬを非選択ビット線ＢＬに供給する。これにより、選択ワード線ＷＬ及び選択ビット線ＢＬは所定電圧を印加され、メモリセルＭＣに対してセット動作、又はリセット動作が実行される。セット動作は、メモリセルＭＣ内の可変抵抗素子ＶＲを高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移させるための動作である。リセット動作は、可変抵抗素子ＶＲを低抵抗状態（セット状態）から高抵抗状態（リセット状態）に遷移させるための動作である。本実施の形態においては、セット動作又はリセット動作の実行前、ウェアレべリング、または、ランダマイズによって、メモリセルアレイ１１内における低抵抗状態にある可変抵抗素子ＶＲの数は高抵抗状態にある可変抵抗素子ＶＲの数とほぼ等しく設定されている。

図２はメモリセルアレイ１１の一部を示す斜視図の一例である。ワード線ＷＬは、半導体基板Ｂａと平行なＸ方向に所定ピッチをもって配置され、Ｙ方向に延びる。ビット線ＢＬは、ワード線ＷＬと交差するように、Ｙ方向に所定ピッチをもって配置され、Ｘ方向に延びる。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬが交差する部分のワード線ＷＬとビット線ＢＬの間に接続される。基板Ｂａと直交するＺ方向に並ぶメモリセルＭＣは、その間のビット線ＢＬを共有する。

ビット線ＢＬ、ワード線ＷＬは、熱に強く且つ低効率が低い材料が望ましく、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらの積層物にて構成されている。例えば、ビット線ＢＬ、ワード線ＷＬは、４０ｎｍのピッチをもって繰り返して配置される。すなわち、ビット線ＢＬ、ワード線ＷＬは、２０ｎｍの幅を有し、２０ｎｍの間隔を持つ。

可変抵抗素子ＶＲとしては、以下に示す、ＰＣＲＡＭ、ＣＢＲＡＭ、及びＲｅＲＡＭ等を用いることができる。ＰＣＲＡＭは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させる。ＣＢＲＡＭは、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させる。ＲｅＲＡＭは、電圧あるいは電流印加により抵抗値を変化させる。このＲｅＲＡＭは、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるもの、イオンなどの可動イオンによる導電パスの存在の有無により抵抗変化が起きるものなどがある。

次に、図３及び図４を参照して、抵抗値を変化させた回数（サイクル数）に伴う可変抵抗素子ＶＲの特性の変化を説明する。なお、本実施の形態において、サイクル数は、セット動作の回数、又はリセット動作の回数である。また、図４の横軸は高抵抗状態のメモリセルに対してデータの読み出しを行ったときにメモリセルに流れる電流であり、縦軸はメモリセルの数である。すなわち、メモリセルアレイ中のそれぞれのメモリセルに流れる電流の分布を示している。

図３に示すように、サイクル数の増加に伴い、リセット動作に必要とされるリセット電圧及びセット動作に必要とされるセット電圧は増加する。また、図４に示すように、サイクル数の増加に伴い、メモリセルＭＣ（可変抵抗素子ＶＲ）に流れるセル電流特性は変化する。このように、可変抵抗素子ＶＲの特性はサイクル数に応じて変化する場合がある。したがって、サイクル数に関わらず常に一定のセット電圧又はリセット電圧を可変抵抗素子ＶＲに印加すると、可変抵抗素子ＶＲの抵抗値は変化しない可能性が高くなる。

以上のような問題を解消するため、本実施の形態は、図５に示す制御を実行する。なお、図５に示す制御は、例えば、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、及びカラムデコーダ１３ｂ、制御回路１４により実行される。なお、制御回路１４は、外部から入力されたコマンドに従い、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、及びカラムデコーダ１３ｂを制御する回路である。また、選択ワード線電圧供給回路１２ａ、ロウデコーダ１２ｂ、選択ビット線電圧供給回路１３ａ、及びカラムデコーダ１３ｂ、制御回路１４を総称して制御回路と称する場合がある。

図５に示すように、先ず、制御回路は、半導体記憶装置がセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ１０１）。セット又はリセットコマンドを受け付けていない場合（Ｓ１０１，Ｎｏ）、制御回路は繰り返しステップＳ１０１を実行する。一方、セット又はリセットコマンドを受け付けた場合（Ｓ１０１，Ｙｅｓ）、制御回路はステップＳ１０２を実行する。

ステップＳ１０２において、制御回路はビット線ＢＬから複数の可変抵抗素子ＶＲを介してワード線ＷＬに流れる電流に基づき変化するビット線ＢＬの電圧を検知し、可変抵抗素子ＶＲの状態を判定する状態判定動作を実行する。続いて、制御回路は状態判定動作により検知したビット線ＢＬの電圧に基づいて、ワード線ＷＬ及びビット線ＢＬに印加する電圧を調整する（Ｓ１０３）。次に、制御回路は調整した電圧によりセット動作又はリセット動作を実行する（Ｓ１０４）。そして、制御回路はベリファイ動作を実行する（Ｓ１０５）。ベリファイ動作は、メモリセルＭＣ（可変抵抗素子ＶＲ）がセット状態又はリセット状態にあるか否かを判定する。ベリファイ動作においてフェイルと判定した場合（Ｓ１０５，ｆａｉｌ）、制御回路は再度ステップＳ１０４を実行する。ベリファイ動作においてパスと判定した場合（Ｓ１０５，ｐａｓｓ）、制御回路は動作を終了させる。なお、再度ステップＳ１０４が実行されるとき、制御回路はセット電圧又はリセット電圧の値、または、セット電圧又はリセット電圧の幅を変更することができる。

図５に示した制御を実行するため、選択ビット線電圧供給回路１３ａは、図６に示す構成を有する。選択ビット線電圧供給回路１３ａは、図６に示すように、配線３０に接続されて電圧を供給される。選択ビット線電圧供給回路１３ａは、センスアンプ２１、トランジスタ２２〜２５を有する。センスアンプ２１の反転入力端子は、カラムデコーダ１３ａに含まれる転送トランジスタＴｒａ１〜Ｔｒａ４を介してビット線ＢＬ１〜ＢＬ４に接続される。なお、ワード線ＷＬ１〜ＷＬ４の一端にもロウデコーダ１２ｂに含まれる転送トランジスタＴｒｂ１〜Ｔｒｂ４が接続されている。

ＰＭＯＳトランジスタ２２、２３はカレントミラー接続されている。ＰＭＯＳトランジスタ２２，２３のゲートは、ＰＭＯＳトランジスタ２２のドレインに接続されている。ＰＭＯＳトランジスタ２２、２３のソースは、配線３０に共通接続されている。ＮＭＯＳトランジスタ２４はＰＭＯＳトランジスタ２２のドレインと接地端子との間に接続されている。ＰＭＯＳトランジスタ２５は、ＰＭＯＳトランジスタ２３のドレインとセンスアンプ２１の反転入力端子（ノードＮ）との間に接続されている。

次に、図６を参照して選択ビット線電圧供給回路１３ａの状態判定動作を説明する。本実施の形態において、選択ワード線電圧供給回路１２ａ、選択ビット線電圧供給回路１３ａ、ロウデコーダ１２ｂ、及びカラムデコーダ１３ｂは、ウェアレべリングなどによってメモリセルアレイ１１内における低抵抗状態にある可変抵抗素子ＶＲの数を高抵抗状態にある可変抵抗素子ＶＲの数がほぼ等しくなるように設定する。よって、以下で説明するように、選択ビット線電圧供給回路１３ａは、ビット線ＢＬ１〜ＢＬ４からメモリセルＭＣ（１，１）〜ＭＣ（４，４）を介してワード線ＷＬ１〜ＷＬ４に流れる電流に基づき、メモリセルアレイ１１内の可変抵抗素子ＶＲの特性変化の度合いを判定できる。

状態判定動作においては、配線３０には電圧Ｖｒｅａｄが印加され、トランジスタ２５は導通状態とされる。また、センスアンプ２１の非反転入力端子には、基準電圧（３Ｖ）が印加される。その結果、ビット線ＢＬ１〜ＢＬ４は例えば３Ｖまで充電される。なお、同様にビット線ＢＬ１〜ＢＬ４の充電と共に、ワード線ＷＬ１〜ＷＬ４も３Ｖまで充電される（図示略）。

次に、ワード線ＷＬ１〜ＷＬ４の電圧は３Ｖから接地電圧（０Ｖ）まで下げられる。また、制御回路は転送トランジスタＴｒａ１〜Ｔｒａ４、Ｔｒｂ１〜Ｔｒｂ４を導通状態とする。そして、制御回路はトランジスタ２４のゲート電圧を調整して、トランジスタ２４に電流Ｉ＿ｌｏａｄを流す。この電流Ｉ＿ｌｏａｄに伴い、トランジスタ２５は電流Ｉ＿ｌｏａｄとほぼ等しい電流Ｉ＿ｃｈを流す。

ここで、メモリセルＭＣ（１，１）〜ＭＣ（４，４）を選択メモリセルＭＣＳと称する。上記の制御により、本実施の形態は、状態判定動作において、ダイオードＤＩに順方向電流を流す。したがって、ビット線ＢＬ１〜ＢＬ４から選択メモリセルＭＣＳを介してワード線ＷＬ１〜ＷＬ４に流れる電流（選択メモリセルＭＣＳに流れる電流）によって、ノードＮの電圧が決定する。ノードＮの電圧値は、例えば、センスアンプ２１によって検知される。電流Ｉ＿ｃｈよりもビット線ＢＬ１〜ＢＬ４に流れる電流Ｉ＿ＢＬが大きければ、ノードＮの電圧は低下する。

また、可変抵抗素子ＶＲの抵抗値はサイクル数に応じて変化する場合がある。その結果、電流Ｉ＿ＢＬは選択メモリセルＭＣＳ内の可変抵抗素子ＶＲのサイクル数に応じて変化する場合がある。したがって、ノードＮの電圧は、選択メモリセルＭＣＳのサイクル数に応じて変化すると言える。制御回路はこのような状態判定動作により検知されたノードＮの電圧に基づき、選択ビット線電圧供給回路１３ａはセット電圧又はリセット電圧を調整する。

以上、第１の実施の形態においては、制御回路が複数のビット線ＢＬから複数の可変抵抗素子ＶＲを介して複数のワード線ＷＬに流れる電流に基づき変化するビット線ＢＬの電圧を検知し、制御回路は検知した電圧に基づきセット電圧又はリセット電圧を調整する。したがって、第１の実施の形態は、サイクル数に応じて変化する可変抵抗素子ＶＲの特性変化に応じて、セット電圧又はリセット電圧を調整できる。よって、本実施の形態は、正確に可変抵抗素子ＶＲの抵抗値を変化させることができる。また、状態判定動作において、制御回路はダイオードＤＩに順方向電流を流すことにより、ダイオードＤＩの特性ばらつきの影響を小さくすることができる。

［第２の実施の形態］
次に、図７を参照して、第２の実施の形態に係る半導体記憶装置を説明する。第２の実施の形態において、選択ワード線供給回路１２ａ以外は第１の実施の形態と同様の構成を有するため、それらの説明は省略する。

第２の実施の形態に係る選択ワード線電圧供給回路１２ａは、第１の実施の形態の選択ビット線電圧供給回路１３ａと同様の構成にすることができる。第２の実施の形態に係る選択ワード線電圧供給回路１２ａにおいて、センスアンプ２１の非反転入力端子は、転送トランジスタＴｒｂ１〜Ｔｒｂ４を介してワード線ＷＬ１〜ＷＬ４に接続されている。

次に、図７を参照して選択ワード線電圧供給回路１２ａの状態判定動作を説明する。第２の実施の形態に係る状態判定動作において、配線３０には電圧Ｖｒｅａｄが印加され、トランジスタ２５は導通状態とされる。また、センスアンプ２１の非反転入力端子には、基準電圧（３Ｖ）が印加される。その結果、ワード線ＷＬ１〜ＷＬ４は例えば３Ｖまで充電される。なお、同様に、ワード線ＷＬ１〜ＷＬ４の充電と共に、ビット線ＢＬ１〜ＢＬ４も３Ｖまで充電される（図示略）。

次に、ビット線ＢＬ１〜ＢＬ４の電圧は３Ｖから接地電圧（０Ｖ）まで下げられる。また、制御回路は転送トランジスタＴｒａ１〜Ｔｒａ４、Ｔｒｂ１〜Ｔｒｂ４を導通状態とする。そして、制御回路はトランジスタ２４のゲート電圧を調整して、トランジスタ２４に電流Ｉ＿ｌｏａｄを流す。この電流Ｉ＿ｌｏａｄに伴い、トランジスタ２５は電流Ｉ＿ｌｏａｄとほぼ等しい電流Ｉ＿ｃｈを流す。

ここで、メモリセルＭＣ（１，１）〜ＭＣ（４，４）を選択メモリセルＭＣＳと称する。上記の制御により、本実施の形態は、状態判定動作において、ダイオードＤＩに逆方向電流を流す。したがって、第２の実施の形態においては、ワード線ＷＬ１〜ＷＬ４から選択メモリセルＭＣＳを介してビット線ＢＬ１〜ＢＬ４に流れる電流（選択メモリセルＭＣＳに流れる電流）によって、ノードＮの電圧は決定する。電流Ｉ＿ｃｈよりもワード線ＷＬ１〜ＷＬ４に流れる電流Ｉ＿ＷＬが大きければ、ノードＮの電圧は低下する。そして、可変抵抗素子ＶＲの抵抗値はサイクル数に応じて変化する場合がある。その結果、電流Ｉ＿ＷＬは選択メモリセルＭＣＳ内の可変抵抗素子ＶＲのサイクル数に応じて変化する場合がある。したがって、ノードＮの電圧は、選択メモリセルＭＣＳのサイクル数に応じて変化すると言える。そして、本実施の形態は、検知したノードＮの電圧に基づいて、セット動作又はリセット動作時のワード線ＷＬ及びビット線ＢＬに印加する電圧を制御する。このような第２の実施の形態であっても、第１の実施の形態と同様の効果を奏する。また、状態判定動作において、制御回路はダイオードＤＩに逆方向電流を流すことにより、メモリセルの誤動作（意図しないセット動作、リセット動作）の可能性を小さくすることができる。

［第３の実施の形態］
次に、図８を参照して、第３の実施の形態に係る半導体記憶装置を説明する。第３の実施の形態は第１の実施の形態と同様の構成を有するため、本実施の形態においてその説明は省略する。第３の実施の形態においては状態判定動作を実行するタイミングが、第１の実施の形態と異なる。第３の実施の形態は、アクセス回数（セット動作及びリセット動作を実行した回数）が所定回数に達すると状態判定動作を実行する。

図８に示すように、制御回路は、第１の実施の形態と同様に半導体記憶装置がセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ１０１）。ここで、セット又はリセットコマンドを受け付けたと判定した場合（Ｓ１０１、Ｙｅｓ）、制御回路はアクセス回数判定動作として、例えば、メモリセルアレイ１１へのアクセス回数がｎ回より大きいか否かを判定する（Ｓ２０１）。なお、ｎは２以上の自然数とする。

メモリセルアレイ１１へのアクセス回数がｎ回よりも大きいと判定すると（Ｓ２０１，Ｙｅｓ）、制御回路は第１の実施の形態と同様のステップＳ１０２〜Ｓ１０４を実行する。そして、制御回路はメモリセルアレイ１１へのアクセス回数に１を加算する（Ｓ２０２）。

一方、メモリセルアレイ１１へのアクセス回数がｎ回よりも小さいと判定すると（Ｓ２０１、Ｎｏ）、制御回路はステップＳ１０２、Ｓ１０３の処理を省略して、ステップＳ１０４，Ｓ２０２の処理を実行する。

ここで、アクセス回数判定動作は、ｍ×（ｎ−１）回毎に行うように設定することも可能であるし、ｍ^{（ｎ−１）}回毎に行うように設定することも可能である。なお、ｍは２以上の自然数である。

以上、第３の実施の形態であっても、第１の実施の形態と同様の効果を奏する。また、本実施の形態は、アクセス回数が所定回数に達すると状態判定動作を実行する。よって、本実施の形態は、セット又はリセット動作に要する時間を第１の実施の形態と比較して短縮できる。

［第４の実施の形態］
次に、図９を参照して、第４の実施の形態に係る半導体記憶装置を説明する。第４の実施の形態は第１の実施の形態と同様の構成を有するため、本実施の形態においてその説明は省略する。第４の実施の形態においては状態判定動作を実行するタイミングが、第１の実施の形態と異なる。第４の実施の形態は、ホストまたはメモリコントローラから第１のセット又はリセットコマンド、及び第２のセット又はリセットコマンドを受け付ける。第１のセット又はリセットコマンドは、第１の実施の形態と同様に状態判定動作の後に、セット又はリセット動作を実行させるコマンドである。第２のセット又はリセットコマンドは、状態判定動作を実行させることなく、セット又はリセット動作を実行させるコマンドである。

第４の実施の形態においては、図９に示すように、ホストまたはメモリコントローラから制御回路は第１のセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ３０１）。ここで、第１のセット又はリセットコマンドを受け付けたと判定すると（Ｓ３０１、Ｙｅｓ）、制御回路は第１の実施の形態と同様のステップＳ１０１〜Ｓ１０４を実行する。そして、制御回路は、セット又はリセット動作におけるワード線ＷＬ、ビット線ＢＬの電圧を記憶する（Ｓ３０２）。

一方、第１のセット又はリセットコマンドを受け付けていないと判定すると（Ｓ３０１、Ｎｏ）、制御回路は第２のセット又はリセットコマンドを受け付けたか否かを判定する（Ｓ３０３。ここで、第２のセット又はリセットコマンドを受け付けたと判定すると（Ｓ３０３、Ｙｅｓ）、制御回路は上記ステップＳ３０２で記憶した電圧に基づきワード線ＷＬ及びビット線ＢＬの電圧を調整して（Ｓ３０４）、セット又はリセット動作を実行する（Ｓ３０５）。

以上、本実施の形態は、第１のセット又はリセットコマンドに応じて状態判定動作を実行し、リセット動作又はセット動作の際にワード線ＷＬ及びビット線ＢＬに印加する電圧を記憶する。そして、本実施の形態は、第２のセット又はリセットコマンドに応じて、記憶した電圧に基づきリセット動作又はセット動作の際にワード線ＷＬ及びビット線ＢＬに印加する電圧を調整する。よって、第４の実施の形態であっても、第１の実施の形態と同様の効果を奏する。また、第４の実施の形態は、セット又はリセット動作に要する時間を第１の実施の形態と比較して短縮できる。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、図１０に示すように、第１の実施の形態に係る選択ビット線電圧供給回路１３ａの状態判定動作において、転送トランジスタＴｒａ２のみが導通状態とされ、転送トランジスタＴｒａ１，Ｔｒａ３，Ｔｒａ４は非導通状態とされても良い。この場合、ビット線ＢＬ２のみからメモリセルＭＣ（１，２）〜ＭＣ（４，２）を介してワード線ＷＬ１〜ＷＬ４に流れる電流によって、ノードＮの電圧が決定する。

また、図１１に示すように、第２の実施の形態に係る選択ワード線電圧供給回路１２ａの状態判定動作において、転送トランジスタＴｒｂ２のみが導通状態とされ、転送トランジスタＴｒｂ１，Ｔｒｂ３，Ｔｒｂ４は非導通状態とされても良い。この場合、ビット線ＷＬ２のみからメモリセルＭＣ（２，１）〜ＭＣ（２，４）を介してビット線ＢＬ１〜ＢＬ４に流れる電流によって、ノードＮの電圧が決定する。
（付記１） 複数の第１配線及び複数の第２配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備える半導体記憶装置のデータ制御方法であって、
前記複数の第１配線から複数の可変抵抗素子を介して前記複数の第２配線に流れる電流に基づき変化する前記複数の第１配線の電圧を検知する状態判定動作を実行し、前記状態判定動作にて検知した前記複数の第１配線の電圧に基づきリセット動作又はセット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整し、
前記リセット動作は、前記可変抵抗素子の抵抗値を上げ、
前記セット動作は、前記可変抵抗素子の抵抗値を下げる
ことを特徴とする半導体記憶装置のデータ制御方法。
（付記２）
前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを含み、
前記制御回路は、前記状態判定動作の際、前記ダイオードの順方向に電流を流す
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記３）
前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを含み、
前記制御回路は、前記状態判定動作の際、前記ダイオードの逆方向に電流を流す
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記４）
第１コマンドに応じて前記状態判定動作、前記リセット動作又は前記セット動作を実行する
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記５）
前記リセット動作及び前記セット動作を実行した回数が所定回数に達すると前記状態判定動作を実行する
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記６）
第２コマンドに応じて前記状態判定動作を実行し、前記リセット動作又は前記セット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を第１情報として記憶し、
第３コマンドに応じて前記第１情報に基づき前記リセット動作又は前記セット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整する
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記７）
前記セット動作又は前記リセット動作の実行前、前記メモリセルアレイ内における低抵抗状態にある可変抵抗素子の数を高抵抗状態にある可変抵抗素子の数にほぼ等しく設定する
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法。
（付記８）
前記状態判定動作において、前記複数の第１配線の電圧及び前記複数の第２配線の電圧を第１電圧まで上げた後、前記複数の第２配線の電圧を第２電圧まで下げる
ことを特徴とする付記１記載の半導体記憶装置のデータ制御方法

１１…メモリセルアレイ、 １２ａ…選択ワード線電圧供給回路、 １２ｂ…ロウデコーダ、 １３ａ…選択ビット線電圧供給回路、 １３ｂ…カラムデコーダ、 １４…制御回路、 ２１…センスアンプ、 ２２〜２５…トランジスタ、 ３０…配線、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＭＣ…メモリセル、 ＤＩ…ダイオード、 ＶＲ…可変抵抗素子。

Claims (10)

1. 複数の第１配線及び複数の第２配線の交差部に配置され、且つ可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイと、
   前記複数の第１配線から複数の可変抵抗素子を介して前記複数の第２配線に流れる電流に基づき変化する前記複数の第１配線の電圧を検知する状態判定動作を実行し、前記状態判定動作にて検知した前記複数の第１配線の電圧に基づきリセット動作又はセット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整する制御回路とを備え、
   前記リセット動作は、前記可変抵抗素子の抵抗値を上げる動作であり、
   前記セット動作は、前記可変抵抗素子の抵抗値を下げる動作である
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを含み、
   前記制御回路は、前記状態判定動作の際、前記ダイオードの順方向に電流を流す
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリセルは、前記可変抵抗素子に直列接続されたダイオードを含み、
   前記制御回路は、前記状態判定動作の際、前記ダイオードの逆方向に電流を流す
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記制御回路は、第１コマンドに応じて前記状態判定動作、前記リセット動作又は前記セット動作を実行する
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記制御回路は、前記リセット動作及び前記セット動作を実行した回数が所定回数に達すると前記状態判定動作を実行する
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
6. 前記制御回路は、第２コマンドに応じて前記状態判定動作を実行し、前記リセット動作又は前記セット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を第１情報として記憶し、
   前記制御回路は、第３コマンドに応じて前記第１情報に基づき前記リセット動作又は前記セット動作の際に前記複数の第１配線及び前記複数の第２配線に印加する電圧を調整する
   ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
7. 前記セット動作又は前記リセット動作の実行前、前記制御回路は、前記メモリセルアレイ内における低抵抗状態にある可変抵抗素子の数を高抵抗状態にある可変抵抗素子の数にほぼ等しく設定する
   ことを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
8. 前記制御回路は、前記状態判定動作において、前記複数の第１配線の電圧及び前記複数の第２配線の電圧を第１電圧まで上げた後、前記複数の第２配線の電圧を第２電圧まで下げる
   ことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
9. 前記制御回路は、
   第１配線の電圧と参照電圧とを比較するセンスアンプと、
   前記センスアンプの入力端子に接続されたカレントミラー回路と、
   前記センスアンプと前記複数の第１配線との間に接続された複数のトランジスタと、
   を備える
   ことを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
10. 前記複数の第１配線及び前記複数の第２配線は、基板と平行な方向に延び、
    前記基板と直交する方向に並ぶメモリセルは、前記第１配線を共有する
    ことを特徴とする請求項１乃至９のいずれかに記載の半導体記憶装置。
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