JP5982226B2 - 二重化入力信号制御装置及び二重化出力信号制御装置の制御方法、その二重化入力信号制御装置、及びその二重化出力信号制御装置 - Google Patents

Description

本発明の実施形態は、二重化入力信号制御装置及び二重化出力信号制御装置の制御方法、その二重化入力信号制御装置、及びその二重化出力信号制御装置に関する。

近年国際標準として、装置の製造者・供給者に対して、機能安全規格が国際電気標準化会議の規格IEC 6１508「電気・電子・プログラマブル電子安全関連系の機能安全」が定められている。更に、特定の産業用機能安全システムにおいては、特定の用途に合わせた派生規格が定められている。

例えば、プロセス・オートメーションでは、安全計装システム設計者に対して安全計装システムの仕様決定、設計、設置、運転、メンテナンスに対する要求をIEC 6１5１１で定めている。

これらの規格では、システムの設計、保守、廃棄に至るライフサイクルにおける安全性を評価し、リスク軽減の要求レベルである安全度水準（SIL、Safety Integrity Level)が定量的な評価尺度としてIEC 6１5１１-3に定められている。

このような背景から、特に、高い安全度水準を求められる安全計装システムにおいては、システムを構成する装置の故障による誤動作を避けるために、装置各部の自己診断を行い、故障を発見した場合にはシステム全体を安全に停止させるようにしている。

また、安全計装システムにおいて、システムを制御する上位装置（一般に制御装置と呼ぶこともある）、その入出力装置（一般にＩ／Ｏ装置と呼ぶこともあるが、ここでは、デジタル入力装置及びアナログ入力装置を以後、入力信号制御装置、デジタル入力装置及びアナログ入力装置を以後、出力信号制御装置と呼ぶことにする。）も、機能安全の要求に基づき、自己診断による診断率の向上、また、二重化／三重化による冗長化等を行って、安全度水準の向上を図っている。

通常二重化された系で使用される信号保安装置においては、稼働率を向上させるため、入出力チャンネルの選択に使用されるスイッチ素子の接点を常時監視して、異常を検知するＡＴＣなどに用いられる信号保安装置がある（特許文献１参照）。

特開２０１０−２２１８４０号公報

一般に、安全計装システムに使用される入力信号制御装置、及び出力信号制御装置を冗長化する場合に、その構成を単純に二重化すると、装置を構成する各部の自己診断に、多数の診断プログラムを含む制御プログラムを備える必要があることから、プログラムの記憶部容量が大きくなる問題がある。

そこで、入力信号制御装置や、出力信号制御装置を二重化して使用する場合に、構成部品の自己診断などのプログラムについては共通化を図り、プログラムの記憶部の共通化により、記憶部をコンパクトにすることが考えられる。

しかし、二重化する場合、装置が入力信号制御装置であるのか出力信号制御装置であるのかを予め設定して、切り替える機能が必要になるので、この切り替え機能の自己診断が常時必要となる問題が発生する。

しかしながら、上述した特許文献１の信号保安装置の場合、定期的に入出力のチャンネルを設定するスイッチ素子の値を不揮発性メモリに記憶し、スイッチ素子の値と不揮発性メモリの値との比較によりスイッチ素子の異常を検知することは可能であるが、二重化された場合の自己診断等の制御プログラムの共通化や、入力と出力の異なる機能を切り替えることは知られていない。

本発明は上述した問題点を解決するためになされたものであり、二重化入力信号制御装置と二重化出力信号制御装置とで使用するプログラムの共通化による装置のコンパクト化、及び二重化された装置の自己診断が常時可能な二重化入力信号制御装置及び二重化出力信号制御装置の制御方法、その二重化入力信号制御装置、及び二重化出力信号制御装置を提供することを目的とする。

上記目的を達成するために、本実施形態の二重化入力信号制御装置及び二重化出力信号制御装置の制御方法は、２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの入力回路を備える入力部、または、出力部と、前記第１の入出力信号制御部と前記第２の入出力信号制御部に設定された前記制御モードとを相互に送受信するＣＰＵ間通信回路部と、外部の上位装置からの伝送情報に応答して、前記入力部から入力された前記２つの系統の入力回路からの入力信号を当該上位装置に返信する、または、前記上位装置からの伝送情報に応答して、前記上位装置から指示された前記２つの系統の出力回路への出力信号を出力部に送信する伝送回路部と、を備える二重化入力信号制御装置、二重化出力信号制御装置の制御方法であって、前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと、前記伝送回路を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の入力回路の入力信号を受信して前記伝送回路部に送る、または、前記２つの系統の出力回路の出力信号の指示値を受信して前記出力部に設定する第１のＣＰＵと、前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、前記第２の入出力信号制御部は、前記制御モードを設定するスイッチと、前記他方の系統の入力回路からの入力信号を受信して前記ＣＰＵ間通信回路部を介して、前記第１のＣＰＵに送る、または、前記第１のＣＰＵから前記ＣＰＵ間通信回路部を介して、前記第２のＣＰＵに送信された２つの系統の出力信号の指示値を受信して前記出力部に設定する第２のＣＰＵと、前記スイッチで設定された制御モードを記憶する制御モード記憶部と、前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、を備え、前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モードを相互に比較するステップと、前記制御モードが、「入力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記入力信号を前記上位装置に返信するステップと、前記制御モードが「出力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の出力信号を前記出力部に設定するステップと、不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止するステップと、を備え、予め設定される２つの系統の制御モードを逐次比較して、２つの系統の入力信号、または、出力信号の信頼度を向上させるようにしたことを特徴とする。

上記目的を達成するために、本実施形態の二重化入力信号制御装置は、２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの入力回路を備える入力部と、前記第１の入出力信号制御部と前記第２の入出力信号制御部とに設定された前記制御モードを相互に送受信するＣＰＵ間通信回路部と、上位装置からの伝送情報に応答して、前記入力部から入力された前記２つの系統の入力回路からの入力信号を当該上位装置に返信する伝送回路部と、を備える二重化入力信号制御装置であって、前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと、前記伝送回路部を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の入力回路の入力信号を受信して前記伝送回路部に送る第１のＣＰＵと、前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、前記第２の系統の入出力信号制御部は、前記制御モードを設定するスイッチと、前記他方の系統の入力回路からの入力信号を受信して前記ＣＰＵ間通信回路部を介して、前記第１のＣＰＵに送る第２のＣＰＵと、前記スイッチで設定された制御モードを記憶する制御モード記憶部と、前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、を備え、前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モードを相互に比較し、前記制御モードが「入力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記入力信号を前記上位装置に返信し、不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止し、予め設定される２つの系統の制御モードを逐次比較して、２つの系統の入力信号の信頼度を向上させるようにしたことを特徴とする二重化入力信号制御装置。

上記目的を達成するために、本実施形態の二重化出力信号制御装置は、２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの出力回路を備える出力部と、前記第１の入出力信号制御部と前記第２の入出力信号制御部とに設定された前記制御モードを相互に送受信するＣＰＵ間通信回路部と、上位装置からの伝送情報に応答して、前記上位装置から指示された前記２つの系統の出力回路への出力信号を前記出力部に送信する伝送回路部と、を備える二重化出力信号制御装置であって、前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと、前記伝送回路部を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の出力回路の出力信号の指示値を受信して前記出力部に設定する第１のＣＰＵと、前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、前記第２の系統の入出力信号制御部は、前記制御モードを設定するスイッチと、前記第１のＣＰＵから前記ＣＰＵ間通信回路部を介して、前記第２のＣＰＵに送信された２つの系統の出力信号の指示値を受信して前記出力部に設定する第２のＣＰＵと、前記スイッチで設定された制御モードを記憶する制御モード記憶部と、前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、を備え、前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モード相互に比較し、制御モードが「出力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記出力信号を前記出力部に返信し、不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止し、予め設定される２つの系統の制御モードを逐次比較して、２つの系統の出力信号の信頼度を向上させるようにしたことを特徴とする。

第１の実施形態の二重化入力信号制御装置のブロック構成図。 第１の実施形態の二重化出力信号制御装置のブロック構成図。 プログラム記憶部に記憶されるプログラム構成図。 第１の実施形態の第１のＣＰＵの動作を説明するフローチャート。 第１のＣＰＵの制御モード選択処理動作を説明するフローチャート。 二重化入力信号制御装置のプログラム構成図。 二重化出力信号制御装置のプログラム構成図。 第１のＣＰＵの他の動作例を説明するフローチャート。 第２の実施形態の二重化入力信号制御装置のブロック構成図。 第２のＣＰＵの動作を説明するフローチャート。

以下、本発明の実施形態について図面を参照して説明する。

（第１の実施形態）
図１及び図２を参照して装置の構成を説明する。図１は、第１の実施形態の二重化入力信号制御装置の構成を説明するブロック構成図で、図２は、二重化出力信号制御装置のブロック構成図である。

図１において、第１の実施形態の二重化入力信号制御装置１００は、２つの系統が「入力信号制御」、または「出力信号制御」のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する、一方の系統の第１の入出力信号制御部１０と他方の系統の第２の入出力信号制御部２０と、制御モードに基づいて、第１の入出力信号制御部１０及び第２の入出力信号制御部２０の夫々で、選択された２つの系統に対応する２つの入力回路を備える入力部５０と、を備える。

第１の入出力信号制御部１０と第２の入出力信号制御部２０とは同じ構成で、予め設定される制御モードによってその制御機能が入力信号制御か、または、出力信号制御かが選択される。

さらに、第１の入出力信号制御部１０と第２の入出力信号制御部２０とに設定された制御モードを相互に送受信するＣＰＵ間通信回路部４０と、上位装置３００からの伝送情報に応答して、入力部５０から入力された２つの系統の入力回路５１、入力回路５２からの入力信号を上位装置３００に返信する伝送回路部３０と、を備える。

次に、各部の構成について説明する。第１の入出力信号制御部１０は、制御モードを設定するスイッチ(ＳＷ)１４と、伝送回路部３０を介して送られた上位装置３００からの伝送情報を他方の系統に送信するとともに、２つの系統の自身の系統の入力回路５１及び他方の系統の入力回路５２の入力信号を受信して伝送回路部３０に送る第１のＣＰＵ１２と、を備える。

さらに、スイッチ１４で設定される制御モードを記憶する制御モード記憶部１３と、第１のＣＰＵ１２が実行する制御モード記録部１３に記憶された制御モードを選択し、共通プログラム１１ａと、当該制御モードに対応する２つの固有プログラム１１ｂとを記憶するプログラム記憶部１１と、を備える。

さらに、第２の入出力信号制御部２０は、第１の入出力信号制御部と同じ構成で、制御モードを設定するスイッチ(ＳＷ)１４と、入力回路５２からの入力信号を受信してＣＰＵ間通信回路部４０を介して、第１のＣＰＵ１２に送る第２のＣＰＵ２２と、スイッチ１４で設定された制御モードを記憶する制御モード記憶部２３と、第２のＣＰＵ２２が実行する制御モード記録部１３に記憶された制御モードを選択し、共通プログラム１１ａと、当該制御モードに対応する２つの固有プログラム１１ｂと、を記憶するプログラム記憶部１１と、を備える。

次に、各部の詳細構成について説明する。上述したように第１の入出力信号制御部１０と第２の入出力信号制御部２０とは同じ構成であるので、この詳細構成については第１の入出力信号制御部１０について説明し、同じ部分は同じ符号を付しその説明を省略する。

スイッチ１４は、ディプスイッチなど２入力以上の点数の小型の素子で接触信頼性の高いものであれば良い。

プログラム記憶部１１は、第１のＣＰＵ１で実行するプログラムを記憶しておくもので、予め設定されるプログラム容量以上の記憶容量を備える読み出し専用の不揮発性半導体メモリ(ＲＯＭ)が使用できる。

また、制御モード記録部１３は、予め設定される制御モードを記憶するもので、小記憶容量の読み書きが可能な揮発性メモリ（ＲＡＭ)が使用できる。

また、２系統の回路を備える入力回路５１、及び入力回路５２は、アナログ入力及びデジタル入力の場合があるが、図示しないアナログ入力の場合は、所定の分解能でデジタル化されたロジック信号レベルの出力を生成できるものであれば良く、その点数は予めシステムにより選択される。

次に、プログラム記憶部１１のプログラム構成について図３を参照して説明する。第１のＣＰＵ１０、及び第２のＣＰＵ２０が実行するプログラムの構成は、夫々の制御モード記憶部１３に記憶された制御モードを相互に交換して比較し、一致した制御モードが「入力信号制御」である場合のプログラムを抽出して実行制御する、制御モード選択・実行制御プログラム１１１ａと、伝送情報を送受信する上位通信プログラム１１１ｂと、第１の入出力信号制御部１０及び第１の入出力信号制御部１０の各部の自己診断プログラム１１１ｃと、第１のＣＰＵ１２と第２のＣＰＵ２２との間のＣＰＵ間通信プログラム１１１ｄと、を有する二重化入力信号制御装置１００、または二重化出力信号制御装置２００とで共通に使用される共通プログラム１１１を備える。

また、二重化入力信号制御装置１００の場合に使用される「入力信号制御」の制御モードに対応する入力信号制御固有プログラム１１２ａと、及び二重化出力信号制御装置２００の場合に使用される「出力信号制御」の制御モードに対応する出力信号制御固有プログラ１１２ｂと、を備える固有プログラム１１２と、を備える。

次に、図２を参照して、二重化出力信号制御装置２００の場合の構成について説明する。

図２に示す各部が図１に示す二重化入力信号制御装置１００の各部と同じものは同じ符号を付しその説明を省略する。図２に示す二重化出力信号制御装置２００の構成が、図１に示す二重化入力信号制御装置１００と異なる点は、二重化入力信号制御装置１００の入力部５０が、二重化出力信号制御装置２００の場合には、出力部６０で置換されていることにある。

この場合、その出力部６０は、２系統のる出力回路６１、及び出力回路６２を備える。出力にはアナログ出力及びデジタル出力の場合があるが、アナログ出力の場合は、所定の分解能でデジタル化されたロジック信号レベルの出力を生成できるものであれば良く、その点数は予めシステムにより選択される。

また、第１のＣＰＵ１２及び第２のＣＰＵ２２が実行するプログラムの構成は、制御モード記憶部１３に記憶する制御モードによって、異なる実行プログラムが構成される。

ここで、制御モードが「入力信号制御」の場合、第１のＣＰＵ１２，第２のＣＰＵが実行するプログラムの構成について説明しておく。

図６に示すように、この制御モードが「入力信号制御」の場合には、プログラムの実行を制御する制御モード選択・実行制御プログラム１１１ａと、上位装置３００との伝送情報を送受信する伝送情報受信部、伝送情報送信部、及び上位装置３００から送信される異常信号を検出する上装置異常検出部からなる上位通信プログラム１１１ｂと、制御モード記憶部（ＲＡＭ）診断、プログラム記憶部（ＲＯＭ）診断、自身のＣＰＵ診断と、及びＣＰＵ間通信回路部診断から構成される自己診断プログラム１１１ｃと、及び、ＣＰＵ間通信プログラム１１１ｄと、を備える。

さらに、入力部５０からの入力信号を読み取る入力信号読み取り部と、読み取った入力信号をデジタル信号に変換する入力信号生成部と、及び生成した２つの系統の信号を比較して一致しているか否かを判定する伝送情報生成部と、を備える入力信号制御固有プログラム１１２ａと、から構成される。

次に、制御モードが「入力信号制御」の場合、第１のＣＰＵ１２，第２のＣＰＵが実行するプログラムの構成は、図７に示すように、この制御モードが「出力信号制御」の場合プログラムの実行を制御する制御モード選択・実行制御プログラム１１１ａと、上位装置３００との伝送情報を送受信する伝送情報受信部、伝送情報送信部、及び上位装置３００から送信される異常信号を検出する上装置異常検出部からなる上位通信プログラム１１１ｂと、制御モード記憶部（ＲＡＭ）診断、プログラム記憶部（ＲＯＭ）診断、自身のＣＰＵ診断と、及びＣＰＵ間通信回路部診断から構成される自己診断プログラム１１１ｃと、及び、ＣＰＵ間通信プログラム１１１ｄと、を備える。

さらに、上位装置３００か送信される出力値を受信する伝送情報生成部、受信した伝送情報から出力信号を生成する出力信号生成部、及び生成した出力信号を２系統の出力部６０の夫々に設定する出力信号出力部を備える出力信号制御固有プログラム１１２ｂと、から構成される。

次に、このように構成された、二重化入力信号制御装置１００及び二重化出力信号制御装置２００の動作を図４及び図５を参照して説明する。

先ず、図４において、第１のＣＰＵ１１は、上位装置３００から伝送回路部３０を介して伝送情報が二重化信号入力制御装置１００、または、二重化信号出力制御装置２００に送信される。

すると、第１のＣＰＵ１１は、この伝送情報を取得して（ｓ１００）、ＣＰＵ間通信回路部４０を介して第２のＣＰＵ２２に送信する（ｓ１０１）とともに、制御モード選択・実行制御プログラムを起動する(ｓ１０２)。

ここで、上位装置３００から送る伝送情報とは、入力信号または、出力信号を授受するための情報で、例えば、伝送元アドレス、送信先アドレス、運転の開始や停止を指令する運転指令、出力信号の場合のそのデータ、これらのデータの伝送チェックサム及びタイムスタンプ、及び自身のヘルシー信号等が含まれる。

また、二重化入力信号制御装置１００、または、二重化出力信号制御装置２００から上位装置３００に送信する伝送情報は、上位装置３００からの伝送情報に対応する情報の他、二重化入力信号制御装置１００の場合、データとして、入力部５０からの２系統のデータが含まれる。

次に、制御モード選択・実行制御プログラム１１１ａの動作（ｓ１０２)の詳細を、図５を参照して説明する。

先ず、第１のＣＰＵ１２は、第２のＣＰＵ２２との間で、夫々の制御モード記録部１３に記憶されている制御モードを相互に交換する（ｓ２００）。

この制御モードを交換する理由は、冗長化した２つの系統のスイッチ１４の故障、及びこのスイッチで設定された制御モードを記憶する制御モード記憶部１３のソフトエラーによる制御モードの誤設定を防ぐことにある。

そして、第１のＣＰＵ１２は、この制御モードを照合して（ｓ２０１）、両系統の制御モードが「入力信号制御」、または、「出力信号制御」であることを確認して、この制御モードを上位装置２００に返信する(ｓ２０２、ｓ２０３)。

２つの系統の制御モードが、いずれも「入力信号制御」の場合には、「入力信号制御」を、また、いずれもが「出力信号制御」の場合には「出力信号制御」を上位装置２００に返信する。

また、不一致である場合には、「判定不能」を返信する（ｓ２０４）。

そして、「入力信号制御」の場合、第１のＣＰＵ１２、第２のＣＰＵ２２は、自身の実行プログラムを図６に示すような構成として設定し、共通プログラム１１１及び入力信号制御固有プログラム１１２ａを起動する。

同様に、「出力信号制御」の場合、第１のＣＰＵ１２、第２のＣＰＵ２２は、自身の実行プログラムを図７に示すような構成として設定し、共通プログラム１１１及び出力信号制御固有プログラム１１２ｂを起動する。

再び、図４に戻り、制御モード選択処理（ｓ１０２）以降の処理動作を説明する。

制御モード選択処理の結果、「出力信号制御」が選択された場合、第１のＣＰＵ１２は、図示しない上位装置３００からの運転開始指令を受信して出力信号制御固有プログラム１１２ｂを実行する。即ち、上位装置３００から要求された出力値に基づいて出力信号を生成し（ｓ１０３）、第１のＣＰＵ１２から一方の系統の出力回路６１に、また、第２のＣＰＵ２２から他方の系統の出力回路６２にその値が設定される（ｓ１０４）とともに、上位装置３００に対して、指令に対する応答を返信する（ｓ１０９）。

制御モード選択処理の結果、「入力信号制御」が選択された場合、第１のＣＰＵ１２は、図示しない上位装置３００からの運転開始指令を受信して出力信号制御固有プログラム１１２ａを実行する。即ち、上位装置３００から入力要求の指令に基づいて２つの系統の入力信号が第１のＣＰＵ１２及び第２のＣＰＵ２２から読み込まれ、さらに、この値が上位装置３００に送くる情報として生成される(ｓ１０５)。

そして、第１のＣＰＵ１２は入力回路５１から読み込んだ値と第２のＣＰＵ２２の入力回路５２から読み込んだ値とを比較して（ｓ１０７）、一致している場合、上位装置３００に対して、指令に対する応答として夫々の値を返信する（ｓ１０９）。

そして、第１のＣＰＵ１２及び第２のＣＰＵ２２は、夫々自己診断プログラム１１１ｃを起動して、各部の自己診断を実行する(ｓ１１１)。

制御モード選択処理の結果、制御モードが不一致の場合、「判定不能」を上位装置３００に送信する（ｓ１０６）とともに、自身からの出力を「オフ」とし（ｓ１０８）、自身の処理を停止する（ｓ１１０）。

尚、図８に示すように、上位装置３００からの伝送情報に処理停止の指示があるか否かを判定し（ｓ１００ａ）、そうである場合には、処理を停止する（ｓ１００ｂ）ように構成することも出来る。

以上説明したように、第１の実施形態に拠れば、第１のＣＰＵ及び第２のＣＰＵは、上位装置の伝送情報に応答して、制御モード選択・実行制御プログラムを実行して、共通プログラム及び制御モードに対応する固有プログラムを抽出して処理を実行し、第１の入出力信号制御部及び第２の入出力信号制御部は、共通化された共通プログラムと、制御モードに対応した固有プログラムとを備えるようにしたので、２つの制御モードに対応したプログラムを共通化して、プログラム記憶部の記憶容量をコンパクトにすることができる。

また、第１のＣＰＵ及び第２のＣＰＵは、夫々の制御モード記憶部に記憶された制御モードを相互に比較し、２つの制御モードが「入力信号制御」で一致している場合、当該制御モードを選択して、共通プログラムと対応する固有プログラムとを選択して、２つの系統の入力信号を上位装置に返信する。

また、第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された制御モード相互に比較し、２つの制御モードが「出力信号制御」で一致している場合、当該制御モードを選択して、共通プログラムと対応する記固有プログラムとを選択して、２つの系統の出力信号を出力部に設定する。

相互の制御モードが不一致である場合には、不一致であることを上位装置に返信し、選択された固有プログラムの実行を停止する。

即ち、予め設定される２つの系統の制御モードを逐次比較して、２つの系統の入力信号、及び出力信号の信頼度を向上させるようにした二重化入力信号制御装置、二重化出力信号制御装置、及びその制御方法を提供することが出来る。

（第２の実施形態）
次に、第２の実施形態について図９、及び図１０を参照して説明する。第２の実施形態の各部について第１の実施形態と同一の部分は同じ符号を付し、その説明を省略する。

第２の実施形態が第１の実施形態と異なる点は、第１の実施形態では、制御モードの設定は、２つの系統のスイッチ１４で設定し、このスイッチの値を夫々の制御モード記憶部１３に記憶し、上位からの要求があるごとに２つの系統の制御モード記憶部１３記憶部の制御モードを読み出して逐次比較して、一致していることを確認して制御を開始するようにしていたが、第２の実施形態では、制御モードの設定は、２つの系統のスイッチ１４で無く、上位装置３００に制御モード記憶部２００ａを備え、外部に設けられる上位装置３００から制御モードを送信し、２つの系統の制御モード記憶部１３に記憶するように構成したことにある。

この場合、図１０に示すように、第１のＣＰＵ１２、または、第２のＣＰＵ２２の制御モード選択処理は、上位装置３００から送信される制御モードと、２つの系統の制御モード記憶部１３に記憶した制御モードの３つの状態を逐次比較して、上位装置３００から送信される制御モードと２つの系統の制御モード記憶部１３のいずれか１つが一致している場合、一致した制御モードでの運転を開始するようにする。

制御モード比較照合(ｓ５０１)の結果、上位装置３００が「入力信号制御」で、２つの系統のいずれかが「入力信号制御」の場合、第１のＣＰＵ１２及び第２のＣＰＵ２２は、差異がある場合制御モードを「入力信号制御」として再設定し(ｓ５０４)、差異があることを上位装置３００に返信する(ｓ５０５)。

同様に、制御モード比較照合(ｓ５０１)の結果、上位装置３００が「出力信号制御」で、２つの系統のいずれかが「出力信号制御」の場合、第１のＣＰＵ１２及び第２のＣＰＵ２２は、差異がある場合、制御モードを「出力信号制御」で再設定し(ｓ５０６)、差異があることを上位装置３００に返信する(ｓ５０７)。

また、上位装置３００の制御モードと２つの系統の制御モード記憶部１３に記憶した制御モードとがいずれも相違する場合、「判定不能」を上位装置に返信する（ｓ５０８）。

このような構成に拠れば、二重化入力制御装置、及び二重化出力制御装置の夫々の２つの系統の何れかが故障した場合には運転を開始できるので、システムの冗長化を図ることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００ 二重化入力信号制御装置
２００ 二重化出力信号制御装置
３００ 上位装置
４００ デジタル入力
５００ アナログ出力（モータ負荷）
１０ 第１の入出力制御部
１１ プログラム記憶部
１１ａ 共有プログラム
１１ｂ 固有プログラム
１２ 第１のＣＰＵ
１３ 制御モード記憶部
１４ スイッチ（ＳＷ）
２０ 第２の入出力制御部
３０ 伝送回路部
４０ ＣＰＵ間通信回路部
５０ 入力部
５１、５２ 入力回路
６０ 出力部
６１、６２ 出力回路

Claims (8)

1. ２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、
   前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの入力回路を備える入力部、または、出力部と、
   前記第１の入出力信号制御部と前記第２の入出力信号制御部に設定された前記制御モードとを相互に送受信するＣＰＵ間通信回路部と、
   外部の上位装置からの伝送情報に応答して、前記入力部から入力された前記２つの系統の入力回路からの入力信号を当該上位装置に返信する、または、前記上位装置からの伝送情報に応答して、前記上位装置から指示された前記２つの系統の出力回路への出力信号を出力部に送信する伝送回路部と、
   を備える二重化入力信号制御装置、二重化出力信号制御装置の制御方法であって、
   前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと、
   前記伝送回路を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の入力回路の入力信号を受信して前記伝送回路部に送る、または、前記２つの系統の出力回路の出力信号の指示値を受信して前記出力部に設定する第１のＣＰＵと、
   前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、
   前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、
   前記第２の入出力信号制御部は、前記制御モードを設定するスイッチと、
   前記他方の系統の入力回路からの入力信号を受信して前記ＣＰＵ間通信回路部を介して、前記第１のＣＰＵに送る、または、前記第１のＣＰＵから前記ＣＰＵ間通信回路部を介して、前記第２のＣＰＵに送信された２つの系統の出力信号の指示値を受信して前記出力部に設定する第２のＣＰＵと、
   前記スイッチで設定された制御モードを記憶する制御モード記憶部と、
   前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モードを相互に比較するステップと、
   前記制御モードが、「入力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記入力信号を前記上位装置に返信するステップと、
   前記制御モードが「出力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の出力信号を前記出力部に設定するステップと、
   不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止するステップと、
   を備え、
   予め設定される２つの系統の制御モードを逐次比較して、２つの系統の入力信号、または、出力信号の信頼度を向上させるようにしたことを特徴とする二重化入力信号制御装置、二重化出力信号制御装置の制御方法。
2. ２つの系統の前記プログラム記憶部は、前記制御モードを比較し、実行する制御プログラムを設定する制御モード選択・実行制御プログラムと、前記伝送情報を送受信する上位通信プログラムと、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の各部の自己診断プログラムと、前記ＣＰＵ間通信プログラムとを備える共通プログラムと、
   前記制御モードに対応する入力信号制御固有プログラム及び出力信号制御固有プログラムを備える固有プログラムと、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、前記上位装置の伝送情報に応答して、前記制御モード選択・実行制御プログラムを実行して前記共通プログラム及び前記固有プログラムを選択し、さらに、選択された前記共通プログラム及び前記固有プログラムを実行し、
   前記第１の入出力信号制御部及び前記第２の入出力信号制御部は、前記共通プログラムと前記固有プログラムとを用いて、前記プログラム記憶部の記憶容量をコンパクトにしたことを特徴とする前記請求項１に記載の二重化入力信号制御装置、二重化出力信号制御装置の制御方法。
3. 前記制御モードが不一致である場合、さらに前記伝送情報に、前記制御モードの情報が含まれる場合、当該伝送情報に含まれる制御モードと比較し、いずれかの系統が一致している場合には、一致している制御モードを再設定するとともに、不一致があることを前記上位装置に返信するようにしたステップと、を備えるようにした前記請求項１に記載の二重化入力信号制御装置及び二重化出力信号制御装置の制御方法。
4. ２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、
   前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの入力回路を備える入力部と、
   前記第１の入出力信号制御部と前記第２の入出力信号制御部とに設定された前記制御モードを相互に送受信するＣＰＵ間通信回路部と、
   上位装置からの伝送情報に応答して、前記入力部から入力された前記２つの系統の入力回路からの入力信号を当該上位装置に返信する伝送回路部と、
   を備える二重化入力信号制御装置であって、
   前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと
   前記伝送回路部を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の入力回路の入力信号を受信して前記伝送回路部に送る第１のＣＰＵと、
   前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、
   前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、
   前記第２の系統の入出力信号制御部は、前記制御モードを設定するスイッチと、
   前記他方の系統の入力回路からの入力信号を受信して前記ＣＰＵ間通信回路部を介して、前記第１のＣＰＵに送る第２のＣＰＵと、
   前記スイッチで設定された制御モードを記憶する制御モード記憶部と、
   前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モードを相互に比較し、前記制御モードが「入力信号制御」で
   一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記入力信号を前記上位装置に返信し、
   不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止し、
   予め設定される２つの系統の制御モードを逐次比較して、２つの系統の入力信号の信頼度を向上させるようにしたことを特徴とする二重化入力信号制御装置。
5. ２つの系統の前記プログラム記憶部は、前記制御モードを比較し、実行する制御プログラムを設定する制御モード選択・実行制御プログラムと、前記伝送情報を送受信する上位通信プログラムと、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の各部の自己診断プログラムと、前記ＣＰＵ間通信プログラムとを備える共通プログラムと、
   前記制御モードに対応する入力信号制御固有プログラム及び出力信号制御固有プログラムを備える固有プログラムと、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、前記上位装置の伝送情報に応答して、前記制御モード選択・実行制御プログラムを実行して前記共通プログラム及び前記固有プログラムを選択し、さらに、選択された前記共通プログラム及び前記固有プログラムを実行し、
   前記第１の入出力信号制御部及び前記第２の入出力信号制御部は、前記共通プログラムと前記固有プログラムとを用いて、前記プログラム記憶部の記憶容量をコンパクトにしたことを特徴とする前記請求項４に記載の二重化入力信号制御装置。
6. ２つの系統が入力信号制御、または出力信号制御のいずれの制御モードであるかを、予め設定される制御モードに基づいて自身の制御モードを設定する一方の系統の第１の入出力信号制御部と他方の系統の第２の入出力信号制御部と、
   前記制御モードに基づいて、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の夫々で選択された２つの系統に対応する２つの出力回路を備える出力部と、
   前記第１の入出力信号制御部と前記第２の入出力信号制御部とに設定された前記制御モードを相互に送受信するＣＰＵ間通信回路部と、
   上位装置からの伝送情報に応答して、前記上位装置から指示された前記２つの系統の出力回路への出力信号を前記出力部に送信する伝送回路部と、
   を備える二重化出力信号制御装置であって、
   前記第１の入出力信号制御部は、前記制御モードを設定するスイッチと、
   前記伝送回路部を介して送られた前記上位装置からの前記伝送情報を前記他方の系統に送信するとともに、前記２つの系統の出力回路の出力信号の指示値を受信して前記出力部に設定する第１のＣＰＵと、
   前記スイッチで設定された前記制御モードを記憶する制御モード記憶部と、
   前記第１のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、共通プログラムと、当該制御モードに対応する２つの固有プログラムとを記憶するプログラム記憶部と、
   前記第２の系統の入出力信号制御部は、前記制御モードを設定するスイッチと、
   前記第１のＣＰＵから前記ＣＰＵ間通信回路部を介して、前記第２のＣＰＵに送信された２つの系統の出力信号の指示値を受信して前記出力部に設定する第２のＣＰＵと、
   前記スイッチで設定された制御モードを記憶する制御モード記憶部と、
   前記第２のＣＰＵが実行する前記制御モード記録部に記憶された前記制御モードを選択し、前記共通プログラムと、当該制御モードに対応する２つの前記固有プログラムとを記憶するプログラム記憶部と、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、夫々の前記制御モード記憶部に記憶された前記制御モード相互に比較し、制御モードが「出力信号制御」で一致している場合、当該制御モードを選択して、前記共通プログラムと対応する前記固有プログラムとを選択して、２つの系統の前記出力信号を前記出力部に返信し、
   不一致である場合には、不一致であることを前記上位装置に返信し、前記固有プログラムの実行を停止し、
   予め設定される２つの系統の制御モードを逐次比較して、２つの系統の出力信号の信頼度を向上させるようにしたことを特徴とする二重化出力信号制御装置。
7. ２つの系統の前記プログラム記憶部は、前記制御モードを比較し、実行する制御プログラムを設定する制御モード選択・実行制御プログラムと、前記伝送情報を送受信する上位通信プログラムと、前記第１の入出力信号制御部及び前記第２の入出力信号制御部の各部の自己診断プログラムと、前記ＣＰＵ間通信プログラムとを備える共通プログラムと、
   前記制御モードに対応する入力信号制御固有プログラム及び出力信号制御固有プログラムを備える固有プログラムと、
   を備え、
   前記第１のＣＰＵ及び前記第２のＣＰＵは、前記上位装置の伝送情報に応答して、前記制御モード選択・実行制御プログラムを実行して前記共通プログラム及び前記固有プログラムを選択し、さらに、選択された前記共通プログラム及び前記固有プログラムを実行し、
   前記第１の入出力信号制御部及び前記第２の入出力信号制御部は、前記共通プログラムと、前記固有プログラムとを用いて、前記プログラム記憶部の記憶容量をコンパクトにしたことを特徴とする前記請求項６に記載の二重化出力信号制御装置。
8. 前記制御モードが不一致である場合、さらに前記伝送情報に、前記制御モードの情報が含まれる場合、当該伝送情報に含まれる制御モードと比較し、いずれかの系統が一致している場合には、一致している制御モードを再設定するとともに、不一致があることを前記上位装置に返信するようにした前記請求項４に記載の二重化入力信号制御装置、または、前記請求項６に記載の二重化出力信号制御装置。

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