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JP5975811B2 - 計測した信号トレースデータのインテグリティ・チェック - Google Patents

計測した信号トレースデータのインテグリティ・チェック Download PDF

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JP5975811B2
JP5975811B2 JP2012200304A JP2012200304A JP5975811B2 JP 5975811 B2 JP5975811 B2 JP 5975811B2 JP 2012200304 A JP2012200304 A JP 2012200304A JP 2012200304 A JP2012200304 A JP 2012200304A JP 5975811 B2 JP5975811 B2 JP 5975811B2
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Description

本発明は、信号の計測データの正しさを保証する仕組みに関するものである。より具体的には、メモリへのアクセスを記録したトレースデータのキャリブレーション(較正)を行うことに関するものである。
特殊なハードウェアを用いることによって、コンピュータの主記憶(DDR DRAM)への実アクセスのトレースデータ(コマンド信号、アドレス信号)を取得することが可能である。
DDRDRAM(Double-Data-Rate Dynamic Random Access Memory) は、DDR SDRAM (Double-Data-Rate SynchronousDynamic Random Access Memory)と呼ばれることもある。DDR DRAMは、パーソナルコンピュータの中で使用される半導体集積回路で構成されたDRAMの規格の一種である。
DDR DRAMでは、クロック信号の立ち上がり/立ち下がりのそれぞれでデータをやり取りし、理論上はクロックの等倍で動作するSDRAMに対して、2倍のデータ転送速度を得ることができる。
通常の信号インテグリティの確認においては、テストパターンなどの既知の値や、期待値を用いて、実測値と比較することによってキャリブレーション(較正)を行っている。
DDR DRAMの場合、データ信号については、システムの起動時と定期的なキャリブレーションが行われるが、コマンド信号とアドレス信号については一切キャリブレーションは行われない。
トレースは計測対象のコマンドとアドレスの信号線を(FPGA等を用いて)モニタすることで行うが、計測対象が高速になる(nsecレベルでの同期が求められる)場合には、ストローブするタイミングの微調整を行わないと正しい計測データを取得できない。
信号線のスヌープを利用したトレースでは、取得した信号でキャリブレーションが行われるのであれば、計測対象のキャリブレーション動作をトレーサーのキャリブレーションに流用することも考えられるが、DDR DRAMのコマンド信号とアドレス信号については、そうした手法の適応が困難である。
このようにDDRメモリのコマンド信号およびアドレス信号をキャリブレーション(較正)する手段がないため、トレーサーの計測データの正しさを保障する仕組みが必要となってくる。
ソフトウェア的な手法として、CPUから特定の物理アドレスに特定のアクセスパターンを生成し、計測データと比較することによる検証が可能であるが、次のような問題が存在する、
− キャッシュによるアクセスの隠蔽や、正確な時間の特定が難しいことから、 CPU上のSWによるメモリアクセスと、実際のメモリアクセスを一対一で対応させることは難しい。
− 仮想アドレスを用いる汎用OS上では、特定の物理アドレス上へのアクセスを生成できない。
− SWとHWをnsec(ナノ秒)レベルという高速で同期させることは困難で、大量のトレースデータの中から検証データを発見する必要に迫られる。
ハードウェア装置を用いる従来技術では、ロジックアナライザを用いて、トリガーのタイミングと閾値電圧をスイープすることで、DRAM信号の波形を可視化することができる。この波形図を見ればストローブするタイミングの微調整が可能である。
ロジックアナライザは、人間が観察するのには非常に速すぎて見ることができないデジタル回路上の信号を表示するものである。
ロジックアナライザで検査できるのは信号の遷移タイミングのみであって、計測値については別のプロトコルアナライザーで検証する必要がある
ただし、ロジックアナライザをベースとする既存製品は高価である割には、トレースできるデータ量が少なく、長時間の計測には使えない。
一方、FPGを用いると比較的安価に計測装置を実現できるが、専用回路を用いるロジックアナライザと同等の計測信号の信頼性を実現することは難しい。
大量に得られる計測データの信頼性を確保することができて、汎用性のある、安価でスケーラビリティのあるトレーサーが望まれる。
特許文献1〜3には、FPGAを利用して所要の論理機能を実現し、これを用いてCPUバスなどのシステムを評価(キャリブレーション)することが開示されている。
特許文献4には、メモリコントローラの論理を検証する装置が開示されている。
しかし、何れの開示も、メモリバスやCPUバスのプロトコルの持つ様々な性質を使ったバスのキャリブレーション手法ではない。
国際公開公報WO2002/063473号 日本国特許公開公報 特開2002−229814号 日本国特許公開公報 特開2003−150403号 日本国特許公開公報 特開2011−59953号
本発明の目的は、計測対象に依存せず、メモリへのアクセスを記録したトレースデータのキャリブレーション(較正)を行うことにある。
計測対象ホスト側の特別な変更を要することなく、トレーサー側でキャリブレーションを行うことができることが望まれる。
DDRメモリへのコマンド信号およびアドレス信号を(スヌープして)モニタすることで、DIMMへのアクセスのトレースデータ(コマンド信号、アドレス信号)を取得する。得られたデータはそのまま、外部記憶装置(群)に記録される。
入力信号は、動的チェッカーで検証され、エラーがなくなるように、モニタしている個々の入力タイミングを調整される。
具体的には、状態遷移機械によるコマンドの検証(手法1)と、バーストアクセスの統計値によるアドレスの検証(手法2)とに分かれたキャリブレーションを使うことで調整していく。
(1)計測中の動的なキャリブレーション(較正)と、計測結果をもとした静的な(オフラインでの)検証とが可能となる。
(2)FPGA内における実装が可能となる。
(3)信号の取得タイミングと値の検証が可能となる。
図1は、本発明として、計測中の動的なキャリブレーション(較正)が実施されるトレーサーと、そこへ接続される対象との関係とを示している、全体の構成図である。 図2は、本発明に従って、エラーレートについて得られる波形と、バーストレートについて得られる波形とついて、ベストのストローブタイミングの箇所を説明する模式図である。 図3は、本発明を実施するタイミングの調整のフローチャートである。 図4は、本発明を実施するにあたっての、状態遷移機械(FSM)およびバーストアクセスのアドレスチェックを示す図である。 図5は、本発明のトレーサーが実施されることで、計測中の動的なキャリブレーション(較正)と、計測結果をもとした静的な(オフラインでの)検証とが可能となることを実現する、全体の構成図である。
図1は、本発明として、計測中の動的なキャリブレーション(較正)が実施されるトレーサーと、そこへ接続される対象との関係とを示している、全体の構成図である。
DIMMトレーサーボード100には、FPGAが内蔵されている。
FPGA(Field-Programmable Gate Array)は、製造後に購入者や設計者が構成を設定できる集積回路であり、広義にはPLD(プログラマブルロジックデバイス)の一種である。
Field-Programmable(現場でプログラム可能)なゲートアレイであることから、このように呼ばれている。
本発明の特徴的な工夫は、このFPGAでも実装することができる。
DIMMスロット210には、アドレス信号/コマンド信号212およびデータ信号214とが設けられている。
DIMMスロットの214からは、DDRメモリ300、310、320、330に対して、データバス230を経由して、データが書き込まれ、または、データが読み取られる。
DIMMスロットの212からは、データの書き込みおよびデータの読取りを制御するためのアドレス信号およびコマンド信号とが発せられる。
従って、計測ポイント250においては、複数のコマンド信号とアドレス信号とが連続して現れてくる。
本発明においては、このような信号を計測対象として(スヌープして)モニタするが、計測対象が高速になる(nsecレベルでの同期が求められる)場合には、ストローブするタイミングの微調整を行わないと正しい計測データを取得できない。
(スヌープされた)モニタされた信号は、I/O110から、トレーサー(装置)への入力となる。
ダイナミックチェッカー120において、所定の(初期)値をもったストローブタイミングに従って、モニタされた複数のコマンド信号を入力として、(不正な遷移となるコマンドをカウントするなど)エラーレートを算出し、かつ、モニタされた複数のアドレス信号を入力として、連続する複数のアドレス信号の関係(差)からバーストレートを算出する。
マイクロコントロールユニットMCU130はトレーサー全体の制御を行う。
MCU130において、算出されたエラーレートおよび算出されたバーストレートの両方を入力として、両方が最適化されたタイミングにあるかどうかを特定する。
ディレイ(遅延)アジャスター140において、両方が最適化されたタイミングを特定できない場合には、設定されたストローブタイミングの所定の値を変化(増減)させて、I/O110を経由して、ダイナミックチェッカー120への新たなフィードバック入力とする。
このような遅延調整は、MCUで自動に行うことも可能であるし、後述するところの外部にあるコントローラ400により行うことも可能である。
遅延調整の設定情報は保存されることで、以降はその値を用いることができる。例えば、「所定の(初期)値をもったストローブタイミング」として用いることができる。
このようにして、HWによるオンザフライ検査では、ダイナミックにエラーカウントが取得できるため、 DDRメモリのコマンドトレースを行いながら各種パラメーターの自動調整が可能となる。
FPGA内では、これらと並行した処理として、MCU130が、制御ロジック150を働かせることによって、(スヌープされた)モニタされた信号をストレージI/F160へと導く。
ストレージI/F160は、得られたデータをそのまま、外部記憶装置(群)に記録するべく、 出力ポイント161、162、163、164を経由して、外部にあるストレージデバイス500、510、520、530へと記録する。
トレーサー(装置)またはトレーサーボードには、トレースされたデータを記憶する記憶装置として、これらのストレージデバイス500、510、520、530を含んでもよい。
外部にあるコントローラ400は、ポイント170を通じて、MCU130を制御するようにしてもよい。ポイント170には、RS−232c等の汎用のインターフェイス(IF)を用いることができる。
この場合、MCU130は、外部にあるコントローラ400から与えられるコマンドにより計測を行うようにすることができる。
MCU130が、内部状態を外部にあるコントローラ400に通知するようにしてもよい。
トレーサー(装置)またはトレーサーボードには、トレーサーを制御するコントローラ400を含んでもよい。
図2は、本発明に従って、エラーレートについて得られる波形と、バーストレートについて得られる波形とついて、ベストのストローブタイミングの箇所を説明する模式図である。
本発明の方法では、複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として(スヌープして)モニタする。
まず最初に、所定の(初期)値をもったストローブタイミングを設定する。例えば、保存されている遅延調整の設定情報であってもよい。
図2の(A)に示すように、このストローブタイミングに従って、複数のコマンド信号をモニタして、エラーレートを算出する。エラーレートの算出にあたっては、不正な遷移となるコマンドをカウントするなどの手法を採用することができる。
図2の(A)のグラフの縦軸は、FSM(状態遷移機械)からのエラーレートであって、DRAMのコマンドプロトコルに従ったレートである。
図2の(B)に示すように、このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係からバーストレートを算出する。
典型的には、連続する複数のアドレス信号の関係とは、連続する複数のアドレス信号の差である。もっとも、当業者であれば、他の関係を想定することも可能であろう。
算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定する。両方が最適化されたタイミングは、「ベストのストローブタイミング」という矢印で示す部分に相当する。
図2の(A)における、エラーレートが最適化されたか否かの判断は、ストローブタイミングの値を横軸にして得られるところの、バスタブ曲線(点線)において、そのバスタブ曲線の内部(好ましくは中心)においてエラーレートが(最)小となっているものとして判断することができる。
コマンドのエラーは、(最)小では十分とは言えず、エラーがなくなるように零でなくてはいけない場合が殆どであろう。しかし、本発明の技術的思想は、エラーレートが所定の閾値以下になりさえすればよいと許容されるような場合にまで、広く適用することができるであろう。
図2の(B)における、バーストレートが最適化されたか否かの判断は、ストローブタイミングの値を横軸にして得られるところの、曲線(点線)において、その曲線の内部(好ましくは中心)においてバーストレートが(最)大となっているものとして判断することができる。
判断の基準としては必ずしも(最)大である必要はなく、本発明の技術的思想は、バーストレートが所定の閾値以上になるように制御すればよいとする場合にまで、広く適用することができる。
このようにして、図2の(A)による状態遷移機械によるコマンドの検証(手法1)と、図2の(B)によるバーストアクセルの統計値によるアドレスの検証(手法2)とに分かれたキャリブレーションを使うことでそれぞれの信号線のストローブタイミングを調整していく。
本発明の技術的思想を一般化すれば、DDRコマンドの状態遷移機械やメモリアクセスの局所的な性質および統計的な性質を用いて、計測データを評価することに広く応用することができる。
図3は、本発明を実施するタイミングの調整のフローチャートである。
開始して、計測対象ホスト(図5参照)のアプリケーションを実行する。ベンチマーク等の実行である。既知のアプリケーションやベンチマークトレースでの統計情報と比較することで、トレースデータの統計的な較正が可能となる。
次に、(a)所定の(初期)値をもったストローブタイミングを設定する。すなわち、全ての信号(コマンド信号、アドレス信号)について、ストローブタイミングをスウィープする。
次に、(b)このストローブタイミングに従って、複数のコマンド信号をモニタして、(不正な遷移となるコマンドをカウントするなど)エラーレートを算出する。
次に、(c)このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係(差)からバーストレートを算出する。
もっとも、(b)と(c)とは、並行して処理を進めればよく、または、タイミング調整が可能な限りにおいて(c)が先で(b)がその後、という順序で処理を進めてもかまわない。
次に、(d)算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が最適化されたタイミングを特定する。すなわち、最適化が特定できるかどうかを判断する。具体的には、前述したように、所定の閾値の範囲内に収まればよいとすることができる。
次に、(e)両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミングの所定の値を変化(増減)させる。すなわち、ストローブタイミングをスウィープする。これは、図2(A)および図2(B)のグラフの横軸を左右にシフトされることに相当する。
全ての信号(コマンド信号、アドレス信号)について行う一斉スウィープで適切なタイミングが見つからない場合には、ストローブタイミングを、コマンド信号のみ、アドレス信号のみ、と個別の信号毎にスウィープして最適なタイミングを求めるように進めてもよい。
ストローブタイミングをスウィープした後に、これら(b)(c)(d)の複数の処理を繰返していくことになる。このようにすることで、ストローブするタイミングの微調整を行って正しい計測データを取得することができる。
計測が終了したら、計測対象ホスト(図5参照)のアプリケーションを停止する。
図4は、本発明を実施するにあたっての、状態遷移機械(FSM)およびバーストアクセスのアドレスチェックを示す図である。
DDRメモリのコマンド信号をこの図に示す状態遷移機械(FSM)でトレースして、不正な遷移となるコマンドをエラーとし、その総数をカウントしてエラーレートを求めればよい。
DDRメモリにはバンクが8つ存在するが、それぞれにこの図に示すような状態遷移機械(FSM)を割り当てればよい。
また、DDRメモリのアドレス信号を記憶し、連続するアドレス信号の差が、キャッシュのラインサイズ(=バーストアクセス)である頻度(バーストレート)を求めればよい。
このような関係に従えば、キャッシュによるアクセスの隠蔽や、正確な時間の特定が難しいことがあっても、 CPU上のSWによるメモリアクセスと、実際のメモリアクセスを一対一で対応させることができる。
このようにして、全てのアドレス信号、コマンド信号の調整が可能となる。
算出が容易な特徴量についてはHWで実装可能であり、動的較正および自動較正が可能である。
また、仮想アドレスを用いる汎用OS上であっても、特定の物理アドレス上アクセスを生成できる。
図5は、本発明のトレーサーが実施されることで、計測中の動的なキャリブレーション(較正)と、計測結果をもとした静的な(スタティックな)検証とが可能となることを実現する、全体の構成図である。
計測中の動的なキャリブレーション(較正)は、DIMMトレーサー100およびDIMMトレーサー110において実施すればよい。
トレーサー(装置)またはトレーサーボードには、コンソール900を含んでいるように構成することもできるであろう。
そして、得られたデータはそのまま、1000内部の記憶装置(群)であるSSD500およびSSD510に記録しておけばよい。
1000外部の記憶装置(群)であるSSD600およびSSD610に、直接記録してもよい。
または、1000内部の記憶装置(群)であるSSD500およびSSD510に記録してあるデータを、1000外部の記憶装置(群)であるSSD600およびSSD610に転送してもよい。
計測結果をもとして、1000外部の800内のトレースアナライザ700を利用することで、事後的であっても、静的な(スタティックな)検証が可能となる。
静的な較正では、大量のデータの統計的な性質を利用した検証も可能になる。
以上、本発明の手法をDIMMのトレースやFPGAを例にしながら説明してきたが、DIMMのトレース以外やFPGA以外であっても、計測対象の性質において同様のケースが想定される場合には、本発明の技術的思想を幅広く適用することができる。
100 110 DIMMトレーサー
120 ダイナミックチェッカー
130 MCU
140 ディレイ(遅延)アジャスター
150 制御ロジック
160 ストレージI/F
200 メモリコントローラ
210 212 214 DIMMスロット
230 データバス
300 310 320 330 DDRメモリ
400 コントローラ
500 510 520 530 ストレージデバイス SSD
600 610 SSD
700 トレースアナライザ

Claims (10)

  1. 複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として(ス
    ヌープして)モニタする方法であって、
    (a)所定の(初期)値をもったストローブタイミングを設定するステップと、
    (b)このストローブタイミングに従って、複数のコマンド信号をモニタして、(不正
    な遷移となるコマンドをカウントするなど)エラーレートを算出するステップと、
    (c)このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係(差)からバーストレートを算出するステップと、
    (d)算出されたエラーレートおよび算出されたバーストレートの両方を対象として、
    両方が最適化されたタイミングを特定するステップと、
    (e)両方が最適化されたタイミングが特定できない場合には、設定されたストローブ
    タイミングの所定の値を変化(増減)させて、上記(b)(c)(d)の複数のステップ
    を繰返すことを特徴とする、
    方法。
  2. エラーレートが最適化されたか否かの判断が、ストローブタイミングの値を横軸にして
    得られるところの、バスタブ曲線において、そのバスタブ曲線の内部(中心)においてエ
    ラーレートが(最)小となっているものとして判断される、請求項1に記載の方法。
  3. バーストレートが最適化されたか否かの判断が、ストローブタイミングの値を横軸にし
    て得られるところの、曲線において、その曲線の内部(中心)においてバーストレートが
    (最)大となっているものとして判断される、請求項1に記載の方法。
  4. 計測対象として(スヌープして)モニタするところの、複数のコマンド信号とアドレス信号とが連続して現れてくる信号は、コンピュータのCPUがコンピュータの主記憶(DDR DRAM等のメモリ)へアクセスする信号(のパターン)である、請求項1に記載の方法。
  5. 計測対象である信号が、nsecレベルで同期させて較正すべきものである、請求項1に記
    載の方法。
  6. 複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として(ス
    ヌープして)モニタする、トレーサー(装置)であって、
    所定の(初期)値をもったストローブタイミングに従って、モニタされた複数のコマン
    ド信号を入力として、(不正な遷移となるコマンドをカウントするなど)エラーレートを
    算出し、かつ、モニタされた複数のアドレス信号を入力として、連続する複数のアドレス
    信号の関係(差)からバーストレートを算出する、ダイナミックチェッカーと、
    算出されたエラーレートおよび算出されたバーストレートの両方を入力として、両方が
    最適化されたタイミングにあるかどうかを特定する、MCUと、
    両方が最適化されたタイミングを特定できない場合には、設定されたストローブタイミ
    ングの所定の値を変化(増減)させて、ダイナミックチェッカーへの新たな入力とする、
    ディレイ(遅延)アジャスターとを有する、
    トレーサー(装置)。
  7. さらに、
    トレースされたデータを記憶する記憶装置を含む、
    請求項6に記載のトレーサー(装置)。
  8. さらに、
    トレーサーを制御するコントローラを含む、
    請求項6に記載のトレーサー(装置)。
  9. 複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として(ス
    ヌープして)モニタする方法であって、
    所定の(初期)値をもったストローブタイミングを設定するステップと、
    このストローブタイミングに従って、複数のコマンド信号をモニタして、エラーレートを算出するステップと、
    このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係(差)からバーストレートを算出するステップと、
    算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が
    最適化されたタイミングを特定するステップと、
    両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミ
    ングの所定の値をスウィープさせて、上記算出するステップと、上記特定するステップと
    を繰返すことを特徴とする、
    方法。
  10. 複数のコマンド信号とアドレス信号とが連続して現れてくる信号を計測対象として(ス
    ヌープして)モニタする、トレーサー(装置)であって、
    所定の(初期)値をもったストローブタイミングを設定するステップと、
    このストローブタイミングに従って、複数のコマンド信号をモニタして、エラーレートを算出し、また、このストローブタイミングに従って、複数のアドレス信号をモニタして、連続する複数のアドレス信号の関係(差)からバーストレートを算出する、ダイナミックチェッカーと、
    算出されたエラーレートおよび算出されたバーストレートの両方を対象として、両方が
    最適化されたタイミングを特定する、MCUまたは外部コントローラと、
    両方が最適化されたタイミングが特定できない場合には、設定されたストローブタイミ
    ングの所定の値をスウィープさせることで、ダイナミックチェッカーへの新たな入力とする、ディレイ(遅延)アジャスターとを有する、
    トレーサー(装置)。
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