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JP5966357B2 - Imaging device and imaging apparatus - Google Patents

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JP5966357B2 JP2011288161A JP2011288161A JP5966357B2 JP 5966357 B2 JP5966357 B2 JP 5966357B2 JP 2011288161 A JP2011288161 A JP 2011288161A JP 2011288161 A JP2011288161 A JP 2011288161A JP 5966357 B2 JP5966357 B2 JP 5966357B2
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    • H04N25/60Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
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Description

本発明は、撮像素子および撮像装置に関する。
The present invention relates to an imaging device and an imaging device.

CMOS(相補性金属酸化膜半導体)型の固体撮像素子に高輝度の光が入射すると、受光素子の電荷転送トランジスタがオフであってもフローティングディフュージョンに電荷がオーバーフローする場合がある。上記の場合、画素の暗信号のレベルが非常に大きくなるため、画素の明信号から暗信号を減算した後の画素値が小さくなってしまう(例えば、太陽等の高輝度被写体が画像上で黒く表現される)。   When high-intensity light is incident on a CMOS (complementary metal oxide semiconductor) type solid-state imaging device, the charge may overflow into the floating diffusion even if the charge transfer transistor of the light receiving device is off. In the above case, since the level of the dark signal of the pixel becomes very high, the pixel value after subtracting the dark signal from the bright signal of the pixel becomes small (for example, a high-luminance subject such as the sun becomes black on the image) Expressed).

上記の対策として、例えば、カラムアンプの入力側および出力側にそれぞれクリップ回路を設けた固体撮像素子が提案されている。   As a countermeasure for the above, for example, a solid-state imaging device in which clip circuits are provided on the input side and output side of a column amplifier has been proposed.

国際公開WO2009/047883号International Publication WO2009 / 047883

ところで、信号処理の高速化のために、カラムアンプやクリップ回路を低電圧駆動させると、明信号と暗信号とのレベル差が非常に小さくなる。そして、従来の技術におけるカラムアンプの出力側のクリップ回路を低電圧駆動させると、クリップ回路の不感帯の分も考慮した明信号と暗信号との差が十分確保できず、その結果、画像上で高輝度被写体が黒化する現象を十分に抑制できない可能性がある。   By the way, when the column amplifier or the clip circuit is driven at a low voltage for speeding up the signal processing, the level difference between the bright signal and the dark signal becomes very small. When the clipping circuit on the output side of the column amplifier in the conventional technique is driven at a low voltage, a sufficient difference between the bright signal and the dark signal in consideration of the dead zone of the clipping circuit cannot be secured, and as a result, on the image There is a possibility that a phenomenon in which a high-luminance subject is blackened cannot be sufficiently suppressed.

本発明の一態様である撮像素子は、行列状に配置され、入射光を電気信号に変換する画素と、複数の垂直信号線と、カラムアンプと、クリップ部と、カラムA/D変換部と、検出部と、を備える。垂直信号線は、複数の画素と列方向に接続され、ノイズ成分を含む暗信号と受光成分を含む明信号とを画素から読み出す。カラムアンプは、垂直信号線に読み出された信号を増幅する。クリップ部は、カラムアンプの入力側で垂直信号線に接続され、所定電圧外の信号をクリップする。カラムA/D変換部は、カラムアンプの出力側に配置され、信号をA/D変換して出力する。検出部は、カラムアンプから出力される暗信号のレベルが閾値よりも大きいときにカラムA/D変換部に報知信号を出力する。そして、カラムA/D変換部は、報知信号の受信時に画素値の情報として白レベルに相当するコードを出力する。カラムアンプおよびカラムA/D変換部の電源電圧は、画素およびクリップ部の電源電圧よりも低い。
本発明の他の態様である撮像素子は、画素部から読み出された信号を出力する信号線と、信号及び基準信号を比較して、信号が基準信号よりも大きい場合に報知信号を出力する検出部と、信号線及び検出部に接続される信号変換部であって、報知信号が入力された場合、信号を一定のデジタル信号として出力する信号変換部と、を備え、信号変換部の電源電圧は、画素部の電源電圧よりも低い。
One aspect der Ru IMAGING element of the present invention are arranged in a matrix, and a pixel to convert incident light into electrical signals, and a plurality of vertical signal lines, and the column amplifiers, and a clip portion, the column A / D converter And a detector. The vertical signal line is connected to a plurality of pixels in the column direction, and reads out a dark signal including a noise component and a bright signal including a light receiving component from the pixel. The column amplifier amplifies the signal read to the vertical signal line. The clip unit is connected to the vertical signal line on the input side of the column amplifier, and clips a signal outside a predetermined voltage. The column A / D converter is disposed on the output side of the column amplifier, and performs A / D conversion on the signal and outputs it. The detection unit outputs a notification signal to the column A / D conversion unit when the level of the dark signal output from the column amplifier is larger than the threshold value. Then, the column A / D conversion unit outputs a code corresponding to the white level as pixel value information when the notification signal is received. The power supply voltages of the column amplifier and the column A / D conversion unit are lower than the power supply voltages of the pixels and the clip unit.
An image sensor according to another aspect of the present invention compares a signal line that outputs a signal read from a pixel portion with a signal and a reference signal, and outputs a notification signal when the signal is larger than the reference signal. A signal conversion unit connected to the signal line and the detection unit, the signal conversion unit outputting a signal as a constant digital signal when a notification signal is input, and a power source for the signal conversion unit The voltage is lower than the power supply voltage of the pixel portion.

本発明の一態様または他の態様の撮像素子によれば、低電圧駆動時においても、画像上で高輝度被写体が黒化する現象を抑制できる。
According to an imaging device of one embodiment or another embodiment of the present invention, even at a low voltage driving, high luminance object on the image can be prevented the phenomenon of blackening.

一の実施形態での固体撮像素子の構成例を示すブロック図The block diagram which shows the structural example of the solid-state image sensor in one Embodiment 画素PXの回路構成例を示す図The figure which shows the circuit structural example of pixel PX. 第1信号出力回路の回路構成例を示す図The figure which shows the circuit structural example of a 1st signal output circuit バイアス回路における電圧生成部の構成例を示す図The figure which shows the structural example of the voltage generation part in a bias circuit 一の実施形態での固体撮像素子の動作例を示すタイミングチャートTiming chart showing an example of operation of the solid-state imaging device in one embodiment 他の実施形態での第1信号出力回路の回路構成例を示す図The figure which shows the circuit structural example of the 1st signal output circuit in other embodiment. 他の実施形態での固体撮像素子の動作例を示すタイミングチャートTiming chart showing an operation example of a solid-state imaging device in another embodiment 撮像装置の構成例を示す図The figure which shows the structural example of an imaging device 画素の変形例を示す図The figure which shows the modification of a pixel 画素の変形例を示す図The figure which shows the modification of a pixel

<一の実施形態の説明>
図1は、一の実施形態での固体撮像素子の構成例を示すブロック図である。一の実施形態での固体撮像素子は、シリコン基板上にCMOS(相補性金属酸化膜半導体)プロセスを使用して形成されたXYアドレス型の固体撮像素子である。一の実施形態の固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラなどの撮像装置に実装される(なお、撮像装置の構成例は後述する)。
<Description of One Embodiment>
FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to one embodiment. The solid-state image sensor in one embodiment is an XY address type solid-state image sensor formed on a silicon substrate using a CMOS (complementary metal oxide semiconductor) process. The solid-state imaging device of one embodiment is mounted on an imaging device such as a digital still camera or a video camera (a configuration example of the imaging device will be described later).

固体撮像素子11は、画素アレイ12と、複数の水平制御信号線13と、複数の垂直信号線14と、第1信号出力回路15と、第2信号出力回路16と、駆動回路17と、バイアス回路18とを有している。ここで、駆動回路17は、例えば撮像装置の制御部からの指示を受けて、画素アレイ12、第1信号出力回路15、第2信号出力回路16に対して各種の制御信号を供給する。また、バイアス回路18は、電圧生成部の一例であって、第1信号出力回路15、第2信号出力回路16に対して各種の基準電圧を供給する。   The solid-state imaging device 11 includes a pixel array 12, a plurality of horizontal control signal lines 13, a plurality of vertical signal lines 14, a first signal output circuit 15, a second signal output circuit 16, a drive circuit 17, and a bias. Circuit 18. Here, the drive circuit 17 supplies various control signals to the pixel array 12, the first signal output circuit 15, and the second signal output circuit 16 in response to, for example, an instruction from the control unit of the imaging apparatus. The bias circuit 18 is an example of a voltage generator, and supplies various reference voltages to the first signal output circuit 15 and the second signal output circuit 16.

また、一の実施形態では、画素アレイ12、駆動回路17およびバイアス回路18の電源電圧は、フォトダイオードからの信号読み出しの容易性と、画像信号のダイナミックレンジを広げる点とを考慮して比較的高い第1電圧に設定される。一方、第1信号出力回路15および第2信号出力回路16の電源電圧は、回路を高速駆動させるために、第1電圧よりも低い第2電圧に設定されている。一例として、第1電圧は5Vであり、第2電圧は3V以下である。   In one embodiment, the power supply voltages of the pixel array 12, the drive circuit 17, and the bias circuit 18 are relatively in consideration of the ease of signal readout from the photodiode and the expansion of the dynamic range of the image signal. A high first voltage is set. On the other hand, the power supply voltages of the first signal output circuit 15 and the second signal output circuit 16 are set to a second voltage lower than the first voltage in order to drive the circuit at high speed. As an example, the first voltage is 5V and the second voltage is 3V or less.

画素アレイ12は、入射光を電気信号に変換する複数の画素PXを有している。画素アレイ12の画素PXは、受光面上で第1方向D1および第2方向D2にマトリクス状に配置されている。以下、第1方向D1および第2方向D2を、行方向D1および列方向D2ともそれぞれ称する。なお、図1では画素PXの配列を簡略化して示すが、実際の固体撮像素子の受光面にはさらに多数の画素が配列されることはいうまでもない。   The pixel array 12 has a plurality of pixels PX that convert incident light into electrical signals. The pixels PX of the pixel array 12 are arranged in a matrix in the first direction D1 and the second direction D2 on the light receiving surface. Hereinafter, the first direction D1 and the second direction D2 are also referred to as a row direction D1 and a column direction D2, respectively. In FIG. 1, the arrangement of the pixels PX is shown in a simplified manner, but it goes without saying that a larger number of pixels are arranged on the light receiving surface of the actual solid-state imaging device.

ここで、各々の画素PXの前面には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが公知のベイヤ配列で配置されている。そのため、画素PXは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。すなわち、画素アレイ12の奇数行には緑(Gb),青(B)のカラーフィルタが交互に配列され、画素アレイ12の偶数行には赤(R),緑(Gr)のカラーフィルタが交互に配列される。そして、画素アレイ12の全体では緑色のフィルタが市松模様をなすように配列される。これにより、固体撮像素子11は、撮像時にカラーの画像を取得できる。   Here, on the front surface of each pixel PX, a plurality of types of color filters that transmit light of different color components are arranged in a known Bayer array. Therefore, the pixel PX outputs an electrical signal corresponding to each color by color separation with a color filter. That is, green (Gb) and blue (B) color filters are alternately arranged in odd rows of the pixel array 12, and red (R) and green (Gr) color filters are alternately arranged in even rows of the pixel array 12. Arranged. In the entire pixel array 12, the green filters are arranged in a checkered pattern. Thereby, the solid-state image sensor 11 can acquire a color image at the time of imaging.

また、画素アレイ12の各行には、駆動回路17に接続された水平制御信号線13がそれぞれ配置されている。各々の水平制御信号線13は、駆動回路17から出力される制御信号(後述の選択信号φSEL、リセット信号φRST、転送信号φTX)を、行方向D1に並ぶ画素群にそれぞれ供給する。   Further, a horizontal control signal line 13 connected to the drive circuit 17 is arranged in each row of the pixel array 12. Each horizontal control signal line 13 supplies control signals (a selection signal φSEL, a reset signal φRST, and a transfer signal φTX, which will be described later) output from the drive circuit 17 to the pixel groups arranged in the row direction D1.

また、画素アレイ12の各列には、垂直信号線14がそれぞれ配置されている。列方向D2に配置された複数の画素PXは、列毎に設けられた垂直信号線14により互いに接続されている。すなわち、画素アレイ12において、同じ列に配置された複数の画素PXからの出力信号は共通の垂直信号線14を介して出力される。   A vertical signal line 14 is arranged in each column of the pixel array 12. The plurality of pixels PX arranged in the column direction D2 are connected to each other by a vertical signal line 14 provided for each column. That is, in the pixel array 12, output signals from a plurality of pixels PX arranged in the same column are output via a common vertical signal line 14.

なお、一の実施形態では、緑画素(Gb)および赤画素(R)に対応する奇数列の垂直信号線14は、図1の下側に位置する第1信号出力回路15にそれぞれ接続される。また、青画素(B)および緑画素(Gr)に対応する偶数列の垂直信号線14は、図1の上側に位置する第2信号出力回路16にそれぞれ接続される。   In one embodiment, the odd-numbered vertical signal lines 14 corresponding to the green pixel (Gb) and the red pixel (R) are respectively connected to the first signal output circuit 15 located on the lower side of FIG. . Further, the even-numbered vertical signal lines 14 corresponding to the blue pixel (B) and the green pixel (Gr) are respectively connected to the second signal output circuit 16 located on the upper side of FIG.

ここで、図2を参照しつつ、画素PXの回路構成例を説明する。   Here, a circuit configuration example of the pixel PX will be described with reference to FIG.

画素PXは、フォトダイオードPDと、転送トランジスタTXと、リセットトランジスタRSTと、増幅トランジスタAMPと、選択トランジスタSELと、フローティングディフュージョンFDとをそれぞれ有している。   The pixel PX includes a photodiode PD, a transfer transistor TX, a reset transistor RST, an amplification transistor AMP, a selection transistor SEL, and a floating diffusion FD.

フォトダイオードPDは、入射光の光量に応じて光電変換により信号電荷を生成する。転送トランジスタTXは、転送信号φTXの高レベル期間にオンし、フォトダイオードPDに蓄積された信号電荷をフローティングディフュージョンFDに転送する。   The photodiode PD generates a signal charge by photoelectric conversion according to the amount of incident light. The transfer transistor TX is turned on during the high level period of the transfer signal φTX, and transfers the signal charge accumulated in the photodiode PD to the floating diffusion FD.

転送トランジスタTXのソースはフォトダイオードPDであり、転送トランジスタTXのドレインはフローティングディフュージョンFDである。フローティングディフュージョンFDは、例えば、半導体基板に不純物を導入して形成された拡散領域である。なお、フローティングディフュージョンFDは、増幅トランジスタAMPのゲートと、リセットトランジスタRSTのソースとにそれぞれ接続されている。   The source of the transfer transistor TX is a photodiode PD, and the drain of the transfer transistor TX is a floating diffusion FD. The floating diffusion FD is a diffusion region formed by introducing impurities into a semiconductor substrate, for example. The floating diffusion FD is connected to the gate of the amplification transistor AMP and the source of the reset transistor RST.

リセットトランジスタRSTは、リセット信号φRSTの高レベル期間にオンし、フローティングディフュージョンFDを電源電圧VDDにリセットする。また、増幅トランジスタAMPは、ドレインが電源電圧VDDに接続され、ゲートがフローティングディフュージョンFDにそれぞれ接続され、ソースが選択トランジスタSELのドレインに接続されており、垂直信号線14に接続された定電流源19(図1では不図示)を負荷とするソースフォロア回路を構成する。増幅トランジスタAMPは、フローティングディフュージョンFDの電圧値に応じて、選択トランジスタSELを介して読み出し電流を出力する。選択トランジスタSELは、選択信号φSELの高レベル期間にオンし、増幅トランジスタAMPのソースを垂直信号線14に接続する。   The reset transistor RST is turned on during a high level period of the reset signal φRST, and resets the floating diffusion FD to the power supply voltage VDD. The amplification transistor AMP has a drain connected to the power supply voltage VDD, a gate connected to the floating diffusion FD, a source connected to the drain of the selection transistor SEL, and a constant current source connected to the vertical signal line 14. A source follower circuit having a load 19 (not shown in FIG. 1) is configured. The amplification transistor AMP outputs a read current via the selection transistor SEL according to the voltage value of the floating diffusion FD. The selection transistor SEL is turned on during a high level period of the selection signal φSEL, and connects the source of the amplification transistor AMP to the vertical signal line 14.

なお、画素PXのリセットトランジスタRSTがオンした状態では、ノイズ成分を含む暗信号が垂直信号線14に読み出される。また、上記のフォトダイオードPDからフローティングディフュージョンFDに転送された電荷に基づいて、ノイズ成分および受光成分を含む明信号が垂直信号線14に読み出される。   Note that when the reset transistor RST of the pixel PX is turned on, a dark signal including a noise component is read out to the vertical signal line 14. Further, based on the charge transferred from the photodiode PD to the floating diffusion FD, a bright signal including a noise component and a light receiving component is read out to the vertical signal line 14.

図1に戻って、第1信号出力回路15および第2信号出力回路16は、画素アレイ12を隔てて上下に並列して配置されている。第1信号出力回路15は、図1の下側に配置されており、画素アレイ12の奇数列の画像信号(GbまたはR)を行方向D1に向けて色毎に読み出す。また、第2信号出力回路16は、図1の上側に配置されており、画素アレイ12の偶数列の画像信号(BまたはGr)を行方向D1に向けて色毎に読み出す。このように、画素アレイ12の両側(上下)にそれぞれ信号出力回路を設けることで、画素アレイ12から画像信号を高速に読み出すことができる。なお、第2信号出力回路16は偶数列の垂直信号線14が接続される点を除いて第1信号出力回路15と基本構成が同一である。そのため、本明細書では第1信号出力回路15の構成例のみを説明し、第2信号出力回路16に関する重複説明は省略する。   Returning to FIG. 1, the first signal output circuit 15 and the second signal output circuit 16 are arranged in parallel vertically with the pixel array 12 interposed therebetween. The first signal output circuit 15 is arranged on the lower side of FIG. 1 and reads out the image signals (Gb or R) of the odd-numbered columns of the pixel array 12 for each color in the row direction D1. Further, the second signal output circuit 16 is arranged on the upper side of FIG. 1 and reads the image signals (B or Gr) of the even-numbered columns of the pixel array 12 for each color in the row direction D1. As described above, by providing the signal output circuits on both sides (upper and lower sides) of the pixel array 12, the image signal can be read from the pixel array 12 at high speed. The second signal output circuit 16 has the same basic configuration as the first signal output circuit 15 except that the even-numbered vertical signal lines 14 are connected. Therefore, in this specification, only a configuration example of the first signal output circuit 15 will be described, and a duplicate description regarding the second signal output circuit 16 will be omitted.

第1信号出力回路15は、それぞれ複数のカラムアンプ22およびカラムA/D変換部25(以下、カラムADCとも称する)と、水平データバス26とを含む。カラムアンプ22およびカラムADC25は、1本の垂直信号線14に対してそれぞれ1ペアずつ設けられており、各ペアにおいてカラムアンプ22の後段にカラムADC25がそれぞれ接続される。そして、第1信号出力回路15では、カラムアンプ22およびカラムADC25のペアが行方向D1に沿って複数配置される。また、水平データバス26は、第1信号出力回路15内に1つのみ設けられる。水平データバス26は、各々のカラムADC25の出力と接続されており、カラムアンプ22およびカラムADC25で処理された後の画像信号を行単位で外部に出力する。   The first signal output circuit 15 includes a plurality of column amplifiers 22, a column A / D conversion unit 25 (hereinafter also referred to as a column ADC), and a horizontal data bus 26. One pair of column amplifier 22 and one column ADC 25 is provided for each vertical signal line 14, and the column ADC 25 is connected to the subsequent stage of the column amplifier 22 in each pair. In the first signal output circuit 15, a plurality of pairs of column amplifiers 22 and column ADCs 25 are arranged along the row direction D1. Further, only one horizontal data bus 26 is provided in the first signal output circuit 15. The horizontal data bus 26 is connected to the output of each column ADC 25, and outputs the image signal processed by the column amplifier 22 and the column ADC 25 to the outside in units of rows.

次に、図3を参照しつつ、第1信号出力回路15の詳細な回路構成例を説明する。簡単のため、図3では、1本の垂直信号線14に対応する要素のうち、画素PXからカラムADC25までの構成例を示す。   Next, a detailed circuit configuration example of the first signal output circuit 15 will be described with reference to FIG. For simplicity, FIG. 3 shows a configuration example from the pixel PX to the column ADC 25 among the elements corresponding to one vertical signal line 14.

図3に示すように、第1信号出力回路15では、1本の垂直信号線14ごとに、定電流源19、クリップ部21、カラムアンプ22、サンプルホールド部23、検出部24、カラムADC25がそれぞれ設けられている。   As shown in FIG. 3, the first signal output circuit 15 includes a constant current source 19, a clip unit 21, a column amplifier 22, a sample hold unit 23, a detection unit 24, and a column ADC 25 for each vertical signal line 14. Each is provided.

クリップ部21は、カラムアンプ22の入力側で垂直信号線14に接続されている。このクリップ部21は、画素PXから暗信号を読み出すときに、所定電圧外の暗信号をクリップする。   The clip unit 21 is connected to the vertical signal line 14 on the input side of the column amplifier 22. The clip unit 21 clips a dark signal outside a predetermined voltage when reading the dark signal from the pixel PX.

例えば、クリップ部21は、カスコード接続されたクリップ電圧生成トランジスタMCL1とクリップ電圧制御トランジスタMCL2とを有している。トランジスタMCL1は、ドレインが電源電圧VDDに接続され、ソースがトランジスタMCL2のドレインに接続され、ゲートでクリップ電圧Vrefdclpを受けている。また、トランジスタMCL2のソースは垂直信号線14に接続され、トランジスタMCL2のゲートは制御信号φDclp_ENを受けている。なお、制御信号φDclp_ENが高レベルであるときに、クリップ部21は、接続されている垂直信号線14の電圧を所定値にクリップする。なお、クリップ部21の電源電圧は、第1電圧であってもよい。   For example, the clip unit 21 has a cascode-connected clip voltage generation transistor MCL1 and a clip voltage control transistor MCL2. The transistor MCL1 has a drain connected to the power supply voltage VDD, a source connected to the drain of the transistor MCL2, and a gate receiving the clip voltage Vrefdclp. The source of the transistor MCL2 is connected to the vertical signal line 14, and the gate of the transistor MCL2 receives the control signal φDclp_EN. Note that when the control signal φDclp_EN is at a high level, the clipping unit 21 clips the voltage of the connected vertical signal line 14 to a predetermined value. Note that the power supply voltage of the clip unit 21 may be the first voltage.

カラムアンプ22は、画素PXから垂直信号線14に読み出された信号を列ごとに反転増幅する反転増幅器である。カラムアンプ22は、垂直信号線14に一端が接続された入力容量Ciと、演算増幅器OPと、帰還容量Cf1,Cf2と、スイッチAZSW,SW1,SW2とを有している。   The column amplifier 22 is an inverting amplifier that inverts and amplifies a signal read from the pixel PX to the vertical signal line 14 for each column. The column amplifier 22 includes an input capacitor Ci having one end connected to the vertical signal line 14, an operational amplifier OP, feedback capacitors Cf1 and Cf2, and switches AZSW, SW1 and SW2.

演算増幅器OPの非反転入力端子(+)には、PGA基準電圧Vrefpgaが供給される。一方、演算増幅器OPの反転入力端子(−)は、入力容量Ciの他端と接続されている。なお、演算増幅器OPの出力端子は、後段のサンプルホールド部23に接続される。   A PGA reference voltage Vrefpga is supplied to the non-inverting input terminal (+) of the operational amplifier OP. On the other hand, the inverting input terminal (−) of the operational amplifier OP is connected to the other end of the input capacitor Ci. The output terminal of the operational amplifier OP is connected to the sample hold unit 23 in the subsequent stage.

また、スイッチAZSWは、一端が演算増幅器OPの出力端子に接続され、他端が演算増幅器OPの反転入力端子に接続されている。スイッチAZSWは、制御信号φPGA_AZが高レベルのときにオンとなり、スイッチAZSWのオンによりカラムアンプ22のリセットが行われる。   The switch AZSW has one end connected to the output terminal of the operational amplifier OP and the other end connected to the inverting input terminal of the operational amplifier OP. The switch AZSW is turned on when the control signal φPGA_AZ is at a high level, and the column amplifier 22 is reset when the switch AZSW is turned on.

また、帰還容量Cf1は、一端が演算増幅器OPの出力端子に接続され、他端がスイッチSW1を介して演算増幅器OPの反転入力端子に接続されている。また、帰還容量Cf2は、一端が演算増幅器OPの出力端子に接続され、他端がスイッチSW2を介して演算増幅器OPの反転入力端子に接続されている。スイッチSW1,SW2は、カラムアンプ22のゲインを調整するためのスイッチであり、それぞれ制御信号φPGAga1,φPGAga2が高レベルのときにオンとなる。そして、帰還容量Cf1、Cf2は、スイッチSW1,SW2のオンオフに応じて可変する合成容量を形成する。   The feedback capacitor Cf1 has one end connected to the output terminal of the operational amplifier OP and the other end connected to the inverting input terminal of the operational amplifier OP via the switch SW1. The feedback capacitor Cf2 has one end connected to the output terminal of the operational amplifier OP and the other end connected to the inverting input terminal of the operational amplifier OP via the switch SW2. The switches SW1 and SW2 are switches for adjusting the gain of the column amplifier 22, and are turned on when the control signals φPGAga1 and φPGAga2 are at a high level, respectively. The feedback capacitors Cf1 and Cf2 form a combined capacitor that varies according to the on / off state of the switches SW1 and SW2.

サンプルホールド部23は、入力されたアナログ信号を所定のタイミングでサンプリングし、サンプリングしたアナログ信号を所定の期間ホールドして後段のカラムADC25に出力する。このサンプルホールド部23は、明信号選択スイッチMS1と、明信号出力スイッチMS2と、暗信号選択スイッチMN1と、暗信号出力スイッチMN2と、容量CTS,CTDと、サンプルホールドアンプSHAとを有している。   The sample hold unit 23 samples the input analog signal at a predetermined timing, holds the sampled analog signal for a predetermined period, and outputs the analog signal to the subsequent column ADC 25. The sample hold unit 23 includes a bright signal selection switch MS1, a bright signal output switch MS2, a dark signal selection switch MN1, a dark signal output switch MN2, capacitors CTS and CTD, and a sample hold amplifier SHA. Yes.

例えば、明信号選択スイッチMS1は、制御信号φSH_S_inが高レベルの期間にオンし、カラムアンプ22から入力された明信号(受光成分およびノイズ成分を含む画像信号)を容量CTSに出力する。また、明信号出力スイッチMS2は、制御信号φSH_S_oが高レベルの期間にオンし、容量CTSに保持された電圧をサンプルホールドアンプSHAに出力する。   For example, the bright signal selection switch MS1 is turned on while the control signal φSH_S_in is at a high level, and outputs a bright signal (image signal including a light receiving component and a noise component) input from the column amplifier 22 to the capacitor CTS. The bright signal output switch MS2 is turned on while the control signal φSH_S_o is at a high level, and outputs the voltage held in the capacitor CTS to the sample hold amplifier SHA.

一方、例えば、暗信号選択スイッチMN1は、制御信号φSH_D_inが高レベルの期間にオンし、カラムアンプ22から入力された暗信号を容量CTDに出力する。また、暗信号出力スイッチMN2は、制御信号φSH_D_oが高レベルの期間にオンし、容量CTDに保持された電圧をサンプルホールドアンプSHAに出力する。   On the other hand, for example, the dark signal selection switch MN1 is turned on while the control signal φSH_D_in is at a high level, and outputs the dark signal input from the column amplifier 22 to the capacitor CTD. The dark signal output switch MN2 is turned on while the control signal φSH_D_o is at a high level, and outputs the voltage held in the capacitor CTD to the sample hold amplifier SHA.

また、サンプルホールドアンプSHAは、非リセット時に明信号または暗信号の電圧をホールドして出力するアンプである。このサンプルホールドアンプSHAのリセットは、制御信号φSH_RSTが高レベルになったときに行われる。なお、サンプルホールドアンプSHAの出力は、検出部24およびカラムADC25にそれぞれ接続されている。   The sample hold amplifier SHA is an amplifier that holds and outputs the voltage of the bright signal or the dark signal when not reset. The sample hold amplifier SHA is reset when the control signal φSH_RST becomes high level. The output of the sample hold amplifier SHA is connected to the detection unit 24 and the column ADC 25, respectively.

検出部24は、カラムアンプ22で増幅後の暗信号のレベルが閾値以上であるかを検出する回路であって、コンパレータCOMとラッチ回路LAとを有する。   The detection unit 24 is a circuit that detects whether the level of the dark signal amplified by the column amplifier 22 is equal to or higher than a threshold, and includes a comparator COM and a latch circuit LA.

コンパレータCOMは、サンプルホールドアンプSHAの暗信号の出力と、黒レベルの閾値となる基準電圧(黒基準電圧Vrefdcomp)とを比較し、暗信号の出力が黒基準電圧Vrefdcompよりも大きいときに報知信号を出力する。また、ラッチ回路LAは、制御信号φDarkcomp_ENの高レベルのときに、コンパレータCOMの出力をラッチし、ラッチした電圧をカラムADC25に出力する。   The comparator COM compares the dark signal output of the sample-and-hold amplifier SHA with a reference voltage (black reference voltage Vrefdcomp) serving as a black level threshold. When the dark signal output is larger than the black reference voltage Vrefdcomp, a notification signal is output. Is output. Further, the latch circuit LA latches the output of the comparator COM and outputs the latched voltage to the column ADC 25 when the control signal φDarkcomp_EN is at a high level.

なお、リセット動作時のインジェクションやフィードスルーを考慮すると、一般的に暗信号は、カラムアンプ22のPGA基準電圧Vrefpgaよりも高い電圧となる。つまり、暗信号のレベルを判定するためには、黒基準電圧VrefdcompとしてPGA基準電圧Vrefpgaよりも若干高い電圧をコンパレータCOMに供給する必要がある。一の実施形態でのバイアス回路18は、抵抗分割により黒基準電圧Vrefdcompを生成する。   In consideration of injection and feedthrough during the reset operation, the dark signal is generally higher than the PGA reference voltage Vrefpga of the column amplifier 22. That is, in order to determine the level of the dark signal, it is necessary to supply a voltage slightly higher than the PGA reference voltage Vrefpga to the comparator COM as the black reference voltage Vrefdcomp. In one embodiment, the bias circuit 18 generates the black reference voltage Vrefdcomp by resistance division.

一例として、図4に、バイアス回路18における電圧生成部の構成例を示す。電圧生成部は、抵抗器群27と、調整部28とを有している。抵抗器群27は、電源電圧VDDとPGA基準電圧Vrefpgaとの間に複数の抵抗器を直列接続して形成される。抵抗器群27の各抵抗器間では、抵抗分割のレベルがそれぞれ異なっている。また、調整部28は、各抵抗器間の接続点のうちから任意の接続点を選択し、黒基準電圧Vrefdcompの出力と接続するセレクタである。上記の調整部28により、抵抗器群27との接続点が切り替わることで抵抗分割比が変化し、黒基準電圧Vrefdcompが調整される。かかる構成により、セレクタの設定のみで黒基準電圧Vrefdcompを所望の値に調整できる。   As an example, FIG. 4 shows a configuration example of a voltage generation unit in the bias circuit 18. The voltage generation unit includes a resistor group 27 and an adjustment unit 28. The resistor group 27 is formed by connecting a plurality of resistors in series between the power supply voltage VDD and the PGA reference voltage Vrefpga. The level of resistance division is different between the resistors of the resistor group 27. The adjustment unit 28 is a selector that selects an arbitrary connection point from among the connection points between the resistors and connects it to the output of the black reference voltage Vrefdcomp. When the connection point with the resistor group 27 is switched by the adjusting unit 28, the resistance division ratio is changed, and the black reference voltage Vrefdcomp is adjusted. With this configuration, the black reference voltage Vrefdcomp can be adjusted to a desired value only by setting the selector.

図3に戻って、カラムADC25は、入力された明信号および暗信号をA/D変換する。また、カラムADC25は、A/D変換後に明信号のレベルから暗信号のレベルを減算し、ノイズ成分を除去した画素値の情報を水平データバス26に出力する。なお、一の実施形態でのカラムADC25は、検出部24から報知信号を受信したときには、カラムアンプ22からの出力に拘わらず、画素値の情報として白レベルに相当するコード(最終的な画素値となる階調範囲での最大値を示すコード)を出力する。   Returning to FIG. 3, the column ADC 25 A / D converts the input bright signal and dark signal. Further, the column ADC 25 subtracts the level of the dark signal from the level of the bright signal after A / D conversion, and outputs the pixel value information from which the noise component is removed to the horizontal data bus 26. Note that when the column ADC 25 in one embodiment receives the notification signal from the detection unit 24, the code corresponding to the white level (final pixel value) is used as pixel value information regardless of the output from the column amplifier 22. Output a code indicating the maximum value in the gradation range.

以下、図5のタイミングチャートを参照しつつ、一の実施形態での固体撮像素子の動作例を説明する。図5では、固体撮像素子の任意のカラム(列)において、垂直ブランギング期間(1H)での各制御信号の挙動を示す。また、図5では、制御信号の変化とともに、垂直信号線の出力波形の一例と、カラムアンプ22からの出力波形の一例とを併せて示す。   Hereinafter, an operation example of the solid-state imaging device according to the embodiment will be described with reference to the timing chart of FIG. FIG. 5 shows the behavior of each control signal in the vertical blanking period (1H) in an arbitrary column of the solid-state imaging device. FIG. 5 also shows an example of the output waveform of the vertical signal line and an example of the output waveform from the column amplifier 22 along with the change of the control signal.

(タイミングT0):画素PXのリセットトランジスタRSTのゲートにリセット信号φRSTが入力され、画素PXのフローティングディフュージョンFDがリセット電圧にリセットされる。また、画素PXの選択トランジスタSELのゲートに選択信号φSELが入力され、フローティングディフュージョンFDに蓄積されている電荷は、増幅トランジスタAMPを介して垂直信号線14に読み出される。   (Timing T0): The reset signal φRST is input to the gate of the reset transistor RST of the pixel PX, and the floating diffusion FD of the pixel PX is reset to the reset voltage. Further, the selection signal φSEL is input to the gate of the selection transistor SEL of the pixel PX, and the charge accumulated in the floating diffusion FD is read out to the vertical signal line 14 through the amplification transistor AMP.

(タイミングT1):リセット信号φRSTが低レベルになってフローティングディフュージョンFDのリセットが解除された後、制御信号φDclip_ENが高レベルとなる。これにより、垂直信号線14のクリップが行われる。   (Timing T1): After the reset signal φRST becomes low level and the reset of the floating diffusion FD is released, the control signal φDclip_EN becomes high level. Thereby, the vertical signal line 14 is clipped.

なお、T1の段階で、制御信号φSH_D_in,φSH_S_in,φSH_D_o,φSH_S_oはいずれも低レベルであり、制御信号φSH_RSTは高レベルである。   At the stage T1, the control signals φSH_D_in, φSH_S_in, φSH_D_o, and φSH_S_o are all at a low level, and the control signal φSH_RST is at a high level.

(タイミングT2):制御信号φPGA_AZが高レベルとなり、カラムアンプ22のスイッチAZSWがオンされる。これにより、帰還容量Cf1,Cf2が短絡されてカラムアンプ22がリセット状態となり、カラムアンプ22の出力はPGA基準電圧Vrefpgaに等しくなる。なお、カラムアンプ22がリセットされている期間は、制御信号φPGA_AZが高レベルの期間である。   (Timing T2): The control signal φPGA_AZ becomes a high level, and the switch AZSW of the column amplifier 22 is turned on. As a result, the feedback capacitors Cf1 and Cf2 are short-circuited, the column amplifier 22 is reset, and the output of the column amplifier 22 becomes equal to the PGA reference voltage Vrefpga. Note that the period during which the column amplifier 22 is reset is a period during which the control signal φPGA_AZ is at a high level.

(タイミングT3):制御信号φPGA_AZが低レベルになってカラムアンプ22のリセットが解除された後、制御信号φSH_D_inが高レベルになる。これにより、カラムアンプ22によって垂直信号線14に読み出された暗信号が増幅された後、サンプルホールド部23の容量CTDへ暗信号が蓄積されることとなる。   (Timing T3): After the control signal φPGA_AZ becomes low level and the reset of the column amplifier 22 is released, the control signal φSH_D_in becomes high level. Thereby, after the dark signal read to the vertical signal line 14 by the column amplifier 22 is amplified, the dark signal is accumulated in the capacitor CTD of the sample hold unit 23.

(タイミングT4):制御信号φSH_D_inが低レベルとなって、容量CTDへの暗信号の蓄積が終了する。このとき、制御信号φDclip_ENが低レベルとなって、垂直信号線14のクリップが解除される。   (Timing T4): The control signal φSH_D_in becomes a low level, and the accumulation of the dark signal in the capacitor CTD ends. At this time, the control signal φDclip_EN becomes a low level, and the clipping of the vertical signal line 14 is released.

(タイミングT5):画素PXの転送トランジスタTXのゲートに転送信号φTXが入力され、フォトダイオードPDに蓄積されている信号電荷がフローティングディフュージョンFDに転送される。このとき、フローティングディフュージョンFDの電圧は、フォトダイオードPDから転送される電荷量に応じて低下し、増幅トランジスタAMPおよび選択トランジスタSELを介して垂直信号線14に読み出される信号電圧も低下する。   (Timing T5): The transfer signal φTX is input to the gate of the transfer transistor TX of the pixel PX, and the signal charge accumulated in the photodiode PD is transferred to the floating diffusion FD. At this time, the voltage of the floating diffusion FD decreases according to the amount of charge transferred from the photodiode PD, and the signal voltage read to the vertical signal line 14 via the amplification transistor AMP and the selection transistor SEL also decreases.

(タイミングT6):制御信号φSH_S_inが高レベルとなる。これにより、カラムアンプ22によって垂直信号線14に読み出された明信号が増幅された後、サンプルホールド部23の容量CTSへ明信号が蓄積されることとなる。なお、サンプルホールド部23の容量CTSへ明信号が蓄積される期間は、制御信号φSH_S_inが高レベルの期間である。   (Timing T6): The control signal φSH_S_in becomes a high level. Thereby, after the bright signal read to the vertical signal line 14 by the column amplifier 22 is amplified, the bright signal is accumulated in the capacitor CTS of the sample hold unit 23. The period during which the bright signal is accumulated in the capacitor CTS of the sample hold unit 23 is a period in which the control signal φSH_S_in is at a high level.

(タイミングT7):制御信号φSH_S_inが低レベルとなった後、制御信号φSH_RSTが低レベルとなり、サンプルホールドアンプSHAのリセットが解除される。このとき、制御信号φSH_D_oが高レベルとなり、容量CTDに保持された電圧がサンプルホールドアンプSHAに出力される。これにより、カラムADC25および検出部24に暗信号が出力される。なお、検出部24のコンパレータCOMは、暗信号の出力と黒基準電圧Vrefdcompとを比較し、暗信号の出力が黒基準電圧Vrefdcompよりも大きいときに報知信号(例えば高レベルの信号)を出力する。   (Timing T7): After the control signal φSH_S_in becomes low level, the control signal φSH_RST becomes low level, and the reset of the sample hold amplifier SHA is released. At this time, the control signal φSH_D_o becomes a high level, and the voltage held in the capacitor CTD is output to the sample hold amplifier SHA. As a result, a dark signal is output to the column ADC 25 and the detection unit 24. The comparator COM of the detection unit 24 compares the dark signal output with the black reference voltage Vrefdcomp, and outputs a notification signal (for example, a high level signal) when the dark signal output is larger than the black reference voltage Vrefdcomp. .

(タイミングT8):制御信号φSH_S_oが高レベルの期間において、制御信号φDarkcomp_ENが高レベルとなる。これにより、検出部24のラッチ回路LAは、コンパレータCOMの出力電圧をラッチしてカラムADC25に出力する。   (Timing T8): During a period when the control signal φSH_S_o is at a high level, the control signal φDarkcomp_EN is at a high level. As a result, the latch circuit LA of the detection unit 24 latches the output voltage of the comparator COM and outputs it to the column ADC 25.

(タイミングT9):制御信号φSH_S_oが低レベルとなった後、制御信号φSH_RSTが高レベルとなり、サンプルホールドアンプSHAが再びリセットされる。   (Timing T9): After the control signal φSH_S_o becomes low level, the control signal φSH_RST becomes high level, and the sample hold amplifier SHA is reset again.

(タイミングT10):制御信号φSH_RSTが低レベルとなり、サンプルホールドアンプSHAのリセットが解除された後、制御信号φSH_S_oが高レベルとなり、容量CTSに保持された電圧がサンプルホールドアンプSHAに出力される。これにより、カラムADC25に明信号が出力される。   (Timing T10): After the control signal φSH_RST becomes low level and the reset of the sample hold amplifier SHA is released, the control signal φSH_S_o becomes high level, and the voltage held in the capacitor CTS is output to the sample hold amplifier SHA. As a result, a bright signal is output to the column ADC 25.

そして、カラムADC25は、上記の期間(1H)に読み出された画素の信号を、次の画素の信号読み出し期間中にA/D変換する。また、カラムADC25は、A/D変換後に明信号から暗信号を減算して画素値の情報を取得する。なお、上記のタイミングT8でラッチされた報知信号が高レベルであるときには、カラムADC25は、カラムアンプ22からの出力に拘わらず、画素値の情報として白レベルに相当するコードを出力する。   Then, the column ADC 25 A / D converts the pixel signal read out during the period (1H) during the signal reading period of the next pixel. Further, the column ADC 25 subtracts the dark signal from the bright signal after A / D conversion to obtain pixel value information. When the notification signal latched at the timing T8 is at a high level, the column ADC 25 outputs a code corresponding to the white level as pixel value information regardless of the output from the column amplifier 22.

次に、一の実施形態の固体撮像素子に、高輝度の光が入射した場合について説明する。   Next, a case where high-intensity light is incident on the solid-state imaging device of one embodiment will be described.

固体撮像素子11に高輝度の光が入射すると、画素PXの転送トランジスタTXがオフであってもフローティングディフュージョンFDに電荷がオーバーフローする場合がある。このとき、フローティングディフュージョンFDの電圧は低下し、暗信号を読み出すときの垂直信号線14の電圧も徐々に低下していく。上記のケースでは、通常、カラムアンプ22の入力側に接続されたクリップ部21の動作によって所定電圧外の暗信号がクリップされるため、カラムアンプ22から出力される暗信号は小さな値となる(なお、この場合の垂直信号線およびカラムアンプの波形は、図5中破線で示す)。つまり、明信号から暗信号を減算した後の画素値はほぼ正常な値となり、画像上において被写体の明るい部分は明るく、暗い部分は暗く表現される。   When high-intensity light is incident on the solid-state imaging device 11, the charge may overflow into the floating diffusion FD even if the transfer transistor TX of the pixel PX is off. At this time, the voltage of the floating diffusion FD decreases, and the voltage of the vertical signal line 14 when reading the dark signal gradually decreases. In the above case, since the dark signal outside the predetermined voltage is usually clipped by the operation of the clip unit 21 connected to the input side of the column amplifier 22, the dark signal output from the column amplifier 22 has a small value ( In this case, the vertical signal lines and the waveform of the column amplifier are indicated by broken lines in FIG. That is, the pixel value after subtracting the dark signal from the bright signal is a substantially normal value, and the bright part of the subject is expressed brightly and the dark part is dark on the image.

しかし、例えば、カラムアンプ22のゲインが高倍率の場合、垂直信号線14で扱う信号は比較的小振幅の信号(例えば0.1〜0.5V以下)となり、かつ上記の撮影環境下で発生するオーバーフローは比較的小さなレベルとなる可能性がある。一方、アナログのクリップ回路には不感帯が必ず存在する。   However, for example, when the gain of the column amplifier 22 is high, the signal handled by the vertical signal line 14 is a signal with a relatively small amplitude (for example, 0.1 to 0.5 V or less) and is generated in the above photographing environment. Overflowing can be at a relatively small level. On the other hand, there is always a dead zone in an analog clip circuit.

よって、カラムアンプ22のゲインが高倍率であるときに、クリップ部21の不感帯にかかる暗信号が高いゲインで増幅されると、暗信号のレベルが本来のレベルよりも非常に大きくなってしまう(この場合の垂直信号線およびカラムアンプの波形は、図5中実線で示す)。つまり、かかるケースでは、明信号から暗信号をそのまま減算して画素値を求めると、高輝度被写体であっても画素値が小さくなって、画像上での高輝度被写体が黒く表現されてしまう。   Therefore, when the gain of the column amplifier 22 is high and the dark signal applied to the dead zone of the clip unit 21 is amplified with a high gain, the level of the dark signal becomes much higher than the original level ( The waveforms of the vertical signal line and column amplifier in this case are indicated by solid lines in FIG. That is, in such a case, when the pixel value is obtained by subtracting the dark signal from the bright signal as it is, the pixel value becomes small even for a high-luminance subject, and the high-luminance subject on the image is expressed in black.

上記の対策として、一の実施形態の固体撮像素子11では、暗信号の出力が黒基準電圧Vrefdcompよりも大きいときに検出部24が報知信号を出力する。そして、カラムADC25は、報知信号を受信したときに、画素値の情報として白レベルに相当するコードを出力する。これにより、一の実施形態では、暗信号の出力が浮き上がるケースにおいて画素値が白レベルになるので、高輝度被写体が黒く表現されることを防止できる。   As the above countermeasure, in the solid-state imaging device 11 of one embodiment, the detection unit 24 outputs a notification signal when the output of the dark signal is larger than the black reference voltage Vrefdcomp. When the column ADC 25 receives the notification signal, the column ADC 25 outputs a code corresponding to the white level as pixel value information. Thereby, in one embodiment, since the pixel value becomes a white level in the case where the output of the dark signal rises, it is possible to prevent the high-luminance subject from being expressed in black.

特に、一の実施形態では、信号読みだしの高速化のために撮像素子の周辺回路を低電圧駆動させた場合にも、カラムアンプ22の入力側に接続されたクリップ部21で対処しきれない高輝度被写体の黒化現象を防止できる。   In particular, in one embodiment, even when the peripheral circuit of the image sensor is driven at a low voltage for speeding up signal reading, the clip unit 21 connected to the input side of the column amplifier 22 cannot cope with it. This can prevent the blackening phenomenon of a high brightness subject.

<他の実施形態の説明>
図6は、他の実施形態での第1信号出力回路15の回路構成例を示す図である。図6は、上述した一の実施形態における図4の構成に対応する。そのため、他の実施形態において、一の実施形態と共通する要素については同一符号を付して重複説明を省略する。
<Description of other embodiments>
FIG. 6 is a diagram illustrating a circuit configuration example of the first signal output circuit 15 in another embodiment. FIG. 6 corresponds to the configuration of FIG. 4 in the one embodiment described above. For this reason, in other embodiments, elements that are the same as those in the first embodiment are assigned the same reference numerals, and redundant descriptions are omitted.

他の実施形態の構成はデジタルCDS(相関二重サンプリング)を行う場合の回路構成例である。図6に示す第1信号出力回路15は、サンプルホールド部23がなく、カラムアンプ22の出力が検出部24およびカラムADC25に接続される点で図4の例と相違する。また、図6の例では、カラムADC25の入力側にはスイッチADC_inが設けられている。スイッチADC_inは、制御信号φADC_inが高レベルのときにオンとなり、カラムアンプ22の出力をカラムADC25に入力する。なお、他の実施形態でのカラムADC25は、検出部24から報知信号を受信したときには、暗信号の階調値を予め設定された黒基準値に置換する。この黒基準値は、例えば通常の撮影条件下で得られる暗信号のレベルに相当する値であって、比較的小さな値である。   The configuration of another embodiment is an example of a circuit configuration when digital CDS (correlated double sampling) is performed. The first signal output circuit 15 shown in FIG. 6 is different from the example of FIG. 4 in that there is no sample hold unit 23 and the output of the column amplifier 22 is connected to the detection unit 24 and the column ADC 25. In the example of FIG. 6, a switch ADC_in is provided on the input side of the column ADC 25. The switch ADC_in is turned on when the control signal φADC_in is at a high level, and inputs the output of the column amplifier 22 to the column ADC 25. In addition, when the column ADC 25 in another embodiment receives the notification signal from the detection unit 24, the column ADC 25 replaces the gradation value of the dark signal with a preset black reference value. This black reference value is a value corresponding to the level of the dark signal obtained under normal photographing conditions, for example, and is a relatively small value.

以下、図7のタイミングチャートを参照しつつ、他の実施形態での固体撮像素子の動作例を説明する。なお、図7に示すタイミングT11〜T13の説明は、図5の例でのタイミングT0〜T2の説明とそれぞれ共通であるので、重複説明は省略する。   Hereinafter, an example of the operation of the solid-state imaging device according to another embodiment will be described with reference to the timing chart of FIG. Note that the descriptions of the timings T11 to T13 illustrated in FIG. 7 are the same as the descriptions of the timings T0 to T2 in the example of FIG.

(タイミングT14):制御信号φPGA_AZが低レベルになってカラムアンプ22のリセットが解除された後、制御信号φADC_inが高レベルになる。これにより、垂直信号線14に読み出された暗信号は、カラムアンプ22によって増幅された後、カラムADC25に入力される。   (Timing T14): After the control signal φPGA_AZ becomes low level and the reset of the column amplifier 22 is released, the control signal φADC_in becomes high level. As a result, the dark signal read to the vertical signal line 14 is amplified by the column amplifier 22 and then input to the column ADC 25.

なお、上記の暗信号は検出部24にも入力される。そのため、検出部24のコンパレータCOMは、暗信号の出力と黒基準電圧Vrefdcompとを比較し、暗信号の出力が黒基準電圧Vrefdcompよりも大きいときに報知信号(例えば高レベルの信号)を出力する。   The dark signal is also input to the detection unit 24. Therefore, the comparator COM of the detection unit 24 compares the dark signal output with the black reference voltage Vrefdcomp, and outputs a notification signal (for example, a high level signal) when the dark signal output is larger than the black reference voltage Vrefdcomp. .

(タイミングT15):暗信号読み出し時(制御信号φADC_inが高レベルの期間)において、制御信号φDarkcomp_ENが高レベルとなる。これにより、検出部24のラッチ回路LAは、コンパレータCOMの出力電圧をラッチしてカラムADC25に出力する。   (Timing T15): At the time of dark signal reading (a period in which the control signal φADC_in is at a high level), the control signal φDarkcomp_EN is at a high level. As a result, the latch circuit LA of the detection unit 24 latches the output voltage of the comparator COM and outputs it to the column ADC 25.

(タイミングT16):制御信号φADC_inが低レベルとなって、カラムADC25への暗信号の入力が終了する。このとき、制御信号φDclip_ENが低レベルとなって、垂直信号線14のクリップが解除される。   (Timing T16): The control signal φADC_in becomes a low level, and the input of the dark signal to the column ADC 25 is completed. At this time, the control signal φDclip_EN becomes a low level, and the clipping of the vertical signal line 14 is released.

T16の後に、カラムADC25は暗信号のA/D変換を実行し、上記の暗信号をラッチして保持する。なお、上記のタイミングT15でラッチされた報知信号が高レベルであるときには、カラムADC25は入力された暗信号の出力を使用せず、暗信号の階調値を予め設定された黒基準値に置換する。   After T16, the column ADC 25 performs A / D conversion of the dark signal, and latches and holds the dark signal. When the notification signal latched at the timing T15 is at a high level, the column ADC 25 does not use the output of the input dark signal, but replaces the gradation value of the dark signal with a preset black reference value. To do.

(タイミングT17):画素PXの転送トランジスタTXのゲートに転送信号φTXが入力され、フォトダイオードPDに蓄積されている信号電荷がフローティングディフュージョンFDに転送される。このとき、フローティングディフュージョンFDの電圧は、フォトダイオードPDから転送される電荷量に応じて低下し、増幅トランジスタAMPおよび選択トランジスタSELを介して垂直信号線14に読み出される信号電圧も低下する。   (Timing T17): The transfer signal φTX is input to the gate of the transfer transistor TX of the pixel PX, and the signal charge accumulated in the photodiode PD is transferred to the floating diffusion FD. At this time, the voltage of the floating diffusion FD decreases according to the amount of charge transferred from the photodiode PD, and the signal voltage read to the vertical signal line 14 via the amplification transistor AMP and the selection transistor SEL also decreases.

(タイミングT18):制御信号φADC_inが高レベルになり、垂直信号線14に読み出された明信号は、カラムアンプ22によって増幅された後、カラムADC25に入力される。   (Timing T18): The control signal φADC_in becomes high level, and the bright signal read out to the vertical signal line 14 is amplified by the column amplifier 22 and then input to the column ADC 25.

なお、T18から所定期間経過後に制御信号φADC_inは低レベルとなる。その後にカラムADC25は明信号のA/D変換を実行し、上記の明信号をラッチして保持する。   Note that the control signal φADC_in becomes a low level after a lapse of a predetermined period from T18. Thereafter, the column ADC 25 performs A / D conversion of the bright signal, and latches and holds the bright signal.

そして、他の実施形態の第1信号出力回路15では、各カラムADC25に保持された画素PXの明信号および暗信号が水平データバス26によって行方向D1に走査される。そして、水平データバス26の一端に設けられた差動アンプにより、画素ごとに明信号から暗信号が減算される。これにより、第1信号出力回路15から画素値の情報が出力される。   In the first signal output circuit 15 of another embodiment, the bright signal and the dark signal of the pixel PX held in each column ADC 25 are scanned in the row direction D1 by the horizontal data bus 26. Then, the dark signal is subtracted from the bright signal for each pixel by a differential amplifier provided at one end of the horizontal data bus 26. Thereby, pixel value information is output from the first signal output circuit 15.

他の実施形態においては、暗信号の出力が黒基準電圧Vrefdcompよりも大きく、暗信号の出力が浮き上がるケースにおいて、カラムADC25が暗信号を小さな値の黒基準値に置換する。上記のケースでは明信号は非常に大きな値となるので、置換後の暗信号を明信号から減算すると、画素値の情報としては白レベルに相当するコードが出力されることとなる。   In another embodiment, in the case where the dark signal output is larger than the black reference voltage Vrefdcomp and the dark signal output rises, the column ADC 25 replaces the dark signal with a small black reference value. In the above case, since the bright signal has a very large value, if the dark signal after replacement is subtracted from the bright signal, a code corresponding to the white level is output as pixel value information.

したがって、他の実施形態の構成によっても、一の実施形態とほぼ同様の効果を得ることができる。   Therefore, the effects similar to those of the first embodiment can be obtained by the configurations of the other embodiments.

<撮像装置の構成例>
図8は、撮像装置の一例である電子カメラの構成例を示す図である。
<Configuration example of imaging device>
FIG. 8 is a diagram illustrating a configuration example of an electronic camera that is an example of an imaging apparatus.

電子カメラは、撮像光学系31と、上述した一の実施形態または他の実施形態の固体撮像素子32と、アナログフロントエンド回路33(AFE回路)と、画像処理部34と、モニタ35と、記録I/F36と、制御部37と、操作部38とを有している。ここで、固体撮像素子32、アナログフロントエンド回路33、画像処理部34、操作部38はそれぞれ制御部37と接続されている。   The electronic camera includes an imaging optical system 31, the solid-state imaging device 32 according to one or other embodiments described above, an analog front-end circuit 33 (AFE circuit), an image processing unit 34, a monitor 35, and a recording. An I / F 36, a control unit 37, and an operation unit 38 are provided. Here, the solid-state imaging device 32, the analog front end circuit 33, the image processing unit 34, and the operation unit 38 are connected to the control unit 37, respectively.

撮像光学系31は、例えばズームレンズやフォーカスレンズを含む複数のレンズで構成されている。なお、簡単のため、図8では撮像光学系31を1枚のレンズで図示する。   The imaging optical system 31 includes a plurality of lenses including, for example, a zoom lens and a focus lens. For the sake of simplicity, FIG. 8 shows the imaging optical system 31 with a single lens.

固体撮像素子32は、撮像光学系31を通過した光束による被写体の結像を撮像する。この撮像素子の出力はアナログフロントエンド回路33に接続されている。   The solid-state imaging device 32 images the image of the subject by the light flux that has passed through the imaging optical system 31. The output of this image sensor is connected to an analog front end circuit 33.

電子カメラの撮影モードにおいて、固体撮像素子32は、操作部38の入力に応じて、不揮発性の記憶媒体(39)への記録を伴う記録用静止画像や動画像を撮影する。また、固体撮像素子32は、記録用静止画像の撮影待機時にも所定間隔ごとに観測用の画像(スルー画像)を連続的に撮影する。時系列に取得されたスルー画像のデータ(あるいは上記の動画像のデータ)は、モニタ35での動画表示や制御部37による各種の演算処理に使用される。なお、動画撮影時に、電子カメラはスルー画像を記録するようにしてもよい。   In the shooting mode of the electronic camera, the solid-state imaging device 32 shoots a recording still image or moving image accompanied by recording in a nonvolatile storage medium (39) in response to an input from the operation unit 38. In addition, the solid-state imaging device 32 continuously captures observation images (through images) at predetermined intervals even during standby for recording still images for recording. The through image data (or the moving image data) acquired in time series is used for moving image display on the monitor 35 and various arithmetic processes by the control unit 37. Note that the electronic camera may record a through image during moving image shooting.

アナログフロントエンド回路33は、パイプライン式に入力される画像信号に対して、アナログ信号処理、A/D変換処理を順次施す回路である。アナログフロントエンド回路33の出力は画像処理部34に接続される。   The analog front end circuit 33 is a circuit that sequentially performs analog signal processing and A / D conversion processing on an image signal input in a pipeline manner. The output of the analog front end circuit 33 is connected to the image processing unit 34.

画像処理部34は、アナログフロントエンド回路33から入力されるデジタルの画像信号に対して画像処理(色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など)を行う。なお、画像処理部34には、モニタ35および記録I/F36が接続される。   The image processing unit 34 performs image processing (color interpolation processing, gradation conversion processing, contour enhancement processing, white balance adjustment, etc.) on the digital image signal input from the analog front end circuit 33. Note that a monitor 35 and a recording I / F 36 are connected to the image processing unit 34.

モニタ35は、各種の画像を表示する表示デバイスである。例えば、モニタ35は、制御部37の制御により、撮影モード下でのスルー画像の動画表示(ビューファインダ表示)を行う。   The monitor 35 is a display device that displays various images. For example, the monitor 35 performs moving image display (viewfinder display) of a through image under the shooting mode under the control of the control unit 37.

記録I/F36は、不揮発性の記憶媒体39を接続するためのコネクタを有している。そして、記録I/F36は、コネクタに接続された記憶媒体39に対してデータの書き込み/読み込みを実行する。上記の記憶媒体39は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図8では記憶媒体39の一例としてメモリカードを図示する。   The recording I / F 36 has a connector for connecting a nonvolatile storage medium 39. The recording I / F 36 writes / reads data to / from the storage medium 39 connected to the connector. The storage medium 39 includes a hard disk, a memory card incorporating a semiconductor memory, or the like. In FIG. 8, a memory card is illustrated as an example of the storage medium 39.

制御部37は、電子カメラの動作を統括的に制御するプロセッサである。操作部38は、記録用静止画像の取得指示(例えばレリーズ釦の全押し操作)をユーザから受け付ける。   The control unit 37 is a processor that comprehensively controls the operation of the electronic camera. The operation unit 38 receives an instruction to acquire a recording still image (for example, a full press operation of a release button) from the user.

上記の電子カメラは、上述した一の実施形態または他の実施形態の固体撮像素子32を用いるので、低電圧駆動による高速な信号読み出しを行いつつ、高輝度被写体が黒く表現されることを防止できる。   Since the electronic camera uses the solid-state imaging device 32 of the above-described one embodiment or another embodiment, it is possible to prevent a high-luminance subject from being expressed in black while performing high-speed signal readout by low-voltage driving. .

<実施形態の補足事項>
(補足1):上記した他の実施形態において、カラムADC25が明信号と暗信号との減算を水平走査の前に行うようにしてもよい。
<Supplementary items of the embodiment>
(Supplement 1): In the other embodiment described above, the column ADC 25 may perform the subtraction of the bright signal and the dark signal before the horizontal scanning.

(補足2):上記の各実施形態において、第1信号出力回路15、第2信号出力回路16にそれぞれ全ての垂直信号線を接続してもよい。このとき、第1信号出力回路15、第2信号出力回路16にそれぞれカラムセレクタを設け、第1信号出力回路15、第2信号出力回路16との間で、奇数列の読み出しと偶数列の読み出しとを1行毎に交互に切り替えてもよい。この場合、例えば、緑画素(Gr、Gb)の信号を、同じカラムアンプ22を介して読み出すことができるので、緑画素(Gr、Gb)の信号のレベル差を小さくできる。   (Supplement 2): In each of the above embodiments, all the vertical signal lines may be connected to the first signal output circuit 15 and the second signal output circuit 16, respectively. At this time, a column selector is provided in each of the first signal output circuit 15 and the second signal output circuit 16, and odd column reading and even column reading are performed between the first signal output circuit 15 and the second signal output circuit 16. May be switched alternately for each line. In this case, for example, since the signal of the green pixel (Gr, Gb) can be read out through the same column amplifier 22, the level difference of the signal of the green pixel (Gr, Gb) can be reduced.

(補足3):上記実施形態では、1画素が4つのトランジスタで構成される例を説明した。しかし、本発明の固体撮像素子は、リセットトランジスタRST、増幅トランジスタAMPおよび選択トランジスタSELを複数の画素間で共有するもの(例えば、2画素で5つのトランジスタを有する2.5Tr構成、または4画素で7つのトランジスタを有する1.75Tr構成)であってもよい。   (Supplement 3): In the above-described embodiment, an example in which one pixel includes four transistors has been described. However, in the solid-state imaging device of the present invention, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are shared between a plurality of pixels (for example, a 2.5Tr configuration including two transistors and five transistors, or four pixels). 1.75Tr configuration having seven transistors).

図9は、画素PXの変形例を示している。図9に示した画素PXの構成は、増幅トランジスタAMP、選択トランジスタSEL、リセットトランジスタRSTおよびフローティングディフュージョンFDが、画素アレイの列方向D2に隣接する2画素(PX1〜PX2)で共用されている点を除いて、上述した図2の画素PXと同様である。なお、図に示す画素PXについて、列方向D2に隣接する複数のフローティングディフュージョンFDをスイッチで接続し、さらに列方向D2での加算読み出しを可能としてもよい(この場合の図示は省略する)。   FIG. 9 shows a modification of the pixel PX. The configuration of the pixel PX shown in FIG. 9 is that the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion FD are shared by two pixels (PX1 to PX2) adjacent in the column direction D2 of the pixel array. Is the same as the pixel PX of FIG. 2 described above. For the pixel PX shown in the figure, a plurality of floating diffusions FD adjacent to each other in the column direction D2 may be connected by a switch, and addition reading in the column direction D2 may be enabled (illustration is omitted in this case).

図10は、画素PXの変形例を示している。図10に示した画素PXの構成は、増幅トランジスタAMP、選択トランジスタSEL、リセットトランジスタRSTおよびフローティングディフュージョンFDが、画素アレイの列方向D2に隣接する4画素(PX1〜PX4)で共用されている点を除いて、上述した図2の画素PXと同様である。   FIG. 10 shows a modification of the pixel PX. The configuration of the pixel PX shown in FIG. 10 is that the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion FD are shared by four pixels (PX1 to PX4) adjacent in the column direction D2 of the pixel array. Is the same as the pixel PX of FIG. 2 described above.

(補足4):上記実施形態では、撮像装置の一例として電子カメラの構成を説明した。しかし、本発明の撮像装置は、固体撮像素子と各種の信号処理回路とをオンチップで一体化したものであってもよい。   (Supplement 4): In the above embodiment, the configuration of the electronic camera has been described as an example of the imaging apparatus. However, the image pickup apparatus of the present invention may be an on-chip integrated solid-state image pickup device and various signal processing circuits.

(補足5):上記実施形態において、固体撮像素子のカラーフィルタアレイはベイヤ配列に限定されることなく、他のカラーフィルタアレイ(例えば、マゼンタ、グリーン、シアンおよびイエローを用いる補色系カラーフィルタなど)であってもよい。   (Supplement 5): In the above embodiment, the color filter array of the solid-state imaging device is not limited to the Bayer array, and other color filter arrays (for example, complementary color filters using magenta, green, cyan, and yellow) It may be.

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図する。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。   From the above detailed description, features and advantages of the embodiments will become apparent. It is intended that the scope of the claims extend to the features and advantages of the embodiments as described above without departing from the spirit and scope of the right. Further, any person having ordinary knowledge in the technical field should be able to easily come up with any improvements and modifications, and there is no intention to limit the scope of the embodiments having the invention to those described above. It is also possible to use appropriate improvements and equivalents within the scope disclosed in.

11…固体撮像素子、12…画素アレイ、13…水平制御信号線、14…垂直信号線、15…第1信号出力回路、16…第2信号出力回路、17…駆動回路、18…バイアス回路、19…定電流源、21…クリップ部、22…カラムアンプ、23…サンプルホールド部、24…検出部、25…カラムA/D変換部(カラムADC)、26…水平データバス、27…抵抗器群、28…調整部 DESCRIPTION OF SYMBOLS 11 ... Solid-state image sensor, 12 ... Pixel array, 13 ... Horizontal control signal line, 14 ... Vertical signal line, 15 ... 1st signal output circuit, 16 ... 2nd signal output circuit, 17 ... Drive circuit, 18 ... Bias circuit, DESCRIPTION OF SYMBOLS 19 ... Constant current source, 21 ... Clip part, 22 ... Column amplifier, 23 ... Sample hold part, 24 ... Detection part, 25 ... Column A / D conversion part (column ADC), 26 ... Horizontal data bus, 27 ... Resistor Group, 28 ... adjustment unit

Claims (11)

行列状に配置され、入射光を電気信号に変換する画素と、
複数の前記画素と列方向に接続され、ノイズ成分を含む暗信号と受光成分を含む明信号とを前記画素から読み出す複数の垂直信号線と、
前記垂直信号線に読み出された信号を増幅するカラムアンプと、
前記カラムアンプの入力側で前記垂直信号線に接続され、所定電圧外の信号をクリップするクリップ部と、
前記カラムアンプの出力側に配置され、信号をA/D変換して出力するカラムA/D変換部と、
前記カラムアンプから出力される前記暗信号のレベルが閾値よりも大きいときに前記カラムA/D変換部に報知信号を出力する検出部と、を備え、
前記カラムA/D変換部は、前記報知信号の受信時に画素値の情報として白レベルに相当するコードを出力し、
前記カラムアンプおよび前記カラムA/D変換部の電源電圧は、前記画素および前記クリップ部の電源電圧よりも低い撮像素子。
Pixels arranged in a matrix and converting incident light into electrical signals;
A plurality of vertical signal lines connected to the plurality of pixels in the column direction and reading out a dark signal including a noise component and a bright signal including a light receiving component from the pixel;
A column amplifier for amplifying the signal read to the vertical signal line;
A clip unit that is connected to the vertical signal line on the input side of the column amplifier and clips a signal outside a predetermined voltage;
A column A / D converter that is arranged on the output side of the column amplifier and outputs the signal after A / D conversion;
A detector that outputs a notification signal to the column A / D converter when the level of the dark signal output from the column amplifier is greater than a threshold;
The column A / D converter outputs a code corresponding to a white level as pixel value information when receiving the notification signal ,
The power supply voltage of the column amplifier and the column A / D conversion unit is an image sensor that is lower than the power supply voltage of the pixel and the clip unit .
請求項1に記載の撮像素子において、
前記明信号と前記暗信号とを保持するサンプルホールド部を、前記カラムアンプの後段にさらに備え、
前記検出部は、前記サンプルホールド部から出力された前記暗信号のレベルと、前記閾値とを比較して前記報知信号を出力し、
前記カラムA/D変換部は、前記報知信号の受信時に前記カラムアンプからの出力に拘わらず、前記白レベルに相当するコードを出力する撮像素子。
In an imaging device according to claim 1,
A sample hold unit that holds the bright signal and the dark signal is further provided in a subsequent stage of the column amplifier,
The detection unit compares the level of the dark signal output from the sample hold unit with the threshold value, and outputs the notification signal.
The column A / D conversion unit, wherein upon reception of the broadcast signal irrespective of the output from the column amplifier, the output to that an imaging device the corresponding code to the white level.
請求項1または請求項2に記載の撮像素子において、
前記カラムA/D変換部は、前記報知信号の受信時に前記暗信号の階調値を所定の黒基準値に置換し、前記明信号の階調値と前記黒基準値との差分を求めることで、前記白レベルに相当するコードを出力する撮像素子。
In an imaging device according to claim 1 or claim 2,
The column A / D converter replaces the gradation value of the dark signal with a predetermined black reference value when the notification signal is received, and obtains a difference between the gradation value of the bright signal and the black reference value. in, you output a code corresponding to the white level IMAGING element.
請求項1から請求項のいずれか1項に記載の撮像素子において、
前記閾値を規定する黒基準電圧を前記検出部に供給する電圧生成部をさらに備え、
前記電圧生成部は、
電源電圧と前記カラムアンプの基準電圧との間に接続された抵抗器群と、
前記抵抗器群との接続を切り替えて、抵抗分割比の変化により前記黒基準電圧を調整する調整部と、を含む撮像素子。
In an imaging device according to any one of claims 1 to 3,
A voltage generation unit that supplies the detection unit with a black reference voltage that defines the threshold;
The voltage generator is
A group of resistors connected between a power supply voltage and a reference voltage of the column amplifier;
Wherein by switching the connection of the resistor group, an adjustment unit for adjusting the black reference voltage by a change in resistance division ratio, the including an imaging element.
請求項1から請求項のいずれか1項に記載の撮素子を備える撮像装置。 Provided that an imaging apparatus an imaging element according to any one of claims 4 claim 1. 画素部から読み出された信号を出力する信号線と、A signal line for outputting a signal read from the pixel portion;
前記信号及び基準信号を比較して、前記信号が前記基準信号よりも大きい場合に報知信号を出力する検出部と、  A detection unit that compares the signal and a reference signal and outputs a notification signal when the signal is larger than the reference signal;
前記信号線及び前記検出部に接続される信号変換部であって、前記報知信号が入力された場合、前記信号を一定のデジタル信号として出力する信号変換部と、を備え、  A signal conversion unit connected to the signal line and the detection unit, the signal conversion unit outputting the signal as a constant digital signal when the notification signal is input,
前記信号変換部の電源電圧は、前記画素部の電源電圧よりも低い撮像素子。  The power supply voltage of the signal conversion unit is an image sensor that is lower than the power supply voltage of the pixel unit.
請求項6に記載の撮像素子において、The image sensor according to claim 6, wherein
前記画素部及び前記検出部の間の前記信号線に接続され、前記信号線の電圧が所定の閾値を超えないように調整するクリップ部を備え、  A clip unit that is connected to the signal line between the pixel unit and the detection unit and adjusts the voltage of the signal line so as not to exceed a predetermined threshold;
前記信号変換部の電源電圧は、前記クリップ部の電源電圧よりも低い撮像素子。The power supply voltage of the signal conversion unit is an image sensor that is lower than the power supply voltage of the clip unit.
請求項6または請求項7に記載の撮像素子において、In the imaging device according to claim 6 or 7,
前記信号線に接続され、前記信号を増幅する増幅部を備え、  An amplifier connected to the signal line for amplifying the signal;
前記検出部は、前記増幅部により増幅された前記信号と前記基準信号を比較して、前記信号が前記基準信号よりも大きい場合に前記報知信号を出力する撮像素子。  The detection unit compares the signal amplified by the amplification unit with the reference signal, and outputs the notification signal when the signal is larger than the reference signal.
請求項8に記載の撮像素子において、The image sensor according to claim 8, wherein
前記増幅部の電源電圧は、前記画素部の電源電圧よりも低い撮像素子。  The power supply voltage of the amplification unit is an image sensor that is lower than the power supply voltage of the pixel unit.
請求項8または請求項9に記載の撮像素子において、In the imaging device according to claim 8 or 9,
前記増幅部の電源電圧は、前記クリップ部の電源電圧よりも低い撮像素子。  The power supply voltage of the amplifying unit is an image sensor that is lower than the power supply voltage of the clip unit.
請求項6から請求項10のいずれか1項に記載の撮像素子を備える撮像装置。An imaging device comprising the imaging device according to any one of claims 6 to 10.
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