JP5958884B2

JP5958884B2 - Ｄ／ａ変換装置、ｄ／ａ変換方法及び電子楽器

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Publication number: JP5958884B2
Application number: JP2014058360A
Authority: JP
Inventors: 吾朗坂田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2014-03-20
Filing date: 2014-03-20
Publication date: 2016-08-02
Anticipated expiration: 2034-03-20
Also published as: JP2015185900A; US20150270848A1; CN104935347A; CN104935347B; US9343052B2

Description

本発明は、Ｄ／Ａ変換装置、Ｄ／Ａ変換方法及び電子楽器に関する。

従来より可聴帯域のＳＮ比を向上させる為、量子化ノイズを高域側へシフトさせるノイズシェーピング効果を有するΔΣ変調器を用いたＤ／Ａ変換装置が知られている。この種の装置として、例えば特許文献１には、第１のクロックに従って入力信号をΔΣ変調してΔΣ変調出力を発生するΔΣ変調手段と、前記第１のクロックと当該第１のクロックとは非同期の第２のクロックとに基づき前記ΔΣ変調手段の１サンプル当たりの処理時間として割り当てられるタイムスロットの開始を表す開始信号および前記ΔΣ変調手段のΔΣ変調処理の完了を表す完了信号を発生するタイミング発生手段と、前記タイミング発生手段が発生する開始信号および完了信号に従い、前記ΔΣ変調手段から前記第１のクロックに同期して出力されるΔΣ変調出力を、前記第２のクロックに同期した出力信号（ＰＷＭ出力信号）に変換する出力変換手段とを備え、ＡＳＩＣ（特定用途向けＩＣ）やＦＰＧＡ（ゲートアレイ）等の上位システムに容易に搭載できる上、装置構成の複雑化を招致することなくジッタ（時間軸誤差）の影響を回避可能にしたＤ／Ａ変換装置が開示されている。

特許第４８８８８３７号公報

ところで、上記特許文献１に開示の技術のように、ΔΣ変調とＰＷＭ（パルス幅変調）とを併用するＤ／Ａ変換装置では、次に述べる問題がある。以下、図７〜図９を参照して説明を進める。

通常、デジタル回路で構成されるＤ／Ａ変換装置と、その後段となるアナログ回路部とのインタフェースには、出力素子となるバッファを設けてＤ／Ａ変換装置から出力されるＰＷＭ出力信号を後段のアナログ回路部へ供給することが多い。

ＰＷＭ出力信号を駆動するバッファは、図７（ａ）に図示するように、電流を引き込んで「Ｈ」レベルから「Ｌ」レベルにプルダウンする駆動特性と、図７（ｂ）に図示するように、電流を吐き出して「Ｌ」レベルから「Ｈ」レベルにプルアップする駆動特性とが相違する。つまり、バッファは「Ｈ」レベルから「Ｌ」レベルへ遷移させるドライブ能力と、「Ｌ」レベルから「Ｈ」レベルへ遷移させるドライブ能力とが異なる。

ところで、Ｄ／Ａ変換装置が理想的な動作をする為には、図８に図示するように、遷移前の電圧に係わらず「引き込む」電流量（図８中の斜線領域ａ）と「吐き出す」電流量（図８中の斜線領域ｂ）とが一致することが望ましいが、上述したように、プルダウン／プルアップの駆動特性（ドライブ能力）が相違すると、図９に図示する通り、「Ｌ」レベルから「Ｈ」レベルに遷移する際の遅延時間Δｔ１と、「Ｈ」レベルから「Ｌ」レベルに遷移する際の遅延時間Δｔ２とが異なり、これによりＰＷＭ出力信号におけるデューティ誤差を招致して結果的に変換精度が劣化する。

本発明は、上述した事情に鑑みてなされたもので、ＰＷＭ出力信号のデューティ誤差を排除して変換精度の向上を図ることが出来るＤ／Ａ変換装置、Ｄ／Ａ変換方法及び電子楽器を提供することを目的としている。

上記目的を達成するため、本発明のＤ／Ａ変換装置は、
デジタルデータが入力される減算器と、
前記減算器から出力されるデジタルデータをΔΣ変調するΔΣ変調器と、
前記ΔΣ変調器の出力を量子化する量子化器と、
前記量子化器からの量子化された出力に基づくデューティ比を有するパルス幅変調信号を出力するＰＷＭ出力器と、
前記ＰＷＭ出力器からのパルス幅変調信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、
前記出力素子の駆動特性に起因して生じるパルス幅変調信号の誤差分を複数種記憶したメモリから、前記出力素子の出力電圧に近似できる入力データ及び前記量子化器の出力に応じた前記パルス幅変調信号の誤差分を選択する選択器と、
を備え、
前記選択器は、前記選択された前記パルス幅変調信号の誤差分を前記減算器に供給するとともに、前記減算器は、前記入力されるデジタルデータから前記パルス幅変調信号の誤差分を減算して前記ΔΣ変調器に供給する、ことを特徴とする。

また、本発明のＤ／Ａ変換方法は、
デジタルデータが入力される減算器と、前記減算器から出力されるデジタルデータをΔΣ変調するΔΣ変調器と、前記ΔΣ変調器の出力を量子化する量子化器と、前記量子化された前記ΔΣ変調器の出力に基づくデューティ比を有するパルス幅変調信号を出力するＰＷＭ出力器と、このＰＷＭ出力器からのパルス幅変調信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、前記出力素子の駆動特性に起因して生じるパルス幅変調信号の誤差分を複数種記憶したメモリから、前記出力素子の出力電圧に近似できる入力データ及び前記量子化器の出力に応じた前記パルス幅変調信号の誤差分を選択する選択器と、
を有するＤ／Ａ変換装置で実行される方法であって、
前記選択器は、前記選択された前記パルス幅変調信号の誤差分を前記減算器に供給し、
前記減算器は、前記前記入力されるデジタルデータから前記パルス幅変調信号の誤差分を減算して前記ΔΣ変調器に供給する、ことを特徴とする。
さらに、本発明の電子楽器は、
請求項１に記載のＤ／Ａ変換装置と、
演奏操作に応じて演奏情報を出力する鍵盤部と、
前記鍵盤部から出力される演奏情報に応じた楽音をデジタルデータ生成するとともに、当該生成されたデジタルデータを前記Ｄ／Ａ変換装置に出力する音源部と、
を有することを特徴とする。

本発明では、ＰＷＭ出力信号のデューティ誤差を排除して変換精度の向上を図ることが出来る。

本発明の実施の一形態の全体構成を示すブロック図である。Ｄ／Ａ変換部１７の構成を示すブロック図である。 ΔΣ変調器３０の構成を示すブロック図である。ＰＷＭ部５０から出力されるパルス幅データ（ＰＷＭ出力信号）を示す図である。量子化器４０の構成を示すブロック図である。フィードバック値ＦＢＶ０〜ＦＢＶ４を説明するためのグラフである。バッファのプルダウン／プルアップ駆動特性の一例を示すグラフである。バッファの「引き込む」電流量（斜線領域ａ）と「吐き出す」電流量（斜線領域ｂ）とを示す図である。ＰＷＭ出力信号に生じる遅延時間Δｔ１および遅延時間Δｔ２を示す図である。

以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施の一形態によるＤＡ変換装置（ＤＡ変換部１７）を備える電子楽器１００の全体構成を示すブロック図である。この図において、ＣＰＵ１０は、スイッチ部１１から出力されるスイッチイベントに応じて装置各部の処理動作を設定したり、鍵盤部１３から出力される演奏情報に応じた楽音を生成するよう音源部１６に指示する。また、ＣＰＵ１０は、パワーオン後のイニシャライズの際に、ＲＡＭ１５のデータエリアから閾値データ（閾値ＴＨ０〜ＴＨ４）およびフィードバックデータＦＢＶ群を、量子化器４０（後述する）に転送する。

スイッチ部１１は、操作パネルに設けられる電源スイッチや音色選択スイッチなどから構成され、スイッチ操作に応じた種類のスイッチイベントを発生する。スイッチ部１１が発生するスイッチイベントはＣＰＵ１０に取り込まれる。表示部１２は、液晶表示パネルなどから構成され、ＣＰＵ１０の制御の下に、装置各部の設定状態や動作状態などを画面表示する。鍵盤部１３は、押離鍵操作（演奏操作）に応じたキーオン／キーオフイベント、ノートナンバ（又は鍵番号）およびベロシティを含む演奏情報を発生してＣＰＵ１０に供給する。

ＲＯＭ１４は、上記ＣＰＵ１０が実行する各種プログラムを記憶する。ＲＡＭ１５は、ワークエリアおよびデータエリアを備える。ＲＡＭ１５のワークエリアには、ＣＰＵ１０の処理に用いられる各種レジスタ・フラグデータが一時記憶される。データエリアには、後述する量子化器４０に転送する閾値データ（閾値ＴＨ０〜ＴＨ４）およびフィードバックデータＦＢＶ群が格納される。閾値データ（閾値ＴＨ０〜ＴＨ４）およびフィードバックデータＦＢＶ群が意図するところについては追って述べる。音源部１６は、周知の波形メモリ読み出し方式にて構成される複数の発音チャンネルを備え、ＣＰＵ１０から供給されるノートオン／ノートオフイベントに従って楽音波形データＷを発生する。

ＤＡ変換部１７は、音源部１６から出力される楽音波形データＷをアナログ形式の楽音信号に変換して出力する。ＤＡ変換部１７の後段には、ＲＣ積分回路が設けられ、当該ＲＣ積分回路によってＤＡ変換部１７から出力される楽音信号から不要な高域ノイズを除去するローパスフィルタリングを施した後、アンプ１８で信号増幅してスピーカ１９から発音させる。

次に、図２〜図６を参照して、本発明の実施の一形態によるＤＡ変換部１７の構成を説明する。図２は、ＤＡ変換部１７の全体構成を示すブロック図である。この図において、減算器２０は、入力データＤｉｎから帰還入力されるフィードバック値ＦＢＶｎ（後述する）を減算して出力する。ΔΣ変調器３０は、図３に図示する一例の場合、積分器３１、乗算器３２、加算器３３、積分器３４、乗算器３５、積分器３６、加算器３７および乗算器３８から構成され、入力信号ｉｎを３次ΔΣ変調符号化してΔΣ変調出力ｏｕｔを発生する。

量子化器４０は、ΔΣ変調器３０から出力されるΔΣ変調出力ｏｕｔを、「０」〜「４」の５値に量子化して出力する。量子化器４０の構成については追って述べる。ＰＷＭ部５０は、量子化器４０の出力値が「０」〜「４」の５値の場合、図４に図示するパルス幅データを発生する。すなわち、１タイムスロットが８クロック（Ｆｓ／１２８）分で形成される場合に、量子化器４０の出力値が「０」ならば、８クロック分全てが「０」のパルス幅データを発生し、量子化器４０の出力値が「１」ならば、８クロック中の中央２クロック分が「１」のパルス幅データを発生する。以後、量子化器４０の出力値が「２」、「３」および「４」の各場合には、８クロック中の中央４クロック分、中央６クロック分および全クロックがそれぞれ「１」となるパルス幅データを発生する。

バッファ６０は、ＰＷＭ部５０から出力されるパルス幅データ（ＰＷＭ出力信号）を、後段のアナログ回路部（ＲＣ積分回路）に供給する。このバッファ６０では、前述したように、プルダウン／プルアップの駆動特性（ドライブ能力）が相違し、これにより図９に図示する通り、「Ｌ」レベルから「Ｈ」レベルに遷移する際の遅延時間Δｔ１と、「Ｈ」レベルから「Ｌ」レベルに遷移する際の遅延時間Δｔ２とが異なる結果、パルス幅データ（ＰＷＭ出力信号）のデューティ誤差が生じて変換精度の劣化を招く。

そこで、本発明では、量子化器４０がデューティ誤差を補償する構成を備えてＤ／Ａ変換精度の向上を図るようになっている。以下、こうした量子化器４０の構成について、図５〜図６を参照して説明する。図５は、量子化器４０の構成を示すブロック図である。量子化器４０は、閾値メモリ４１、比較器４２、フィードバック値メモリ４３および遅延器４４から構成される。

閾値メモリ４１には、ＣＰＵ１０の制御の下に、ＲＡＭ１５のデータエリアから転送される閾値ＴＨ０〜ＴＨ４が格納される。閾値ＴＨ０〜ＴＨ４の値は、ΔΣ変調出力を５値に量子化するための整数「０」〜「４」である。比較器４２は、閾値メモリ４１に記憶される閾値ＴＨ０〜ＴＨ４に対してΔΣ変調出力を大小比較して比較結果（「０」〜「４」）を発生する。この比較結果は次段のＰＷＭ部５０に供給されると共に、フィードバック値メモリ４３の読み出しアドレス（下位）となる。

フィードバック値メモリ４３には、ＣＰＵ１０の制御の下に、ＲＡＭ１５のデータエリアから転送されるフィードバックデータＦＢＶ群が格納される。フィードバックデータＦＢＶ群は、複数組のフィードバック値ＦＢＶ０〜ＦＢＶ４から構成される。一組のフィードバック値ＦＢＶ０〜ＦＢＶ４は、ある出力電圧で駆動するバッファ６０の駆動特性に基づき予め実験的に得られる値である。

具体的には、バッファ６０におけるプルダウン／プルアップの駆動特性（ドライブ能力）の相違で生じるパルス幅データ（ＰＷＭ出力信号）のデューティ誤差に相当する変動分を含む量子化器出力値である。すなわち、図６に図示するように、デューティ誤差の無い理想的な量子化器出力値は、階段状の太線で示される量子化器出力値となるが、実際には閾値ＴＨ０〜ＴＨ４に対応する各量子化器出力値にデューティ誤差に相当する変動分が含まれ、この変動分を含んだ閾値ＴＨ０〜ＴＨ４毎の量子化器出力値がフィードバック値ＦＢＶ０〜ＦＢＶ４として用いられる。

遅延器４４は、ＣＰＵ１０の制御の下に、入力データＤｉｎを遅延出力させる。遅延器４４から遅延出力される入力データＤｉｎは、フィードバック値メモリ４３の読み出しアドレス（上位）となる。入力データＤｉｎは、バッファ６０の出力電圧に近似できる為、これをフィードバック値メモリ４３の読み出しアドレス（上位）として用いる。

したがって、フィードバック値メモリ４３は、複数組のフィードバック値ＦＢＶ０〜ＦＢＶ４の内、上記読み出しアドレス（上位）に基づきバッファ６０の出力電圧に対応した組のフィードバック値ＦＢＶ０〜ＦＢＶ４が選択され、更に上述の比較器４２の比較結果を読み出しアドレス（下位）として、選択された組のフィードバック値ＦＢＶ０〜ＦＢＶ４の内、何れかをフィードバック値ＦＢＶｎとして読み出す。

フィードバック値メモリ４３から読み出されたフィードバック値ＦＢＶｎは、前述した減算器２０（図２参照）に帰還入力される。これにより、前述したΔΣ変調器３０では、入力データＤｉｎからデューティ誤差に相当する変動分を含んだ量子化器出力値を減算した差分が最小になるように動作する結果、ＰＷＭ出力信号のデューティ誤差を排除して変換精度の向上を図ることが可能になる。

以上のように、本実施形態では、バッファ６０のプルダウン／プルアップの駆動特性（ドライブ能力）の相違で生じるパルス幅データ（ＰＷＭ出力信号）のデューティ誤差に相当する変動分を含んだ量子化器出力値を、フィードバック値ＦＢＶ０〜ＦＢＶ４としてフィードバック値メモリ４３に記憶しておき、ΔΣ変調出力の量子化に応じて当該フィードバック値メモリ４３から読み出されるフィードバック値ＦＢＶｎを減算器２０に帰還入力させて入力データＤｉｎからデューティ誤差に相当する変動分を含んだ量子化器出力値を減算し、その差分が最小になるようΔΣ変調を施してパルス幅データ（ＰＷＭ出力信号）のデューティ誤差を補償する為、ＰＷＭ出力信号のデューティ誤差を排除して変換精度の向上を図ることができる。

また、本実施形態では、バッファ６０の出力電圧に対応した複数組のフィードバック値ＦＢＶ０〜ＦＢＶ４をフィードバック値メモリ４３に記憶させておき、バッファ６０の出力電圧に近似できる入力データＤｉｎに応じて、複数組のフィードバック値ＦＢＶ０〜ＦＢＶ４の内から該当する組のフィードバック値ＦＢＶ０〜ＦＢＶ４を選択する。そして、選択された組のフィードバック値ＦＢＶ０〜ＦＢＶ４の内からΔΣ変調出力の量子化に応じて読み出されるフィードバック値ＦＢＶｎを減算器２０に帰還入力させて入力データＤｉｎからデューティ誤差に相当する変動分を含んだ量子化器出力値を減算し、その差分が最小になるようΔΣ変調を施してパルス幅データ（ＰＷＭ出力信号）のデューティ誤差を補償する為、ＰＷＭ出力信号のデューティ誤差を排除して変換精度の向上を図ることができる。

なお、上述した実施形態では、バッファ６０の動作温度に応じて変化するプルダウン／プルアップの駆動特性（ドライブ能力）の相違について言及していないが、バッファ６０の動作温度を検出する温度検出手段と、当該温度検出手段により検出されるバッファ６０の動作温度に応じて、フィードバック値メモリ４３から読み出されるフィードバック値ＦＢＶｎを温度補償する手段とを設け、バッファ６０の動作温度の変化に追随してパルス幅データ（ＰＷＭ出力信号）のデューティ誤差を補償する態様とすることも可能になる。

以上、本発明の実施の一形態について説明したが、本発明はそれに限定されるものではなく、本願出願の特許請求の範囲に記載された発明とその均等の範囲に含まれる。以下では、本願出願当初の特許請求の範囲に記載された各発明について付記する。

（付記）
［請求項１］
入力デジタルデータをΔΣ変調するΔΣ変調手段と、
このΔΣ変調手段の出力を量子化する量子化手段と、
この量子化手段からの量子化出力に基づくデューティ比を有するＰＭＷ信号を出力するＰＭＷ出力手段と、
このＰＭＷ出力手段からのＰＭＷ信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、
前記出力素子の駆動特性に起因して生じるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を記憶する記憶手段と、
ΔΣ変調出力の量子化に応じて前記記憶手段から読み出されるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を帰還入力させて前記入力データから減算して前記ΔΣ変調手段に供給する減算手段と、
を備えることを特徴とするＤ／Ａ変換装置。

［請求項２］
前記記憶手段に、前記出力素子の駆動特性で生じるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を、当該出力素子の出力電圧に対応した複数組み分記憶させておき、
前記出力素子の出力電圧に近似できる入力データＤｉｎに応じて、前記記憶手段に記憶される複数組の内から該当する組の量子化器出力値を選択する選択手段を更に備えることを特徴とする請求項１記載のＤ／Ａ変換装置。

［請求項３］
前記出力素子の動作温度を検出する温度検出手段と、
前記温度検出手段により検出される出力素子の動作温度に応じて、前記記憶手段から読み出されるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を温度補償する温度補償手段と
を更に備えることを特徴とする請求項１記載のＤ／Ａ変換装置。

［請求項４］
入力デジタルデータをΔΣ変調するΔΣ変調手段と、このΔΣ変調手段の出力を量子化する量子化手段と、この量子化手段からの量子化出力に基づくデューティ比を有するＰＭＷ信号を出力するＰＭＷ出力手段と、このＰＭＷ出力手段からのＰＭＷ信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、を有するＤ／Ａ変換装置で実行される方法であって、
前記Ｄ／Ａ変換装置は、
ΔΣ変調出力の量子化に応じて、前記出力素子の駆動特性で生じるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を記憶したメモリから読み出されるＰＷＭ出力信号のデューティ誤差に相当する変動分を含んだ量子化器出力値を帰還入力させて入力デジタルデータから減算して前記ΔΣ変調手段に供給することを特徴とするＤ／Ａ変換方法。

１０ＣＰＵ
１１スイッチ部
１２表示部
１３鍵盤部
１４ＲＯＭ
１５ＲＡＭ
１６音源部
１７Ｄ／Ａ変換部
１８アンプ
１９スピーカ
Ｒ，Ｃ積分回路

Claims

デジタルデータが入力される減算器と、
前記減算器から出力されるデジタルデータをΔΣ変調するΔΣ変調器と、
前記ΔΣ変調器の出力を量子化する量子化器と、
前記量子化器からの量子化された出力に基づくデューティ比を有するパルス幅変調信号を出力するＰＷＭ出力器と、
前記ＰＷＭ出力器からのパルス幅変調信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、
前記出力素子の駆動特性に起因して生じるパルス幅変調信号の誤差分を複数種記憶したメモリから、前記出力素子の出力電圧に近似できる入力データ及び前記量子化器の出力に応じた前記パルス幅変調信号の誤差分を選択する選択器と、
を備え、
前記選択器は、前記選択された前記パルス幅変調信号の誤差分を前記減算器に供給するとともに、前記減算器は、前記入力されるデジタルデータから前記パルス幅変調信号の誤差分を減算して前記ΔΣ変調器に供給する、Ｄ／Ａ変換装置。
前記出力素子の出力電圧に近似できる入力データは、前記減算器に入力されるデジタルデータである、請求項１記載のＤ／Ａ変換装置。
前記出力素子の動作温度を検出する温度センサと、
前記温度センサにより検出される出力素子の動作温度に応じて、前記メモリから読み出されるパルス幅変調信号の誤差分を温度補償する温度補償部と
を更に備える請求項１記載のＤ／Ａ変換装置。
デジタルデータが入力される減算器と、前記減算器から出力されるデジタルデータをΔΣ変調するΔΣ変調器と、前記ΔΣ変調器の出力を量子化する量子化器と、前記量子化された前記ΔΣ変調器の出力に基づくデューティ比を有するパルス幅変調信号を出力するＰＷＭ出力器と、このＰＷＭ出力器からのパルス幅変調信号のデューティ比に対応するレベルを有するアナログ信号を出力する出力素子と、前記出力素子の駆動特性に起因して生じるパルス幅変調信号の誤差分を複数種記憶したメモリから、前記出力素子の出力電圧に近似できる入力データ及び前記量子化器の出力に応じた前記パルス幅変調信号の誤差分を選択する選択器と、
を有するＤ／Ａ変換装置で実行される方法であって、
前記選択器は、前記選択された前記パルス幅変調信号の誤差分を前記減算器に供給し、
前記減算器は、前記前記入力されるデジタルデータから前記パルス幅変調信号の誤差分を減算して前記ΔΣ変調器に供給する、Ｄ／Ａ変換方法。
請求項１に記載のＤ／Ａ変換装置と、
演奏操作に応じて演奏情報を出力する鍵盤部と、
前記鍵盤部から出力される演奏情報に応じた楽音をデジタルデータ生成するとともに、当該生成されたデジタルデータを前記Ｄ／Ａ変換装置に出力する音源部と、
を有する電子楽器。