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JP5952365B2 - 半導体装置 - Google Patents

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JP5952365B2
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宏充 郷戸
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Description

本発明は、酸化物半導体を用いる半導体装置と、該半導体装置を用いた表示装置及びそれ
らの作製方法に関する。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶ディスプレイなどで必要とされる透光性を有する電極材料として
用いられている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とするトランジスタが既に知られてい
る（特許文献１乃至４、非特許文献１）。
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎ
を有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体は、トランジ
スタのチャネル層として適用可能であることが確認されている（特許文献５、非特許文献
５及び６）。
特にＩｎ−Ｇａ−Ｚｎ系酸化物は、高移動度、透光性、低温成膜可能などの性質を有する
ため、フレキシブルディスプレイに代表される次世代ディスプレイの画素トランジスタの
材料として注目を浴びている。
その一方で、Ｉｎ−Ｇａ−Ｚｎ系酸化物を構成するＩｎ及びＧａはレアメタルであるため
、価格がとても高く、トランジスタのコスト増大を招く恐れがある。さらに、Ｉｎ及びＧ
ａは資源自体の枯渇も危険視されており、環境保護の視点から代替材料の発見が求められ
ている。
特開昭６０−１９８８６１号公報 特開平８−２６４７９４号公報 特表平１１−５０５３７７号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
本発明の一態様は、Ｉｎ、Ｇａなどのレアメタルを含まず、Ｚｎを含む酸化物層を用いた
トランジスタを提供することを課題とする。本発明の一態様は、Ｚｎを含む酸化物層を用
いたトランジスタにおいて、該トランジスタのしきい値電圧のばらつきを低減することを
課題とする。また、本発明の一態様は、該Ｚｎを含む酸化物層を用いたトランジスタ及び
該トランジスタを用いた半導体装置を提供することを課題とする。また本発明の一態様は
、該酸化物層を用いたトランジスタを有する表示装置を提供することを課題とする。
上記課題を解決するため、Ｚｎを含む酸化物層を用いたトランジスタにおいて、酸化物層
の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物層とソース電極層又はドレイ
ン電極層とが絶縁性酸化物を含む酸化物半導体層を介して重畳するようにトランジスタを
形成する。
本発明の一態様は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁層上
に酸化物層と、酸化物層上に絶縁性酸化物を含む酸化物半導体層と、絶縁性酸化物を含む
酸化物半導体層上にソース電極層及びドレイン電極層とを有し、酸化物層及び絶縁性酸化
物を含む酸化物半導体層は、Ｚｎを含み、酸化物層及び絶縁性酸化物を含む酸化物半導体
層は、インジウムを含まず、絶縁性酸化物を含む酸化物半導体層は、酸化物層より導電率
が低いアモルファス構造であり、絶縁性酸化物を含む酸化物半導体層とソース電極層及び
ドレイン電極層とは電気的に接続することを特徴とする半導体装置である。
本発明の他の一態様は、ゲート電極層と、ゲート電極層上にゲート絶縁層と、ゲート絶縁
層上に酸化物層と、酸化物層上に絶縁性酸化物を含む酸化物半導体層と、絶縁性酸化物を
含む酸化物半導体層上にｎ型の導電型を有するバッファ層と、バッファ層上にソース電極
層及びドレイン電極層とを有し、酸化物層及び絶縁性酸化物を含む酸化物半導体層は、Ｚ
ｎを含み、酸化物層及び絶縁性酸化物を含む酸化物半導体層は、インジウムを含まず、絶
縁性酸化物を含む酸化物半導体層は、酸化物層より導電率が低いアモルファス構造であり
、バッファ層の導電率は、絶縁性酸化物を含む酸化物半導体層の導電率より高く、絶縁性
酸化物を含む酸化物半導体層とソース電極層及びドレイン電極層とはバッファ層を介して
電気的に接続することを特徴とする半導体装置である。
なお、絶縁性酸化物は、酸化シリコンであることが好ましい。また、絶縁性酸化物を含む
酸化物半導体層は、ＳｉＯ２を２．５重量パーセント以上２０重量パーセント以下含ませ
たターゲットを用いたスパッタ法により形成されることが好ましい。また、絶縁性酸化物
を含む酸化物半導体層は、ＳｉＯ２を７．５重量パーセント以上１２．５重量パーセント
以下含ませたターゲットを用いたスパッタ法により形成されることが特に好ましい。また
、酸化物層は、酸化物半導体層であることが好ましい。また、酸化物層は、多結晶構造で
あってもよい。また、絶縁性酸化物を含む酸化物半導体層が、複数の積層であり、上層の
絶縁性酸化物を含む酸化物半導体層は、下層の絶縁性酸化物を含む酸化物半導体層より多
量の絶縁性酸化物を含むターゲットを用いたスパッタ法によって形成されていてもよい。
また、バッファ層は、Ｚｎを含む酸化物半導体からなることが好ましい。また、絶縁性酸
化物を含む酸化物半導体層は、ソース電極層とドレイン電極層の間に、ソース電極層及び
ドレイン電極層と重なる領域よりも膜厚の薄い領域を有していてもよい。また、ゲート電
極層のチャネル方向の幅が絶縁性酸化物を含む酸化物半導体層及び酸化物層のチャネル方
向の幅より広くてもよい。また、絶縁性酸化物を含む酸化物半導体層の端部の下に空洞が
形成されていてもよい。また、酸化物層の端部が絶縁性酸化物を含む酸化物半導体層によ
って覆われていてもよい。
本発明の他の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層
を形成し、ゲート絶縁層上に、Ｚｎを含ませたターゲットを用いたスパッタ法によって酸
化物膜を成膜し、酸化物膜上に、ＳｉＯ２とＺｎとを含ませたターゲットを用いたスパッ
タ法によって酸化シリコンを含む絶縁性酸化物を含む酸化物半導体膜を成膜し、酸化物膜
及び絶縁性酸化物を含む酸化物半導体膜をエッチングして酸化物層と絶縁性酸化物を含む
酸化物半導体層を形成し、絶縁性酸化物を含む酸化物半導体層の上に導電層を成膜し、絶
縁性酸化物を含む酸化物半導体層と導電層をエッチングして絶縁性酸化物を含む酸化物半
導体層とソース電極層及びドレイン電極層を形成し、ＳｉＯ２とＺｎとを含ませたターゲ
ットは、ＳｉＯ２を２．５重量パーセント以上２０重量パーセント以下含み、酸化物層及
び絶縁性酸化物を含む酸化物半導体層は、インジウムを含まないことを特徴とする半導体
装置の作製方法である。
本発明の他の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層
を形成し、ゲート絶縁層上に、Ｚｎを含ませたターゲットを用いたスパッタ法によって酸
化物膜を成膜し、酸化物膜をエッチングして酸化物層を形成し、酸化物層上に、ＳｉＯ２
とＺｎとを含ませたターゲットを用いたスパッタ法によって酸化シリコンを含む絶縁性酸
化物を含む酸化物半導体膜を成膜し、絶縁性酸化物を含む酸化物半導体膜をエッチングし
て、酸化物層を覆うように絶縁性酸化物を含む酸化物半導体層を形成し、絶縁性酸化物を
含む酸化物半導体層の上に導電層を成膜し、絶縁性酸化物を含む酸化物半導体層と導電層
をエッチングしてソース電極層及びドレイン電極層を形成し、ＳｉＯ２とＺｎとを含ませ
たターゲットは、ＳｉＯ２を２．５重量パーセント以上２０重量パーセント以下含み、酸
化物層及び絶縁性酸化物を含む酸化物半導体層は、インジウムを含まないこと特徴とする
半導体装置の作製方法である。
また、ＳｉＯ２とＺｎとを含ませたターゲットは、ＳｉＯ２を７．５重量パーセント以上
１２．５重量パーセント以下含むことが特に好ましい。また、酸化物膜及び絶縁性酸化物
を含む酸化物半導体膜をウェットエッチングすることで、酸化物膜をサイドエッチングし
、絶縁性酸化物を含む酸化物半導体層の端部の下に空洞を形成してもよい。また、酸化物
層におけるソース電極層とドレイン電極層の間の領域に、ソース電極層及びドレイン電極
層と重なる領域よりも膜厚の薄い領域を設けてもよい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
本発明の一態様によれば、Ｉｎ、Ｇａなどのレアメタルを含まず、Ｚｎを含む酸化物層を
用いたトランジスタを提供することができる。本発明の一態様によれば、Ｚｎを含む酸化
物層を用いたトランジスタにおいて、酸化物層の上に絶縁性酸化物を含む酸化物半導体層
を積層し、酸化物層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半
導体層を介して重畳するようにトランジスタを形成することによって、該トランジスタの
しきい値電圧のばらつきを低減し、電気特性を安定させることができる。また、本発明の
一態様によれば、該トランジスタを用いた半導体装置を提供することができる。
該トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電気特性が安
定した信頼性の高い表示装置を提供することができる。
本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１８に示すフリップフロップの接続構成を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の画素等価回路を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置の作製方法を説明する図。 本発明の一態様に係る半導体装置を説明する図。 本発明の一態様に係る半導体装置を説明する図。 計算に用いたＺｎＯの単結晶構造を説明する図。 計算で求めたＺｎＯの動径分布関数を示す図。 計算で求めたＺｎＯの動径分布関数を示す図。 ＸＲＤ解析シミュレーションで求めた強度を示す図。 ＸＲＤ解析シミュレーションで求めた強度を示す図。 計算に用いたトランジスタの構造を説明する図。 計算で求めたトランジスタのしきい値電圧を示す図。 計算で求めたトランジスタの飽和移動度を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、トランジスタの構造について、図１を用いて説明する。
本実施の形態のボトムゲート構造のトランジスタを図１に示す。図１（Ａ）は断面図であ
り、図１（Ｂ）は平面図である。図１（Ａ）は、図１（Ｂ）における線Ａ１−Ａ２の断面
図となっている。
図１に示すトランジスタには、基板１００上にゲート電極層１０１が設けられ、ゲート電
極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物層１０６
が設けられ、酸化物層１０６上に絶縁性酸化物を含む酸化物半導体層１０３が設けられ、
絶縁性酸化物を含む酸化物半導体層１０３上にソース電極層１０５ａ又はドレイン電極層
１０５ｂが設けられている。なお、酸化物層１０６及び絶縁性酸化物を含む酸化物半導体
層１０３は、亜鉛（Ｚｎ）を含む。
ゲート電極層１０１は、アルミニウム、銅、モリブデン、チタン、クロム、タンタル、タ
ングステン、ネオジム、スカンジウムなどの金属材料、またはこれらの金属材料を主成分
とする合金材料、またはこれらの金属材料を成分とする窒化物を用いて、単層又は積層で
形成する。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましいが、耐熱性
が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み合わせて用
いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム、タンタル
、タングステン、ネオジム、スカンジウム等を用いる。
例えば、ゲート電極層１０１の積層構造としては、アルミニウム層上にモリブデン層が積
層された二層の積層構造、または銅層上にモリブデン層が積層された二層の積層構造、ま
たは銅層上に窒化チタン層若しくは窒化タンタル層が積層された二層の積層構造、または
、窒化チタン層上にモリブデン層が積層された二層の積層構造とすることが好ましい。三
層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシ
リコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層と
が積層された構造とすることが好ましい。
酸化物層１０６は、Ｚｎ−Ｏ系、又はＳｎ−Ｚｎ−Ｏ系の酸化物からなり、酸化物半導体
であることが好ましい。ただし酸化物層１０６は、必ずしも酸化物半導体である必要はな
く、導電体的な性質を有していてもよい。ここで、酸化物層１０６は、非晶質（アモルフ
ァス）構造、多結晶構造、単結晶構造又は結晶粒（ナノクリスタル）を含む構造のうち、
いずれの構造をとっていてもよい。結晶粒（ナノクリスタル）は直径１ｎｍ乃至１０ｎｍ
、代表的には２ｎｍ乃至４ｎｍ程度である。なお、結晶状態は、Ｘ線回折（ＸＲＤ：Ｘ−
ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）の分析により評価するものとする。
本明細書中で、Ｚｎ−Ｏ系の酸化物とは、少なくともＺｎを含む酸化物のことであり、Ｚ
ｎ−Ｏ系の酸化物半導体とは、少なくともＺｎを含む酸化物半導体のことである。また、
Ｓｎ−Ｚｎ−Ｏ系の酸化物とは、少なくともＳｎ及びＺｎを含む酸化物のことであり、Ｓ
ｎ−Ｚｎ−Ｏ系の酸化物半導体とは、少なくともＳｎ及びＺｎを含む酸化物半導体のこと
である。また、上記酸化物及び酸化物半導体中には、Ｆｅ、Ｎｉ、Ｍｎ又はＣｏから選ば
れた一又は複数の金属元素が含まれていてもよい。
ここで、酸化物層１０６として、電子真性移動度の高い多結晶構造や単結晶構造の酸化物
半導体膜を用いることによって、トランジスタの移動度を向上させることができる。また
、酸化物層１０６を非晶質（アモルファス）構造又は結晶粒を含む構造として形成し、ト
ランジスタ作製時の熱処理において、酸化物層１０６を多結晶構造または単結晶構造とし
ても、トランジスタの移動度を向上させることができる。
酸化物層１０６の膜厚は、１０ｎｍ乃至３００ｎｍとし、好ましくは２０ｎｍ乃至１００
ｎｍとする。
絶縁性酸化物を含む酸化物半導体層１０３は、Ｚｎ−Ｏ系又はＳｎ−Ｚｎ−Ｏ系の酸化物
半導体に絶縁性酸化物を含ませた非晶質（アモルファス）膜であり、絶縁性酸化物を含む
酸化物半導体層１０３の導電率は、酸化物層１０６の導電率より低い。ここで、絶縁性酸
化物としては、酸化シリコンが好ましい。また、絶縁性酸化物には窒素を加えてもよい。
なお、酸化物層１０６と同様に結晶状態は、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒ
ａｃｔｉｏｎ）の分析により評価するものとする。
さらに、絶縁性酸化物を含む酸化物半導体層１０３はスパッタ法で形成し、ターゲットと
して、ＳｉＯ２を２．５重量パーセント以上２０重量パーセント以下含ませたものを用い
るのが好ましく、より好ましくは７．５重量パーセント以上１２．５重量パーセント以下
含ませたものを用いる。
絶縁性酸化物を含む酸化物半導体層１０３の膜厚は、１０ｎｍ乃至３００ｎｍとし、好ま
しくは２０ｎｍ乃至１００ｎｍとする。また、絶縁性酸化物を含む酸化物半導体層１０３
は、ソース電極層１０５ａ又はドレイン電極層１０５ｂの間に、ソース電極層１０５ａ又
はドレイン電極層１０５ｂと重なる領域よりも膜厚の薄い領域を有する。
絶縁性酸化物を含む酸化物半導体層１０３に酸化シリコンのような絶縁性酸化物を含ませ
ることにより、該絶縁性酸化物を含む酸化物半導体層１０３の結晶化を抑制し、導電率の
低減されたアモルファス構造とすることができる。絶縁性酸化物を含む酸化物半導体層１
０３の結晶化を抑制し、導電率の低減されたアモルファス構造とすることにより、トラン
ジスタ作製時に形成される、絶縁性酸化物を含む酸化物半導体層１０３のバックチャネル
に形成されるキャリアによるしきい値電圧の変化を低減することができる。これにより、
トランジスタの特性のばらつきを低減し、安定化することが可能となる。また、酸化シリ
コンのような絶縁性酸化物を含ませることにより、トランジスタ作製時に３００℃乃至６
００℃の熱処理を行っても、絶縁性酸化物を含む酸化物半導体層１０３の結晶化又は微結
晶粒の生成を防ぐことができる。
また、本実施の形態で示すトランジスタは、インジウム（Ｉｎ）及びガリウム（Ｇａ）の
ようなレアメタルを用いることなく酸化物層１０６及び絶縁性酸化物を含む酸化物半導体
層１０３を形成することができるので、トランジスタの作製コストを抑制することができ
る。
ソース電極層１０５ａ又はドレイン電極層１０５ｂは、アルミニウム、銅、モリブデン、
チタン、クロム、タンタル、タングステン、ネオジム、スカンジウムなどの金属材料、こ
れらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒化物を
用いることができる。アルミニウムや銅などの低抵抗導電性材料で形成するのが望ましい
が、耐熱性が低い、または腐食しやすいという問題点があるので耐熱性導電性材料と組み
合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデン、チタン、クロム
、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
例えば、ソース電極層１０５ａ又はドレイン電極層１０５ｂは、第１の導電層及び第３の
導電層に耐熱性導電性材料であるチタンを用い、第２の導電層にネオジムを含む低抵抗の
アルミニウム合金を用いる、３層構造とするのが好ましい。ソース電極層１０５ａ又はド
レイン電極層１０５ｂを、このような構成にすることで、アルミニウムの低抵抗性を活か
しつつ、ヒロックの発生を低減することができる。なお、これに限られることはなく、ソ
ース電極層１０５ａ又はドレイン電極層１０５ｂは、単層構造としてもよいし、２層構造
としてもよいし、４層以上の構造としてもよい。
次に、単結晶状のＺｎ（亜鉛）を含む酸化物半導体ＺｎＯに絶縁性酸化物ＳｉＯ２を含ま
せることにより、ＳｉＯ２を含むＺｎＯがアモルファス構造をとることを古典分子動力学
シミュレーションに基づいて説明する。古典分子動力学法では、原子間相互作用を特徴づ
ける経験的ポテンシャルを定義することで、各原子に働く力を評価する。各原子に古典的
力学法則を適用し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動（
時間発展）を決定論的に追跡できる。
以下に計算モデルと計算条件を述べる。なお、本計算においては、富士通社製分子動力学
計算ソフト「Ｍａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ」を用い、経験的ポテンシャルとし
てはＢｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓポテンシャルを用いた。
図３６に計算モデルとして用いた、８９６原子からなる単結晶構造のＺｎＯを示す。図３
６に示すように、単結晶構造のＺｎＯは、亜鉛原子（Ｚｎ）２５０と酸素原子（Ｏ）２５
１によって形成される。この構造の亜鉛原子（Ｚｎ）２５０を、置換量を変えてシリコン
原子（Ｓｉ）及び酸素原子（Ｏ）に置換した。各原子の電荷（Ｚｎ：＋２、Ｏ：−２、Ｓ
ｉ：＋４）を考慮し、３個のＺｎを２個のＳｉと１個のＯで置換した。置換量を２．５重
量％、４．９重量％、７．６重量％、１０．０重量％、１２．５重量％、１５．０重量％
、１７．５重量％、２０．０重量％とした構造を作成した。置換量は、以下の式（１）で
定義する。ＺｎをＳｉ及びＯで置換した構造をＺｎＯ置換構造と呼ぶ。
上記の８種類のＺｎＯ置換構造及び単結晶構造のＺｎＯに対して、温度３５０℃、圧力１
ａｔｍ、総計算時間４００ｐｓｅｃ（時間刻み幅０．２ｆｓｅｃ×２００万ステップ）、
原子数、温度、圧力一定の条件の下で古典分子動力学シミュレーションを行った。
古典分子動力学シミュレーションの結果より、二体相関関数計算を行って求めた動径分布
関数ｇ（ｒ）について、図３７及び図３８に示す。図３７（Ａ）は、単結晶構造のＺｎＯ
の動径分布関数を表し、図３７（Ｂ）乃至図３７（Ｅ）及び図３８（Ａ）乃至図３８（Ｄ
）は、置換量２．５重量％乃至置換量２０．０重量％のＺｎＯ置換構造の動径分布関数を
表す。なお、動径分布関数ｇ（ｒ）とは、ある原子から距離ｒ離れた位置において、他の
原子が存在する確率密度を表す関数である。原子同士の相関がなくなっていくと、ｇ（ｒ
）は１に近づく。
図３７及び図３８において、各計算モデルの動径分布関数ｇ（ｒ）を比較すると、単結晶
構造、置換量が２．５重量％乃至７．６重量％のＺｎＯ置換構造までは、距離ｒが長距離
でも動径分布関数ｇ（ｒ）にピークがあり、長距離秩序があることがわかる。しかし、置
換量が１０．０重量％以上のＺｎＯ置換構造では、距離ｒが０．６ｎｍ以上において動径
分布関数ｇ（ｒ）のピークが消え、長距離秩序がないことがわかる。このことから、置換
量が１０．０重量％以上のＺｎＯ置換構造ではアモルファス化していることがわかる。
次に、古典分子動力学シミュレーションにより得られた８種類のＺｎＯ置換構造及び単結
晶構造のＺｎＯに対して、ＸＲＤ解析シミュレーションを行った結果を図３９及び図４０
に示す。図３９（Ａ）は、単結晶構造のＺｎＯのＸ線強度を表し、図３９（Ｂ）乃至図３
９（Ｅ）及び図４０（Ａ）乃至図４０（Ｄ）は、置換量２．５重量％乃至置換量２０．０
重量％のＺｎＯ置換構造のＸ線強度を表す。なお、計算に用いたＸ線の波長は、０．１５
４１３８ｎｍ（Ｃｕ Ｋα）である。
図３９及び図４０において、各計算モデルのＸＲＤ解析シミュレーションの結果を比較す
ると、ＺｎＯ単結晶構造と比べて、置換量が２．５重量％以上のＺｎＯ置換構造ではピー
クの高さが低くなり始めていることがわかる。これより、置換量が２．５重量％以上にな
ると、単結晶構造の全体的な崩壊が始まり、アモルファス化が始まっていると推察される
。また、置換量が７．６重量％以下のＺｎＯ置換構造では僅かながらもピークがあるが、
１０．０重量％以上のＺｎＯ置換構造ではピークはブロードとなっていることがわかる。
このことから置換量が１０．０重量％以上になると、ＺｎＯ置換構造はほぼ完全にアモル
ファス化しているものと推察される。
以上の計算結果により、ＺｎＯにＳｉＯ２を含有することにより、ＺｎＯがアモルファス
構造をとりやすくなることが示唆された。実際にスパッタ法で得られるＳｉＯ２を含有さ
せたＺｎＯ薄膜は、成膜直後において、非晶質膜であるため、これらの計算結果から、Ｓ
ｉＯ２を含有させることによって、熱処理を行ってもＺｎＯの結晶化を阻害し、非晶質（
アモルファス）構造を維持することができると導き出される。
次に、ＺｎＯからなる酸化物半導体層の上に、絶縁性酸化物ＳｉＯ２を含むＺｎＯからな
る酸化物半導体層を積層したトランジスタの効果について、計算機による計算の結果を基
に説明する。ここでは、バックチャネルに発生するキャリアによる、トランジスタのしき
い値電圧の変化について検証を行う。なお本明細書中で、バックチャネルとは、トランジ
スタの活性層における、ソース電極層又はドレイン電極層と重なっていない部分のことで
ある。
図４１（Ａ）乃至図４１（Ｃ）に計算モデルとして用いたトランジスタの構造を示す。各
トランジスタは、ゲート電極層６０１と、ゲート電極層６０１の上に設けられたゲート絶
縁層６０２と、ゲート絶縁層６０２の上に設けられた、酸化物半導体からなる活性層と、
活性層の上に設けられたソース電極層６０５ａ又はドレイン電極層６０５ｂによって構成
される。各トランジスタのチャネル長は１０μｍ、チャネル幅は１００μｍとした。ゲー
ト電極層６０１は、膜厚１００ｎｍのタングステンを想定し、仕事関数を４．６ｅＶと仮
定した。また、ゲート絶縁層６０２は、膜厚１００ｎｍの酸化窒化シリコンを想定し、誘
電率を４．１と仮定した。また、ソース電極層６０５ａ又はドレイン電極層６０５ｂは、
膜厚１００ｎｍのチタンを想定し、仕事関数を４．３ｅＶと仮定した。
ここで、酸化物半導体は、酸素欠損や水分や水素の侵入によって、余剰なキャリアを形成
することが知られている。トランジスタのバックチャネルは、ソース電極層６０５ａ又は
ドレイン電極層６０５ｂをエッチングする際に生じるプラズマダメージにより、酸素欠損
が生じやすく、余剰なキャリアが発生しやすい。また、大気中や層間膜からの水分や水素
などの侵入によって、バックチャネルに余剰なキャリアが発生することもあり得る。よっ
て、各トランジスタのバックチャネルに、エッチングや成膜などの工程による酸素欠損や
水分や水素などの侵入により発生したキャリア（電子）を設定した。
図４１（Ａ）に示す構造Ａのトランジスタは、単層の酸化物半導体層６０６からなる活性
層を有する。酸化物半導体層６０６は、膜厚６０ｎｍのＺｎ−Ｏ系非単結晶膜を想定し、
電子真性移動度は４０ｃｍ２／Ｖｓ、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和
力（χ）は４．３ｅＶと仮定した。
図４１（Ｂ）に示す構造Ｂのトランジスタは、酸化物半導体層６１６と酸化物半導体層６
１６上に形成された絶縁性酸化物を含む酸化物半導体層６１３の積層構造の活性層を有す
る。絶縁性酸化物を含む酸化物半導体層６１３は、膜厚３０ｎｍの、酸化シリコンを含む
Ｚｎ−Ｏ系非単結晶膜を想定し、電子真性移動度は４ｃｍ２／Ｖｓと仮定した。上述の古
典分子動力学シミュレーションで示したように、酸化シリコンを含むことによって、Ｚｎ
−Ｏ系非単結晶膜は、アモルファス化するので、電子真性移動度は低下するものとする。
酸化物半導体層６１６は、膜厚３０ｎｍのＺｎ−Ｏ系非単結晶膜を想定し、電子真性移動
度は４０ｃｍ２／Ｖｓと仮定した。絶縁性酸化物を含む酸化物半導体層６１３及び酸化物
半導体層６１６ともに、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和力（χ）は４
．３ｅＶ、と仮定した。
図４１（Ｃ）に示す構造Ｃのトランジスタは、酸化物半導体層６２６と酸化物半導体層６
２６上に形成された絶縁性酸化物を含む酸化物半導体層６２３の積層構造の活性層を有す
る。ただし、構造Ｃの絶縁性酸化物を含む酸化物半導体層６２３は、構造Ｂの絶縁性酸化
物を含む酸化物半導体層６１３より、多量の酸化シリコンを含有する。絶縁性酸化物を含
む酸化物半導体層６２３は、膜厚３０ｎｍの、酸化シリコンを含むＺｎ−Ｏ系非単結晶膜
を想定し、電子真性移動度は０．４ｃｍ２／Ｖｓと仮定した。構造Ｂより多量の酸化シリ
コンを含むことによって、Ｚｎ−Ｏ系非単結晶膜の電子真性移動度は構造Ｂより低下する
ものとする。酸化物半導体層６２６は、膜厚３０ｎｍのＺｎ−Ｏ系非単結晶膜を想定し、
電子真性移動度は４０ｃｍ２／Ｖｓと仮定した。絶縁性酸化物を含む酸化物半導体層６２
３及び酸化物半導体層６２６ともに、バンドギャップ（Ｅｇ）は３．０５ｅＶ、電子親和
力（χ）は４．３ｅＶ、と仮定した。
上記の各トランジスタのバックチャネルの表面から５ｎｍの深さに、エッチングや成膜な
どの工程による酸素欠損や水分や水素などの侵入により発生したキャリア（電子）をキャ
リア濃度５×１０１６ｃｍ−３、１×１０１７ｃｍ−３、２．５×１０１７ｃｍ−３、５
×１０１７ｃｍ−３、１×１０１８ｃｍ−３で設定し、各キャリア濃度におけるしきい値
電圧を計算機による計算から算出した。
なお、上記のモデルの計算には、Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ Ｉｎｃ．
製のデバイスシミュレーションソフト「Ａｔｌａｓ」を用いた。
図４１（Ａ）乃至図４１（Ｃ）に示す各構造のトランジスタのしきい値電圧の、バックチ
ャネルのキャリア濃度依存性を図４２に示す。図４２において、縦軸は各構造のトランジ
スタのしきい値電圧（Ｖｔｈ［Ｖ］）を示し、横軸は、各構造の活性層のバックチャネル
に発生するキャリアの濃度（ｃｍ−３）を示している。
本計算では、トランジスタのしきい値電圧（Ｖｔｈ［Ｖ］）を、ゲート電圧（Ｖｇ［Ｖ］
）を横軸、ドレイン電流の平方根（Ｉｄ１／２）を縦軸にプロットしたグラフにおいて、
最大傾きであるＩｄ１／２の接線を外挿したときのＶｇ軸との交点で定義する。
図４２に示すように、構造Ａのトランジスタは、バックチャネルのキャリア濃度が増加す
るにつれて、しきい値電圧の絶対値も増加している。バックチャネルのキャリア濃度５×
１０１６ｃｍ−３乃至１×１０１８ｃｍ−３に対して、構造Ａのしきい値電圧は２．７Ｖ
程度シフトしている。
構造Ａと比較すると、活性層が酸化物半導体層６１６と絶縁性酸化物を含む酸化物半導体
層６１３との積層構造である構造Ｂは、バックチャネルのキャリア濃度に対するしきい値
電圧の絶対値の増加が小さくなっている。バックチャネルのキャリア濃度５×１０１６ｃ
ｍ−３乃至１×１０１８ｃｍ−３に対して、構造Ｂのしきい値電圧は０．７Ｖ程度しかシ
フトしていない。
絶縁性酸化物を含む酸化物半導体層６２３が構造Ｂより多量の酸化シリコンを含む構造Ｃ
は、バックチャネルのキャリア濃度に対するしきい値電圧の絶対値の増加が、構造Ｂより
さらに小さくなっている。バックチャネルのキャリア濃度５×１０１６ｃｍ−３乃至１×
１０１８ｃｍ−３に対して、構造Ｃのしきい値電圧は０．４Ｖ程度しかシフトしていない
。
また、図４１（Ａ）乃至図４１（Ｃ）に示す各構造のトランジスタの飽和移動度の、バッ
クチャネルのキャリア濃度依存性を図４３に示す。縦軸は各構造のトランジスタの飽和移
動度（μＦＥ（ｓａｔ）［ｃｍ２／Ｖｓ］）を示し、横軸は、図４２と同様である。
図４３より、構造Ｂ、構造Ｃのトランジスタは、構造Ａのトランジスタとほぼ同程度の飽
和移動度を有しており、バックチャネルのキャリア濃度が増えるに従い、構造Ａの移動度
に近くなることが分かる。よって、電子真性移動度の低い絶縁性酸化物を含む酸化物半導
体層を積層して、バックチャネルのキャリアによるしきい値電圧の変化を低減しても、ト
ランジスタの飽和移動度及びオン電流を維持することができる。
以上より、トランジスタの活性層を、絶縁性酸化物を含む酸化物半導体層と酸化物半導体
層との積層構造にすることによって、トランジスタの飽和移動度を下げることなく、バッ
クチャネルのキャリアによるしきい値電圧の変化を低減できることが示唆された。よって
、絶縁性酸化物を含む酸化物半導体層と酸化物半導体層とを積層した活性層を有するトラ
ンジスタを画像表示装置の画素部に用いることで、スイッチングトランジスタのしきい値
電圧のばらつきを低減し、各画素間の輝度のばらつきを低減することができる。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ構造のトランジスタでは、トランジスタ
の活性層を、酸化物層１０６と絶縁性酸化物を含む酸化物半導体層１０３の２層構造とし
ていたが、本実施の形態に示すトランジスタはこれに限られる物ではない。図３４（Ａ）
及び図３４（Ｂ）に示すように、酸化物層１０６の上に第１の絶縁性酸化物を含む酸化物
半導体層１０３ａを設け、第１の絶縁性酸化物を含む酸化物半導体層１０３ａの上に第２
の絶縁性酸化物を含む酸化物半導体層１０３ｂを設ける３層積層構造としてもよい。なお
、図３４（Ａ）は、図３４（Ｂ）における線Ａ１−Ａ２の断面図である。ここで、第２の
絶縁性酸化物を含む酸化物半導体層１０３ｂは、第１の絶縁性酸化物を含む酸化物半導体
層１０３ａより多量の絶縁性酸化物を含む。例えば、第１の絶縁性酸化物を含む酸化物半
導体層１０３ａを形成する際のターゲットとしては、ＳｉＯ２を２．５重量パーセント以
上１２．５重量パーセント以下含ませたものが好ましく、より好ましくは５重量パーセン
ト以上１０重量パーセント以下含ませたものを用いる。また、第２の絶縁性酸化物を含む
酸化物半導体層１０３ｂを形成する際のターゲットとしては、ＳｉＯ２を７．５重量パー
セント以上２０重量パーセント以下含ませたものが好ましく、より好ましくは１０重量パ
ーセント以上１５重量パーセント以下含ませたものを用いる。ただし、第１の絶縁性酸化
物を含む酸化物半導体層１０３ａを形成する際のターゲットより、第２の絶縁性酸化物を
含む酸化物半導体層１０３ｂを形成する際のターゲットの方が多量のＳｉＯ２を含む物と
する。以上のように絶縁性酸化物を含む酸化物半導体層を積層して段階的に含有する絶縁
性酸化物の量を増加させることによって、トランジスタの電気特性の向上を図ることがで
きる。もちろん絶縁性酸化物を含む酸化物半導体層は３層以上の積層構造としてもよい。
バックチャネル側からゲート電極側に向かって絶縁性酸化物の濃度が低くなるように酸化
物半導体層を形成すればよい。なお、図３４（Ａ）及び図３４（Ｂ）に示すトランジスタ
は、第１の絶縁性酸化物を含む酸化物半導体層１０３ａ、第２の絶縁性酸化物を含む酸化
物半導体層１０３ｂを除き、図１（Ａ）及び図１（Ｂ）に示すトランジスタと対応する部
位に関して図面の符号も図１（Ａ）及び図１（Ｂ）に示すトランジスタと同一のものを用
いている。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ構造のトランジスタでは、ゲート電極層
１０１のチャネル方向の幅が、絶縁性酸化物を含む酸化物半導体層１０３及び酸化物層１
０６のチャネル方向の幅よりも狭い構造となっているが、本実施の形態に示すトランジス
タはこれに限られるものではない。図１０（Ａ）及び図１０（Ｂ）に示すように、絶縁性
酸化物を含む酸化物半導体層１０３及び酸化物層１０６のチャネル方向の幅より、ゲート
電極層のチャネル方向の幅が広いゲート電極層２０１を用いてもよい。なお、図１０（Ａ
）は、図１０（Ｂ）における線Ａ１−Ａ２の断面図である。このような構造をとることに
よって、ゲート電極層２０１によって、絶縁性酸化物を含む酸化物半導体層１０３及び酸
化物層１０６を遮光することができる。よってトランジスタの信頼性向上を図ることがで
きる。なお、図１０（Ａ）及び図１０（Ｂ）に示すトランジスタは、ゲート電極層２０１
を除き、図１（Ａ）及び図１（Ｂ）に示すトランジスタと対応する部位に関して図面の符
号も図１（Ａ）及び図１（Ｂ）に示すトランジスタと同一のものを用いている。
また、図１（Ａ）及び図１（Ｂ）に示す逆スタガ構造のトランジスタでは、酸化物層１０
６と、ソース電極層１０５ａ又はドレイン電極層１０５ｂとが、酸化物層１０６の端部に
おいて直接接触しているが、本実施の形態に示すトランジスタはこれに限られるものでは
ない。図１１（Ａ）及び図１１（Ｂ）に示すように、絶縁性酸化物を含む酸化物半導体層
１０３に対して酸化物層１０６の面積が小さく、絶縁性酸化物を含む酸化物半導体層１０
３の端部の下に空洞２１０が形成されるような構造としてもよい。空洞２１０は、酸化物
層１０６、絶縁性酸化物を含む酸化物半導体層１０３、ソース電極層１０５ａ又はドレイ
ン電極層１０５ｂ、ゲート絶縁層１０２に囲まれるように形成される。なお、図１１（Ｂ
）に示すように、酸化物層１０６上にソース電極層１０５ａ又はドレイン電極層１０５ｂ
が設けられていない部分では、ソース電極層１０５ａ又はドレイン電極層１０５ｂの代わ
りにトランジスタの保護絶縁層が空洞２１０を形成する。空洞２１０は、酸化物層１０６
より絶縁性酸化物を含む酸化物半導体層１０３の方がウェットエッチングに対するエッチ
ングレートが小さいことを利用して容易に形成することができる。このような構造をとる
ことによって、酸化物層１０６と、ソース電極層１０５ａ又はドレイン電極層１０５ｂと
が直接接触することがなくなるので、ソース電極層１０５ａ又はドレイン電極層１０５ｂ
から酸化物層１０６の端部に直接流れるオフ電流を低減することができる。よって、トラ
ンジスタの信頼性向上を図ることができる。なお、図１１（Ａ）及び図１１（Ｂ）に示す
トランジスタは、絶縁性酸化物を含む酸化物半導体層１０３の端部の下に空洞２１０が形
成されていること以外は、図１に示すトランジスタと同じ構造をとっており、図面の符号
も図１に示すトランジスタと同一のものを用いている。
また、図１２（Ａ）及び図１２（Ｂ）に示すように、酸化物層２２６の端部が絶縁性酸化
物を含む酸化物半導体層２２３によって覆われるような構造としてもよい。なお、図１２
（Ａ）は、図１２（Ｂ）における線Ａ１−Ａ２の断面図である。このような構造をとるこ
とによって、酸化物層２２６と、ソース電極層１０５ａ又はドレイン電極層１０５ｂとが
直接接触することがなくなるので、ソース電極層１０５ａ又はドレイン電極層１０５ｂか
ら酸化物層２２６の端部に直接流れるオフ電流を低減することができる。よって、トラン
ジスタの信頼性向上を図ることができる。なお、図１２（Ａ）及び図１２（Ｂ）に示すト
ランジスタは、酸化物層２２６の端部が絶縁性酸化物を含む酸化物半導体層２２３によっ
て覆われていること以外は、図１に示すトランジスタと同じ構造をとっており、図面の符
号も図１に示すトランジスタと同一のものを用いている。
以上のような構成とすることで、Ｉｎ、Ｇａなどのレアメタルを含まず、Ｚｎを含む酸化
物層を用いたトランジスタを提供することができる。また、Ｚｎを含む酸化物層を用いた
トランジスタにおいて、酸化物層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸
化物層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介し
て重畳するようにトランジスタを形成することによって、該トランジスタのしきい値電圧
のばらつきを低減し、電気特性を安定させることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。また、本実施の形態で示した構成同士を適宜組み合わせて用
いることができることとする。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタを含む表示装置の作製工程につい
て、図２乃至図９を用いて説明する。図２と図３は断面図で、図４乃至図８は平面図とな
っており、図４乃至図８の線Ａ１−Ａ２及び線Ｂ１−Ｂ２は、図２及び図３の断面図の線
Ａ１−Ａ２、線Ｂ１−Ｂ２に対応している。
まず、基板１００を準備する。基板１００は、バリウムホウケイ酸ガラス、アルミノホウ
ケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で
作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えう
る耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金など
の金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００の大きさは、３２
０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×
７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２０ｍｍ、１０００ｍｍ×１２０
０ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、１５００ｍｍ×１
８００ｍｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ×２４６０ｍｍ、２４００ｍｍ
×２８００ｍｍ、又は２８５０ｍｍ×３０５０ｍｍ等を用いることができる。
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタ法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または
窒化酸化シリコン膜を単層または積層で形成すればよい。基板１００としてガラス基板の
ような可動イオンを含有する基板を用いる場合、下地膜として窒化シリコン膜、窒化酸化
シリコン膜などの窒素を含有する膜を用いることで、可動イオンが酸化物半導体層に侵入
することを防ぐことができる。
次に、ゲート電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１を
形成するための導電膜をスパッタ法や真空蒸着法で基板１００全面に成膜する。次いで、
フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要な部分
を除去して配線及び電極（ゲート電極層１０１を含むゲート配線、容量配線１０８、及び
第１の端子１２１）を形成する。このとき段切れ防止のために、少なくともゲート電極層
１０１の端部にテーパー形状が形成されるようにエッチングするのが好ましい。この段階
での断面図を図２（Ａ）に示した。なお、この段階での平面図が図４に相当する。
ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、
実施の形態１で示した導電性材料を用いて単層又は積層で形成することができる。
ここで、ゲート電極層１０１のチャネル方向の幅が、後の工程で作製する絶縁性酸化物を
含む酸化物半導体層１０３及び酸化物層１０６のチャネル方向の幅より広くなるようにゲ
ート電極層１０１を形成してもよい。このようにゲート電極層１０１を形成することによ
って、図１０（Ａ）及び図１０（Ｂ）に示すようなトランジスタを形成することができる
。図１０に示すようなトランジスタでは、ゲート電極層２０１によって、絶縁性酸化物を
含む酸化物半導体層１０３及び酸化物層１０６を遮光することができる。
次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１
０２はＣＶＤ法やスパッタ法などを用いて形成し、膜厚を５０ｎｍ乃至４００ｎｍとする
。
ゲート絶縁層１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒
化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などの絶縁膜を用い、これらの材料
から成る単層または積層構造として形成しても良い。
また、ゲート絶縁層１０２として、有機シランガスを用いたＣＶＤ法により酸化シリコン
層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、
テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキ
サン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（Ｓｉ
Ｈ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等
のシリコン含有化合物を用いることができる。
また、ゲート絶縁層１０２として、アルミニウム、イットリウム、又はハフニウムの酸化
物、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも２種以
上含む化合物を用いることもできる。
本実施の形態では、高密度プラズマ装置のチャンバーに材料ガスとしてモノシランガス（
ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガスを導入し、１０Ｐａ乃至３０Ｐａの圧力下で
高密度プラズマを発生させてゲート電極層１０１上に膜厚１００ｎｍの酸化窒化シリコン
膜であるゲート絶縁層１０２を形成する。本実施の形態では、高密度プラズマ装置は、１
×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ
乃至６ｋＷのマイクロ波電力を印加してプラズマを発生させて、ゲート絶縁層１０２の成
膜を行う。ゲート絶縁層１０２の形成の際、チャンバーに導入するモノシランガス（Ｓｉ
Ｈ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。ま
た、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノン
などを用いることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマ装置により得られたゲート絶縁層１０２は、一定した厚さの膜形成
ができるため段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁膜
は、薄い膜の厚みを精密に制御することができる。
高密度プラズマ装置により得られる絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られ
る絶縁膜とは大きく異なっており、同じエッチャントを用いてエッチング速度を比較した
場合において、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２
０％以上遅く、高密度プラズマ装置により得られる絶縁膜は緻密な膜と言える。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の
数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の
数が多い物質のことを指す。
なお、酸化物層１０６を形成するための酸化物膜１１３を形成する前に、基板１００が設
置されたチャンバー内にアルゴンガスを導入してプラズマを発生させる逆スパッタを行い
、ゲート絶縁層の表面に付着している成膜時に発生する粉状物質（パーティクル、ごみと
もいう）を除去することが好ましい。また、逆スパッタを行うことにより、ゲート絶縁層
１０２表面の平坦性を向上させることもできる。逆スパッタとは、ターゲット側に電圧を
印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズ
マを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム
などを用いてもよい。また、アルゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行って
もよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。逆
スパッタ処理後、大気に曝すことなく酸化物膜１１３を成膜することによって、ゲート絶
縁層１０２と、酸化物層１０６との界面にゴミや水分が付着するのを防ぐことができる。
次に、ゲート絶縁層１０２上に酸化物層１０６を形成するための酸化物膜１１３を、スパ
ッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。このとき、アル
ゴンなどの希ガスの流量の比率を酸素ガスの流量の比率より大きくして成膜する、または
、酸素ガスを用いず、アルゴンなどの希ガスのみの雰囲気下で成膜することによって、酸
化物層１０６の導電率を向上させることができる。酸化物膜１１３としては、Ｚｎ−Ｏ系
又はＳｎ−Ｚｎ−Ｏ系の酸化物を用いることができる。なお、パルス直流（ＤＣ）電源を
用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい
。また、酸化物膜１１３の膜厚は、１０ｎｍ乃至３００ｎｍとし、好ましくは２０ｎｍ乃
至１００ｎｍとする。
次いで酸化物膜１１３上に、大気に曝すことなく、絶縁性酸化物を含む酸化物半導体層１
０３を形成するための絶縁性酸化物を含む酸化物半導体膜１１４を、スパッタ法を用いて
アルゴンなどの希ガスと酸素ガスの雰囲気下で成膜する。ここで、絶縁性酸化物としては
、酸化シリコンが好ましい。このとき、酸素ガスの流量の比率を大きくして成膜すること
によって、絶縁性酸化物を含む酸化物半導体層１０３の導電率を低減させることができる
。絶縁性酸化物を含む酸化物半導体膜１１４としては、Ｚｎ−Ｏ系又はＳｎ−Ｚｎ−Ｏ系
の酸化物半導体を用いることができる。絶縁性酸化物を含む酸化物半導体膜１１４を成膜
する際、ＳｉＯ２を２．５重量パーセント以上２０重量パーセント以下含ませたターゲッ
トを用いることが好ましく、ＳｉＯ２を７．５重量パーセント以上１２．５重量パーセン
ト以下含ませたターゲットを用いるのが特に好ましい。なお、パルス直流（ＤＣ）電源を
用いると、成膜時に発生する粉状物質が軽減でき、膜厚分布も均一となるために好ましい
。また、絶縁性酸化物を含む酸化物半導体膜１１４の膜厚は、１０ｎｍ乃至３００ｎｍと
し、好ましくは２０ｎｍ乃至１００ｎｍとする。この段階での断面図を図２（Ｂ）に示し
た。
絶縁性酸化物を含む酸化物半導体膜１１４に酸化シリコンのような絶縁性酸化物を含ませ
ることで、絶縁性酸化物を含む酸化物半導体膜１１４はアモルファス構造をとる。また、
酸化物半導体を熱処理した場合に、結晶化してしまうのを抑制することができる。
絶縁性酸化物を含む酸化物半導体膜１１４の成膜は、先に逆スパッタを行ったチャンバー
と同一チャンバーで成膜してもよいし、先に逆スパッタを行ったチャンバーと異なるチャ
ンバーで成膜してもよい。
スパッタ法としては、スパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電流を
用いるＤＣスパッタ法、パルス的にバイアスを与えるパルスＤＣスパッタ法などがある。
ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を
成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、酸化物膜１１３及び絶
縁性酸化物を含む酸化物半導体膜１１４をエッチングする。エッチングには、クエン酸や
シュウ酸などの有機酸をエッチャントとして用いることができる。ここでは、ＩＴＯ０７
Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分を除去して酸化物膜
１１３及び絶縁性酸化物を含む酸化物半導体膜１１４を島状にし、酸化物層１０６及び絶
縁性酸化物を含む酸化物半導体層１１１を形成する。酸化物層１０６及び絶縁性酸化物を
含む酸化物半導体層１１１の端部をテーパー状にエッチングすることで、段差形状による
配線の段切れを防ぐことができる。
ここで、酸化シリコンのような絶縁性酸化物を含む酸化物半導体膜１１４は、酸化物膜１
１３よりウェットエッチングに対するエッチングレートが小さい。酸化物膜１１３と絶縁
性酸化物を含む酸化物半導体膜１１４を積層してウェットエッチングを行うと、酸化物膜
１１３は、絶縁性酸化物を含む酸化物半導体膜１１４より大きくサイドエッチングが進行
することになる。よって、図１１に示すように、酸化物層１０６の端部は、絶縁性酸化物
を含む酸化物半導体層１１１の端部と比較して抉れた形状になり、絶縁性酸化物を含む酸
化物半導体層１１１の端部の下に空洞２１０が形成される。これにより、後の工程で、ソ
ース電極層１０５ａ及びドレイン電極層１０５ｂを形成する際に、該ソース電極層１０５
ａ及びドレイン電極層１０５ｂと酸化物層１０６の端部が接触しないようにすることがで
き、該ソース電極層１０５ａ及びドレイン電極層１０５ｂと酸化物層１０６の端部との間
で直接電流が流れるのを防ぐことができる。
また、本実施の形態では、酸化物膜１１３と絶縁性酸化物を含む酸化物半導体膜１１４を
積層して成膜した後で、フォトリソグラフィ工程によって酸化物層１０６と絶縁性酸化物
を含む酸化物半導体層１１１を形成したが、本実施の形態はこれに限られるものではない
。酸化物膜１１３を成膜して、フォトリソグラフィにより酸化物層１０６を形成し、それ
から絶縁性酸化物を含む酸化物半導体膜１１４を成膜して、フォトリソグラフィにより絶
縁性酸化物を含む酸化物半導体層１１１を形成してもよい。このとき図１２に示すように
、絶縁性酸化物を含む酸化物半導体層１０３（絶縁性酸化物を含む酸化物半導体層２２３
）で酸化物層１０６（酸化物層２２６）を覆うような構造とする。これにより、後の工程
で、ソース電極層１０５ａ及びドレイン電極層１０５ｂを形成する際に、該ソース電極層
１０５ａ及びドレイン電極層１０５ｂと酸化物層２２６の端部が接触しないようにするこ
とができ、該ソース電極層１０５ａ及びドレイン電極層１０５ｂと酸化物層２２６の端部
との間で直接電流が流れるのを防ぐことができる。
なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用い
てもよい。ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング
法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌ
ａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる
。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドラ
イエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波
電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈ
ａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッ
チング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば基板として、
第１０世代の一辺が３ｍを超えるサイズの基板を用いる場合にも対応することができる。
次いで、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによりゲ
ート絶縁層１０２の不要な部分を除去してゲート電極層１０１と同じ材料の配線や電極層
に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と直
接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層、
或いはゲート電極層とドレイン電極層が直接接するトランジスタや、端子部のゲート配線
と電気的に接続する端子を形成する場合にコンタクトホールを形成する。この段階での断
面図を図２（Ｃ）に示した。なお、この段階での平面図が図５に相当する。
次に、絶縁性酸化物を含む酸化物半導体層１１１及びゲート絶縁層１０２上に金属材料か
らなる導電膜１１２をスパッタ法や真空蒸着法で成膜する。この段階での平面図を図２（
Ｄ）に示した。
導電膜１１２の材料としては、実施の形態１で示した導電性材料を用いて単層又は積層で
形成することができる。例えば導電膜１１２は、第１の導電層及び第３の導電層が耐熱性
導電性材料であるチタンからなり、第２の導電層がネオジムを含むアルミニウム合金から
なるような構成としてもよい。導電膜１１２をこのような構成にすることで、アルミニウ
ムの低抵抗性を活かしつつ、ヒロックの発生を低減することができる。
次に、フォトリソグラフィ工程を行い、レジストマスク１３１を形成し、エッチングによ
り不要な部分を除去してソース電極層１０５ａ又はドレイン電極層１０５ｂ、絶縁性酸化
物を含む酸化物半導体層１０３及び接続電極１２０を形成する。この際のエッチング方法
としてウェットエッチングまたはドライエッチングを用いる。例えば、導電膜１１２とし
て第１の導電層及び第３の導電層にチタンを用い、第２の導電層にネオジムを含むアルミ
ニウム合金を用いる場合には、過酸化水素水、加熱塩酸、またはフッ化アンモニウムを含
む硝酸水溶液をエッチャントに用いてウェットエッチングすることができる。例えば、Ｋ
ＳＭＦ―２４０（関東化学社製）を用いて、第１の導電層乃至第３の導電層からなる導電
膜１１２を一括でエッチングすることができる。このエッチング工程において、絶縁性酸
化物を含む酸化物半導体層１１１の露出領域も一部エッチングされ、ソース電極層１０５
ａ又はドレイン電極層１０５ｂの間に、ソース電極層１０５ａ又はドレイン電極層１０５
ｂと重なる領域よりも膜厚の薄い領域を有する絶縁性酸化物を含む酸化物半導体層１０３
が形成されることになる。よって絶縁性酸化物を含む酸化物半導体層１０３及び酸化物層
１０６のチャネル形成領域は絶縁性酸化物を含む酸化物半導体層１０３の膜厚の薄い領域
と各々が重なる領域となる。
導電膜１１２として第１の導電層及び第３の導電層にチタンを用い、第２の導電層にネオ
ジムを含むアルミニウム合金を用いる場合には、導電膜１１２及び絶縁性酸化物を含む酸
化物半導体層１１１のエッチングを過酸化水素水又は加熱塩酸またはフッ化アンモニウム
を含む硝酸水溶液をエッチャントとするエッチングで一度に行うことができるため、ソー
ス電極層１０５ａ又はドレイン電極層１０５ｂ及び絶縁性酸化物を含む酸化物半導体層１
０３の端部は一致し、連続的な構造とすることができる。またウェットエッチングを用い
るために、エッチングが等方的に行われ、ソース電極層１０５ａ又はドレイン電極層１０
５ｂの端部はレジストマスク１３１より後退している。以上の工程で絶縁性酸化物を含む
酸化物半導体層１０３及び酸化物層１０６をチャネル形成領域とするトランジスタ１７０
を作製することができる。この段階での断面図を図３（Ａ）に示した。なお、この段階で
の平面図が図６に相当する。
また、このフォトリソグラフィ工程において、ソース電極層又はドレイン電極層１０５ａ
、１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２
はソース配線（ソース電極層又はドレイン電極層１０５ａ、１０５ｂを含むソース配線）
と電気的に接続されている。
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホール
を介して端子部の第１の端子１２１と直接接続される。なお、ここでは図示しないが、上
述した工程と同じ工程を経て駆動回路のトランジスタのソース配線あるいはドレイン配線
とゲート電極を直接接続することができる。
上述のフォトリソグラフィ工程においては、導電膜１１２を島状にエッチングする工程と
ソース電極層１０５ａ及びドレイン電極層１０５ｂを形成する工程とで、２枚のマスクを
用いる必要がある。しかし、多階調（高階調）マスクを用いて形成した、複数（代表的に
は二種類）の厚さの領域を有するレジストマスクを用いると、レジストマスクの数を減ら
すことができるため、工程簡略化、低コスト化を図ることができる。多階調マスクを用い
るフォトリソグラフィ工程について、図３３を用いて説明する。
まず、図２（Ｂ）の状態から、上述の方法で絶縁性酸化物を含む酸化物半導体膜１１４上
に導電膜１１２を成膜し、透過した光が複数の強度となる多階調（高階調）マスクを用い
た露光によって、図３３（Ａ）に示すように複数の異なる膜厚の領域を有するレジストマ
スク１３２を導電膜１１２上に形成する。レジストマスク１３２は、ゲート電極層１０１
の一部と重畳する領域に膜厚の薄い領域を有する。次に、レジストマスク１３２を用いて
、導電膜１１２、酸化物膜１１３及び絶縁性酸化物を含む酸化物半導体膜１１４をエッチ
ングして島状に加工し、導電層１１５、絶縁性酸化物を含む酸化物半導体層１１１、酸化
物層１０６、及び第２の端子１２４を形成する。この段階での断面図が図３３（Ａ）に相
当する。
それから、レジストマスク１３２をアッシングして、レジストマスク１３１を形成する。
レジストマスク１３１は、図３３（Ｂ）に示すように、アッシングにより面積が縮小し、
厚さが薄くなり、膜厚の薄い領域のレジストは除去される。
最後にレジストマスク１３１を用いて、導電層１１５及び第２の端子１２４をエッチング
し、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ、絶縁性酸化物を含む酸化物半
導体層１０３及び第２の端子１２２を形成する。レジストマスク１３２が縮小されたこと
によって、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ、絶縁性酸化物を含む酸
化物半導体層１０３、酸化物層１０６及び第２の端子１２２の端部もエッチングされる。
この段階での断面図が図３３（Ｃ）に相当する。なお、第１の端子１２１については、後
の工程で保護絶縁層１０７を成膜した後、ゲート絶縁層１０２及び保護絶縁層１０７をエ
ッチングしてコンタクトホールを形成し、透明導電膜を成膜してＦＰＣと接続する。以上
のようにして、多階調マスクを用いてトランジスタ１７０を作製することができる。
次に、レジストマスク１３１を除去した後、２００℃乃至６００℃、代表的には２５０℃
乃至５００℃の熱処理（光アニールも含む）を行うことが好ましい。ここでは炉に入れ、
大気雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理により絶縁性酸化物を含む
酸化物半導体層１０３及び酸化物層１０６の原子レベルの再配列が行われる。また、絶縁
性酸化物を含む酸化物半導体層１０３は、酸化シリコンのような絶縁性酸化物を含んでい
るために、この熱処理による結晶化を避けることができ、アモルファス構造を維持するこ
とができる。また、酸化物層１０６を非晶質（アモルファス）構造又は結晶粒を含む構造
として形成した場合、この熱処理において、酸化物層１０６を多結晶化することにより、
トランジスタの導電率を向上させることができる。なお、熱処理を行うタイミングは、絶
縁性酸化物を含む酸化物半導体層１０３の成膜後であれば特に限定されず、例えば画素電
極形成後に行ってもよい。
さらに、露出している絶縁性酸化物を含む酸化物半導体層１０３のチャネル形成領域に、
酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことによりトランジスタをノ
ーマリーオフとすることができる。また、ラジカル処理を行うことにより、絶縁性酸化物
を含む酸化物半導体層１０３のエッチングによるダメージを回復することができる。ラジ
カル処理はＯ２、Ｎ２Ｏ雰囲気下で、好ましくはＮ２、Ｈｅ又はＡｒのいずれかに酸素を
含む雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気
下でラジカル処理を行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好ま
しい。
次いで、トランジスタ１７０を覆う保護絶縁層１０７及び樹脂層１３３を形成する。まず
、保護絶縁層１０７を成膜する。保護絶縁層１０７はＰＣＶＤ法やスパッタ法などを用い
て得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化タンタル膜などを用いることができる。特に高密度プラズマ装置を用いて窒化シリ
コン膜を成膜するのが好ましい。高密度プラズマ装置を用いることで、ＰＣＶＤ法を用い
た場合よりも保護絶縁層１０７を緻密に形成することができる。このような保護絶縁層１
０７を形成することによって、水分や、水素イオンや、ＯＨ−などが絶縁性酸化物を含む
酸化物半導体層１０３及び酸化物層１０６に侵入するのを防ぐことができる。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０７のエ
ッチングによりソース電極層又はドレイン電極層１０５ｂに達するコンタクトホール１２
５を形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホ
ール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。
次に、表示装置の画素部において、保護絶縁層１０７上に樹脂層１３３を形成する。樹脂
層１３３は、感光性または非感光性の有機材料である、ポリイミド、アクリル、ポリアミ
ド、ポリイミドアミド、レジストまたはベンゾシクロブテン、またはこれらの積層などを
用いて、膜厚０．５μｍ乃至３μｍ程度の範囲で形成する。感光性のポリイミドを塗布法
で形成すると、工程数を削減できて好ましい。露光、現像、焼成を行い、表示装置の画素
部に樹脂層１３３を形成するが、このときコンタクトホール１２５及び容量配線１０８と
重なる部分には、樹脂層１３３を形成しない。樹脂層１３３を形成することによって、水
分や水素などが、絶縁性酸化物を含む酸化物半導体層１０３及び酸化物層１０６へ侵入す
るのを防ぐことができる。また、樹脂層１３３を形成することにより、樹脂層１３３上に
設ける画素電極を平坦に形成することができる。
次いで、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ
３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などを
スパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸
系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用
いても良い。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングにより不要
な部分を除去して画素電極層１１０を形成する。
また、このフォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及び保
護絶縁層１０７を誘電体として、容量配線１０８と画素電極層１１０とで保持容量が形成
される。
また、このフォトリソグラフィ工程において、接続電極１２０及び第２の端子１２２をレ
ジストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１
２８、１２９はＦＰＣとの接続に用いられる電極となる。第１の端子１２１と直接接続さ
れた接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子として機
能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２９は、
ソース配線の入力端子として機能する接続用の端子電極である。
次いで、レジストマスクを除去し、この段階での断面図を図３（Ｂ）に示す。なお、この
段階での平面図が図７に相当する。
また、本実施の形態では、保護絶縁層１０７を形成し、その上に樹脂層１３３を形成した
が、本実施の形態はそれに限られるものではない。図３（Ｃ）に示すように、トランジス
タ１７０を覆うように樹脂層１３３を形成してから、樹脂層１３３の上に保護絶縁層１０
７を形成してもよい。この順番で保護絶縁層１０７及び樹脂層１３３を形成すると、樹脂
層１３３によって、保護絶縁層１０７を形成する際に生じるプラズマダメージから、絶縁
性酸化物を含む酸化物半導体層１０３及び酸化物層１０６を守ることができる。
また、図９（Ａ１）、図９（Ａ２）は、図３（Ｂ）及び（Ｃ）でのゲート配線端子部の平
面図及び断面図をそれぞれ図示している。図９（Ａ１）は図９（Ａ２）中のＣ１−Ｃ２線
に沿った断面図に相当する。図９（Ａ１）において、保護絶縁層１５４上に形成される透
明導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図９（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり直
接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁層１５４
に設けられたコンタクトホールを介して直接接して導通させている。
また、図９（Ｂ１）、及び図９（Ｂ２）は、ソース配線端子部の平面図及び断面図をそれ
ぞれ図示している。また、図９（Ｂ１）は図９（Ｂ２）中のＤ１−Ｄ２線に沿った断面図
に相当する。図９（Ｂ１）において、保護絶縁層１５４上に形成される透明導電膜１５５
は、入力端子として機能する接続用の端子電極である。また、図９（Ｂ１）において、端
子部では、ゲート配線と同じ材料で形成される電極１５６が、第２の端子１５０の下方に
ゲート絶縁層１５２を介して重なる。電極１５６は第２の端子１５０とは電気的に接続し
ておらず、電極１５６を第２の端子１５０と異なる電位、例えばフローティング、ＧＮＤ
、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成
することができる。また、第２の端子１５０は、保護絶縁層１５４を介して透明導電膜１
５５と電気的に接続している。
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
こうしてボトムゲート型のｎチャネル型トランジスタであるトランジスタ１７０を有する
画素トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
また、本実施の形態は、図７の画素構成に限定されず、図７とは異なる平面図の例を図８
に示す。図８では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁層
及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び
容量配線と接続する第３の端子は省略することができる。なお、図８において、図７と同
じ部分には同じ符号を用いる。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直同期周波数を１．５倍、好ましくは２倍以上にすることで応答速度を改
善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、
所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
本実施の形態で得られるｎチャネル型のトランジスタは、酸化物半導体層をチャネル形成
領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることが
できる。
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
以上の工程により、Ｉｎ、Ｇａなどのレアメタルを含まず、Ｚｎを含む酸化物層を用いた
トランジスタを提供することができる。また、Ｚｎを含む酸化物層を用いたトランジスタ
において、酸化物層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物層とソー
ス電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して重畳するよ
うにトランジスタを形成することによって、該トランジスタのしきい値電圧のばらつきを
低減し、電気特性を安定させることができる。また、オフ電流を低減することもできる。
該トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電気特性が高
く信頼性のよい表示装置を提供することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態３）
本実施の形態では、実施の形態１で示したトランジスタとは異なる形状のトランジスタに
ついて図３１を用いて説明する。
本実施の形態のボトムゲート構造のトランジスタを図３１に示す。図３１に示すトランジ
スタには、基板１００上にゲート電極層１０１が設けられ、ゲート電極層１０１上にゲー
ト絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物層１０６が設けられ、酸化物
層１０６上に絶縁性酸化物を含む酸化物半導体層１０３が設けられ、絶縁性酸化物を含む
酸化物半導体層１０３上にバッファ層３０１ａ、３０１ｂが設けられ、バッファ層３０１
ａ、３０１ｂ上にソース電極層又はドレイン電極層１０５ａ、１０５ｂが設けられている
。なお、酸化物層１０６及び絶縁性酸化物を含む酸化物半導体層１０３は、亜鉛（Ｚｎ）
を含む。つまり、図３１に示すトランジスタは、実施の形態１において、図１で示したト
ランジスタの絶縁性酸化物を含む酸化物半導体層１０３とソース電極層又はドレイン電極
層１０５ａ、１０５ｂとの間にバッファ層３０１ａ、３０１ｂを設けたトランジスタであ
る。
ソース領域又はドレイン領域として機能するバッファ層３０１ａ、３０１ｂとしては、酸
化物層１０６と同様に、Ｚｎ−Ｏ系又はＳｎ−Ｚｎ−Ｏ系の酸化物半導体からなる非単結
晶膜を用いて形成するのが好ましい。また、Ｚｎ−Ｏ系又はＳｎ−Ｚｎ−Ｏ系の窒素を含
ませた酸化物半導体からなる非単結晶膜を用いてもよい。バッファ層３０１ａ、３０１ｂ
はｎ型の導電型を有し、その導電率は、絶縁性酸化物を含む酸化物半導体層１０３の導電
率より高くなるようにする。ここで、バッファ層３０１ａ、３０１ｂは、非晶質（アモル
ファス）構造、多結晶構造、単結晶構造又は結晶粒（ナノクリスタル）を含む構造のうち
、いずれの構造をとっていてもよい。結晶粒（ナノクリスタル）は直径１ｎｍ乃至１０ｎ
ｍ、代表的には２ｎｍ乃至４ｎｍ程度である。
バッファ層３０１ａ、３０１ｂに用いる酸化物半導体膜は、スパッタ法を用いてアルゴン
などの希ガスと酸素ガスの雰囲気下で成膜する。このとき、アルゴンなどの希ガスの流量
の比率を酸素ガスの流量の比率より大きくして成膜する、または、酸素ガスを用いず、ア
ルゴンなどの希ガスのみの雰囲気下で成膜することによって、バッファ層３０１ａ、３０
１ｂの導電率を向上させることができる。または、酸素ガスの代わりに窒素ガスを用いて
も、バッファ層３０１ａ、３０１ｂの導電率を向上させることができる。
バッファ層３０１ａ、３０１ｂに用いる酸化物半導体膜の膜厚は、５ｎｍ乃至２０ｎｍと
する。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大き
さとならない。
以上のように、バッファ層３０１ａ、３０１ｂを設けることにより、酸化物層１０６と、
ソース電極層又はドレイン電極層１０５ａ、１０５ｂとの間で、ショットキー接合よりも
熱的安定性を向上させることができ、トランジスタの動作特性を安定させることができる
。また、導電性がよいので高いドレイン電圧でも良好な移動度を保持することができる。
なお、本実施の形態のトランジスタのバッファ層３０１ａ、３０１ｂ以外の構造と材料に
ついては、実施の形態１を参照されたい。
本実施の形態のトランジスタの作製工程は、実施の形態２で示したトランジスタの作製工
程とほぼ同様である。まず、実施の形態２で示した方法で、絶縁性酸化物を含む酸化物半
導体層１０３を形成するための酸化物半導体膜まで成膜し、連続してバッファ層３０１ａ
、３０１ｂを形成するための酸化物半導体膜を、上記の方法を用いてスパッタ成膜する。
次に、フォトリソグラフィ工程によって、絶縁性酸化物を含む酸化物半導体層１１１及び
酸化物層１０６と同様に、バッファ層３０１ａ、３０１ｂを形成するための酸化物半導体
膜を島状にエッチングし、酸化物半導体膜３０２を形成する（図３２（Ａ）参照）。それ
から、実施の形態２で示した方法で、導電膜１１２の成膜まで行う（図３２（Ｂ）参照）
。次に、フォトリソグラフィ工程によって、ソース電極層又はドレイン電極層１０５ａ、
１０５ｂ、絶縁性酸化物を含む酸化物半導体層１０３と同様に、酸化物半導体膜３０２を
エッチングして、バッファ層３０１ａ、３０１ｂを形成する（図３２（Ｃ）参照）。以降
の工程は実施の形態２と同様である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタとは異なる形状
のトランジスタについて図３５（Ａ）乃至図３５（Ｃ）を用いて説明する。
図３５（Ａ）に示すトランジスタは、基板１００上にゲート電極層１０１が設けられ、ゲ
ート電極層１０１上にゲート絶縁層１０２が設けられ、ゲート絶縁層１０２上に酸化物層
３１６が設けられ、酸化物層３１６上にバッファ層３０１ａ、３０１ｂが設けられ、バッ
ファ層３０１ａ、３０１ｂ上にソース電極層又はドレイン電極層１０５ａ、１０５ｂが設
けられ、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ及び酸化物層３１６上に絶
縁性酸化物を含む酸化物半導体層３１３が設けられている。
なお、酸化物層３１６は、亜鉛（Ｚｎ）を含み、実施の形態１で示した酸化物層１０６と
同様のものを用いる。また、絶縁性酸化物を含む酸化物半導体層３１３は、ＳｉＯ２に代
表される絶縁性酸化物と、亜鉛（Ｚｎ）とを含む、酸化物層１０６より導電率の低い酸化
物半導体層であり、実施の形態１で示した絶縁性酸化物を含む酸化物半導体層１０３と同
様のものを用いる。また、基板１００、ゲート電極層１０１、ゲート絶縁層１０２、バッ
ファ層３０１ａ、３０１ｂ、ソース電極層及びドレイン電極層１０５ａ、１０５ｂは、そ
れぞれ実施の形態１乃至実施の形態３で用いたものと同様である。
絶縁性酸化物を含む酸化物半導体層３１３は、酸化物層３１６の周辺部と、ソース電極層
又はドレイン電極層１０５ａ、１０５ｂの間の部分とで酸化物層３１６と接する。酸化物
層３１６は、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間に、ソース電極層
又はドレイン電極層１０５ａ、１０５ｂと重なる領域よりも膜厚の薄い領域を有し、周辺
部と、ソース電極層又はドレイン電極層１０５ａ、１０５ｂの間の部分とで絶縁性酸化物
を含む酸化物半導体層３１３と接する。また、絶縁性酸化物を含む酸化物半導体層３１３
と酸化物層３１６との端部が一致する連続的な構造とすることが好ましい。
以上のような構成とすることにより、酸化物層３１６のバックチャネル側のソース電極層
又はドレイン電極層１０５ａ、１０５ｂと重なっていない部分に蓄積されるチャージを、
導電率の低減された、絶縁性酸化物を含む酸化物半導体層３１３に逃がすことができる。
また、チャージが酸化物層３１６のバックチャネル側に侵入するのを防ぐことができる。
さらに図３５（Ｂ）に示すように、トランジスタの上に保護絶縁層１０７を設け、保護絶
縁層１０７を覆うように樹脂層１３３を設けることによって、水分、水素又はＯＨ−が酸
化物層３１６に侵入し、チャージが蓄積されるのを防ぐことができる。なお、画素電極層
１１０は、絶縁性酸化物を含む酸化物半導体層３１３、保護絶縁層１０７及び樹脂層１３
３にコンタクトホールを形成して、ソース電極層又はドレイン電極層１０５ａ、１０５ｂ
とコンタクトをとるようにする。
また、図３５（Ｃ）に示すように、トランジスタの上に樹脂層１３３を設け、樹脂層１３
３を覆うように保護絶縁層１０７を設けてもよい。これにより、水分、水素又はＯＨ−が
酸化物層３１６に侵入し、チャージが蓄積されるのを防ぐことができる。また、樹脂層１
３３によって、保護絶縁層１０７を形成する際に生じるプラズマダメージから絶縁性酸化
物を含む酸化物半導体層３１３及び酸化物層３１６を守ることができる。なお、画素電極
層１１０は、絶縁性酸化物を含む酸化物半導体層３１３、樹脂層１３３及び保護絶縁層１
０７にコンタクトホールを形成して、ソース電極層又はドレイン電極層１０５ａ、１０５
ｂとコンタクトをとるようにする。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態５）
本実施の形態では、実施の形態１で示したボトムゲート型トランジスタを２つ用いたイン
バータ回路について図１３を用いて説明する。
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合
は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負
の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うも
のとする。
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り替える
。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用いている
。
駆動回路のインバータ回路の断面構造を図１３（Ａ）に示す。なお、図１３（Ａ）では、
第１のトランジスタ４３０ａ及び第２のトランジスタ４３０ｂとして図１に示す構造の逆
スタガ型トランジスタを用いている。しかし、本実施の形態で示すインバータ回路に用い
ることができるトランジスタは、この構造に限られるものではない。
図１３（Ａ）に示す第１のトランジスタ４３０ａは、基板４００上に第１のゲート電極層
４０１ａが設けられ、第１のゲート電極層４０１ａ上にゲート絶縁層４０２が設けられ、
ゲート絶縁層４０２上に第１の酸化物層４０６ａが設けられ、第１の酸化物層４０６ａ上
に第１の絶縁性酸化物を含む酸化物半導体層４０３ａが設けられ、第１の絶縁性酸化物を
含む酸化物半導体層４０３ａ上に第１配線４０５ａ及び第２配線４０５ｂが設けられてい
る。同様に、第２のトランジスタ４３０ｂも、基板４００上に第２のゲート電極層４０１
ｂが設けられ、第２のゲート電極層４０１ｂ上にゲート絶縁層４０２が設けられ、ゲート
絶縁層４０２上に第２の酸化物層４０６ｂが設けられ、第２の酸化物層４０６ｂ上に第２
の絶縁性酸化物を含む酸化物半導体層４０３ｂが設けられ第２の絶縁性酸化物を含む酸化
物半導体層４０３ｂ上に第２配線４０５ｂ及び第３配線４０５ｃが設けられている。ここ
で、第２配線４０５ｂは、ゲート絶縁層４０２に形成されたコンタクトホール４１４を介
して第２のゲート電極層４０１ｂと直接接続する。なお、各部の構造や材料は上述のトラ
ンジスタを参照にされたい。
第１配線４０５ａは、接地電位の電源線（接地電源線）である。この接地電位の電源線は
、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。第３配線４０５ｃは、
正の電圧ＶＤＤが印加される電源線（正電源線）である。
図１３（Ａ）に示すように、第１の絶縁性酸化物を含む酸化物半導体層４０３ａと第２の
絶縁性酸化物を含む酸化物半導体層４０３ｂの両方に電気的に接続する第２配線４０５ｂ
は、ゲート絶縁層４０２に形成されたコンタクトホール４１４を介して第２のトランジス
タ４３０ｂの第２のゲート電極層４０１ｂと直接接続する。直接接続させることにより、
良好なコンタクトを得ることができ、接触抵抗を低減することができる。第２のゲート電
極層４０１ｂと第２配線４０５ｂを他の導電膜、例えば透明導電膜を介して接続する場合
に比べて、コンタクトホールの数の低減、コンタクトホールの数の低減による駆動回路な
どの占有面積の縮小を図ることができる。
また、駆動回路のインバータ回路の平面図を図１３（Ｃ）に示す。図１３（Ｃ）において
、鎖線Ｚ１−Ｚ２で切断した断面が図１３（Ａ）に相当する。
また、ＥＤＭＯＳ回路の等価回路を図１３（Ｂ）に示す。図１３（Ａ）及び図１３（Ｃ）
示す回路接続は、図１３（Ｂ）に相当し、第１のトランジスタ４３０ａをエンハンスメン
ト型のｎチャネル型トランジスタとし、第２のトランジスタ４３０ｂをデプレッション型
のｎチャネル型トランジスタとする例である。
同一基板上にエンハンスメント型のｎチャネル型トランジスタとデプレッション型のｎチ
ャネル型トランジスタとを作製する方法は、例えば、第１の絶縁性酸化物を含む酸化物半
導体層４０３ａ及び第１の酸化物層４０６ａと、第２の絶縁性酸化物を含む酸化物半導体
層４０３ｂ及び第２の酸化物層４０６ｂとを異なる材料や異なる成膜条件を用いて作製す
る。また、酸化物半導体層の上下にゲート電極を設けてしきい値制御を行い、一方のＴＦ
Ｔがノーマリーオンとなるようにゲート電極に電圧をかけ、もう一方のＴＦＴがノーマリ
ーオフとなるようにしてＥＤＭＯＳ回路を構成してもよい。
また、ＥＤＭＯＳ回路だけではなく、第１のトランジスタ４３０ａ及び第２のトランジス
タ４３０ｂをエンハンスメント型のｎチャネル型トランジスタとすることで、ＥＥＭＯＳ
回路を作製することもできる。その場合、第２配線４０５ｂと第２のゲート電極層４０１
ｂを接続する代わりに第３配線４０５ｃと第２のゲート電極層４０１ｂを接続する。
本実施の形態で用いるトランジスタは、Ｚｎを含む酸化物層の上に絶縁性酸化物を含む酸
化物半導体層を積層し、酸化物層とソース電極層又はドレイン電極層とが絶縁性酸化物を
含む酸化物半導体層を介して重畳するようにトランジスタを形成することによって、該ト
ランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。よ
って、本実施の形態に示すインバータ回路の回路特性を向上させることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態６）
本実施の形態では、半導体装置の一例である表示装置において、少なくとも駆動回路の一
部及び画素部に配置するトランジスタを同一基板上に作製する例について以下に説明する
。
画素部に配置するトランジスタは、実施の形態２に従って形成する。また、実施の形態１
乃至実施の形態４に示すトランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち
、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと
同一基板上に形成する。
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１
４（Ａ）に示す。図１４（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画
素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択さ
れた画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず）により信号線駆動回路５３０３と接続され、走査線駆動回路５
３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず）により走査
線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマ
トリクス状に配置された複数の画素（図示せず）を有する。そして、各画素は、信号線Ｓ
ｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれ
か一）と接続される。
また、実施の形態１乃至実施の形態４に示すトランジスタは、ｎチャネル型ＴＦＴであり
、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１５を用いて説明する。
図１５に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、
第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ
５６０３ｃを有する。
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
トランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０
３ｃを介して、３つの信号線（信号線Ｓｍ−２、信号線Ｓｍ−１、信号線Ｓｍ（ｍ＝３Ｍ
））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２
１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１のトランジスタ５６
０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介して、信
号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接続される。
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
なお、ドライバＩＣ５６０１は、単結晶半導体を用いて形成されていることが望ましい。
さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６
０２＿ＭとはＦＰＣなどを介して接続するとよい。又は画素部と同一の基板上に貼り合わ
せなどによって、単結晶半導体層を設け、ドライバＩＣ５６０１を形成してもよい。
次に、図１５に示した信号線駆動回路の動作について、図１６のタイミングチャートを参
照して説明する。なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１５の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１６と同様の動作をする。
なお、図１６のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１のトランジスタ
５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃを介して
、信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに接続される場合について示している。
なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１のトランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２のトランジスタ
５６０３ｂのオン・オフのタイミング５７０３ｂ、第３のトランジスタ５６０３ｃのオン
・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１
＿Ｊを示している。
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６
２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿
ｊとする。
図１６に示すように、第１のサブ選択期間Ｔ１において第１のトランジスタ５６０３ａが
オンし、第２のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃがオフする。
このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１のトランジスタ５６
０３ａを介して信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２のトラ
ンジスタ５６０３ｂがオンし、第１のトランジスタ５６０３ａ及び第３のトランジスタ５
６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第
２のトランジスタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間
Ｔ３では、第３のトランジスタ５６０３ｃがオンし、第１のトランジスタ５６０３ａ及び
第２のトランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤ
ａｔａ＿ｊが、第３のトランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図１５の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１５の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１５の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
なお、図１５のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、トランジスタの配置や数、駆動方法などは限定されない。
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、トランジスタ及びトランジスタを制御するための配
線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると
、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサ
ブ選択期間に分割されることが望ましい。
別の例として、図１７のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に
分割してもよい。さらに、図１７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択さ
れるタイミング、第１のトランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、
第２のトランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３のトランジス
タ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力
される信号５８２１＿Ｊを示している。図１７に示すように、プリチャージ期間Ｔｐにお
いて第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトランジ
スタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧
Ｖｐが第１のトランジスタ５６０３ａ、第２のトランジスタ５６０３ｂ及び第３のトラン
ジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−２、信号線Ｓｊ―１、信号線Ｓｊに入力
される。第１のサブ選択期間Ｔ１において第１のトランジスタ５６０３ａがオンし、第２
のトランジスタ５６０３ｂ及び第３のトランジスタ５６０３ｃがオフする。このとき、配
線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−２が、第１のトランジスタ５６０３ａを介し
て信号線Ｓｊ−２に入力される。第２のサブ選択期間Ｔ２では、第２のトランジスタ５６
０３ｂがオンし、第１のトランジスタ５６０３ａ及び第３のトランジスタ５６０３ｃがオ
フする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２のトランジ
スタ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第
３のトランジスタ５６０３ｃがオンし、第１のトランジスタ５６０３ａ及び第２のトラン
ジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが
、第３のトランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
以上のことから、図１７のタイミングチャートを適用した図１５の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージで
きるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１７にお
いて、図１６と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１８及び図１９を用い
て説明する。
図１８にシフトレジスタの回路構成を示す。図１８に示すシフトレジスタは、フリップフ
ロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、
第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
図１８のシフトレジスタの接続関係について説明する。１段目のフリップフロップ５７０
１＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線
５７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、
２段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、
第５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線
５７１７＿３と接続される。
同様に、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７
０１＿ｎのうちいずれか一）は、第２の配線５７１２又は第３の配線５７１３の一方、第
４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ−１、第７の配線５７
１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合には
、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数で
ある場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続され
ることになる。
また、ｎ段目のフリップフロップ５７０１＿ｎは、第２の配線５７１２又は第３の配線５
７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ−１
、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
次に、図１８に示すフリップフロップの詳細について、図１９を用いて説明する。図１９
に示すフリップフロップは、第１のトランジスタ５５７１、第２のトランジスタ５５７２
、第３のトランジスタ５５７３、第４のトランジスタ５５７４、第５のトランジスタ５５
７５、第６のトランジスタ５５７６、第７のトランジスタ５５７７及び第８のトランジス
タ５５７８を有する。なお、第１のトランジスタ５５７１、第２のトランジスタ５５７２
、第３のトランジスタ５５７３、第４のトランジスタ５５７４、第５のトランジスタ５５
７５、第６のトランジスタ５５７６、第７のトランジスタ５５７７及び第８のトランジス
タ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がし
きい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。
また、図１９に示すフリップフロップは、第１の配線５５０１、第２の配線５５０２、第
３の配線５５０３、第４の配線５５０４、第５の配線５５０５、及び第６の配線５５０６
を有する。
ここでは全てのトランジスタは、エンハンスメント型のｎチャネル型トランジスタとする
例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型トランジスタを
用いても駆動回路を駆動させることもできる。
次に、図１８に示すフリップフロップの接続構成について、以下に示す。
第１のトランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第
４の配線５５０４に接続され、第１のトランジスタ５５７１の第２の電極（ソース電極ま
たはドレイン電極の他方）が第３の配線５５０３に接続される。
第２のトランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２のトラ
ンジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
第３のトランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３のトラ
ンジスタ５５７３の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、
第３のトランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。
第４のトランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４のトラ
ンジスタ５５７４の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、
第４のトランジスタ５５７４のゲート電極が第１のトランジスタ５５７１のゲート電極に
接続される。
第５のトランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５のトラ
ンジスタ５５７５の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、
第５のトランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。
第６のトランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６のトラ
ンジスタ５５７６の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、
第６のトランジスタ５５７６のゲート電極が第２のトランジスタ５５７２のゲート電極に
接続される。
第７のトランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７のトラ
ンジスタ５５７７の第２の電極が第１のトランジスタ５５７１のゲート電極に接続され、
第７のトランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。
第８のトランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８のトラ
ンジスタ５５７８の第２の電極が第２のトランジスタ５５７２のゲート電極に接続され、
第８のトランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。
なお、第１のトランジスタ５５７１のゲート電極、第４のトランジスタ５５７４のゲート
電極、第５のトランジスタ５５７５の第２の電極、第６のトランジスタ５５７６の第２の
電極及び第７のトランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。
さらに、第２のトランジスタ５５７２のゲート電極、第３のトランジスタ５５７３の第２
の電極、第４のトランジスタ５５７４の第２の電極、第６のトランジスタ５５７６のゲー
ト電極及び第８のトランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする
。
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。
ｉ段目のフリップフロップ５７０１＿ｉにおいて、図１９中の第１の配線５５０１と、図
１８中の第７の配線５７１７＿ｉ−１が接続される。また、図１９中の第２の配線５５０
２と、図１８中の第７の配線５７１７＿ｉ＋１が接続される。また、図１９中の第３の配
線５５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１９中の第６の配線５
５０６と、第５の配線５７１５が接続される。
ｉが奇数の場合、図１９中の第４の配線５５０４は、図１８中の第２の配線５７１２と接
続され、ｉが偶数の場合、図１８中の第３の配線５７１３と接続される。また、図１９中
の第５の配線５５０５と、図１８中の第４の配線５７１４が接続される。
ただし、１段目のフリップフロップ５７０１＿１において、図１９中の第１の配線５５０
１は図１８中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７
０１＿ｎにおいて、図１９中の第２の配線５５０２は図１８中の第６の配線５７１６に接
続される。
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４に示すｎチャ
ネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態４に示すｎ
チャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くす
ることが可能となる。また、実施の形態１乃至実施の形態４に示すｎチャネル型ＴＦＴは
酸化物半導体層を用いることで、寄生容量が低減されるため、周波数特性（ｆ特性と呼ば
れる）が高い。例えば、実施の形態１乃至実施の形態４に示すｎチャネル型ＴＦＴを用い
た走査線駆動回路は、高速に動作させることができるため、フレーム周波数を高くするこ
と、または、黒画面挿入を実現することなども実現することができる。
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少
なくとも一つの画素に複数のトランジスタを配置するため、走査線駆動回路を複数配置す
ることが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１４（
Ｂ）に示す。
図１４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線
駆動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５
４０３とを有する。
図１４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
なお、図１４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴ
を配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力さ
れる信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート
配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成してい
る例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号
とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画
素が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに
用いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線
に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆
動回路で生成しても良い。
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部のトランジスタと同一基板上に形成することができる。ま
た、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態４に示すｎチャネ
ル型ＴＦＴのみで作製することも可能である。
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という
利点を有している。
以上の工程により、半導体装置として電気特性が安定した信頼性の高い信頼性の高い表示
装置を作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態７）
実施の形態１乃至実施の形態４に示すトランジスタを作製し、該トランジスタを画素部、
さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製する
ことができる。また、実施の形態１乃至実施の形態４に示すトランジスタを用いて駆動回
路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成す
ることができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も用いることができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図２０を用いて説明する。図２０（Ａ１）（Ａ２）は、第１の基板４００１上に形成
された実施の形態１乃至実施の形態４で示した酸化物半導体層を用いる、電気特性が安定
した信頼性の高いトランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基
板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図２０
（Ｂ）は、図２０（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図２０（Ｂ）では、画素部４００２に含まれるトランジ
スタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示して
いる。トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられてい
る。
トランジスタ４０１０、４０１１は、実施の形態１乃至実施の形態４に示す、酸化物半導
体層を用いる、電気特性が安定した信頼性の高い、トランジスタを適用することができる
。本実施の形態において、トランジスタ４０１０、４０１１はｎチャネル型トランジスタ
である。
また、液晶素子４０１３が有する画素電極層４０３０は、トランジスタ４０１０と電気的
に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６
上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重
なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極
層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁
層４０３２、４０３３を介して液晶層４００８を挟持している。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。
共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１
と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５
に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ乃
至１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小
さい。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置にも
半透過型液晶表示装置にも用いることができる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、トランジスタの表面凹凸を低減するため、及びトランジスタの
信頼性を向上させるため、実施の形態１乃至実施の形態４で得られたトランジスタを保護
膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成
となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不
純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用い
て、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニ
ウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成
する例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護膜として酸化シ
リコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒ
ロック防止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化シリコン膜を形成する。保護膜として窒化シリコン膜を用い
ると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化さ
せることを抑制することができる。
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃乃至４００℃）を行
ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃乃至４００℃）を行っても
よい。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半
導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１
のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図２０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図２１は、実施の形態１乃至実施の形態４に示すＴＦＴを適用して作製されるＴＦＴ基板
２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。
図２１は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として電気特性が安定した信頼性の高い液晶表示パネルを
作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態４に示すトランジスタを適用した半導体
装置として電子ペーパーの例を示す。
図２２は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられるトランジスタ５８１としては、実施の形態１乃至実施の形態４で示すト
ランジスタを適用することができる。
図２２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０と基板５９６との間に封止される、トランジスタ５８１はボトムゲート構造の
トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、
絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と
第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液
体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子
５８９の周囲は樹脂等の充填材５９５で充填されている（図２２参照）。本実施の形態に
おいては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相
当する。第２の電極層５８８は、トランジスタ５８１と同一基板上に設けられる共通電位
線と電気的に接続される。実施の形態１乃至実施の形態４に示すいずれか一の共通接続部
を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位
線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ乃至２
００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けら
れるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、
白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。こ
の原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれて
いる。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要
であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。ま
た、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能
であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具
備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこ
とが可能となる。
電気泳動表示素子は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動
的効果を利用した表示素子である。電気泳動表示素子を用いる電気泳動表示装置は、液晶
表示装置には必要な偏光板が必要なく、厚さや重さが半減する。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至実施の形態
４のトランジスタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の微粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料
、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、
磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態９）
本実施の形態では、実施の形態１乃至実施の形態４に示すトランジスタを適用した半導体
装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレ
クトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利
用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別さ
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図２３は、本発明を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画
素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は、実施の形態１乃至実施の形態４で示した、酸化物半導体層をチャネル形成領域に用い
るｎチャネル型のトランジスタを、１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図２３と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、順方向しきい値電圧
よりも大きい。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信
号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ
６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６
４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４
０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図２３に示す画素構成は、これに限定されない。例えば、図２３に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図２４を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図２４（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１乃至実施の形態４で示すトランジスタと同様に作製でき、Ｚｎを含む酸化物層
を用いた、電気特性が安定した信頼性の高いトランジスタである。
発光素子は発光を取り出すために、少なくとも陽極又は陰極の一方が可視光に対する透光
性を有していればよい。そして、基板上にトランジスタ及び発光素子を形成し、基板とは
逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基
板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明
の一態様の画素構成はどの射出構造の発光素子にも適用することができる。
上面射出構造の発光素子について図２４（Ａ）を用いて説明する。
図２４（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２４（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、Ｍｇ―Ａｇ、Ａｌ―Ｌｉ等が望ましい。そして発光
層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されてい
てもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電
子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て
設ける必要はない。陽極７００５は可視光に対する透光性を有する導電性材料を用いて形
成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジ
ウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸
化物、インジウム錫酸化物（以下、ＩＴＯと示す）、インジウム亜鉛酸化物、酸化珪素を
添加したインジウム錫酸化物などの可視光に対する透光性を有する導電膜を用いても良い
。
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２４（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
次に、下面射出構造の発光素子について図２４（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図２４（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が可視光に対する透光性を有する場合、陽極７０１５上を覆うように、光を反射ま
たは遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２４（
Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることがで
きる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ乃至３０ｎｍ程度）と
する。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いること
ができる。そして発光層７０１４は、図２４（Ａ）と同様に、単数の層で構成されていて
も、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を
透過する必要はないが、図２４（Ａ）と同様に、可視光に対する透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２４（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
次に、両面射出構造の発光素子について、図２４（Ｃ）を用いて説明する。図２４（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された可視光に対する透光性を有する導電膜
７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発
光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２４（Ａ）の場
合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。た
だしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極
７０２３として用いることができる。そして発光層７０２４は、図２４（Ａ）と同様に、
単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも
良い。陽極７０２５は、図２４（Ａ）と同様に、光を透過する可視光に対する透光性を有
する導電性材料を用いて形成することができる。
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２４（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお本実施の形態では、発光素子の駆動を制御するトランジスタ（駆動用ＴＦＴ）と発光
素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御
用ＴＦＴが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図２４に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
次に、実施の形態１乃至実施の形態４に示すトランジスタを適用した半導体装置の一形態
に相当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２５を用
いて説明する。図２５（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を
、第２の基板との間にシール材によって封止した、パネルの平面図であり、図２５（Ｂ）
は、図２５（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、トランジスタを複数有してお
り、図２５（Ｂ）では、画素部４５０２に含まれるトランジスタ４５１０と、信号線駆動
回路４５０３ａに含まれるトランジスタ４５０９とを例示している。
トランジスタ４５０９、４５１０は、実施の形態１乃至実施の形態４に示す、Ｚｎを含む
酸化物層を用いた、電気特性が安定した信頼性の高い、トランジスタを適用することがで
きる。本実施の形態において、トランジスタ４５０９、４５１０はｎチャネル型トランジ
スタである。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接
続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５
１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定され
ない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成
は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、トランジスタ４５０９、４５１
０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は、可視光に対する透光性を有
していなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィ
ルムまたはアクリルフィルムのような可視光に対する透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材４５０７
として窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２５の構成に
限定されない。
以上の工程により、半導体装置として、電気特性が安定した信頼性の高い発光表示装置（
表示パネル）を作製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１０）
実施の形態１乃至実施の形態４に示すトランジスタを適用した半導体装置は、電子ペーパ
ーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる
分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（
電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カー
ドにおける表示等に適用することができる。電子機器の一例を図２６、図２７に示す。
図２６（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図２６（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
また、図２７は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２７では表示部２７０５）に文章を表示し、左側の表示部
（図２７では表示部２７０７）に画像を表示することができる。
また、図２７では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１１）
実施の形態１乃至実施の形態４に示すトランジスタを用いた半導体装置は、さまざまな電
子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジ
ョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ
、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチン
コ機などの大型ゲーム機などが挙げられる。
図２８（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２８（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２９（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２９（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２９（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２９（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
図２９（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
図３０（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体
１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１０
０４、スピーカ１００５、マイク１００６などを備えている。
図３０（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。ま
た、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光
源を用いれば、指静脈、掌静脈などを撮像することもできる。
図３０（Ｂ）も携帯電話機の一例である。図３０（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 絶縁性酸化物を含む酸化物半導体層
１０３ａ 第１の絶縁性酸化物を含む酸化物半導体層
１０３ｂ 第２の絶縁性酸化物を含む酸化物半導体層
１０５ａ ソース電極層
１０５ｂ ドレイン電極層
１０６ 酸化物層
１０７ 保護絶縁層
１０８ 容量配線
１１０ 画素電極層
１１１ 絶縁性酸化物を含む酸化物半導体層
１１２ 導電膜
１１３ 酸化物膜
１１４ 絶縁性酸化物を含む酸化物半導体膜
１１５ 導電層
１２０ 接続電極
１２１ 端子
１２２ 端子
１２４ 端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３１ レジストマスク
１３２ レジストマスク
１３３ 樹脂層
１５０ 端子
１５１ 端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁層
１５５ 透明導電膜
１５６ 電極
１７０ トランジスタ
２０１ ゲート電極層
２１０ 空洞
２２３ 絶縁性酸化物を含む酸化物半導体層
２２６ 酸化物層
２５０ 亜鉛原子（Ｚｎ）
２５１ 酸素原子（Ｏ）
３０１ａ バッファ層
３０２ 酸化物半導体膜
３１３ 絶縁性酸化物を含む酸化物半導体層
３１６ 酸化物層
４００ 基板
４０１ａ 第１のゲート電極層
４０１ｂ 第２のゲート電極層
４０２ ゲート絶縁層
４０３ａ 第１の絶縁性酸化物を含む酸化物半導体層
４０３ｂ 第２の絶縁性酸化物を含む酸化物半導体層
４１４ コンタクトホール
４０５ａ 第１配線
４０５ｂ 第２配線
４０５ｃ 第３配線
４０６ａ 第１の酸化物層
４０６ｂ 第２の酸化物層
４３０ａ 第１のトランジスタ
４３０ｂ 第２のトランジスタ
５８０ 基板
５９６ 基板
５８１ トランジスタ
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
６０１ ゲート電極層
６０２ ゲート絶縁層
６０５ａ ソース電極層
６０５ｂ ドレイン電極層
６０６ 酸化物半導体層
６１３ 絶縁性酸化物を含む酸化物半導体層
６１６ 酸化物半導体層
６２３ 絶縁性酸化物を含む酸化物半導体層
６２６ 酸化物半導体層
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ トランジスタ
４５１０ トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 第１のトランジスタ
５５７２ 第２のトランジスタ
５５７３ 第３のトランジスタ
５５７４ 第４のトランジスタ
５５７５ 第５のトランジスタ
５５７６ 第６のトランジスタ
５５７７ 第７のトランジスタ
５５７８ 第８のトランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 第１のトランジスタ
５６０３ｂ 第２のトランジスタ
５６０３ｃ 第３のトランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (6)

  1. ゲート電極層と、
    前記ゲート電極層上のゲート絶縁層と、
    前記ゲート絶縁層上の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上のソース電極層と、
    前記第１の酸化物半導体層上のドレイン電極層と、を有し、
    前記第１の酸化物半導体層上、前記ソース電極層上、及び前記ドレイン電極層上の、絶縁性酸化物を含む酸化物半導体層と、を有し、
    前記第１の酸化物半導体層と、前記絶縁性酸化物を含む酸化物半導体層とは、亜鉛を含み、
    前記絶縁性酸化物を含む層は、前記ソース電極層と前記ドレイン電極層との間において前記第１の酸化物半導体層と接する領域を有し、
    前記第１の酸化物半導体層は、前記ソース電極層と重なる第１の領域と、前記ドレイン電極層と重なる第２の領域と、前記第１の領域と前記第２の領域との間の第３の領域と、を有し、
    前記第３の領域の膜厚は、前記第１の領域の膜厚及び前記第２の領域の膜厚よりも小さいことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の酸化物半導体層のチャネル長方向における前記ゲート電極層の幅は、前記第１の酸化物半導体層のチャネル長方向における幅よりも大きいことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記絶縁性酸化物を含む酸化物半導体層は、非晶質構造を有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記絶縁性酸化物を含む酸化物半導体層の導電率は、前記第１の酸化物半導体層の導電率より低いことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    第２の酸化物半導体層を有し、
    前記第２の酸化物半導体層は、前記第１の酸化物半導体層と、前記ソース電極層又は前記ドレイン電極層との間に設けられていることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記ソース電極層又は前記ドレイン電極層と電気的に接続された画素電極と、
    前記画素電極上の発光層と、を有することを特徴とする半導体装置。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI476917B (zh) 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
EP3236504A1 (en) * 2009-06-30 2017-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
CN102822980B (zh) 2010-03-26 2015-12-16 株式会社半导体能源研究所 半导体装置的制造方法
KR102357169B1 (ko) 2010-04-02 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
CN102844872B (zh) 2010-04-02 2016-08-24 株式会社半导体能源研究所 半导体装置
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI443829B (zh) 2010-04-16 2014-07-01 Ind Tech Res Inst 電晶體及其製造方法
US8766252B2 (en) 2010-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI562142B (en) 2011-01-05 2016-12-11 Semiconductor Energy Lab Co Ltd Storage element, storage device, and signal processing circuit
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
CN103403849B (zh) 2011-02-28 2016-08-03 夏普株式会社 半导体装置及其制造方法以及显示装置
US8760903B2 (en) 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
JP5615744B2 (ja) * 2011-03-14 2014-10-29 富士フイルム株式会社 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
TWI451573B (zh) * 2011-03-17 2014-09-01 E Ink Holdings Inc 顯示裝置及其薄膜電晶體結構
US9634029B2 (en) 2011-03-17 2017-04-25 E Ink Holdings Inc. Thin film transistor substrate and display device having same
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
JP2012235104A (ja) * 2011-04-22 2012-11-29 Kobe Steel Ltd 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6023994B2 (ja) * 2011-08-15 2016-11-09 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法
CN102938378B (zh) * 2011-08-16 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
CN105514174B (zh) 2011-09-29 2019-03-08 株式会社半导体能源研究所 半导体器件
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
WO2013051221A1 (ja) * 2011-10-03 2013-04-11 パナソニック株式会社 薄膜素子、薄膜素子アレイ及び薄膜素子の製造方法
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR20130092848A (ko) 2012-02-13 2013-08-21 삼성전자주식회사 박막 트랜지스터 및 이를 채용한 디스플레이 패널
TWI451575B (zh) * 2012-02-16 2014-09-01 E Ink Holdings Inc 薄膜電晶體
JP2013206994A (ja) * 2012-03-27 2013-10-07 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
US9553201B2 (en) 2012-04-02 2017-01-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel, and manufacturing method of thin film transistor
KR102330543B1 (ko) 2012-04-13 2021-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102551443B1 (ko) * 2012-05-10 2023-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102316107B1 (ko) * 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9054678B2 (en) 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US20140014948A1 (en) * 2012-07-12 2014-01-16 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
CN104823283B (zh) 2012-11-30 2018-04-27 株式会社半导体能源研究所 半导体装置
JP2014135478A (ja) * 2012-12-03 2014-07-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI802017B (zh) 2013-05-16 2023-05-11 日商半導體能源研究所股份有限公司 半導體裝置
US20150001533A1 (en) * 2013-06-28 2015-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150012874A (ko) * 2013-07-26 2015-02-04 삼성디스플레이 주식회사 박막 트랜지스터 및 이의 제조 방법 및 평판 표시 장치용 백플레인의 제조 방법.
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103676374B (zh) * 2013-12-06 2015-12-30 京东方科技集团股份有限公司 一种阵列基板、液晶显示面板及显示装置
KR102283814B1 (ko) * 2013-12-25 2021-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
CN106469750A (zh) * 2015-08-19 2017-03-01 昆山工研院新型平板显示技术中心有限公司 薄膜晶体管及其制造方法
JP6097808B2 (ja) * 2015-10-15 2017-03-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
JP6747247B2 (ja) * 2016-01-29 2020-08-26 日立金属株式会社 半導体装置および半導体装置の製造方法
CN107026208B (zh) * 2016-01-29 2020-11-13 日立金属株式会社 半导体装置和半导体装置的制造方法
KR20180121574A (ko) * 2016-04-04 2018-11-07 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
KR20180071538A (ko) * 2016-12-20 2018-06-28 엘지디스플레이 주식회사 표시 장치용 기판과 그를 포함하는 표시 장치
CN107071667A (zh) * 2017-05-17 2017-08-18 广东欧珀移动通信有限公司 扬声器组件及移动终端
US12132334B2 (en) 2018-11-22 2024-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and battery pack
CN109659355B (zh) * 2018-12-06 2020-11-24 中国电子科技集团公司第十三研究所 常关型氧化镓场效应晶体管结构
WO2020128743A1 (ja) 2018-12-20 2020-06-25 株式会社半導体エネルギー研究所 半導体装置および電池パック
US20220013670A1 (en) * 2019-06-04 2022-01-13 Applied Materials, Inc. Thin-film transistor

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
EP1443130B1 (en) * 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
CN1265428C (zh) * 2003-04-02 2006-07-19 友达光电股份有限公司 一种制作薄膜晶体管的方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
TWI221341B (en) * 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR20060064388A (ko) 2004-12-08 2006-06-13 삼성전자주식회사 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시장치 및표시장치의 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP2007115808A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5395994B2 (ja) 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007313764A (ja) 2006-05-26 2007-12-06 Sony Corp 透明積層膜及びその製造方法、並びに液体レンズ
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140984A (ja) * 2006-12-01 2008-06-19 Sharp Corp 半導体素子、半導体素子の製造方法、及び表示装置
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
JP2008235871A (ja) 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5320746B2 (ja) 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
JP2008276212A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
CN101632179B (zh) 2007-04-06 2012-05-30 夏普株式会社 半导体元件及其制造方法、以及包括该半导体元件的电子器件
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR100982395B1 (ko) 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
JP5261979B2 (ja) 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7682882B2 (en) * 2007-06-20 2010-03-23 Samsung Electronics Co., Ltd. Method of manufacturing ZnO-based thin film transistor
US7998800B2 (en) 2007-07-06 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101270172B1 (ko) * 2007-08-29 2013-05-31 삼성전자주식회사 산화물 박막 트랜지스터 및 그 제조 방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5538797B2 (ja) 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
TWI476917B (zh) 2009-04-16 2015-03-11 Semiconductor Energy Lab 半導體裝置和其製造方法
WO2011055668A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20170076818A (ko) * 2009-11-13 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 그 제작 방법 및 트랜지스터

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