JP5946251B2 - 半導体装置およびシステム - Google Patents

Description

本発明は半導体装置および当該半導体装置を含むシステムに関する。

近年、複数の機能を提供可能な回路を一つの半導体チップに集積したＳｏＣ（System-on-a-chip）技術が開発されている。このＳｏＣ技術を用いた半導体装置では、半導体装置の規模が大規模化し、また半導体装置の動作周波数が高速化する傾向にある。

特許文献１および特許文献２には、出力電圧を安定に制御することができる電源装置に関する技術が開示されている。特許文献３には、低消費電力化と高速化が可能なマイクロプロセッサに関する技術が開示されている。

特開２０００−０２３３５５号公報 特開２００９−１０６０９７号公報 特開２００７−２２０１４８号公報

本願の発明者等は、半導体装置および当該半導体装置を含むシステムの開発を行う際にさまざまな課題を見出した。本発明の課題の一つは、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することである。

本明細書に開示される一つの態様は半導体装置を含み、当該半導体装置は通知信号生成回路を有する。

本明細書に開示される他の態様は、前記通知信号生成回路を有する半導体回路と、当該半導体装置に電源を供給する電源供給装置を含むシステムである。

本発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。

（ａ）及び（ｂ）は、実施の形態１に係る無線通信端末の構成例を示す外観図である。 実施の形態１に係る無線通信端末の構成例を示すブロック図である。 実施の形態１にかかる半導体装置および電源供給装置を含むシステムを示すブロック図である。 実施の形態１にかかる半導体装置が備える内部電源制御回路、クロック制御回路、クロック生成回路、および通知信号生成回路の詳細を示すブロック図である。 実施の形態１にかかる半導体装置が備える通知信号生成回路の詳細を示すブロック図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 半導体装置および電源供給装置を含むシステムの比較例を示すブロック図である。 図８に示した半導体装置が備える内部電源制御回路、クロック制御回路、およびクロック生成回路の詳細を示すブロック図である。 図８に示した半導体装置の動作を示すタイミングチャートである。 図８に示した半導体装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態２にかかる半導体装置の動作を示すタイミングチャートである。 図８に示した半導体装置の動作を示すタイミングチャートである。 図８に示した半導体装置の動作を示すタイミングチャートである。 実施の形態３にかかる半導体装置の動作を示すタイミングチャートである。 図８に示した半導体装置の動作を示すタイミングチャートである。 実施の形態４にかかる半導体装置および電源供給装置を含むシステムを示すブロック図である。

＜実施の形態１＞
（半導体装置が搭載される電子装置）
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明の実施の形態について詳細な説明を行う前に、本発明にかかる半導体装置が搭載される電子装置について説明する。この電子装置は、例えば、携帯電話、スマートフォン、携帯ゲーム端末、タブレット端末、ノートＰＣ（Personal Computer）等の通信機能を有する無線通信端末である。

図１は、本発明にかかる半導体装置が搭載される無線通信端末の一例を示す外観図である。図１では、無線通信端末の一例として折り畳み式の携帯電話端末を示している。図１（ａ）は、折り畳み式携帯電話端末としての無線通信端末５００の閉状態（折り畳み状態）を示している。図１（ｂ）は、無線通信端末５００の開状態を示している。無線通信端末５００は、第１の筐体５０１と第２の筐体５０２がヒンジ５０３を介して連結された構造を有する。図１（ａ）及び（ｂ）の例では、第１の筐体５０１には複数の操作ボタンが配置されている。一方、第２の筐体５０２は、２つのディスプレイデバイス２０Ａ及び３０Ａと、２つのカメラデバイス２０Ｂ及び３０Ｂを有する。ディスプレイデバイス２０Ａ及び３０Ａは、ＬＣＤ（Liquid crystal display）、又はＯＬＥＤ（Organic light-emitting diode）ディスプレイ等である。

ディスプレイデバイス２０Ａは、その表示面が第２の筐体５０２の内側の主面（前面）に位置するように配置されている。つまり、ディスプレイデバイス２０Ａは、開状態とされた端末５００をユーザーが操作する際に当該ユーザーによって視認されるメインディスプレイである。一方、ディスプレイデバイス３０Ａは、その表示面が第２の筐体５０２の外側の主面（背面）に位置するように配置されたサブディスプレイである。

カメラデバイス２０Ｂは、そのレンズユニットが第２の筐体５０２の外側の主面（背面）に位置するように配置されたメインカメラである。一方、カメラデバイス３０Ｂは、そのレンズユニットが第２の筐体５０２の内側の主面（前面）に位置するように配置されたサブカメラである。

続いて、図２を参照して、本発明にかかる半導体装置が搭載される電子装置（無線通信端末）の構成について説明する。図２に示すように、電子装置６００は、アプリケーションプロセッサ６０１、ベースバンドプロセッサ６０２、ＲＦ（Radio Frequency）サブシステム６０３、メモリ６０４、バッテリ６０５、パワーマネージメントＩＣ（Integrated Circuit）６０６、表示部６０７、カメラ部６０８、操作入力部６０９、オーディオＩＣ（６１０）、マイク６１１、スピーカ６１２を含む。

アプリケーションプロセッサ６０１は、メモリ６０４に格納されたプログラムを読み出して、電子装置６００の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ６０１は、メモリ６０４からＯＳ（Operating System）プログラムを読み出し、このＯＳプログラムを実行する。

ベースバンドプロセッサ６０２は、電子端末が送受信するデータに対して符号化（例えば、畳み込み符号やターボ符号等の誤り訂正符号化）処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ６０２は、送信データをアプリケーションプロセッサ６０１から受け取り、受け取った送信データに対して符号化処理を施して、ＲＦサブシステム６０３に送信する。また、ベースバンドプロセッサ６０２は、ＲＦサブシステム６０３から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ６０１に送信する。

ＲＦサブシステム６０３は、電子端末６００が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、ＲＦサブシステム６０３は、ベースバンドプロセッサ６０２から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、ＲＦサブシステム６０３は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ６０２に送信する。

メモリ６０４は、アプリケーションプロセッサ６０１により利用されるプログラム及びデータを格納する。また、メモリ６０４は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。

バッテリ６０５は、電池であり、電子装置６００が外部電源によらずに動作する場合に利用される。なお、電子装置６００は、外部電源が接続されている場合においてもバッテリ６０５の電源を利用しても良い。また、バッテリ６０５は、二次電池を利用することが好ましい。

パワーマネージメントＩＣ（６０６）は、バッテリ６０５又は外部電源に基づき内部電源を生成する。この内部電源は、電子装置６００の各ブロックに与えられる。このとき、パワーマネージメントＩＣ（６０６）は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネージメントＩＣ（６０６）は、アプリケーションプロセッサ６０１からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネージメントＩＣ（６０６）は、ブロックごとに内部電源の供給と遮断とを制御することもできる。また、パワーマネージメントＩＣ（６０６）は、外部電源の供給がある場合、バッテリ６０５への充電制御も行う。

表示部６０７は、例えば、液晶表示装置であって、アプリケーションプロセッサ６０１における処理に従い様々な画像を表示する。表示部６０７において表示される画像には、ユーザーが電子装置６００に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。

カメラ部６０８は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部６０９は、ユーザーが操作して電子装置６００に操作指示を与えるユーザーインタフェースである。オーディオＩＣ（６１０）は、アプリケーションプロセッサ６０１から送信される音声データをデコードしてスピーカ６１２を駆動すると共に、マイク６１１から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ６０１に出力する。

（半導体装置の構成）
次に、本実施の形態にかかる半導体装置について説明する。
図３は、実施の形態１にかかる半導体装置１および電源供給装置２を含むシステムを示すブロック図である。ここで、図３に示す半導体装置１は、例えば図２に示すアプリケーションプロセッサ６０１に対応し、図３に示す電源供給装置２は図２に示すパワーマネージメントＩＣ（６０６）に対応している。

図３に示す半導体装置１は、ＤＳＰ（Digital Signal Processing）３、ＣＰＵ（４）、マルチメディア回路５、内部電源制御回路８、クロック制御回路９、クロック生成回路１０、および通知信号生成回路１１を有する。ここで、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５は、所定の機能を有する回路である。また、半導体装置１は、例えばＳｏＣである。

ＤＳＰ（３）は、デジタル信号を処理するためのプロセッサである。ＤＳＰ（３）は、特定の演算処理を高速に実施するためのプロセッサであり、例えば携帯電話に搭載されている場合は、音声信号の変調や復調等の処理に用いられる。ＤＳＰ（３）には、電源供給装置２から端子１７を介して高電位側の電源電圧が供給される。また、ＤＳＰ（３）は、スイッチであるトランジスタＴｒ１を介して低電位側の電源（例えば、グランド）に接続されている。すなわち、トランジスタＴｒ１がオン状態（導通状態）となった場合、ＤＳＰ（３）に電源が供給される。ＤＳＰ（３）に供給される電源のオン・オフ、つまりトランジスタＴｒ１のオン・オフは、内部電源制御回路８から出力される制御信号ＣＴＲ_ＤＳＰによって制御される。ＤＳＰ（３）にはクロック生成回路１０から出力されたクロック信号ＣＬＫ_ＤＳＰが供給される。ＤＳＰ（３）は内部バスＡ（１２）と接続されており、内部バスＡ（１２）や他の内部バス（内部バスＢ、Ｃ等）を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。なお、内部バスＡ（１２）には、クロック生成回路１０から出力されたクロック信号ＣＬＫ_ＢＵＳ_Ａが供給される。

ＣＰＵ（４）は、様々な演算処理を実施するためのプロセッサである。ＣＰＵ（４）には、電源供給装置２から端子１７を介して高電位側の電源電圧が供給される。また、ＣＰＵ（４）は、スイッチであるトランジスタＴｒ２を介して低電位側の電源に接続されている。すなわち、トランジスタＴｒ２がオン状態（導通状態）となった場合、ＣＰＵ（４）に電源が供給される。ＣＰＵ（４）に供給される電源のオン・オフ、つまりトランジスタＴｒ２のオン・オフは、内部電源制御回路８から出力される制御信号ＣＴＲ_ＣＰＵによって制御される。ＣＰＵ（４）にはクロック生成回路１０から出力されたクロック信号ＣＬＫ_ＣＰＵが供給される。ＣＰＵ（４）は内部バスＡ（１２）と接続されており、内部バスＡ（１２）や他の内部バス（内部バスＢ、Ｃ等）を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。

マルチメディア回路５は、画像処理等に用いられる回路であり、マルチメディアＣＰＵ（６）とマルチメディアモジュール７とを備える。マルチメディア回路５（つまり、マルチメディアＣＰＵ（６）とマルチメディアモジュール７とを含む電源供給領域）には、電源供給装置２から端子１７を介して高電位側の電源電圧が供給される。また、マルチメディア回路５は、スイッチであるトランジスタＴｒ３を介して低電位側の電源に接続されている。すなわち、トランジスタＴｒ３がオン状態（導通状態）となった場合、マルチメディア回路５に電源が供給される。マルチメディア回路５に供給される電源のオン・オフ、つまりトランジスタＴｒ３のオン・オフは、内部電源制御回路８から出力される制御信号ＣＴＲ_ＭＭによって制御される。

マルチメディアＣＰＵ（６）には、クロック生成回路１０から出力されたクロック信号ＣＬＫ_ＭＭ_ＣＰＵが供給される。マルチメディアモジュール７には、クロック生成回路１０から出力されたクロック信号ＣＬＫ_ＭＭ_Ｍが供給される。また、マルチメディアＣＰＵ（６）およびマルチメディアモジュール７は、内部バスＢ（１３）を介して互いに接続されている。内部バスＢ（１３）は、バスブリッジ３５を介して内部バスＡ（１２）と接続されている。マルチメディアＣＰＵ（６）とマルチメディアモジュール７は、内部バスＢ（１３）や他の内部バス（内部バスＡ、Ｃ等）を介して、他の回路にデータを出力し、また他の回路からデータを受け取ることができる。なお、内部バスＢ（１３）には、クロック生成回路１０から出力されたクロック信号ＣＬＫ_ＢＵＳ_Ｂが供給される。

ＣＰＵ周辺回路１５は、ＣＰＵ（４）により利用される回路である。ＣＰＵ周辺回路１５としては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が挙げられる。ＣＰＵ周辺回路１５は、内部バスＣ（１４）と接続されている。ＣＰＵ周辺回路１５がＣＰＵ（４）に割り込み要求をする場合、ＣＰＵ周辺回路１５は割り込み制御回路１６に割り込み信号ＩＰ_ＩＮＴＲを出力する。

割り込み制御回路１６は、外部から端子１８を介して供給された割り込み信号ＴＭＬ_ＩＮＴＲと、ＣＰＵ周辺回路１５から出力された割り込み信号ＩＰ_ＩＮＴＲとを入力し、ＣＰＵ（４）、内部電源制御回路８、およびクロック制御回路９に割り込み信号ＩＮＴＲを出力する。つまり、割り込み制御回路１６は、割り込み信号ＴＭＬ_ＩＮＴＲおよび割り込み信号ＩＰ_ＩＮＴＲの少なくとも一方が供給されたタイミングで、ＣＰＵ（４）、内部電源制御回路８、およびクロック制御回路９に割り込み信号ＩＮＴＲを出力する。ＣＰＵ（４）に割り込み信号ＩＮＴＲが供給されると、ＣＰＵ（４）に電源およびクロック信号が供給される。

内部電源制御回路（電源制御回路）８は、半導体装置１が備えるＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５の電源のオン・オフを制御するための回路である。内部電源制御回路８は、内部バスＣ（１４）と接続されている。また、内部バスＣ（１４）は内部バスＡ（１２）と接続されている。なお、内部バスＣ（１４）には、クロック生成回路１０から出力されたクロック信号ＣＬＫ_ＢＵＳ_Ｃが供給される。

図４は、本実施の形態にかかる半導体装置１が備える内部電源制御回路８、クロック制御回路９、クロック生成回路１０、および通知信号生成回路１１の詳細を示すブロック図である。図４に示すように、内部電源制御回路８はレジスタ３１とステートマシン（ＰＷＲ）３２（第２のステートマシン）とを備える。ステートマシン（ＰＷＲ）３２は、レジスタ３１に設定された命令またはＣＰＵ割り込み信号ＩＮＴＲに応じて、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５それぞれの電源のオン・オフを制御する。レジスタ３１に命令を設定する際は、例えば、ＣＰＵ（４）が内部バスＡ（１２）および内部バスＣ（１４）を介してレジスタ３１に命令を書き込む。レジスタ３１は設定された命令に応じて、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５の電源を制御するための状態設定信号ＳＥＴ_ＳＴＡＴＥをステートマシン（ＰＷＲ）３２に出力する。

ステートマシン（ＰＷＲ）３２は、ＤＳＰ（３）の電源を制御する際に、制御信号ＣＴＲ_ＤＳＰおよび電源リセット信号ＲＥＳＥＴ_ＤＳＰをＤＳＰ（３）に出力し、クロック要求信号ＣＬＫ_ＲＥＱ_ＤＳＰをクロック制御回路９に出力する。また、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）の電源を制御する際に、制御信号ＣＴＲ_ＣＰＵおよび電源リセット信号ＲＥＳＥＴ_ＣＰＵをＣＰＵ（４）に出力し、クロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵをクロック制御回路９に出力する。また、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５の電源を制御する際に、制御信号ＣＴＲ_ＭＭおよび電源リセット信号ＲＥＳＥＴ_ＭＭをマルチメディア回路５に出力し、クロック要求信号ＣＬＫ_ＲＥＱ_ＭＭをクロック制御回路９に出力する。

更に、ステートマシン（ＰＷＲ）３２は、ステートマシン（ＰＷＲ）３２がＤＳＰ（３）に対して電源供給処理を実施している期間を示す信号ＰＲＤ_ＤＳＰ_ＯＮ、ステートマシン（ＰＷＲ）３２がＣＰＵ（４）に対して電源供給処理を実施している期間を示す信号ＰＲＤ_ＣＰＵ_ＯＮ、およびステートマシン（ＰＷＲ）３２がマルチメディア回路５に対して電源供給処理を実施している期間を示す信号ＰＲＤ_ＭＭ_ＯＮを、通知信号生成回路１１に出力する。

ステートマシン（ＰＷＲ）３２は、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５の電源のオン・オフを制御するために、電源供給処理、電源停止処理、アイドル状態の３つの状態をとることができる。例えば、ＣＰＵ（４）の電源をオン状態とする場合は、アイドル状態→ＣＰＵ電源供給処理→アイドル状態の順に遷移する。一方、ＣＰＵ（４）の電源をオフ状態とする場合は、アイドル状態→ＣＰＵ電源停止処理→アイドル状態の順に遷移する。

具体的に説明すると、例えば、ＣＰＵ（４）の電源をオン状態とする場合、ステートマシン（ＰＷＲ）３２はアイドル状態からＣＰＵ電源供給処理状態へと遷移し、ＣＰＵ電源供給処理を実施する（図１２のタイミングチャート参照）。このとき、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）にクロック信号ＣＬＫ_ＣＰＵが供給されるように、クロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵをクロック制御回路９に出力する。また、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）の電源をオン状態とするために、ＣＰＵ（４）と接続されているトランジスタＴｒ２のゲートに制御信号ＣＴＲ_ＣＰＵを出力する。更に、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）に電源リセット信号ＲＥＳＥＴ_ＣＰＵをアサートする。

そして、ＣＰＵ（４）に供給されるクロック信号が安定したタイミングで、ステートマシン（ＰＷＲ）３２はＣＰＵ（４）にアサートされていた電源リセット信号ＲＥＳＥＴ_ＣＰＵを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＣＰＵがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。このとき、ＣＰＵ（４）には電源電圧およびクロック信号ＣＬＫ_ＣＰＵが供給されている。また、ステートマシン（ＰＷＲ）３２がＣＰＵ（４）に対して電源供給処理を実施している間、ステートマシン（ＰＷＲ）３２は通知信号生成回路１１に電源供給処理の期間を示す信号ＰＲＤ_ＣＰＵ_ＯＮを出力する。

なお、ＤＳＰ（３）およびマルチメディア回路５の電源をオン状態とする場合についても上記処理と同様である。

クロック制御回路９は、クロック生成回路１０を制御するための回路である。クロック制御回路９は、内部バスＣ（１４）と接続されている。図４に示すように、クロック制御回路９は、レジスタ４１〜４３と、ステートマシン（ＣＬＫ）４４（第１のステートマシン）とを備える。ステートマシン（ＣＬＫ）４４は、レジスタ４１に格納されているＰＬＬ設定信号ＳＥＴ_ＰＬＬ、レジスタ４２に格納されている分周器設定信号ＳＥＴ_ＤＩＶ、レジスタ４３に格納されている停止設定信号ＳＥＴ_ＳＴＰ、ＣＰＵ割り込み信号ＩＮＴＲ、および内部電源制御回路８から出力されたクロック要求信号ＣＬＫ_ＲＥＱ_ＤＳＰ、ＣＬＫ_ＲＥＱ_ＣＰＵ、ＣＬＫ_ＲＥＱ_ＭＭを入力する。

例えば、レジスタ４１〜４３に格納されているＰＬＬ設定信号ＳＥＴ_ＰＬＬ、分周器設定信号ＳＥＴ_ＤＩＶ、および停止設定信号ＳＥＴ_ＳＴＰはそれぞれ、ＣＰＵ（４）が内部バスＡ（１２）および内部バスＣ（１４）を介してレジスタ４１〜４３にアクセスすることで書き込むことができる。ここで、ＰＬＬ設定信号ＳＥＴ_ＰＬＬは、ＰＬＬ回路５１のオン・オフを設定するための信号である。分周器設定信号ＳＥＴ_ＤＩＶは、分周器５３の分周比を設定するための信号である。停止設定信号ＳＥＴ_ＳＴＰは、ＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５、および内部バス１２〜１４へのクロック信号の供給／停止を設定するための信号である。

また、ステートマシン（ＣＬＫ）４４は、ＰＬＬ回路５１にＰＬＬ制御信号ＣＴＲ_ＰＬＬを出力し、セレクタ５２にクロック選択信号ＳＥＬ_ＣＬＫを出力し、分周器５３に分周制御信号ＣＴＲ_ＤＩＶを出力し、停止制御回路５４に停止制御信号ＣＴＲ_ＳＴＰを出力する。

ステートマシン（ＣＬＫ）４４は、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５や各内部バス１２〜１４に供給されるクロック信号を制御するために、クロック周波数変更処理、クロック供給処理、クロック停止処理、アイドル状態の４つの状態をとることができる。例えば、クロック生成回路１０から出力されるクロック信号の周波数を変更する場合、ステートマシン（ＣＬＫ）４４は、アイドル状態→クロック周波数変更処理→アイドル状態の順に遷移する。また、クロック生成回路１０からクロック信号を出力する場合、ステートマシン（ＣＬＫ）４４は、アイドル状態→クロック供給処理→アイドル状態の順に遷移する。一方、クロック生成回路１０から出力されるクロック信号を停止する場合（クロック生成回路１０で生成されたクロック信号を停止制御回路５４を用いて停止する場合）、ステートマシン（ＣＬＫ）４４は、アイドル状態→クロック停止処理→アイドル状態の順に遷移する。

ステートマシン（ＣＬＫ）４４は、ステートマシン（ＣＬＫ）４４がクロック周波数変更処理を実施している期間を示す信号ＰＲＤ_ＦＲＱを通知信号生成回路１１に出力する。また、ステートマシン（ＣＬＫ）４４は、ステートマシン（ＣＬＫ）４４がクロック供給処理を実施している期間を示す信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。

クロック生成回路１０は、半導体装置１が備えるＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５、および各内部バス１２〜１４に供給されるクロック信号を生成するための回路である。図４に示すように、クロック生成回路１０は、ＰＬＬ回路５１、セレクタ５２、分周器５３、および停止制御回路５４を有する。

ＰＬＬ回路５１は、外部の発振回路等から出力された入力クロック信号ＣＬＫ_ＩＮを端子１９を介して入力する。ＰＬＬ回路５１のオン・オフは、クロック制御回路９から出力されたＰＬＬ制御信号ＣＴＲ_ＰＬＬに基づき制御される。ＰＬＬ制御信号ＣＴＲ_ＰＬＬがハイレベルの場合、ＰＬＬ回路５１はオン状態となり、所定の周波数の信号を生成し、生成された信号をセレクタ５２に出力する。一方、ＰＬＬ制御信号ＣＴＲ_ＰＬＬがロウレベルの場合、ＰＬＬ回路５１はオフ状態となる。また、ＰＬＬ回路５１のオン・オフは、レジスタ４１から出力されるＰＬＬ設定信号ＳＥＴ_ＰＬＬに基づき設定される。

セレクタ５２は、クロック選択信号ＳＥＬ_ＣＬＫに応じてＰＬＬ回路５１の出力または入力クロック信号ＣＬＫ_ＩＮを選択し、選択された信号を信号ＣＬＫ_ＤＩＶ_ＩＮとして分周器５３に出力する。

分周器５３は、分周制御信号ＣＴＲ_ＤＩＶに応じて信号ＣＬＫ_ＤＩＶ_ＩＮを分周し、分周後の信号を停止制御回路５４に出力する。分周器５３の分周比は、レジスタ４２から出力される分周器設定信号ＳＥＴ_ＤＩＶに基づき設定される。

停止制御回路５４は、停止制御信号ＣＴＲ_ＳＴＰに応じて、分周器５３から出力されたクロック信号を、ＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５、および各内部バス１２〜１４に供給するか否かを制御する回路である。各回路３〜５および各内部バス１２〜１４へのクロック信号の供給／停止は、レジスタ４３から出力される停止設定信号ＳＥＴ_ＳＴＰを用いて設定される。なお、クロック生成回路１０の停止制御回路５４から出力されるクロック信号を内部クロック信号ともいう。また、ＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５、および各内部バス１２〜１４を含む回路を、以下では半導体装置１の内部回路ともいう。

通知信号生成回路１１は、通知信号ＮＴＣ_ＳＩＧを生成する。通知信号ＮＴＣ_ＳＩＧは、クロック制御回路９がクロック生成回路１０を制御するタイミングを通知する信号である。また、通知信号ＮＴＣ_ＳＩＧは、内部電源制御回路８における制御のタイミングを通知する信号である。

すなわち、通知信号生成回路１１は、内部電源制御回路８から出力された信号ＰＲＤ_ＤＳＰ_ＯＮ、ＰＲＤ_ＣＰＵ_ＯＮ、ＰＲＤ_ＭＭ_ＯＮと、クロック制御回路９から出力された信号ＰＲＤ_ＣＬＫ、ＰＲＤ_ＦＲＱに基づき、通知信号ＮＴＣ_ＳＩＧを生成し、生成された通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。図５は、通知信号生成回路１１の詳細を示すブロック図である。図５に示すように、通知信号生成回路１１は、レジスタ６０、ＡＮＤ１〜ＡＮＤ５、およびＯＲ１を備える。

ＡＮＤ１の一方の入力にはレジスタ６０から出力された信号が供給され、他方の入力には内部電源制御回路８から出力された信号ＰＲＤ_ＤＳＰ_ＯＮが供給され、ＡＮＤ１の出力はＯＲ１に供給される。ＡＮＤ２の一方の入力にはレジスタ６０から出力された信号が供給され、他方の入力には内部電源制御回路８から出力された信号ＰＲＤ_ＣＰＵ_ＯＮが供給され、ＡＮＤ２の出力はＯＲ１に供給される。ＡＮＤ３の一方の入力にはレジスタ６０から出力された信号が供給され、他方の入力には内部電源制御回路８から出力された信号ＰＲＤ_ＭＭ_ＯＮが供給され、ＡＮＤ３の出力はＯＲ１に供給される。ＡＮＤ４の一方の入力にはレジスタ６０から出力された信号が供給され、他方の入力にはクロック制御回路９から出力された信号ＰＲＤ_ＦＲＱが供給され、ＡＮＤ４の出力はＯＲ１に供給される。ＡＮＤ５の一方の入力にはレジスタ６０から出力された信号が供給され、他方の入力にはクロック制御回路９から出力された信号ＰＲＤ_ＣＬＫが供給され、ＡＮＤ５の出力はＯＲ１に供給される。ＯＲ１はＡＮＤ１〜ＡＮＤ５から出力された信号の論理和を、通知信号ＮＴＣ_ＳＩＧとして出力する。

レジスタ６０には、ＡＮＤ１〜ＡＮＤ５が通知信号ＮＴＣ_ＳＩＧに対応する信号を出力することを許可するか否かに関する情報が格納されている。例えば、内部電源制御回路８のステートマシン（ＰＷＲ）３２は、ステートマシン（ＰＷＲ）３２がＤＳＰ（３）に対して電源供給処理を実施している期間、信号ＰＲＤ_ＤＳＰ_ＯＮとして活性状態の信号（典型的にはハイレベルの信号。以下では、ハイレベルの信号を活性状態の信号として説明する。）をＡＮＤ１の他方の入力に出力する。そして、ＡＮＤ１が通知信号ＮＴＣ_ＳＩＧに対応する信号を出力することが許可されている場合、ＡＮＤ１の一方の入力にハイレベルの信号が供給されるようにレジスタ６０を設定する。この場合、ＡＮＤ１は、信号ＰＲＤ_ＤＳＰ_ＯＮがハイレベルの間、ハイレベルの信号をＯＲ１に出力する。このとき、ＯＲ１からハイレベルの通知信号ＮＴＣ_ＳＩＧが出力される。

一方、ＡＮＤ１が通知信号ＮＴＣ_ＳＩＧに対応する信号を出力することが許可されていない場合、ＡＮＤ１の一方の入力にロウレベルの信号が供給されるようにレジスタ６０を設定する。この場合、ＡＮＤ１は、信号ＰＲＤ_ＤＳＰ_ＯＮがハイレベルであっても、ロウレベルの信号をＯＲ１に出力する。よって、ＡＮＤ１からは通知信号ＮＴＣ_ＳＩＧに対応する信号は出力されない。ＡＮＤ２〜ＡＮＤ５についてもＡＮＤ１と同様である。

つまり、レジスタ６０とＡＮＤ１〜ＡＮＤ５を設けることで、信号ＰＲＤ_ＤＳＰ_ＯＮ、ＰＲＤ_ＣＰＵ_ＯＮ、ＰＲＤ_ＭＭ_ＯＮ、ＰＲＤ_ＦＲＱ、ＰＲＤ_ＣＬＫの中から、通知信号ＮＴＣ_ＳＩＧを生成するための要因として使用する信号を選択することができる。ＡＮＤ１〜ＡＮＤ５が通知信号ＮＴＣ_ＳＩＧに対応する信号を出力することを許可するか否かに関する情報は、例えば、ＣＰＵ（４）が内部バスＡ（１２）および内部バスＣ（１４）を介してレジスタ６０にアクセスすることで書き込むことができる。

（電源供給装置）
次に、電源供給装置２について説明する。電源供給装置２は、レギュレータ２１と電圧設定回路２２とを有する。電源供給装置２は、例えば電源用のＬＳＩである。レギュレータ２１は、電圧設定回路２２から出力された制御信号に応じて、端子２４に出力する電圧を調整することができる。レギュレータ２１から出力された電源は、端子２４を介して半導体装置１の端子１７（ＶＤＤ_ＩＮ）に供給される。

電圧設定回路２２は、半導体装置１の端子２０から端子２３に供給された通知信号ＮＴＣ_ＳＩＧに応じて、レギュレータ２１から出力される電圧を調整する。具体的には、電圧設定回路２２は、通知信号ＮＴＣ_ＳＩＧがロウレベルの場合は、レギュレータ２１から通常設定された電圧が出力されるように、レギュレータ２１の電圧を設定する。一方、通知信号ＮＴＣ_ＳＩＧがハイレベルの場合（つまり半導体装置１において動作電流が増加する期間を含む期間）、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。例えば、電圧設定回路２２は、通知信号ＮＴＣ_ＳＩＧがハイレベルとなる期間において、半導体装置１が正常に動作する程度の高い電圧をレギュレータ２１が出力するように、レギュレータ２１の電圧を設定する。また、半導体装置１の端子１７と電源供給装置２の端子２４との間には、バイパスコンデンサＣ１が設けられている。

なお、半導体装置１と電源供給装置２は同一チップに形成してもよく、また別チップに形成してもよい。半導体装置１と電源供給装置２とが別チップに形成されている場合は、半導体チップ（半導体装置１）の端子２０は、外部のチップ（電源供給装置２）と接続するための外部端子となる。

（半導体装置の動作例Ａ）
次に、本実施の形態にかかる半導体装置１の動作の一例について説明する。図６は本実施の形態にかかる半導体装置１の動作を示すタイミングチャートである。図６に示すタイミングチャートは、半導体装置１の内部クロック信号が低速から高速に変化する場合を示している。

タイミングｔ１よりも前においては、クロック制御回路９のレジスタ４１からロウレベルのＰＬＬ設定信号ＳＥＴ_ＰＬＬが出力されている。このとき、ＰＬＬ制御信号ＣＴＲ_ＰＬＬはロウレベルであるので、クロック生成回路１０のＰＬＬ回路５１はオフ状態となっている。また、セレクタ５２は、クロック選択信号ＳＥＬ_ＣＬＫがロウレベルであるので、入力クロック信号ＣＬＫ_ＩＮを選択し、入力クロック信号ＣＬＫ_ＩＮを分周器入力クロック信号ＣＬＫ_ＤＩＶ_ＩＮとして分周器５３に出力している。分周器５３は、分周器入力クロック信号ＣＬＫ_ＤＩＶ_ＩＮを分周する（例えば、分周比を２とする）。そして、分周後の信号は、内部クロック信号として半導体装置１の内部回路に供給されている。図６に示す例では、例えばＣＰＵ（４）の電源がオン状態であり、ＤＳＰ（３）およびマルチメディア回路５がオフ状態であるものとする。なお、この場合、内部クロック信号は低速であるので、半導体装置１はスリープ状態となっている。

その後、クロック制御回路９のレジスタ４１に、内部クロック信号を低速から高速に切り替える命令が書き込まれると、タイミングｔ１において、レジスタ４１はステートマシン（ＣＬＫ）４４にハイレベルのＰＬＬ設定信号ＳＥＴ_ＰＬＬを出力する。

ハイレベルのＰＬＬ設定信号ＳＥＴ_ＰＬＬが供給されたステートマシン（ＣＬＫ）４４は、タイミングｔ２において、アイドル状態からクロック周波数変更処理へと遷移する。このとき、ステートマシン（ＣＬＫ）４４は、クロック周波数変更処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＦＲＱを通知信号生成回路１１に出力する。ハイレベルの信号ＰＲＤ_ＦＲＱが供給された通知信号生成回路１１は、ハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。このとき、図５に示すＡＮＤ４の一方の入力には、レジスタ６０からハイレベルの信号が供給されている。

端子２０に出力されたハイレベルの通知信号ＮＴＣ_ＳＩＧは、電源供給装置２の端子２３を介して電圧設定回路２２に供給される。そして、電圧設定回路２２は、タイミングｔ３において、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが増加する。このとき、電圧設定回路２２は、内部クロック信号が低速から高速に変化した際に生じる半導体装置１の電圧降下時の内部電圧が、半導体装置１の最低動作電圧Ｖｍｉｎよりも高い電圧となるように、レギュレータ２１の電圧を設定する。ここで、半導体装置１の最低動作電圧Ｖｍｉｎとは、半導体装置１の内部回路を構成する素子（例えば、トランジスタ）が正常に動作する電圧の最小値である。

タイミングｔ２においてアイドル状態からクロック周波数変更処理へと遷移したステートマシン（ＣＬＫ）４４は、クロック周波数変更処理を実施するために、ＰＬＬ回路５１にハイレベルのＰＬＬ制御信号ＣＴＲ_ＰＬＬを出力する。これにより、ＰＬＬ回路５１はオン状態となる。そして、ＰＬＬ回路５１がオン状態となってから所定の時間が経過し、ＰＬＬ回路５１が安定状態となったタイミングｔ４において、ステートマシン（ＣＬＫ）４４はセレクタ５２にハイレベルのクロック選択信号ＳＥＬ_ＣＬＫを出力する。ハイレベルのクロック選択信号ＳＥＬ_ＣＬＫが供給されたセレクタ５２は、ＰＬＬ回路５１の出力を選択する。

その後、タイミングｔ５において、半導体装置１の内部クロック信号が高速のクロック信号（所定の周波数よりも高いクロック信号）となる。半導体装置１の内部クロック信号が高速のクロック信号となることで、半導体装置１の動作電流（図６の例では、ＣＰＵ（４）における動作電流）が増加する。この動作電流の増加により、半導体装置１の内部電圧（図６の例では、ＣＰＵ（４）における電源電圧ＶＤＤ_ＣＰＵ）が低下する。しかし、このとき半導体装置１の入力電圧ＶＤＤ_ＩＮは、通常設定されている電圧よりも高い電圧に設定されているので、半導体装置１の内部電圧ＶＤＤ_ＣＰＵが半導体装置１の最低動作電圧Ｖｍｉｎ以下とはならない。よって、半導体装置１は正常に動作することができる。

タイミングｔ６において、ステートマシン（ＣＬＫ）４４のクロック周波数変更処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。このとき、ステートマシン（ＣＬＫ）４４は、クロック周波数変更処理が終了したので、ロウレベルの信号ＰＲＤ_ＦＲＱを通知信号生成回路１１に出力する。ロウレベルの信号ＰＲＤ_ＦＲＱが供給された通知信号生成回路１１は、ロウレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。

通知信号ＮＴＣ_ＳＩＧがロウレベルとなったので、電源供給装置２の電圧設定回路２２は、タイミングｔ７において、レギュレータ２１から出力される電圧が通常設定された電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが通常の電圧となる。

（半導体装置の動作例Ｂ）
続いて、本実施の形態にかかる半導体装置１の動作の他の例について説明する。図７は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図７に示すタイミングチャートは、半導体装置１の内部クロック信号が停止状態から供給状態に復帰する場合を示している。なお、この場合、タイミングｔ１１よりも前の初期状態において、ＰＬＬ回路５１がオン状態となっており、セレクタ５２がＰＬＬ回路５１の出力を選択し、分周器５３が停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰはロウレベルであるので、停止制御回路５４は、半導体装置１の内部回路に分周器５３から出力されたクロック信号を供給していない。よって、初期状態においてＰＬＬ回路５１はオン状態であるが、ＣＰＵ（４）には内部クロック信号が供給されていないので、ＣＰＵ（４）はスリープ状態となっている。

タイミングｔ１１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＣＬＫ）４４は、タイミングｔ１２において、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。ハイレベルの信号ＰＲＤ_ＣＬＫが供給された通知信号生成回路１１は、ハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。このとき、図５に示すＡＮＤ５の一方の入力には、レジスタ６０からハイレベルの信号が供給されている。

端子２０に出力されたハイレベルの通知信号ＮＴＣ_ＳＩＧは、電源供給装置２の端子２３を介して電圧設定回路２２に供給される。そして、電圧設定回路２２は、タイミングｔ１３において、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが増加する。

そして、ステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、タイミングｔ１４において、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。停止制御信号ＣＴＲ_ＳＴＰがハイレベルになると、停止制御回路５４は、タイミングｔ１５において、分周器５３から出力された内部クロック信号をＣＰＵ（４）を含む半導体装置１の内部回路に供給する。ＣＰＵ（４）に内部クロック信号が供給されると、ＣＰＵ（４）の動作電流が増加する。この動作電流の増加により、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが低下する。しかし、このとき半導体装置１の入力電圧ＶＤＤ_ＩＮは、通常設定されている電圧よりも高い電圧に設定されているので、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵがＣＰＵ（４）の最低動作電圧Ｖｍｉｎ以下とはならない。よって、ＣＰＵ（４）は正常に動作することができる。

タイミングｔ１６において、ステートマシン（ＣＬＫ）４４のクロック供給処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。ロウレベルの信号ＰＲＤ_ＣＬＫが供給された通知信号生成回路１１は、ロウレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。

通知信号ＮＴＣ_ＳＩＧがロウレベルとなったので、電源供給装置２の電圧設定回路２２は、タイミングｔ１７において、レギュレータ２１から出力される電圧が通常設定された電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが通常の電圧となる。

（比較例Ａ）
次に、本実施の形態にかかる発明の比較例について説明する。図８は、半導体装置および電源供給装置を含むシステムの比較例を示すブロック図である。図９は、図８に示した半導体装置１０１が備える内部電源制御回路８、クロック制御回路９、およびクロック生成回路１０の詳細を示すブロック図である。図８および図９に示した半導体装置１０１および電源供給装置１０２を含むシステムは、通知信号生成回路１１を備えていない点、および電圧設定回路２２が通知信号ＮＴＣ_ＳＩＧに基づきレギュレータ２１の電圧を設定しない点が、図３に示した本実施の形態にかかる半導体装置１および電源供給装置２を含むシステムと異なる。これ以外は、図３に示した半導体装置１および電源供給装置２を含むシステムと同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。すなわち、図８に示した半導体装置１０１は、通知信号生成回路１１を備えていないので、半導体装置１０１において内部電圧が増加することを通知する通知信号ＮＴＣ_ＳＩＧを生成することができない。

まず、本実施の形態にかかる発明の比較例として、図８に示した半導体装置１０１の動作の一例について説明する。図１０は、図８に示した半導体装置１０１の動作を示すタイミングチャートである。図１０に示すタイミングチャートは、半導体装置１０１の内部クロック信号が低速から高速に変化する場合を示している。なお、図１０に示すタイミングチャートは、図６に示したタイミングチャートに対応しており、通知信号ＮＴＣ_ＳＩＧが生成されない点、および入力電圧ＶＤＤ_ＩＮが通常設定されている電圧よりも高い電圧に設定されない点が、図６に示したタイミングチャートと異なっている。

図１０に示すタイミングｔ１０１よりも前においては、図６に示した場合と同様に、ＰＬＬ制御信号ＣＴＲ_ＰＬＬがロウレベルであるので、クロック生成回路１０のＰＬＬ回路５１はオフ状態となっている。また、セレクタ５２は、クロック選択信号ＳＥＬ_ＣＬＫがロウレベルであるので、入力クロック信号ＣＬＫ_ＩＮを選択し、入力クロック信号ＣＬＫ_ＩＮを分周器入力クロック信号ＣＬＫ_ＤＩＶ_ＩＮとして分周器５３に出力している。分周器５３は、分周器入力クロック信号ＣＬＫ_ＤＩＶ_ＩＮを分周する（例えば、分周比を２とする）。そして、分周後の信号は、内部クロック信号として半導体装置１０１の内部回路に供給されている。なお、この場合、内部クロック信号は低速であるので、半導体装置１０１はスリープ状態となっている。

そして、タイミングｔ１０１において、レジスタ４１はステートマシン（ＣＬＫ）４４にハイレベルのＰＬＬ設定信号ＳＥＴ_ＰＬＬを出力する。ステートマシン（ＣＬＫ）４４は、タイミングｔ１０２において、アイドル状態からクロック周波数変更処理へと遷移する。クロック周波数変更処理へと遷移したステートマシン（ＣＬＫ）４４は、クロック周波数変更処理を実施するために、ＰＬＬ回路５１にハイレベルのＰＬＬ制御信号ＣＴＲ_ＰＬＬを出力する。これにより、ＰＬＬ回路５１はオン状態となる。そして、ＰＬＬ回路５１がオン状態となってから所定の時間が経過し、ＰＬＬ回路５１が安定状態となったタイミングｔ１０３において、ステートマシン（ＣＬＫ）４４はセレクタ５２にハイレベルのクロック選択信号ＳＥＬ_ＣＬＫを出力する。ハイレベルのクロック選択信号ＳＥＬ_ＣＬＫが供給されたセレクタ５２は、ＰＬＬ回路５１の出力を選択する。

その後、タイミングｔ１０４において、半導体装置１０１の内部クロック信号が高速のクロック信号となる。半導体装置１０１の内部クロック信号が高速のクロック信号となることで、ＣＰＵ（４）における動作電流が増加する。この動作電流の増加により、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが低下する。このため、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが一時的にＣＰＵ（４）の最低動作電圧Ｖｍｉｎ以下となり、ＣＰＵ（４）の動作が不安定となる。

その後、タイミングｔ１０５において、ステートマシン（ＣＬＫ）４４のクロック周波数変更処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。

（比較例Ｂ）
続いて、本実施の形態にかかる発明の比較例として、図８に示した半導体装置１０１の動作の他の例について説明する。図１１は、図８に示した半導体装置１０１の動作を示すタイミングチャートである。図１１に示すタイミングチャートは、半導体装置１０１の内部クロック信号が停止状態から供給状態に復帰する場合を示している。なお、図１１に示すタイミングチャートは、図７に示したタイミングチャートに対応しており、通知信号ＮＴＣ_ＳＩＧが生成されない点、および入力電圧ＶＤＤ_ＩＮが通常設定されている電圧よりも高い電圧に設定されない点が、図７に示したタイミングチャートと異なっている。

図１１に示す例では、タイミングｔ１１１よりも前の初期状態において、ＰＬＬ回路５１がオン状態となっており、セレクタ５２がＰＬＬ回路５１の出力を選択し、分周器５３が停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰはロウレベルであるので、停止制御回路５４は、半導体装置１０１の内部回路に分周器５３から出力されたクロック信号を供給していない。よって、初期状態ではＰＬＬ回路５１はオン状態であるが、ＣＰＵ（４）には内部クロック信号が供給されていないので、ＣＰＵ（４）はスリープ状態となっている。

タイミングｔ１１１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＣＬＫ）４４は、タイミングｔ１１２において、アイドル状態からクロック供給処理へと遷移する。そして、タイミングｔ１１３において、ステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。

停止制御信号ＣＴＲ_ＳＴＰがハイレベルとなると、停止制御回路５４は、タイミングｔ１１４において、分周器５３から出力された内部クロック信号をＣＰＵ（４）を含む半導体装置１０１の内部回路に供給する。ＣＰＵ（４）に内部クロック信号が供給されると、ＣＰＵ（４）の動作電流が増加する。この動作電流の増加により、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが低下する。このため、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが一時的にＣＰＵ（４）の最低動作電圧Ｖｍｉｎ以下となり、ＣＰＵ（４）の動作が不安定となる。

その後、タイミングｔ１１５において、ステートマシン（ＣＬＫ）４４のクロック供給処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。

図８に示した半導体装置１０１および電源供給装置１０２を含むシステムでは、半導体装置１０１における急激な動作電流の上昇に対して、例えば端子１７と端子２４との間にバイパスコンデンサＣ１を設けることで、対応することができる。しかしながら、図８に示した半導体装置１０１では、半導体装置１０１の内部回路における抵抗成分やインダクタンス成分の影響（特に、ＤＳＰ（３）、ＣＰＵ（４）、およびマルチメディア回路５のそれぞれと、端子１７との間の配線における抵抗成分やインダクタンス成分の影響）により、急激に動作電流が上昇した後、電力供給量を増加させるまでに遅延が生じるという問題があった。

また、半導体装置１０１における急激な動作電流の上昇に対して、例えば半導体装置１０１における急激な動作電流の上昇を検出した後、電源供給装置１０２の電力供給を増加させることで、一時的に電流供給量を増加させて対応することができる。すなわち、電源供給装置に、電流供給能力が小さく電源供給装置自体の消費電力も小さい第１の動作状態と、電流供給能力が大きく電源供給装置自体の電力消費も前者に比べると大きい第２の動作状態とを設け、半導体装置において動作電流が増加した際に、第１の動作状態から第２の動作状態に自動的に切り替えることもできる。

しかしながら、電源供給装置が第１の動作状態から第２の動作状態に遷移するのは、半導体装置において動作電流が増加したことを検出した後となる。このため、動作電流の検出に時間がかかる場合や、検出後に電源供給装置から半導体装置に電力を供給するまでに時間がかかる場合は、半導体装置への電力供給が間に合わないという問題があった。

このように、半導体装置において動作電流が急激に増加した場合、半導体装置への電力供給量を所定の時間内に増加させないと、半導体装置の内部回路における電圧降下が大きくなる。そして、この電圧降下により半導体装置の入力電圧がトランジスタの最低動作電圧Ｖｍｉｎよりも低くなると、半導体装置が誤動作するという問題があった。

これに対して本実施の形態にかかる半導体装置１では、通知信号生成回路１１を設け、半導体装置１の内部回路において動作電流が増加することを通知する通知信号ＮＴＣ_ＳＩＧを生成している。このため、半導体装置１の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置１の動作電流が急激に上昇した場合であっても、半導体装置１に供給される電力を、遅延することなく増加させることができる。また、通知信号ＮＴＣ_ＳＩＧを端子２０から出力することで、外部に設けられた電源供給装置２に対して、半導体装置１における動作電流の増加を通知することができる。また、電源供給装置２に電圧設定回路２２を設け、当該電圧設定回路２２を用いて、通知信号ＮＴＣ_ＳＩＧが活性状態の間、レギュレータ２１の電圧を高く設定することで、半導体装置１の入力電圧を必要な時にだけ高くすることができる。

また、本実施の形態にかかる半導体装置１の通知信号生成回路１１は、クロック制御回路９のステートマシン（ＣＬＫ）４４の処理に応じて通知信号ＮＴＣ_ＳＩＧを生成することができる。すなわち、ステートマシン（ＣＬＫ）４４のクロック周波数変更処理（半導体装置１の内部クロック信号を低速から高速に変化させる処理）、クロック供給処理（半導体装置１への内部クロック信号の供給を開始する処理）と同期して、活性状態の通知信号ＮＴＣ_ＳＩＧを生成することができる。このように、ステートマシン（ＣＬＫ）４４の処理に応じて活性状態の通知信号ＮＴＣ_ＳＩＧを生成することで、通知信号ＮＴＣ_ＳＩＧを正確かつ容易に生成することができる。

以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。

＜実施の形態２＞
次に、本発明の実施の形態２について説明する。実施の形態１では、半導体装置１のクロック制御回路９を用いて、内部クロック信号の供給を制御している場合の動作について説明した（図６、図７参照）。本実施の形態では、半導体装置１のクロック制御回路９を用いて内部クロック信号の供給を制御すると共に、内部電源制御回路８を用いてＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５の電源を制御する場合について説明する。なお、本実施の形態で用いられる半導体装置および電源供給装置を含むシステムは、実施の形態１で説明した半導体装置１および電源供給装置２を含むシステム（図３〜図５）と同様であるので、重複した説明は省略する。

（半導体装置の動作例Ｃ）
本実施の形態にかかる半導体装置１の動作の一例について説明する。図１２は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図１２に示すタイミングチャートは、内部電源制御回路８がＣＰＵ（４）の電源をオン状態とし、更にクロック制御回路９が内部クロック信号を停止状態から供給状態にする場合を示している。

タイミングｔ２１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰがロウレベルであるので、停止制御回路５４は、半導体装置１の内部回路に分周器５３から出力されたクロック信号を供給していない。

タイミングｔ２１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＣＬＫ）４４は、タイミングｔ２２において、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。また、タイミングｔ２１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＰＷＲ）３２は、タイミングｔ２２において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシン（ＰＷＲ）３２は、電源供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＣＰＵ_ＯＮを通知信号生成回路１１に出力する。

ハイレベルの信号ＰＲＤ_ＣＬＫおよび信号ＰＲＤ_ＣＰＵ_ＯＮが供給された通知信号生成回路１１は、ハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。このとき、図５に示すＡＮＤ２の一方の入力およびＡＮＤ５の一方の入力にはそれぞれ、レジスタ６０からハイレベルの信号が供給されている。

端子２０に出力されたハイレベルの通知信号ＮＴＣ_ＳＩＧは、電源供給装置２の端子２３を介して電圧設定回路２２に供給される。そして、電圧設定回路２２は、タイミングｔ２３において、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが増加する。

なお、図１２では、ステートマシン（ＣＬＫ）４４がクロック供給処理へと遷移するタイミングと、ステートマシン（ＰＷＲ）３２が電源供給処理へと遷移するタイミングとが同時（タイミングｔ２２）である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシン（ＣＬＫ）４４およびステートマシン（ＰＷＲ）３２のうち、先に遷移した方のステートマシンが通知信号生成回路１１にハイレベルの信号を出力するタイミングにおいて、通知信号生成回路１１からハイレベルの通知信号ＮＴＣ_ＳＩＧが出力される。

タイミングｔ２２で電源供給処理へと遷移したステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）にクロック信号ＣＬＫ_ＣＰＵが供給されるように、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵをクロック制御回路９のステートマシン（ＣＬＫ）４４に出力する。また、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）の電源をオン状態とするために、ＣＰＵ（４）と接続されているトランジスタＴｒ２のゲートにハイレベルの制御信号ＣＴＲ_ＣＰＵを出力する。ハイレベルの制御信号ＣＴＲ_ＣＰＵが供給されると、ＣＰＵ（４）の低電位側の電源電位ＶＳＳ_ＣＰＵは、タイミングｔ２４から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧ＶＳＳ_ＣＰＵは動作可能な電位ＶＳＳとなる。また、ＣＰＵ（４）の低電位側の電源電位ＶＳＳ_ＣＰＵが低下しはじめるタイミングｔ２４から、ＣＰＵ（４）の動作電流が徐々に上昇しはじめる。

また、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵが供給されたステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、タイミングｔ２５において、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。停止制御信号ＣＴＲ_ＳＴＰがハイレベルとなると、停止制御回路５４は、タイミングｔ２６において、分周器５３から出力されたクロック信号を、ＣＰＵ（４）を含む半導体装置１の内部回路に供給する。

このとき、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）が誤動作しないように、ＣＰＵ（４）にハイレベルの電源リセット信号ＲＥＳＥＴ_ＣＰＵをアサートしている。リセット中は、例えばＣＰＵ（４）の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、ＣＰＵ（４）の動作電流が増加する。この動作電流の増加により、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが低下する。しかし、このとき半導体装置１の入力電圧ＶＤＤ_ＩＮは、通常設定されている電圧よりも高い電圧に設定されているので、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵがＣＰＵ（４）の最低動作電圧Ｖｍｉｎ以下とはならない。よって、ＣＰＵ（４）は正常に初期化される。

そして、ＣＰＵ（４）の初期化処理が終了したタイミングｔ２７において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）にアサートされていた電源リセット信号ＲＥＳＥＴ_ＣＰＵを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＣＰＵがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。このとき、ステートマシン（ＰＷＲ）３２は、電源供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＣＰＵ_ＯＮを通知信号生成回路１１に出力する。

また、タイミングｔ２７において、ステートマシン（ＣＬＫ）４４のクロック供給処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。

ロウレベルの信号ＰＲＤ_ＣＰＵ_ＯＮおよび信号ＰＲＤ_ＣＬＫが供給された通知信号生成回路１１は、ロウレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。通知信号ＮＴＣ_ＳＩＧがロウレベルとなったので、電源供給装置２の電圧設定回路２２は、タイミングｔ２８において、レギュレータ２１から出力される電圧が通常設定された電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが通常の電圧となる。

なお、図１２では、ステートマシン（ＣＬＫ）４４がアイドル状態へと遷移するタイミングと、ステートマシン（ＰＷＲ）３２がアイドル状態へと遷移するタイミングとが同時（タイミングｔ２７）である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシン（ＣＬＫ）４４およびステートマシン（ＰＷＲ）３２のうち、後に遷移した方のステートマシンが通知信号生成回路１１にロウレベルの信号を出力するタイミングにおいて、通知信号生成回路１１からロウレベルの通知信号ＮＴＣ_ＳＩＧが出力される。

（半導体装置の動作例Ｄ）
続いて、本実施の形態にかかる半導体装置１の動作の他の例について説明する。図１３は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図１３に示すタイミングチャートは、内部電源制御回路８がマルチメディア回路５の電源をオン状態とし、更にクロック制御回路９が内部クロック信号を停止状態から供給状態にする場合を示している。

タイミングｔ３１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰはロウレベルであるので、停止制御回路５４は、半導体装置１の内部回路に分周器５３から出力されたクロック信号を供給していない。

タイミングｔ３１において、マルチメディア回路５をオン状態とする内部電源状態設定信号ＳＥＴ_ＳＴＡＴＥが供給されると、ステートマシン（ＰＷＲ）３２は、タイミングｔ３２において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシン（ＰＷＲ）３２は、電源供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＭＭ_ＯＮを通知信号生成回路１１に出力する。

ハイレベルの信号ＰＲＤ_ＭＭ_ＯＮが供給された通知信号生成回路１１は、ハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。このとき、図５に示すＡＮＤ３の一方の入力には、レジスタ６０からハイレベルの信号が供給されている。

端子２０に出力されたハイレベルの通知信号ＮＴＣ_ＳＩＧは、電源供給装置２の端子２３を介して電圧設定回路２２に供給される。そして、電圧設定回路２２は、タイミングｔ３３において、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが増加する。

タイミングｔ３２で電源供給処理へと遷移したステートマシン（ＰＷＲ）３２は、マルチメディアＣＰＵ（６）、マルチメディアモジュール７、および内部バスＢ（１３）にそれぞれ、クロック信号ＣＬＫ_ＭＭ_ＣＰＵ、クロック信号ＣＬＫ_ＭＭ_Ｍ、およびクロック信号ＣＬＫ_ＢＵＳ_Ｂが供給されるように、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭをクロック制御回路９のステートマシン（ＣＬＫ）４４に出力する。ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭが供給されると、ステートマシン（ＣＬＫ）４４は、アイドル状態からクロック供給処理へと遷移する。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。なお、この時点で、通知信号生成回路１１は、既にハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力している。

また、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５の電源をオン状態とするために、マルチメディア回路５と接続されているトランジスタＴｒ３のゲートにハイレベルの制御信号ＣＴＲ_ＭＭを出力する。ハイレベルの制御信号ＣＴＲ_ＭＭが供給されると、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭは、タイミングｔ３４から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧ＶＳＳ_ＭＭは動作可能な電位ＶＳＳとなる。また、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭが低下しはじめるタイミングｔ３４から、マルチメディア回路５の動作電流が徐々に上昇しはじめる。

また、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭが供給されたステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、タイミングｔ３５において、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。停止制御信号ＣＴＲ_ＳＴＰがハイレベルとなると、停止制御回路５４は、タイミングｔ３６において、マルチメディア回路５を含む半導体装置１の内部回路に、分周器５３から出力されたクロック信号を供給する。このとき、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５が誤動作しないように、マルチメディア回路５にハイレベルの電源リセット信号ＲＥＳＥＴ_ＭＭをアサートしている。リセット中は、例えばマルチメディア回路５の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、マルチメディア回路５の動作電流が増加する。この動作電流の増加により、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭが低下する。しかし、このとき半導体装置１の入力電圧ＶＤＤ_ＩＮは、通常設定されている電圧よりも高い電圧に設定されているので、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭがマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下とはならない。よって、マルチメディア回路５は正常に初期化される。

そして、マルチメディア回路５の初期化処理が終了したタイミングｔ３７において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５にアサートされていた電源リセット信号ＲＥＳＥＴ_ＭＭを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＭＭがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。このとき、ステートマシン（ＰＷＲ）３２は、電源供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＭＭ_ＯＮを通知信号生成回路１１に出力する。

また、タイミングｔ３７において、ステートマシン（ＣＬＫ）４４のクロック供給処理が終了し、ステートマシン（ＣＬＫ）４４はアイドル状態となる。このとき、ステートマシン（ＣＬＫ）４４は、クロック供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＣＬＫを通知信号生成回路１１に出力する。

ロウレベルの信号ＰＲＤ_ＭＭ_ＯＮおよび信号ＰＲＤ_ＣＬＫが供給された通知信号生成回路１１は、ロウレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。通知信号ＮＴＣ_ＳＩＧがロウレベルとなったので、電源供給装置２の電圧設定回路２２は、タイミングｔ３８において、レギュレータ２１から出力される電圧が通常設定された電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが通常の電圧となる。

なお、図１３では、ステートマシン（ＣＬＫ）４４がアイドル状態へと遷移するタイミングと、ステートマシン（ＰＷＲ）３２がアイドル状態へと遷移するタイミングとが同時（タイミングｔ３７）である場合について説明した。しかし、これらのタイミングは互いに異なるタイミングとなってもよい。この場合、ステートマシン（ＣＬＫ）４４およびステートマシン（ＰＷＲ）３２のうち、後に遷移した方のステートマシンが通知信号生成回路１１にロウレベルの信号を出力するタイミングにおいて、通知信号生成回路１１からロウレベルの通知信号ＮＴＣ_ＳＩＧが出力される。

次に、本実施の形態にかかる発明の比較例について説明する。なお、以下で説明する比較例は、図８に示した半導体装置および電源供給装置を含むシステム（実施の形態１参照）の動作を示している。

（比較例Ｃ）
まず、本実施の形態にかかる発明の比較例として、図８に示した半導体装置の動作の一例について説明する。図１４は、図８に示した半導体装置の動作を示すタイミングチャートである。図１４に示すタイミングチャートは、内部電源制御回路８がＣＰＵ（４）の電源をオン状態とし、更にクロック制御回路９が内部クロック信号を停止状態から供給状態にする場合を示している。なお、図１４に示すタイミングチャートは、図１２に示したタイミングチャートに対応しており、通知信号ＮＴＣ_ＳＩＧが生成されない点、および入力電圧ＶＤＤ_ＩＮが通常設定されている電圧よりも高い電圧に設定されない点が、図１２に示したタイミングチャートと異なっている。

タイミングｔ１２１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰはロウレベルであるので、停止制御回路５４は、半導体装置１０１の内部回路に分周器５３から出力されたクロック信号を供給していない。

タイミングｔ１２１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＣＬＫ）４４は、タイミングｔ１２２において、アイドル状態からクロック供給処理へと遷移する。また、タイミングｔ１２１においてＣＰＵ割り込み信号ＩＮＴＲがハイレベルになると、ステートマシン（ＰＷＲ）３２は、タイミングｔ１２２において、アイドル状態から電源供給処理へと遷移する。

タイミングｔ１２２で電源供給処理へと遷移したステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）にクロック信号ＣＬＫ_ＣＰＵが供給されるように、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵをクロック制御回路９のステートマシン（ＣＬＫ）４４に出力する。また、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）の電源をオン状態とするために、ＣＰＵ（４）と接続されているトランジスタＴｒ２のゲートにハイレベルの制御信号ＣＴＲ_ＣＰＵを出力する。ハイレベルの制御信号ＣＴＲ_ＣＰＵが供給されると、ＣＰＵ（４）の低電位側の電源電位ＶＳＳ_ＣＰＵは、タイミングｔ１２３から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧ＶＳＳ_ＣＰＵは動作可能な電位ＶＳＳとなる。また、ＣＰＵ（４）の低電位側の電源電位ＶＳＳ_ＣＰＵが低下しはじめるタイミングｔ１２３から、ＣＰＵ（４）の動作電流が徐々に上昇しはじめる。

また、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵが供給されたステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、タイミングｔ１２４において、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。停止制御信号ＣＴＲ_ＳＴＰがハイレベルとなると、停止制御回路５４は、タイミングｔ１２５において、分周器５３から出力されたクロック信号を、ＣＰＵ（４）を含む半導体装置１の内部回路に供給する。このとき、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）が誤動作しないように、ＣＰＵ（４）にハイレベルの電源リセット信号ＲＥＳＥＴ_ＣＰＵをアサートしている。リセット中は、例えばＣＰＵ（４）の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、ＣＰＵ（４）の動作電流が増加する。この動作電流の増加により、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵが低下する。このため、ＣＰＵ（４）の内部電圧ＶＤＤ_ＣＰＵがＣＰＵ（４）の最低動作電圧Ｖｍｉｎ以下となり、初期化処理が正常に実施されない。

そして、ＣＰＵ（４）の初期化処理が終了したタイミングｔ１２６において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、ＣＰＵ（４）にアサートされていた電源リセット信号ＲＥＳＥＴ_ＣＰＵを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＣＰＵがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。

（比較例Ｄ）
続いて、本実施の形態にかかる発明の比較例として、図８に示した半導体装置の動作の他の例について説明する。図１５は、図８に示した半導体装置の動作を示すタイミングチャートである。図１５に示すタイミングチャートは、内部電源制御回路８がマルチメディア回路５の電源をオン状態とし、更にクロック制御回路９が内部クロック信号を停止状態から供給状態にする場合を示している。なお、図１５に示すタイミングチャートは、図１３に示したタイミングチャートに対応しており、通知信号ＮＴＣ_ＳＩＧが生成されない点、および入力電圧ＶＤＤ_ＩＮが通常設定されている電圧よりも高い電圧に設定されない点が、図１３に示したタイミングチャートと異なっている。

タイミングｔ１３１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。しかし、停止制御信号ＣＴＲ_ＳＴＰはロウレベルであるので、停止制御回路５４は、半導体装置１０１の内部回路に分周器５３から出力されたクロック信号を供給していない。

タイミングｔ１３１において、マルチメディア回路５をオン状態とする内部電源状態設定信号ＳＥＴ_ＳＴＡＴＥが供給されると、ステートマシン（ＰＷＲ）３２は、タイミングｔ１３２において、アイドル状態から電源供給処理へと遷移する。

タイミングｔ１３２で電源供給処理へと遷移したステートマシン（ＰＷＲ）３２は、マルチメディアＣＰＵ（６）、マルチメディアモジュール７、および内部バスＢ（１３）にそれぞれ、クロック信号ＣＬＫ_ＭＭ_ＣＰＵ、クロック信号ＣＬＫ_ＭＭ_Ｍ、およびクロック信号ＣＬＫ_ＢＵＳ_Ｂが供給されるように、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭをクロック制御回路９のステートマシン（ＣＬＫ）４４に出力する。ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭが供給されると、ステートマシン（ＣＬＫ）４４は、アイドル状態からクロック供給処理へと遷移する。

また、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５の電源をオン状態とするために、マルチメディア回路５と接続されているトランジスタＴｒ３のゲートにハイレベルの制御信号ＣＴＲ_ＭＭを出力する。ハイレベルの制御信号ＣＴＲ_ＭＭが供給されると、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭは、タイミングｔ１３３から徐々に低下し始め、所定の時間経過後に低電位側の電源電圧ＶＳＳ_ＭＭは動作可能な電位ＶＳＳとなる。また、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭが低下しはじめるタイミングｔ１３３から、マルチメディア回路５の動作電流が徐々に上昇しはじめる。

また、ハイレベルのクロック要求信号ＣＬＫ_ＲＥＱ_ＭＭが供給されたステートマシン（ＣＬＫ）４４は、クロック供給処理を実施するために、タイミングｔ１３４において、クロック生成回路１０の停止制御回路５４にハイレベルの停止制御信号ＣＴＲ_ＳＴＰを出力する。停止制御信号ＣＴＲ_ＳＴＰがハイレベルとなると、停止制御回路５４は、タイミングｔ１３５において、マルチメディア回路５を含む半導体装置１０１の内部回路に、分周器５３から出力されたクロック信号を供給する。このとき、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５が誤動作しないように、マルチメディア回路５にハイレベルの電源リセット信号ＲＥＳＥＴ_ＭＭをアサートしている。リセット中は、例えばマルチメディア回路５の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、マルチメディア回路５の動作電流が増加する。この動作電流の増加により、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭが低下する。このため、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭがマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下となり、初期化処理が正常に実施されない。

そして、マルチメディア回路５の初期化処理が終了したタイミングｔ１３６において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５にアサートされていた電源リセット信号ＲＥＳＥＴ_ＭＭを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＭＭがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。

図８に示した半導体装置１０１および電源供給装置１０２を含むシステムでは、例えば図１４、図１５に示したように、ＣＰＵ（４）やマルチメディア回路５に内部クロック信号が供給されると、ＣＰＵ（４）やマルチメディア回路５の動作電流が増加する。そして、この動作電流の増加により、ＣＰＵ（４）やマルチメディア回路５の内部電圧ＶＤＤ_ＣＰＵ、ＶＤＤ_ＭＭが低下する。このため、ＣＰＵ（４）やマルチメディア回路５の内部電圧ＶＤＤ_ＣＰＵ、ＶＤＤ_ＭＭが一時的にＣＰＵ（４）やマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下となり、ＣＰＵ（４）やマルチメディア回路５が正常に初期化されないという問題があった。

これに対して本実施の形態にかかる半導体装置１では、通知信号生成回路１１を設け、半導体装置１の内部回路において動作電流が増加することを通知する通知信号ＮＴＣ_ＳＩＧを生成している。このため、半導体装置１の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置１の動作電流が急激に上昇した場合であっても、半導体装置１に供給される電力を、遅延することなく増加させることができ、半導体装置１の内部回路を正常に初期化することができる。

また、本実施の形態にかかる半導体装置１の通知信号生成回路１１は、内部電源制御回路８のステートマシン（ＰＷＲ）３２の処理に応じて通知信号ＮＴＣ_ＳＩＧを生成することができる。すなわち、ステートマシン（ＰＷＲ）３２のＤＳＰ（３）に対する電源供給処理、ＣＰＵ（４）に対する電源供給処理、または、マルチメディア回路５に対する電源供給処理と同期して、活性状態の通知信号ＮＴＣ_ＳＩＧを生成することができる。このように、ステートマシン（ＰＷＲ）３２の処理に応じて活性状態の通知信号ＮＴＣ_ＳＩＧを生成することで、通知信号ＮＴＣ_ＳＩＧを正確かつ容易に生成することができる。なお、その他の効果については実施の形態１と同様である。

また、図１２ではＣＰＵ（４）がオフ状態からオン状態となる場合を例として説明し、図１３ではマルチメディア回路５がオフ状態からオン状態となる場合を例として説明したが、ＤＳＰ（３）がオフ状態からオン状態となる場合についても、これらと同様である。

以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。

＜実施の形態３＞
次に、本発明の実施の形態３について説明する。実施の形態１では、半導体装置１のクロック制御回路９を用いて、内部クロック信号の供給を制御している場合の動作について説明した（図６、図７参照）。また、実施の形態２では、半導体装置１のクロック制御回路９を用いて内部クロック信号の供給を制御すると共に、内部電源制御回路８を用いてＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５の電源を制御する場合の動作について説明した（図１２、図１３参照）。本実施の形態では、半導体装置１の内部電源制御回路８を用いてＤＳＰ（３）、ＣＰＵ（４）、マルチメディア回路５の電源を制御する場合の動作について説明する。なお、本実施の形態で用いられる半導体装置および電源供給装置を含むシステムは、実施の形態１で説明した半導体装置１および電源供給装置２を含むシステム（図３〜図５）と同様であるので、重複した説明は省略する。

（半導体装置の動作例Ｅ）
本実施の形態にかかる半導体装置１の動作の一例について説明する。図１６は本実施の形態にかかる半導体装置の動作を示すタイミングチャートである。図１６に示すタイミングチャートは、内部電源制御回路８がマルチメディア回路５の電源をオン状態とする場合を示している。

タイミングｔ４１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。そして、停止制御信号ＣＴＲ_ＳＴＰはハイレベルであるので、停止制御回路５４は半導体装置１の内部回路に分周器５３から出力された内部クロック信号を供給している。このとき、クロック制御回路９のステートマシン（ＣＬＫ）４４はアイドル状態となっている。また、マルチメディア回路５の電源はオフ状態となっている。

タイミングｔ４１において、マルチメディア回路５をオン状態とする内部電源状態設定信号ＳＥＴ_ＳＴＡＴＥが供給されると、ステートマシン（ＰＷＲ）３２は、タイミングｔ４２において、アイドル状態から電源供給処理へと遷移する。このとき、ステートマシン（ＰＷＲ）４２は、電源供給処理を実施している期間を示すハイレベルの信号ＰＲＤ_ＭＭ_ＯＮを通知信号生成回路１１に出力する。

ハイレベルの信号ＰＲＤ_ＭＭ_ＯＮが供給された通知信号生成回路１１は、ハイレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。このとき、図５に示すＡＮＤ３の一方の入力には、レジスタ６０からハイレベルの信号が供給されている。

端子２０に出力されたハイレベルの通知信号ＮＴＣ_ＳＩＧは、電源供給装置２の端子２３を介して電圧設定回路２２に供給される。そして、電圧設定回路２２は、タイミングｔ４３において、レギュレータ２１から出力される電圧が通常設定された電圧よりも高い電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが増加する。

また、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５の電源をオン状態とするために、マルチメディア回路５と接続されているトランジスタＴｒ３のゲートにハイレベルの制御信号ＣＴＲ_ＭＭを出力する。ハイレベルの制御信号ＣＴＲ_ＭＭが供給されると、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭは、タイミングｔ４４から徐々に低下し始め、所定の時間が経過したタイミングｔ４５において低電位側の電源電圧ＶＳＳ_ＭＭは動作可能な電位ＶＳＳとなる。このとき、マルチメディア回路５には高速の内部クロック信号が供給される。

また、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５が誤動作しないように、マルチメディア回路５にハイレベルの電源リセット信号ＲＥＳＥＴ_ＭＭをアサートしている。リセット中は、例えばマルチメディア回路５の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。このため、マルチメディア回路５の動作電流が増加する。この動作電流の増加により、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭが低下する。しかし、このとき半導体装置１の入力電圧ＶＤＤ_ＩＮは、通常設定されている電圧よりも高い電圧に設定されているので、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭがマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下とはならない。よって、マルチメディア回路５は正常に初期化される。

そして、マルチメディア回路５の初期化処理が終了したタイミングｔ４６において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５にアサートされていた電源リセット信号ＲＥＳＥＴ_ＭＭを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＭＭがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。このとき、ステートマシン（ＰＷＲ）３２は、電源供給処理が終了したので、ロウレベルの信号ＰＲＤ_ＭＭ_ＯＮを通知信号生成回路１１に出力する。

ロウレベルの信号ＰＲＤ_ＭＭ_ＯＮが供給された通知信号生成回路１１は、ロウレベルの通知信号ＮＴＣ_ＳＩＧを端子２０に出力する。通知信号ＮＴＣ_ＳＩＧがロウレベルとなったので、電源供給装置２の電圧設定回路２２は、タイミングｔ４７において、レギュレータ２１から出力される電圧が通常設定された電圧となるように、レギュレータ２１の電圧を設定する。これにより、半導体装置１の入力電圧ＶＤＤ_ＩＮが通常の電圧となる。

（比較例Ｅ）
次に、本実施の形態にかかる発明の比較例について説明する。なお、以下で説明する比較例は、図８に示した半導体装置および電源供給装置を含むシステム（実施の形態１参照）の動作を示している。図１７は、図８に示した半導体装置の動作を示すタイミングチャートである。図１７に示すタイミングチャートは、内部電源制御回路８がマルチメディア回路５の電源をオン状態とする場合を示している。なお、図１７に示すタイミングチャートは、図１６に示したタイミングチャートに対応しており、通知信号ＮＴＣ_ＳＩＧが生成されない点、および入力電圧ＶＤＤ_ＩＮが通常設定されている電圧よりも高い電圧に設定されない点が、図１６に示したタイミングチャートと異なっている。

タイミングｔ１４１よりも前の初期状態では、ＰＬＬ回路５１はオン状態となっており、セレクタ５２はＰＬＬ回路５１の出力を選択し、分周器５３は停止制御回路５４に高速のクロック信号を出力している。そして、停止制御信号ＣＴＲ_ＳＴＰがハイレベルであるので、停止制御回路５４は半導体装置１０１内の内部回路に分周器５３から出力された内部クロック信号を供給している。このとき、クロック制御回路９のステートマシン（ＣＬＫ）４４はアイドル状態となっている。また、マルチメディア回路５の電源はオフ状態となっている。

タイミングｔ１４１において、マルチメディア回路５をオン状態とする内部電源状態設定信号ＳＥＴ_ＳＴＡＴＥが供給されると、ステートマシン（ＰＷＲ）３２は、タイミングｔ１４２において、アイドル状態から電源供給処理へと遷移する。その後、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５の電源をオン状態とするために、マルチメディア回路５と接続されているトランジスタＴｒ３のゲートにハイレベルの制御信号ＣＴＲ_ＭＭを出力する。ハイレベルの制御信号ＣＴＲ_ＭＭが供給されると、マルチメディア回路５の低電位側の電源電位ＶＳＳ_ＭＭは、タイミングｔ１４３から徐々に低下し始め、所定の時間が経過したタイミングｔ１４４において低電位側の電源電圧ＶＳＳ_ＭＭは動作可能な電位ＶＳＳとなる。

このとき、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５が誤動作しないように、マルチメディア回路５にハイレベルの電源リセット信号ＲＥＳＥＴ_ＭＭをアサートしている。リセット中は、例えばマルチメディア回路５の全てのクロックゲーティングが解除され、初期化のために全てのフリップフロップに内部クロック信号が供給される。これにより、マルチメディア回路５の動作電流が増加する。この動作電流の増加により、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭが低下する。このため、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭがマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下となり、初期化処理が正常に実施されない。

そして、マルチメディア回路５の初期化処理が終了したタイミングｔ１４５において（つまり、初期化期間経過後）、ステートマシン（ＰＷＲ）３２は、マルチメディア回路５にアサートされていた電源リセット信号ＲＥＳＥＴ_ＭＭを解除する（つまり、ロウレベルにする）。電源リセット信号ＲＥＳＥＴ_ＭＭがロウレベルになると、ステートマシン（ＰＷＲ）３２は再びアイドル状態となる。

図８に示した半導体装置１０１および電源供給装置１０２を含むシステムでは、図１７に示したように、マルチメディア回路５がオン状態となるとマルチメディア回路５の動作電流が増加する。そして、この動作電流の増加により、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭが低下する。このため、マルチメディア回路５の内部電圧ＶＤＤ_ＭＭがマルチメディア回路５の最低動作電圧Ｖｍｉｎ以下となり、マルチメディア回路５が正常に初期化されないという問題があった。

これに対して本実施の形態にかかる半導体装置１では、通知信号生成回路１１を設け、半導体装置１の内部回路において動作電流が増加することを通知する通知信号ＮＴＣ_ＳＩＧを生成している。このため、半導体装置１の内部回路において動作電流が増加することを事前に検知することができる。よって、半導体装置１の動作電流が急激に上昇した場合であっても、半導体装置１に供給される電力を、遅延することなく増加させることができ、半導体装置１の内部回路を正常に初期化することができる。

また、本実施の形態にかかる半導体装置１の通知信号生成回路１１は、内部電源制御回路８のステートマシン（ＰＷＲ）３２の処理に応じて通知信号ＮＴＣ_ＳＩＧを生成することができる。すなわち、ステートマシン（ＰＷＲ）３２のＤＳＰ（３）に対する電源供給処理、ＣＰＵ（４）に対する電源供給処理、または、マルチメディア回路５に対する電源供給処理と同期して、活性状態の通知信号ＮＴＣ_ＳＩＧを生成することができる。このように、ステートマシン（ＰＷＲ）３２の処理に応じて活性状態の通知信号ＮＴＣ_ＳＩＧを生成することで、通知信号ＮＴＣ_ＳＩＧを正確かつ容易に生成することができる。なお、その他の効果については実施の形態１と同様である。

また、図１６ではマルチメディア回路５がオフ状態からオン状態となる場合を例として説明したが、ＤＳＰ（３）やＣＰＵ（４）がオフ状態からオン状態となる場合についても同様である。

以上で説明した本実施の形態にかかる発明により、安定した動作を実現可能な半導体装置および当該半導体装置を含むシステムを提供することができる。

＜実施の形態４＞
次に、本発明の実施の形態４について説明する。
図１８は、実施の形態４にかかる半導体装置８１および電源供給装置２を含むシステムを示すブロック図である。本実施の形態にかかる半導体装置８１は、所定の機能を有する回路としてマルチコアプロセッサ９１およびメモリアクセス検出部９２を備える点が、実施の形態１にかかる半導体装置１と異なる。これ以外は、実施の形態１にかかる半導体装置および電源供給装置２を含むシステムと同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。

図１８に示すように、半導体装置８１のＣＰＵ電源領域９０には、ＣＰＵおよびキャッシュメモリを含むプロセッサ９１（例えば、マルチコアプロセッサ）と、ＣＰＵがキャッシュメモリにアクセスする回数を検出し、当該アクセス回数に基づきプロセッサにおける予想消費電流量を算出するメモリアクセス検出部９２と、が設けられている。例えば、マルチコアプロセッサ９１は、複数のコア、コア毎に設けられた１次キャッシュ、および複数のコアに共有される２次キャッシュを備え、様々な演算処理を実施する。

ＣＰＵ電源領域９０（つまり、マルチコアプロセッサ９１およびメモリアクセス検出部９２）には、電源供給装置２から端子１７を介して高電位側の電源電圧ＶＤＤが供給される。また、ＣＰＵ電源領域９０は、スイッチであるトランジスタＴｒ２を介して低電位側の電源（例えば、グランド）に接続されている。すなわち、トランジスタＴｒ２がオン状態（導通状態）となった場合、マルチコアプロセッサ９１およびメモリアクセス検出部９２に電源が供給される。ＣＰＵ電源領域９０に供給される電源のオン・オフ、つまりトランジスタＴｒ２のオン・オフは、内部電源制御回路８から出力される制御信号ＣＴＲ_ＣＰＵによって制御される。また、マルチコアプロセッサ９１にはクロック生成回路１０から出力されたクロック信号ＣＬＫ_ＣＰＵが供給される。マルチコアプロセッサ９１は、内部バスＡ（１２）を介して、他の回路とのデータ送受信が可能である。

メモリアクセス検出部９２は、マルチコアプロセッサ９１内の各コアが１次キャッシュおよび２次キャッシュへアクセスする際に出力されるアクセス信号ｃｅｎの活性化回数（アクセス回数）、つまり活性化率を検出する。例えば、各コアの１次キャッシュおよび２次キャッシュへのアクセスは、マルチコアプロセッサ９１内に設けられたメモリコントローラで制御されており、アクセス信号ｃｅｎはこのメモリコントローラから出力される。そして、メモリアクセス検出部９２は、アクセス信号ｃｅｎの活性化回数（アクセス回数）に基づきマルチコアプロセッサ９１における予想消費電流量を算出する。このとき、メモリアクセス検出部９２は、アクセス信号ｃｅｎの活性化率から予想消費電流量を算出してもよい。この予想消費電流量が所定の基準値を超えた場合、メモリアクセス検出部９２は、マルチコアプロセッサ９１に供給されるクロック信号ＣＬＫ_ＣＰＵの周波数の低減を要求するための要求信号ｐｓｒｅｑ１をクロック制御回路９に出力する。また、この予想消費電流量の変化量が所定の基準値を超えた場合も、メモリアクセス検出部９２は、マルチコアプロセッサ９１に供給されるクロック信号ＣＬＫ_ＣＰＵの周波数の低減を要求するための要求信号ｐｓｒｅｑ２をクロック制御回路９に出力する。

内部電源制御回路８は、ＣＰＵ電源領域９０の電源のオン・オフを制御するための制御信号ＣＴＲ_ＣＰＵをトランジスタＴｒ２のゲートに出力する。また、マルチコアプロセッサ９１へのクロック供給を要求するクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵをクロック制御回路９に出力する。

クロック制御回路９は、定期的に、メモリアクセス検出部９２に活性化回数や活性化率を検出させるための実行信号ｃｈｅｃｋをメモリアクセス検出部９２に出力する。また、クロック制御回路９は、メモリアクセス検出部９２から出力された要求信号ｐｓｒｅｑ１やｐｓｒｅｑ２に応じた分周制御信号ＣＴＲ_ＤＩＶをクロック生成回路１０に出力する。さらに、クロック制御回路９は、内部電源制御回路８から出力されたクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵに応じた停止制御信号ＣＴＲ_ＳＴＰをクロック生成回路１０に出力する。つまり、内部電源制御回路８からクロック要求信号ＣＬＫ_ＲＥＱ_ＣＰＵが出力された場合、クロック制御回路９は、クロック信号ＣＬＫ_ＣＰＵの停止を解除する停止制御信号ＣＴＲ_ＳＴＰを出力する。これにより、クロック生成回路１０はクロック信号ＣＬＫ_ＣＰＵの出力を開始する。

クロック生成回路１０は、クロック制御回路９から出力された分周制御信号ＣＴＲ_ＤＩＶに基づいて、マルチコアプロセッサ９１へ供給されるクロック信号ＣＬＫ_ＣＰＵの周波数を変更することができる。さらに、クロック生成回路１０は、クロック制御回路１０から出力された停止制御信号ＣＴＲ_ＳＴＰに基づいて、各クロック信号の出力を停止もしくは開始する。なお、クロック制御回路９およびクロック生成回路１０の構成および動作は、基本的に実施の形態１乃至３の場合と同様である。

ＣＰＵ周辺回路１５は、マルチコアプロセッサ９１により利用される回路である。ＣＰＵ周辺回路１５としては、例えば、タイマユニット、ウォッチドッグタイマユニット、ＤＭＡ（Direct Memory Access）ユニット、低電圧検出ユニット、パワーオンリセット（ＰＯＲ）ユニット等が挙げられる。ＣＰＵ周辺回路１５は、内部バスＣ（１４）と接続されている。

このように、本実施の形態にかかる半導体装置８１は、各コアから各メモリ領域へのアクセス回数を検出し、マルチコアプロセッサ９１の消費電流量を予想することができるメモリアクセス検出部９２を備えている。そのため、この予想消費電流量もしくはその変化量が所定の基準値を超えた場合、自動的にマルチコアプロセッサ９１へ供給されるクロック信号ＣＬＫ_ＣＰＵの周波数を低減することができる。従って、許容電流量を超えることによる誤動作を防止することができる。

ここで、本実施の形態では、プロセッサが、マルチコアプロセッサであるが、当然のことながら、本実施の形態にかかる発明はシングルコアプロセッサに適用することも可能である。マルチコアプロセッサでは、複数のコアの稼働率が同時に高くなるケースはまれである。そのため、このようなケースに合わせて許容電流量を大きくするのは、大型化やコストアップにつながり、好ましくない。本実施の形態では、許容電流量を大きくすることなく、複数のコアの稼働率が同時に高くなる場合にのみ、プロセッサへ供給するクロック信号の周波数を一時的に低減することができる。すなわち、本実施の形態にかかる発明は、マルチコアプロセッサ用途に好適であるといえる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１ 半導体装置
２ 電源供給装置
３ ＤＳＰ
４ ＣＰＵ
５ マルチメディア回路
６ マルチメディアＣＰＵ
７ マルチメディアモジュール
８ 内部電源制御回路
９ クロック制御回路
１０ クロック生成回路
１１ 通知信号生成回路
１２、１３、１４ 内部バス
１５ ＣＰＵ周辺回路
１６ 割り込み制御回路
１７、１８、１９、２０ 端子
２１ レギュレータ
２２ 電圧設定回路
２３、２４ 端子

Claims (14)

1. 所定の機能を備える回路と、
   前記回路に供給されるクロック信号を生成するクロック生成回路と、
   前記クロック生成回路を制御するクロック制御回路と、
   前記回路に供給される電源を制御する電源制御回路と、
   前記クロック制御回路が前記クロック生成回路を制御するタイミングおよび前記電源制御回路が前記回路に供給される電源を制御するタイミングの少なくとも一方のタイミングを通知する通知信号を生成する通知信号生成回路と、を備える半導体装置と、
   前記半導体装置に電源を供給する電源供給装置と、を備え、
   前記電源供給装置は、前記通知信号として活性状態の信号が供給された期間、前記半導体装置に供給する電源の電圧を増加させる、
   システム。
2. 前記通知信号に応じて前記回路に供給される電源電圧が調整される、請求項１に記載のシステム。
3. 前記通知信号は、前記回路における動作電流が増加することを通知するための信号である、請求項１または２に記載のシステム。
4. 前記通知信号生成回路は、前記回路に供給されるクロック信号の周波数が所定の周波数よりも高くなるように前記クロック制御回路が前記クロック生成回路を制御する際に、前記通知信号を生成する、請求項１乃至３のいずれか一項に記載のシステム。
5. 前記通知信号生成回路は、前記回路に前記クロック信号が供給されるように前記クロック制御回路が前記クロック生成回路を制御する際に、前記通知信号を生成する、請求項１乃至３のいずれか一項に記載のシステム。
6. 前記通知信号生成回路は、前記回路に電源が供給されるように前記電源制御回路が前記回路を制御する際に、前記通知信号を生成する、請求項１乃至３のいずれか一項に記載のシステム。
7. 前記通知信号生成回路は、前記回路に前記クロック信号が供給されるように前記クロック制御回路が前記クロック生成回路を制御するタイミング、および前記回路に電源が供給されるように前記電源制御回路が前記回路を制御するタイミングの少なくとも一方のタイミングにおいて前記通知信号を生成する、請求項１乃至３のいずれか一項に記載のシステム。
8. 前記クロック制御回路は第１のステートマシンを備え、
   前記通知信号生成回路は、前記第１のステートマシンの状態に応じて前記通知信号を生成する、
   請求項１乃至７のいずれか一項に記載のシステム。
9. 前記通知信号生成回路は、前記回路に供給するクロック信号の周波数を所定の周波数よりも高くする処理を前記第１のステートマシンが実施する期間において前記通知信号を生成する、請求項８に記載のシステム。
10. 前記通知信号生成回路は、前記回路に前記クロック信号を供給する処理を前記第１のステートマシンが実施する期間において前記通知信号を生成する、請求項８に記載のシステム。
11. 前記電源制御回路は第２のステートマシンを備え、
    前記通知信号生成回路は、前記第２のステートマシンの状態に応じて前記通知信号を生成する、
    請求項１乃至１０のいずれか一項に記載のシステム。
12. 前記通知信号生成回路は、前記回路に電源が供給される処理を前記第２のステートマシンが実施する期間において前記通知信号を生成する、請求項１１に記載のシステム。
13. 前記回路は、ＣＰＵおよびキャッシュメモリを含むプロセッサと、前記ＣＰＵが前記キャッシュメモリにアクセスする回数を検出し、当該アクセス回数に基づき前記プロセッサにおける予想消費電流量を算出するメモリアクセス検出部と、を備え、
    前記クロック制御回路は、前記算出された予想消費電流量が所定の基準値を超えた場合、前記回路に供給するクロック信号の周波数が低減するように前記クロック生成回路を制御する、
    請求項１乃至１２のいずれか一項に記載のシステム。
14. 前記回路に電源電圧を供給する第１の端子と、
    前記通知信号が供給される第２の端子と、を更に有する、
    請求項１乃至１３のいずれか一項に記載のシステム。

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